TW317615B - - Google Patents

Download PDF

Info

Publication number
TW317615B
TW317615B TW086102355A TW86102355A TW317615B TW 317615 B TW317615 B TW 317615B TW 086102355 A TW086102355 A TW 086102355A TW 86102355 A TW86102355 A TW 86102355A TW 317615 B TW317615 B TW 317615B
Authority
TW
Taiwan
Prior art keywords
microprocessor
dynamic random
random access
access memory
pulse
Prior art date
Application number
TW086102355A
Other languages
English (en)
Original Assignee
Motorola Israel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Israel Ltd filed Critical Motorola Israel Ltd
Application granted granted Critical
Publication of TW317615B publication Critical patent/TW317615B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0215Addressing or allocation; Relocation with look ahead addressing means

Description

A7 B7_ 五、發明説明(1 ) 發明領域 本發明有關微處理器,並且更特別地是用於配置有動態 隨機存取記憶體的系統内的微處理器。 發明背景 在許多已知的系統+ '有·許多處理器,或包括處理單元的 其他電路(在此後被稱爲主控),耦合到一共同匯流排以便 他們全部存取各種同樣耦合到該匯流排的從屬裝置,例如 各種類型的記憶體裝置,例如動態随機存取記憶體,靜態 隨機存取記憶體,唯讀記憶體,或其他類型的週邊裝置, 例如儲存裝置或通訊介面。然而_,在某些情況下,一特別 的動態隨機存取記憶體只被一單一主控裝置存取,以便它 可被認爲對該主控裝置而言是專有的或私用的。 動態随機存取記憶體配置有列存取脈衝和行存取脈衝線 輸入,此二輸入透過用於讀取該細胞和寫入該細胞的細胞 的列和行位址,將一特別記憶體細胞定址。用於定址的該 列存取脈衝和行存取脈衝線的該使用的一個特色是,D該列 存取脈衝輸入被用於指定一所謂的該動態随機存取記憶體 ^ · 經濟部中央標準局員工消费合作社印製 (請先《讀背面之注意事項再填寫本頁) 的.頁,^行存取脈衝輸入指定在該頁内的一特別位置或位 址,以便,只要後續要被定址的細胞是在該同一頁内(所 謂的快速分頁模式),只有該行存取脈衝輸入需要被改變 且該列存取脈衝可維持被主張但不需每次讀取,因而縮短 該存取週期。當然,這可能只發生,只要該相同主控裝置 已有該匯流排的控制,以便它可確信在它二次存取之間, 沒有其他主控已存取動態随機存取記憶體的另一頁。因 本纸張尺度適用中國國家標準(CNS ) A4规格(210X297公釐} A7 317615 ___B7_ 五、發明説明(2 ) 而,每一次該主控裝置獲得匯流排控制,它必須用涉及較 多時間的列存取脈衝和行存取脈衝線兩者(所謂的翻頁存 取)。 此外,如已熟知的,動態随機存取記憶體需要依次更责 以便保持在其記“體“也内的該資料,並且這可透過首先 啓動該行存取脈衝輸入然後該列存取脈衝輸入來完成,而 非如定址所做的,先該列存取脈衝然後該行存取脈衡。此 種更新需要定期做以便控制該更新的該主控裝置必須獲得 匯流排控制,執行更新,然後撤回該匯流排的控制。這用 盡了該匯流排時間可能爲其他主摈制裝置所使用的寶貴的 匯流排時間。 g因此本發明係爲提供一種可用於一私人dram的微處理 器,它可克服或至少降低前述之習知技術的問題。本文所 謂的"微處理器"意指包括所有的主控裝置。 發明摘要 經濟部中央梂準局貝工消费合作社印製 根據本發明的第一觀念,提供一種微處理器至少配置 有’透過匯流排’用於除外耦合到一私有動態隨機存取記 憶體的列存取脈衝和行存取脈衝輸入的列存取脈衝和行存 取脈衝輸出’該微處理器包括一動態随機存取記憶體控制 暫存器至少配置有一位元,該位元被設定以指定該動態随 機存取記憶體對該微處理器而言是否是私用的,一讀取電 路讀取該一位元並且決定該位元是否被設定,以及一辑合 到該讀取電路的控制邏輯電路,以根據該動態随機存取記 憶雄對該微處理器而言是否是私用的,而控制該微處理器 _____ -5· 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) — 經濟部中央樣隼局員工消費合作社印製 317615 at ____ B7 五、發明説明(3 ) 的功能。 在一具體實例中,該控制遲輯電路控制該微處理器的動 態隨機存取記憶體的更新功能,以致於當該一位元被設定 以指示該動態隨機存取記憶體是私用的時,該微處理器使 用該列存取脈衝‘行存·取脈衝輸出執行該動態隨機存取記 憶體更新功能’而不需發佈要求,也不假設,該匯流排的 控制。 在另一具禮實例中,該控制邏輯電路控制該微處理器的 動態隨機存取記憶體定址功能,以便讓該微處理器撒回該 匯流排的控制而不需釋出該列存麥脈衝和行存取脈衝線, 因而當該一位元被設定以指定該動態隨機存取記憶體是私 用的時’在下一次該微處理器控制該匯流排時,讓快速分 頁模式存取到該動態随機存取記憶體。 根據本發明的第二觀念,提供一系統包括一個配置有位 址’控制’資料,列存取脈衝和行存取脈衝接腳分別耦合 到位址,控制,資料,匯流排的列存取脈衝和行存取脈衝 線的微處理器,至少一個動態随機存取記憶體配置有位 址’控制’資料,列存取脈衝和行存取脈衝接腳分別耦合 到該位址’控制,資料,匯流排的列存取脈衝和行存取脈 衝線,該動態随機存取記憶髖對該微處理器而言是私用的 並且該動態随機存取記憶體的該列存取脈衝和該行存取脈 衝接腳和該微處理器被邏輯地綁在一起以便該微處理器不 能存取任何動態随機存取記憶體並且該動態隨機存取記憶 體不能被任何其他的微處理器存取,該微處理器包括一動 本紙張尺度適用中國國^揉準7CNS ) A4規格(210X297公慶) " I I I — I IM 裝 I I I — I I 線 (請先聞讀背面之注$項再填寫本頁) 經濟部中央榡準局貝工消費合作社印製 317615 A7 --- B7 五、發明説明(4 ) 態随機存取記憶體控制暫存器至少配置有一位元,該位元 被設定以指定該動態随機存取記憶體對該微處理器而言是 私用的,一個讀取該一位元並且決定該位元是否被設定的 讀取電路,以及一個耦合到該讀取電路的控制邏輯電路, 該控制邏輯電路‘制钕〜微處理器的動態随機存取記憶體更 新功能’以致於該微處理器使用該匯流排的該列存取脈衝 和行存取脈衝線來執行該動態隨機存取記憶體更新功能而 不需發佈一要求,也不假設,該匯流排的控制,當該位元 被設定,並且該控制邏輯電路控制該微處理器的動態随機 存取記憶體定址功能,當該位元择設定以讓該微處理器, 或需要的話,撤回對該匯流排的控制而不需發佈該列存取 脈衝和該行存取脈衝線,因而在下一次該微處理器控制該 匯流排時,該頁内存取到動態随機存取記憶體。 以此法,當該處理器不是該匯流排主控時,該動態随機 存取記憶體可被更新,並且可能在獲得主控權之後,以快 速’分頁模式’被立即存取,不需堪動在該位址匯流排上的 列位址並且在之前主張列存取脈衝。 附圖之簡要敘述 現在將詳細敘述本發明之具體實例之一,透過範例,參 考附圖,其中: 圖1顯示根據本發明之處理器和動態隨機存取記憶禮 置; 圖2顯示用於該處理器和圖1該動態随機存取記憶禮的 更新功能的時序圖;並且, 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) (請先聞讀背面之注$項存填寫本頁) *〆多
T 經濟部中央標準局員工消费合作社印裝 317615 Α7 Β7 五、發明説明(5 ) 圖3顯示用於一處理器和動態随機存取記憶體的先前技 術定址功能的時序圖。 囷4顯示用於該處理器和囷1該動態隨機存取記憶體的 快速分頁模式定址功能。 焱佳i趙實例之詳細叙述 參考圖1,顯示一處理器和動態隨機存取記憶tt裝置 10。一處理器15包括一個被稱爲動態随機存取記憶體控 制暫存器的可程式暫存器2 0。該動態隨機存取記憶體控 制暫存器20包括一狀態位元30。該處理器透過匯流排25 被耦合到各種其它裝置。該匯苑排2 5包括一匯流排同意 線,匯流排忙線和匯流排要求線,以及被一仲裁器(未顯 示)所管理。 該裝置的匯流排主控3 5被耦合到該匯流排2 5並且包括 一個提供該匯流排控制的匯流排控制方塊4 0 * —動態随 機存取記憶體45同樣被耦合到該匯流排25並且包括一個 提供該動態隨機存取記憶體4 5的控制的動態随機存取記 憶體控制方塊5 0。該動態随機存取記憶體4 5有列存取脈 衝和行存取脈衝線(未顯示)^若該動態隨機存取記憶體控 制暫存器20的該狀態位元30被設,然後該動態随機存取 記憶體45對該處理器15而言是有效地私用的,並且該列 存取脈衝和行存取脈衝線被該處理器15除外地驅動。 該匯流排控制方塊40包括一個匯流排同意輸入60,一 個匯流排忙線輸出6 5和一個匯流排要求7 0耦合到該匯流 排25該各別的線《該動態随機存取記憶體控制方塊有輸 本紙張尺度適用中國國家標準(CNS ) Α4規格(210ΧΜ7公釐) ------:---Γ--^-- (請先聞讀背面之注意事項再填寫本頁) .?τ 線 經濟部中央標準局員工消費合作社印装 Α7 Β7 五、發明説明(6 ) 出行存取脈衝80和列存取脈衝75,以控制該動態随機存 取記憶體45的該行存取脈衝和列存取脈衝。該動態随機 存取記憶體控制暫存器20的該狀態位元30,透過該匯流 排25,被該匯流排控制方塊40和該動態隨機存取記憶體 控制方塊50安排+行讀·取。 在運算中,並且現在同樣參考圖2,顯示一個該匯流排 25不需要透過該處理器15的主控權的更新順序^所有顯 示的控制線是上拉式(邏輯1等於低電壓位準)。 區間100顯示該匯流排釋放,其中匯流排要求7 0在匯流 排活動的尾端被取消,匯流排同意線6 0被該仲裁器取 消,並且結果是匯流排忙線6 5也被處理器1 5取消。在取 消了匯流排忙線6 5之後,在區間200中,所有的該處理器 15輸出變爲三態(浮動的)。另一個處理器(未顯示)變爲 該匯流排2 5的主控,並且它將匯流排忙線6 5主張以發出 其主控權通知。若該位元30在該動態隨機存取記憶體控 制暫存器20内被設定,該列存取脈衝75和行存取脈衝80 線繼續被該處理器15驅動,並且不會變爲三態。 在區間300中,當主控權喪失時,該動態隨機存取記憶 體控制方塊50將驅動該列存取脈衝線75保持如以前般被 主張β然後,當偵測到該需時,該動態随機存取記憶體控 制方塊50立即開始該更新運算(在列瘁取脈衝75之前先堤 動行存脈衝80) ’該控制方塊40控制該處理器15的動態 随機存取記憶體更新功能,以致於該處理器15使用該匯 流排2 5的該列存取脈衝和行存取脈衝來執行該動態随機 -9 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨0X297公釐) — —•ϋ ^ | 裝 I —訂 I 11111 線 (請先聞讀背面之注意事項再填寫本頁} 經濟部中央標準局負工消費合作社印製 A7 _____B7 五、發明説明(7 ) 存取記憶體更新功能,而不需發佈,也不需假設,要求該 匯流排25的控制的要求。該更新透過將行存取脈衝8〇主 張在列存取脈衝75之前被執行。 相反地,當偵測到需要更新該外部該動態随機存取記憶 « 體時,先前技術裝置矣求該匯流排主控權。在該實際更新 開始前,主控權先被認可。若該狀態位元未被設定時也是 同樣情況。 現在參考圖3和圖4 ’顯示在主控權被取得之後首先存 取該動態隨機存取記憶體4 5,如,分頁模式,的可能性。園 3的區間101,201,301 ’和401代表在先前技術裝置的階 段。圖4的區域102,202,302和402代表在分頁模式存取 中所發現的階段。 在區間101和102中,該列位址被驅動,並且列存取脈衝 75被主張》在區間201和202中兩行的位址被一個接著— 個驅動’並且行存取脈衝80被主張且依此被取消。在接 近此階段的尾端時匯流排60被取消以通知匯流排主控權 被該處理器15喪失了。 若該動態随機存取記憶體控制暫存器2 0的該狀態位元 3 0被設定,然後在區間302,中該匯流排2 5被釋放,列存取 脈衝75保持驅動啓動並且行存取脈衝保持驅動取消。在 如區間301所示的先前技術裝置中列存取脈衝75首先被取 消,然後三態,行存取脈衝8 0已被取消,並且現在被三 態。 在時間期間402,該匯流排主控權再度被該處理器15所 -10- 本紙張尺度適用中國國家梂準(CNS ) A4規格(2丨0X297公釐) ' ' ------^---Μ--^------1Τ------.^ (請先聞讀背面之注意事項再填寫本頁) 317615 一 五、發明説明(8 ) 擁有’該處理器立即開始行位址驅動,跟著行存取脈衝 8〇被主張,並且一直繼續,因而該第一存取的存取時間 要少得多。 相反地,在先前技術的該動態随機存取記憶體控制方塊 執行一完整存取程序,如在區間401所示,以所有所需的 階段,列位址驅動,列存取脈衝主張,行位址驅動,行存 取脈衝。再次,若該狀態3 〇未被設定,也是同樣情況。 雖然本發明只有一個特別具體實例被詳細敘述,熟於先 前技術的人可做各種修正和改良而不偏離本發明的範籌》 ------I-Μ--^------tr-------^. (請先《讀背面之注f項再填寫本頁) 經濟部中央榡準局員工消費合作杜印製 -11 - 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. A8 B8 C8 D8 ----------—---- 六、申請專利範圍 ι· 一種有列存取脈衝和行存取脈衝輸出,透過匯流排,用 於除外耦合到私用動態随機存取記憶體的列存取脈衝和 行存取脈衝輸入的微處理器,該微處理器包括一個動態 隨機存取記憶體控制暫存器至少配置有一位元,該位元 被設定以指定該動备隧機存取記憶體對該微處理器而言 是否是私用的,一讀取電路讀取該一位元並且決定該位 元是否被設定,以及一耦合到該讀取電路的控制遲輯電 路,以根據該動態随機存取記憶體對該微處理器而言是 否是私用的,而控制該微處理器的功能。 2. 根據申請專利範園第1項之微處理器,其中該控制邏輯 電路控制該微處理器的動態随機存取記憶體的更新功 能,以致於當該一位元被設定以指示該動態隨機存取記 憶體是私用的時,該微處理器使用該列存取脈衝和行存 取脈衝輸出執行該動態随機存取記憶體更新功能而不發 佈要求,也不假設,該匯流排的控制。 經濟部中央標準局員工消費合作社印製 3. 根據申請專利範園第1項之微處理器,其中該控制邏輯 電路控制該微處理器的動態隨機存取記憶體定址功能, 以便讓該微處理器撤回該匯流排的控制而不需釋出該列 存取脈衝和行存取脈衝線,因而當該一位元被設定以指 定該動態随機存取記憶體是私用的時,在下一次該微處 理器控制該匯流排時,讓快速分頁模式存取到該動態随 機存取記憶體。 4. 一種微處理器系統,包括: 一個配置有位址、控制、資料、列存取脈衝和行存取 —- _ 12 ** 本紙張尺度適用中國國家樣準(〔叫八4規格(210\297公釐) ' 經濟部中央標準局K工消費合作社印裂 A8 B8 C8 D8 '申請專利範圍 脈衝接腳,分別耦合到位址、控制、資料、匯流排的列 存取脈衝和行存取脈衝線的微處理器;至少一個動態隨 機存取圮憶體,配置有位址、控制、資料、列存取脈衝 和行存取脈衝接.腳,分別搞合到該位址、控制、資料、 該匯流排的列存取i梅和行存取脈衝線,該動態随機存 取記憶體對該微處理器而言是私用的,並且該動態随機 存取記憶體的該列存取脈衝和該行存取脈衝,接腳和該 撖處理器被邏輯地綁在一起’以便該微處理器不能存取 任何其它的動態隨機存取記憶體,並且該動態隨機存取 兄憶體不能被任何其他的微處埂器存取: 其中該微處理器包括一動態随機存取記憶體控制暫存 器’至少配置有一位元,該位元被設定以指定該動態隨 機存取記憶體對該微處理器而言是私用的,—個讀取該 —位元並且決定該位元是否被設定的讀取電路,以及一 個耦合到該讀取電路的控制邏輯電路,該控制邏輯電路 控制該微處理器的動態随機存取記憶體更新功能,以致 於該微處理器使用該匯流排的該列存取脈衝和行存取脈 衝線來執行該動態隨機存取記憶體更新功能而不需發佈 一要求,也不假設,該匯流排的控制,當該位元被設 定,並且該控制遲輯電路控制該微處理器的動態随機存 取記憶體定址功能,當該位元被設定以讓該微處理器, 或需要的話,撤回對匯流排的控制而不需要發佈該列存 取脈衝和該行存取脈衝線,因而在下一次該微處理器控 制該匯流排時,讓頁内存取到該動態隨機存取記憶趙。 -13 - 本紙浪尺度適用中國國家標準(CNS ) A4况格(210X297公釐) ----··--^---^------1T------M- (請先聞讀背面之注意事項再填寫本頁)
TW086102355A 1996-01-27 1997-02-26 TW317615B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB9601693A GB2309559B (en) 1996-01-27 1996-01-27 Microprocessor and system

Publications (1)

Publication Number Publication Date
TW317615B true TW317615B (zh) 1997-10-11

Family

ID=10787697

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086102355A TW317615B (zh) 1996-01-27 1997-02-26

Country Status (10)

Country Link
US (1) US6035372A (zh)
EP (1) EP0818008B1 (zh)
JP (1) JPH11503550A (zh)
KR (1) KR100453118B1 (zh)
CN (1) CN1094614C (zh)
DE (1) DE69630683T2 (zh)
GB (1) GB2309559B (zh)
HK (1) HK1001631A1 (zh)
TW (1) TW317615B (zh)
WO (1) WO1997027547A2 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE512773C2 (sv) 1998-10-28 2000-05-08 Imsys Ab Metod och anordning för kontroll/access av DRAM-minnen

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2332571A1 (fr) * 1975-11-20 1977-06-17 Labo Cent Telecommunicat Dispositif a acces multiple a une memoire
IT1091633B (it) * 1977-12-30 1985-07-06 Olivetti C Ing E C Spa Dispositivo per la gestione del l accesso diretto alla memoria di un calcolatore
JPH0642263B2 (ja) * 1984-11-26 1994-06-01 株式会社日立製作所 デ−タ処理装置
US5394541A (en) * 1990-07-17 1995-02-28 Sun Microsystems, Inc. Programmable memory timing method and apparatus for programmably generating generic and then type specific memory timing signals
US5448742A (en) * 1992-05-18 1995-09-05 Opti, Inc. Method and apparatus for local memory and system bus refreshing with single-port memory controller and rotating arbitration priority
JPH06150023A (ja) * 1992-11-06 1994-05-31 Hitachi Ltd マイクロコンピュータ及びマイクロコンピュータシステム
DE69518286T2 (de) * 1994-06-17 2001-02-22 Advanced Micro Devices Inc Speicherübertragungsgeschwindigkeitsbegrenzung für PCI-Meister
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
US5737744A (en) * 1995-10-13 1998-04-07 Compaq Computer Corporation Disk array controller for performing exclusive or operations

Also Published As

Publication number Publication date
US6035372A (en) 2000-03-07
WO1997027547A3 (en) 1997-10-16
GB2309559B (en) 2000-01-26
DE69630683T2 (de) 2004-04-15
GB9601693D0 (en) 1996-03-27
KR19980703472A (ko) 1998-11-05
GB2309559A (en) 1997-07-30
CN1185219A (zh) 1998-06-17
EP0818008B1 (en) 2003-11-12
KR100453118B1 (ko) 2004-12-29
WO1997027547A2 (en) 1997-07-31
DE69630683D1 (de) 2003-12-18
EP0818008A2 (en) 1998-01-14
CN1094614C (zh) 2002-11-20
HK1001631A1 (en) 1998-07-03
JPH11503550A (ja) 1999-03-26

Similar Documents

Publication Publication Date Title
US6252807B1 (en) Memory device with reduced power consumption when byte-unit accessed
EP1163598B1 (en) Microprocessing device having programmable wait states
JPS61195441A (ja) 自動更新する単純化キヤツシユ
JP2001524247A (ja) 複数のメモリアドレスを格納および処理するための方法およびシステム
TW517236B (en) Synchronous semiconductor memory device and method for controlling input circuit of synchronous semiconductor memory device
JPS6217783B2 (zh)
US20100223414A1 (en) Data transfer coherency device and methods thereof
US6662258B1 (en) Fly-by support module for a peripheral bus
TW317615B (zh)
US6055606A (en) Writeback cache cell with a dual ported dirty bit cell and method for operating such a cache cell
TW425574B (en) A semiconductor memory device having a plurality of memory blocks
JP3447901B2 (ja) メモリ装置のデ−タ比較方法及びメモリ装置
JPH09311812A (ja) マイクロコンピュータ
JP2853555B2 (ja) 記憶制御装置
JPH0556598B2 (zh)
JPH064398A (ja) 情報処理装置
JPS59195728A (ja) デ−タ処理装置
JP3264316B2 (ja) ダイレクトメモリアクセス制御装置
JP2893915B2 (ja) メモリ内蔵型半導体集積回路
JP4007122B2 (ja) バス信号処理装置とその方法ならびにデータ処理装置
JPH086896A (ja) データ処理装置
JPH10105457A (ja) メモリ制御システムおよびメモリ制御回路
JP2004318500A (ja) メモリ回路
JPH06103148A (ja) ライトバッファ
JPH0469750A (ja) メモリ制御方式