TW311304B - - Google Patents
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Description
311304 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明( 本發明係有關積體電路及電路總成中之雜訊降低,此種 積體電路及電路總成尤指結合式類比及數位(混合信號)子 系統、及混合信號之積體電路晶片。 多年以來已將帛比及數位積體電路廣泛用於 。然而在不久之前,積體電路通常是數位式或類比式,沒 有兩者兼具的。混合信號整合即是將類比及數位電路整A 在;一晶片上,爲了要回應找出新的方式來延續電路集; 始度不斷在增加的趨勢,最近才廣泛使用此種混合信號之 整合。若減少一個產品所用的晶片數,即可簡化製程、阵 低成本、並增加產品可靠性。 然而,混合信號整合造成了類比或數位積體電路中所不 會出現的大問題。集積密度大且高迷的數位電路所產生的 雜訊頻譜尤其易於干擾到高頻類比組件。因爲數位電路產 生的波形轉變至少在理想上是具有較寬雜訊頻寬(根據傅立 葉分析)的階梯式轉變,所以晶片數位信號對晶片類比信號 的潛在性干擾將對電路的效能造成極大的威脅。 般而s,數位電路是在各預定的電壓位準之間迅速切 換因而在仏號線及電源線中誘發的暫態干擾,並使能量 以電磁波的形式輕射出去。在其他訊源有雜訊出現時,數 位電路本身不會受到影響。相反地,類比電路係在多種電 壓位準及頻率下運作,因而容易受到感應雜訊的影響。因 此,設計上的挑戰在於確保:數位切換雜訊不得干擾到各 類比功能。 右一數位電路切換迅速但有規律性,且該數位電路之時 Λ11 ® ® rii ( CNS ) Α4ϋ~ΓΓΙ 〇 χ --- ----------餐------1T------1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作衽印製 -5- A7 五、發明説明( 脈波緣係與一主控時脈,目,丨& 、 輋u㈣列瓶= 數位電路將產生在時脈頻 2上具有㈣頻1^成分的雜訊。此外,還將產生時脈頻率 奇數倍的諧波。如果此雷&仅杜 旱 节路保持與一主控時脈同步,但在 随機的時脈波緣上切換,目丨丨 # 的頻譜成分。肖_將產U於及低料脈頻率 /用技術使雜訊無法到達類比電路,或使類比電路不易 爻到雜訊的影響,從而解決此一問題。用來降低雜訊干擾 I㈣㈣是將各類比VOM聚集在ϋ將對效 能有嚴格要求的類比電路置料些類比1/〇單元附近。此 種解決方式事實上想要將晶片的類比及數位部分隔離,以 便使某些類比組件不會太靠近數位組件,因而減少這些類 比組件受到數位組件所發出雜訊的影響。在許多系統中, 有可能安排各類比電路在同一時脈下運作,使這些類比電 路不易受到時脈頻率的雜訊之影響。如果類比電路時脈的 相位與數位電路時脈的相位相同時,則可因而獲得上述效 ^此外,數位電路之時脈頻率亦可大致高於或低於類比 電路所運作之頻帶。 、 上述各技術通常不會完全有效,這是因爲如上文所述, 數位雜訊之頻率延伸到遠在時脈頻率之上及之下。此時必 貝動用到可说相當印貴的遮蔽技術。類比及數位電路的整 合可能變得不可行,因爲需要將各電路分開到若干各別的 晶片中,而且所用到的晶片構裝及連接器將產生昂貴的額 外成本。此外,目前需要其他的措施來更有效地降低集積 密度較高的混合信號積體電路的數位雜訊。 本紙張標準(cns )A4規格(210X297公釐 I 11 I 裝 .n 訂一* (請先閱讀背面之注意事項再填寫本頁) 3 經 中 A 標 準 員 工 消 費 合 作 社 印 製 311304 五、發明説明( 本發明包含:根據對數位電路所產生 此雜訊集中在小數目的頻譜部分,而在積=形,並將 成(尤其是集積密度較高的混合信 a %及電路總 雜訊。-般而言,在類比電路中出現^路)中降低數位 較不重要,因而可小心安置數位電路在:些頻率上 頻譜尖峰,而減少或消除干擾。舉例而言,二 :接收機,使數位雜訊的諸尖峰位於各接收頻道 每一尖峰都在頻帶邊緣之外。 有可能識別那些產生最大量切換雜訊的數位電路 這些切換雜訊料動有某—程度的規律性,則雜訊頻譜將 ϋ若Γ尖峰(―種”線狀頻譜”),而非連續頻譜。無法確 保每-數位信號都完全规律地切換,因爲此時系統除了 處於開機狀態外,將不能處理或傳送任何資訊。然而, 然在此種載送資訊的電路中之資料位元必須料統計上 随機狀態,而造成寬頻帶雜訊,但是可將資料位元流、 脈信號、或選通脈衝信號安排成具有連續性或周期性, 不是散亂的。此時雜訊的能量將集中在頻譜中的某些點= 在多種情況中,只須在某些時間中使各電路元件動作 但是只要這些電路元件繼續處於可使用狀態,卽不會影 到功能,因而將雜訊集中在較窄的頻帶中。例如,一 CMOS SRAM在執行讀/寫活動時,將產生一些暫態。列 及行驅動器之切換動作產生這些暫態,且記憶體之内容並 不會影響到這些暫態。可安排SRAM控制器的設計,使讀 /寫動作可在規律的狀態下進行,縱使並無新的資料要被
尚 訂 的 時 而 響 6- 4 、發明説明( ,入或是無須讀取時亦是如此。在此種情形中,雜訊 寫頻率上;散亂的讀/窝作業又會影響到此雜訊, 而使雜訊随機分佈。 是可使用本發明-實施例的媒體1/〇)晶片之方_ 圖2是圖1所示一典型1/〇裝置之詳細方塊圖; 圖3是一信號頻譜圖; 圖4是圖1所示緩衝處理器之詳細方塊圖; 圖5是圖4所示一記憶體部分之詳細方塊圖; 圖6是記憶體定時信號之時序圖; 、圖7是在一類比至數位抽樣的過程中雜訊轉化成直流信號 方式之波形圖;以及 圖8是一種具適應性的處理器控制雜訊降低系統之方塊圖 裝 訂 經 濟 部 中 ▲ 標 準 局 員 工 消 f 合 作 社 印 製 現在將參照一混合信號的媒體1/〇晶片而説明本發明 然而,本發明的一般性技術可適用於所有類型的混合信 ,其中包括混合信號晶片及混合信號電路板、以及想要 低數位雜訊的其他情形。 一媒體I/O晶片可包含若干1/〇裝置,這些裝 係在記憶體與晶片的各外部接腳之間接收及傳送資料。在 一極高效能的技術中,將一信號自點A驅動到點B所需之時 間很容易就在所實施系統的時脈週期左右。在—晶片上, 若此晶片包含大量散布在該晶片各處的I/O裝置,則無 將記憶體設於任何一個最佳位置,而消除傳送資料進出 號降 旅 置 在 法 記 本紙張尺度適用中國國家標準(CfiiTA^#.(21〇x297^) 311304 A7
五、發明説明(5 經濟部中央標準局員工消費合作社印 憶體所耗費的額外時間。 週期下,執行將資馬了在不限制所實施系統的時脈 種適當的傳送裝置。送到各1/0裝置的管理,需要有一 除了傳輸延遲的問題以 置都可同時要求使用吃㈣任何時間一邵分的1/0裝 ^ S ^ v Μ, n隐體。必須提供一種可讓這些I/O 裝置共用對i己憶體的存取之機制。 通常使用一個將所有潛 ^1潛在發送器及接收器連接在一起的 匯冼排,執行各不同社糂 構間疋晶片内信號傳送。當一發送 ,、 特疋的接收器時,該發送器取得匯 發…】、’:將其資料驅動到所有潛在的接收器(通常 也疋發送_器)。然而,各曰A、土 田卯片ι時脈週期可能是驅動極小部 分的此種匯流排所需$陆+ 士 & 併町而又時間左右時,此種具有長信號線及 量負載(亦即因許多其他發送器或接收器的出現而使傳輸 鏈路增加的電流或電容)的傳統方式即變得無法讓人接受。 針對高效能系統而最佳化的晶片内信號傳送需要去除多重 負載,並大幅縮短在一個時脈週期中必須通過的信號線長 度。 一個可滿足上述兩項要求的媒體J/0晶片係述於本發明 受讓人的美國專利申請案08/447,563 "媒體〇晶片之記憶 體共用架構”,本案特此引用該專利申請案以供參考。爲了 滿足上述兩項要求,媒體ί/Ο晶片(或其他積體電路晶片) 使用兩個晶片内建的區域網路,用以將所有的1// 〇裝置連接 到一中央路由器。此結構包含一共用記憶體。同—結構亦 連接到一稱爲系統處理器通道之外部記憶體介面,該系統 ----------裝-- (請先閲讀背面之注意事項再填寫本頁) ’玎------^ --------- 1 » I ί I · ,I I 11 · , -I 1 -8 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) S11304 A7 B7 6 五、發明説明( 處理器通道除了存取所有的I/O裝置之外,亦須直接存取 記憶體。一種由若干同步環及其通訊協定所構成的特定配 置簡化了對共用記憶體及各丨/0裝置之存取。此種存取協 定採用額外的頻寬,以便各相互競用的裝置共用—同步環。 現在請參閲圖1,爲了克服與在一高時脈速率系統中資料 傳輸相關的問題,本媒體1/0晶片採用一種管線式點對點 •^通訊協定。此種通訊協定將各1//0裝置分配到圖〗所示 的兩個同步環(21)及(23 )(稱爲左環及右環)。所有的I/O 裝置(2 5 )都係連接到兩個同步環中的一個環。每一環係 以一個緩衝處理器(或稱封包路由器)(27)開始及結束,該 封包路由器(2 7 )包含或係連接到一共用記憶體(2 9 )。在一 較佳實施例中,記憶體(29)是一雙埠同步讀/寫的記憶體 。每一環的各區段(圖1中未示出)係由各I / 0裝置間的點 對點接線所構成。每—裝置(25)包含環上的一通訊站,每 k Λ站知_供一環輸入及環輸出連接。每一通訊站接受— 封I 並在;數時脈之後將此封包自其輸入端傳送到輸出 端(在傳送途中有可能改變此封包的内容)。因爲在任何時 脈週期中 < 資料傳輸只是點對點,故可使得與傳輸有關的 ,送延遲最佳化,以便符合時脈週期之要求,並同時維持 高頻寬傳輸之能力。 除了同步3衣(2 1)及(2 3 )之外,一外部記憶體介面(3 i ), 即系統處理器通道,連接到路由器(27),並向該路由器發 、出記憶體服務要求。系統處理器通道介面(31)亦將要求傳 送到位於各1 / 〇裝置(2 5)的内部狀態暫存器。 5張尺度適用一中國國家 -----------、玎------Λ (請先閱讀背面之注意事項再填寫本頁〕 經濟部中央標準局員工消費合作社印製 每一同步環(21)及(23)包含八條單向的資料寫入線、及 條控制線。係以資料封包之形式傳送在—同步環上的要 求,此種資料封包包含八位元组的資訊。這些固定大小的 封包在一同步環上循環,自一個1//0裝置到另一 j/0裝置 ,直到該等封包到達路由器(27)爲止,路由器(27)將服務 各封包内含的要求。控制線載送一訊框位元,用以標示一 封包的第一位元组。 封包係自一I/O裝置(25)或系統處理器通道控制器(31) 發出。這兩種不同種類的封包係在一同步環上隨著時間先 後交錯排列,一 I/O封包之後必然接續有一系統處理器封 包’以相反的順序亦可。 一同步環區段及一典型的Iy/〇裝置係示於圖2 。該典型 I/O裝置(25)的一數位部分(3 υ可自一類比至數位(A/D) 轉換器(33)接收數位輸入,該類比至數位轉換器(33)係用 來對一射頻前端(35)的類比輸出信號抽樣。一節點(37)將 Μ數位處理電路(31)連接到右環(21 )及左環(23中之一 經濟部中央標準局貝工消費合作社印製 可將媒體I/O晶片設計成自一寬頻帶媒體節目來源接收 信號。例如,一寬頻帶媒體節目來源可傳送一百個以上的 視Λ節目,每一節目占有—預定頻譜内的一個不同頻道。 在π於圖3的一實施例中,每一視訊頻道的頻寬約爲6百萬 赫,而該等视訊頻道所占有的頻譜係自54百萬赫到正好超 過10億赫。這些頻道由一些其中並無能量傳輸或只有極小 能量傳輸的區域所分隔。必須特別小心確保:不得產生會 — _· 10 · 本紙張尺度it财0國家標準(CNS ) A4規;公慶) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(8 ) 干擾到一節目頻道接收的強烈雜訊成分。例如,如果在6 3 百萬赫上產生一個強烈的雜訊成分,則此雜訊將對正確接 收位於60與66間之節目頻道有所妨礙。本發明之技術將雜 訊集中在最低頻節目頻道之下且在最高頻節目頻道之上, 或是介於各頻道之間。 諸如圖1所示之記憶體(29)等半導體記憶體會產生特別 麻煩的雜訊來源。在一記憶體讀寫作業中,先均勻地對記 憶體内的各位元線預先充電,随即選擇性地放電。這些位 元線已與某些可模擬成集總電容的分佈電容量相關聯。爲 了獲致高集積密度,通常係利用CMOS製程形成記憶體, 在此種製程中係在0與3.5伏間一個較寬的電壓範圍中切換 各位元線(比較之下’類比或數位ECL裝置的電壓擺動只 約在250毫伏)。結合了位元線的較大電容値及可切換位元 線的較寬電壓範園這兩個因素,使記憶體經由眾多數目的 引線吸取並散發了相當的電流量。每一引線都有一與其相 關聯的分佈電感。流經這些引線的電流之變化因而產生了” 接地反跳"及(或)"電壓下降”,從而產生被注入電源供應網 路的雜訊。必須採取一些措施,使記憶體(2 9 )所產生的雜 訊不會干擾其他電路(尤其是對雜訊敏感的類比電路)的作 業。 如圖4所詳述的,記憶體(2 9 )係包含在封包路由器(2 7 ) 中。封包路由器(2 7)自下列三個八位元的環輸入匯流排接 收輸入信號:一左環封包輸入匯流排(4 1 )、一右環封包輸 入匯流排(4 3 )、及一系統處理器環輸入匯流排(4 5 )。封包路 ________ -11 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) U3 (請先閱讀背面之注意事項再填寫本頁)
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寫 本 頁 請 先 閱 讀 背 S) 之 注 意 事 項 再 訂 10 五、發明説明( 記憶體系統之封包而言,系統處理器封包之位址欄位在時 間上與I/O通道之資料襴位重疊)。因爲—封包的前半部 是位址資訊,所以路由器可每隔四個時脈在封包與系 統處理器封包之間切換,而產生記㈣之記Μ位址流。 利用相同的方式,可每隔四個時脈在兩個封包來源之間切 換,而產生記憶體之一對應寫入資料流。 同樣可延遲位址流,以便適應記憶體之存取時間,而將 記憶體系統之回應重新構成内部封包。存取位址流所指向 的記憶體位置’即可自所產生的資料生成資料流。路由器 以四個位元組的控制/位址/事件資訊或四個位元組的資 料流交替服務各〗/0封包或系統處理器封包。路由器將一 I/O封包傳送到左或右環作爲記憶體回應u 在路由器端封包到達時間的固定本性可以構建一簡單之 實施方式’而無須用到㈣或複雜的㈣。此種方式可將 記憶體固定地分配给各1/()環及系統處理器介面。 圖5詳細示出圖4所示緩衝處理器之記憶體介面部分。尤 其可將圖4中之位址管線(8〇)視爲包含一寫入位址多工器 (87)及一讀取位址多工器(89)。 經濟部中央標準局員工消費合作社印製 抽衣-- f請先閲讀背面之注意事¾再填寫本頁〕 年 每-封包包含:-讀/寫控制位元,用以指示該封包係 與讀取父易或-寫入交易相關;以及一有效位元,用以 指示該封包是否有&。不論系統中活動之層級爲何,各封 包都在諸環中循環,並將閒置的封包標示爲無效。 視璜/窝控制位元之狀態爲何,多工器Ο?)及其中 之一選擇並施加到記憶體(29)之寫入位址埠或記憶體(29) 13- A7 A7 經濟部中央標準局舅工消費合作社印製 五、發明説明( 又讀取位址琿,此種位址可以是一先前儲存在多工器 址’也可以是儲存在—位址暫存器(圖中未示出)的—個= 的位址。每隔四個時脈週期選擇一個新的位址,而在其 的三個時脈週期中則選擇先前的位址。然而,如果新的位 址疋無效的,則將選擇_ ”虛設”位址,因而執行—虛設許 取或一虛設寫入。在所示實施例中,在位址〇保留作爲: 虛設位置。因而於執行—虛設寫入位址〇時,不會蓋寫到 任何有效資料。於執行—虛設讀取到位址〇時,各I /〇裝 置不會注意到該資料,因爲該資料在一封包中與原始的”無 效”標記重新結合。在其他的實施例中,虛設位置中所儲存 的資料可能有一將該資料識別爲虛設資料之旗標値。在另 -實施例中’可讀取該虛設資料,但並不在記憶體輸出端 上驅動該虛設資料.使用前述任何一種方法時,虛設讀取 及寫入因而不會對資料系統的其餘部分造成不利的影響。 然而,虛設讀取及寫入對於降低記憶體所產生的雜訊有 顯著的影響。因爲係在記憶體並未間置的每一次時機執行 —瀆寫交易,所以雜訊集中在交易頻率及該頻率的奇數倍 諧波。在一較佳實施例中,此頻率是432百萬赫。另一方 面,如果係以随機方式執行讀寫交易,則將產生寬廣許多 的雜訊頻譜。 」圖6不出RAM介面信號之時序。在觸發窝入選通脈衝之 前一個時脈週期即施加位址信號,並在停止觸發窝入選通 脈衝之後將位址信號保持一個時脈週期。當信號 eval ram_l被觸發時,封包路由器的位址管線(8 〇)即檢視 n n 裝 訂 I I--丨線 (請先閱讀背面之注意事項再填寫本頁} -14 經濟部中央標準局貝工消費合作社印製 五、發明説明(12 ) 目前所要求讀/寫位元及有效位元之狀態,並產生一己憶 體位置的一個新的位址。如果有效位元並未被觸發,則i 次-時脈週期中被載入位址多工器(87)及(89)中所選擇的 -個多工器心位址爲零。如果讀/寫位元被觸發卜",則 (自圖中未示出的封包位址暫存器)將封包位址載人寫入位 址多工器(87),並將零載入讀取位址多工器(89)。同樣地 ,當讀/寫位時,將封包位址載人讀取位址多工器 (89),並將零載入寫入位址多工器(87)。 如上文所述,在兄憶體作業中產生的主要雜訊成分是在 432百萬赫。針對此種主要的雜訊頻率選擇系統中其他的 時脈頻率,即可盡量減小此雜訊成分之影響。尤其可選擇 抽樣頻率爲此頻率的整數除數。在一較佳實施例中,係爲 不同的i/o裝置選擇下列的抽樣頻率:432/2 = 216百萬赫 、432/4-108 百萬赫、432/8=54 百萬赫、及432/32=13.5 百萬 赫。請注意,每一個此類頻率都位於圖3所示的各節目頻 道之下或之間。 以上述方式選擇抽樣頻率的優點在於:在一A/D抽樣作 業中,在抽樣頻率或其倍頻發生的雜訊被”轉化"成直流, 並未將交流成分加入輸出信號中。易於自信號中去掉直流 偏壓(例如利用高通濾波器),但是在基本頻率及相關諧波 頻率上產生的交流雜訊則問題更大。 在抽樣頻率或其倍頻上的雜訊被轉化成直流之風是係示 於圖7。在圖7的上方部分示出一 A/D轉換器的抽樣時脈 波形。抽樣是發生在時脈的上升波緣。在圖7的下方部分 -15- Μ氏張尺度適用中國國家標準(CNS ) A4規格(210X297公釐〉 ----------1^------、玎—-----Λ (請先閱讀背面之注意事項再填寫本頁) 3U3〇4
、發明説明(13 經濟部中央揉準局員工消費合作社印製 π出頻率與抽樣時脈頻率相同的雜訊波形。不論抽樣時 脈與雜訊波形的相位對準爲何,每一次的抽樣時間都在同 :相位對雜訊波形抽樣,因而這些樣本有相同的大小。所 件到的結果就是-直流信號。此外,如果雜訊頻率成爲兩 倍或二倍,或爲—整數倍,則也會得到相同的結果。因此 ,因爲記憶體(29)所產生的雜訊是在各個抽樣頻率的整數 倍頻率上發生’所以此雜訊不會將任何交流衍生成分加入 所抽樣的信號中。 使記憶體的作業規律化,即可大致完成前文所述的雜訊 免疫性。在所示實施例中,記憶體之作業受控於—硬體記 隐aa控制器。在其他的實施例中,爲了將所產生的雜訊集 中在頻譜中較有利部分而控制之作業亦可受控於軟體。因 此,本發明的另一相關實施例是在組織軟體程式碼,而使 受控於此程式碼的硬體功能按照規律的順序作業,仍是將 ,訊集中在-個有頻譜中。可採用互動料業模式,因而 若雜訊干擾發生時’則改變數位功能的順序或關性之演 算法將動作,而降低此雜訊干擾。因此,請參閲圖8,一 雜讯或位7L錯誤率量測裝置將一雜訊量測値輸入—處理器 (/7)。該處理器包含一軟體排程器,用以控制諸如Sram 等一個或多個雜訊產生裝置(81)在作業上的同步。軟體排 程器是本門技術中所習知者。 双後’上述的觀念不只適用於用作舉例的混合信號系統, 而且亦適用於須解決雜訊能量在内部或外部互動問題的任 何電氣系統。例如,一系統可以使用上述這些技術的環浐 I---------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 旅 -r^n II — 1^1 —.^1 -16- 本紙張尺度適财關家標準(CNS ) M規格(2丨0><297公幻 A7 B7 經濟部中央標準局員工消費合作社印製 311304 五、發明説明(14 ) 來得到改良的電磁相容性(Electromagnetic Compatibility ; 簡稱E M C )。 I----------裝------訂------旅 (請先閱讀背面之注意事項再填寫本頁) -17- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- 3lJ304〇丨1號專利申請案 中文中語車刺蔽圊倏正太(86年4 3) A8 B8 C8 D8 年一 經濟部中央標準局員工消費合作社印製 、申請專利範圍 1. 一種資料處理裝置,其中使由該裝置所產生的轉換雜訊 具有一預設週期,藉此而允許此類雜訊效應被減輕,該 裝置包含: '一資料裝置; '控制裝置,該控制裝置包含第一裝置,該第一裝置係 -回應於該資料裝置之一信號,而產生一第一控制脈波, 且該控制裝置包含第二裝置,該第二裝置無須來自該資 料裝置的任何信號即可產生一第二控制脈波,該第一及 第二控制脈波在時間上並無重疊;以及 、在作業上經由一資料匯流排而連接到該資料裝置之交 易處理裝置,該交易處理裝置係回應於該第一控制脈 波,以便執行與該資料裝置交換有效資料的交易處理, 該交易處理裝置並係回應於該第二控制脈波,以便執行 不與該資料裝置交換任何有效資料的交易處理。 2. 根據申請專利範園第1項之裝置,其中該交易處理裝置 是一記憶體,且該控制裝置是一記憶體控制器。 3. 根據申請專利範圍第2項之裝置,其中該記憶體包含一 個被指定爲虛設位置之位置,該虛設位置之内容涉及不 予任何資料裝置交換任何有效資料的該交易處理。 4. 根據申請專利範園第3項之裝置,其中該記憶體控制器 包含回應該第二控制脈波之装置,用以將該虛設位置之 一位址施加到該記憶體。 一種用以使於一電子組合體中產生的雜訊轉換之方法, 藉此可允許這類雜訊效應被減輕,該組合體包括數位式 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) S11304 經濟部中央標準局ί貝工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 電子電路,該數位電子電路包含交易處理裝置,該交易 處理裝置係回應於至少一個資料裝置之要求而執行交 易,該方法包含下列各步驟: 在不規律的時間間隔上要求該交易處理裝置執行與該 資料裝置交換有效資料的第一交易;以及 在並未要求該交易處理裝置執行該第一交易的各中間 時間間隔中,執行不與任何資料裝置交換有效資料的虛 設交易,該等第一交易及該等虛設交易係集體以規律性 的相等時間間隔發生。 沒.一種用以使於一電子组合體中產生的雜訊轉換之方法, 藉此可允許這類雜訊效應被減輕,該組合體包括一半導 體記憶體和至少一個資料裝置,該方法包含下列各步 驟: 、將該記憶體中之一位置指定爲一虛設位置; 在不规律的間隔上執行涉及非其中與該資料裝置交換 有效資料的該虛設位置的位置之第一記憶體交易;以及 在未執行該第一記憶體交易的中間時間間隔期間,執 行涉及未與任何資料裝置交換有效資料的該虛擬位置之 第二記憶體交易,該第一記憶體交易和第二記憶體交易 係集體地以規則地相等時間間隔的方式發生。 (請先閱讀背面之注意事項再填寫本頁) -2- 本纸張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)
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