TW297947B - - Google Patents

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Description

經濟部中央標準局員工消費合作社印製 A7 ---------B7 五、發明説明（1 ) 發明背景 1· 發明領域 本發明係關於一種動態RAM (隨機存取記憶體）單元和製 造方法，更仔細地説，係關於—種可以降低存取時間並增 加操作速度的動態RAM單元。 2. 習知技藝 —般説來，一個DRAM單元是由一個電晶體與一個電容 器所組成的。圖1是一個傳統DRAM單元的簡圖。在圖1中 ，编號al、a2、a3、a4、和a5分別代表了位元線' 字元線 、電容器、電容器的端子與MOS電晶體。當將儲存在電容 器a3中的資料讀取出來時，字元線a2會開啓電晶體a5，而 將資料寫入電容器a3中時，字元線a2會關閉電晶體a5，其 中資料輸入/輸出的通路是位元線al。因此，這種簡單的 DRAM單元可以用在更高集積的積體電路。 但是，在超過1G位元的超大型積體電路中，很難獲得按 照所加電壓穩定操作記憶體單元所須的電容値。同時，裝 置的尺寸縮小了，而複雜製成所增加的成本也使Draiv[的 價格随之升高。 而且’傳統DRAM單元的讀取操作是由「電荷分享」的 方法執行的，其位元線上改變的電壓會由一個感測放大器 所放大。因此，這種用在讀取操作的「電荷分享」方法， 正是DRAM單元的存取時間會長於SRAM單元的主要原因 本紙張尺度適用中國國家轉（cns )以胁（训X別公廣） (請先閱讀背面之注意事項再填寫本頁) -束·
、1T 經濟部中央標準局貝工消費合作社印製 297947 五、發明説明（2 ) 發明的簡要説明 本發明的一個目的是提出一種DRAM單元，可以排除「 電荷分享」的方法，而能降低存取時間。 本發明的另一個目的是提出一種具有適於積體電路的新 結構之DRAM單元的製造方法。 本發明一方面提出了一種DRAM單元，係包含：輸入/輸 出位元線；由寫入控制信號所啓動（activated)的第一字元 線；由讀取控制信號所啓動的第二字元線；第一電晶體， 具有第一端子、第二端子與閘極，其第一端子搞合至該輸 入/輸出位元線，而閘極則耦合至該第一字元線，使該第 一端子視該寫入控制信號耦合至該第二端子；以及第二電 晶體，具有閘極、第一端子、第二端子與浮動閘極，閘極 搞合至該第二字无線，第一端子耦合至參考電壓端子，第 二端子耦合至該輸入/輸出位元線，而浮動閘極則棋合至 該第一電晶體的第二端子，使該第一端子視該讀取控制信 號辑合至該第二端子，其中該輸入/輸出位元線的電壓水 平會轉移至該浮動閘極’而且該第一電晶體在寫入操作時 ，會改變該第二電晶體的臨界電壓，在讀取操作時則會關 閉’而且該第二電晶體會在讀取操作時，將該參考電壓水 平轉移至該輸入/輸出位元線，在窝入操作時則會關閉。 本發明另一方面也提出另一種DRAM單元，係包含：輸 入/輸出位元線；可加上正電壓或負電壓的字元線；第— 電晶體，具有第一端子、第二端子與共同閘極，其第—端 子耦合至該輸入/輸出位元線，而共同閘極則耦合至該字 (請先閱讀背面之注意事項再填寫本頁)
，1T * —^1 -5- A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（3 元線’使該第一端子在該字元線加上正電壓時耦合至該第 二端子；以及第二電晶體，具有第一端子、第二端子與浮 動閘極，第一端子耦合至參考電壓端子，第二端子耦合至 該輸入/輸出位元線’而浮動閘極則耦合至該第一電晶體 的第二端子，使該第一端子在該字元線加上負電壓時耦合 至該第二端子，其中該輸入/輸出位元線的電壓水平會轉 移至該浮動閘極，而且該第二電晶體是由該共同閘極經該 字元線開啓的，而且該第一電晶體在寫入操作時，會改變 該第二電晶體的臨界電壓，在讀取操作時則會關閉，而且 該第二電晶體會在讀取操作時’將該參考電壓水平轉移至 該輸入/輸出位元線’在寫入操作時則會關閉。 本發明另一方面又提出另一種DRAM單元，係包含：輸 入/輸出位元線；可加上正電壓或負電壓的字元線；第一 電晶體，具有第一端子、第二端子與共同閘極，其第一端 子耦合至該輸入/輸出位元線，而共同閘極則韓合至該字 元線，使該第一端子在該字元線加上正電壓時耦合至該第 二端子；以及第二電晶體，具有第一端子、第二端子、閘 極與浮動閘極，第一端子核合至參考電壓端子，第二端子 耦合至該輸入/輸出位元線，閘極耦合至該字元線，而浮 動閘極則耦合至該第一電晶體的第二端子，使該第—端予 在該字元線加上負電壓時耦合至該第二端子，其中該輸入 /輸出位元線的電壓水平會轉移至該浮動閘極，而且該第 一電晶體在寫入操作時，會改變該第二電晶體的臨界電壓 ，在讀取操作時則會關閉，而且該第二電晶體會在讀取操 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (请先聞讀背面之注意事項再填寫本頁)
、1T
經濟部中央標準局員工消費合作社印製 作時，將該參考電壓水平轉移至該輸入/輸出位元線，在 寫入操作時則會關閉。 本發明另一方面也提出—種DRAM單元的製造方法，其 步驟係包含：a)在一面矽基板上形成一層場氧化層；…在 該矽基板上形成一個具有源極區、汲極區、閘極氧化層和 閘極的MOS電晶體；c)在所得的結構上形成—層第一絕緣 層，並露出該緣極區的一部份；d)在所得的結構上形成_ 層第一導電層，與該露出的源極區有著電性連接；e)去除 該第一導電層位在該MOS電晶體之汲極區上方的部份；f) 在所得的結構上依序形成一層第二絕緣層與—層秒層；幻 在該矽層内植入雜質離子，形成了高摻雜的源極區與汲極 區，因此在該MOS電晶體上形成了一個薄膜電晶體；卜)在 所得的結構上形成一層第三絕緣層，並形成一個接觸窗， 露出該MOS電晶體之汲極區，其中該接觸窗内會露出該薄 膜電晶體的高摻雜源極區的侧壁；並且i)形成—層作爲位 元線的第二導電層’連接至該M〇S電晶體之汲極區和該薄 膜電晶體的高摻雜源極區。 本發明另一方面又提出另一種DRAM單元的製造方法， 其步驟係包含：a)在一面矽基板上形成一層場氧化層；b) 在所得的結構上沉積一層場氧化層、一層第—導電層、一 層第一絕緣層與一層第二導電層；c)制定該第二導電層、 第一絕緣層、第一導電層與場氧化層，以露出該矽基板的 一部份；d)在該露出的矽基板植入雜質離子，形成由該氧 化層、第一導電層與源極和没極區所組成的MOS電晶體； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁}
、1T " 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（5 ) e)在所得的結構上形成一層第二絕緣層，並露出該源極區 的一部份；f)在所得的結構上形成一層第三導電層，與該 源極區有著電性連接；g)去除該第三導電層位於該M〇s電 晶體之汲極區上方的部份；h)在所得的結構上形成一層第 二絕緣層與一層矽層；i)在該矽層内植入雜質離子，形成 了高掺雜的源極區與汲極區，因此在該M〇s電晶體上形成 了一個薄膜電晶體；j)在所得的結構上形成一層第四絕緣 層’並形成一個接觸窗，露出該MOS電晶體之汲極區，其 中該接觸窗内會露出該薄膜電晶體的高掺雜源極區的侧壁 ;並且k)形成一層作爲位元線的第四導電層，連接至該 MOS電晶體之汲極區和該薄膜電晶體的高摻雜源極區。 附圖的簡要説明 本發明的其他目的與内容在底下具體實施例説明之後將 更明瞭，説明時所參照的各附圖分別是： 圖1是傳統具有一個電晶體與一個電容器之DRAM單元的 簡圖； 圖2A與2B是本發明具體實施例之一的DRAM單元的簡圖 > 圖3A與3B是本發明另一具體實施例的DRAM單元的簡圖 9 圖4是圖2的記憶體單元陣列； 圖5是圖3的記憶體單元陣列； 圖6A至6F是圖3 A之記憶體單元製造方法的橫剖面圖； 圖7A至7F是圖2A之記憶體單元製造方法的橫剖面圖； -8 - 本紙張尺度ii用巾關家標準（CNS )八顿洛（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 處 A7
經濟部中央標準局員工消費合作社印製 圖8是讀取本發明記憶體單元中儲 子的配置圖。 料灸參考電壓相 具體實施例的詳細説明 底下將參照附圖詳細説明本發明。 首先將參照圖2八和2B説明本發明實 DRAM單元，其中編號M、b2 ' b3、μ 1 <的種 和b9分別代表位;^線 '寫入資料 b? bi 寫入字元線）、讀取料料稱之爲 办土成 踝（底下將稱之爲讀取字元 .•泉）、參考電壓端子’浮動閉極、寫人資料和 將稱之爲寫入電晶體）、讀取資料0 日 α 月打町電晶體（底下將稱之爲 讀取電W體）、電容器和電容器⑽的端子。 首先如圖2Α，本發明之DRAM單元包含了二個電晶體， -個是窝入電晶體b6，另一個是讀取電晶㈣。寫入電晶 體b6是-個MOS電晶體，而讀取電晶體^具有―個浮㈣ 極b5。寫入電晶體b6可使讀取電晶體的浮動閘極b5充電或 放電，從而改變讀取電晶體…的臨界電壓（Vt)〇窝入電晶 體b6的汲極、閘極與源極分別耦合至位元線、寫入字元 線b2和讀取電晶體”，而讀取電晶體b?的汲極，閘極與源 極則分別耦合至位元線bl、讀取字元線“和參考電壓端子 b4。此外，浮動閘極b5耦合至窝入電晶體“的源極。 1 寫入操作 當窝入字元線b2啓動時（電壓加在窝入字元線b2上），窝 入電晶體b6會開啓，而耦合至電晶體b6的源極的浮動閘極 b5會被充電。對浮動閘極b5提供電荷之後，窝入字元線b2 -9 本紙银尺度適用f國國家梯準（CNS ) A4規格（21〇><297公着}
A7 B7 經濟部中央標準局貝工消費合作杜印製 五、發明説明（7 ) 會在非啓動的狀態，而寫入電晶體b6會關閉，這時浮動閘 極b5會與位兀線bl電性隔離。此外，因爲浮動閘極b5接觸 到窝入電晶體b6之源極所形成的矽基板，而且藉絕緣層與 其他組件隔離’在矽基板内所形成的寄生PN二極體就會 降低浮動閘極b5的電位。也就是説，儲存在浮動閘極“内 的電荷會漏出。 因此，需要在一預定的時間之後將資料窝入DRAM單元 ，也就是，需要像傳統DRAM單元操作一樣有更新的程序 〇 2. 讀取操作 當讀取浮動閘極b5内所儲存的資料時，讀取字元線^需 加以啓動。 讀取電晶體b7的臨界電壓是由浮動閘極b5内儲存的電荷 量所決定的。例如，如果當低資料儲存在浮動閘極b5内時 讀取電晶體b7的臨界電壓（ντ)是3 〇伏，而且當高資料儲存 在浮動閘極b5内時電晶體b7的臨界電壓（Vt)是】〇伏，在讀 取字元線b3上可以加上2伏來開啓讀取電晶bT。當讀取電 晶體b7開啓時，位元線^與參考電壓端子“電性連接，藉 由電何轉移至位元線bi，即可讀取資料。在讀取電晶體b7 的浮動閘極内儲存電荷，可以有效地改變電晶體的臨界電 壓。因此，與傳統DRAM單元所用「電荷分享」的方法相 較之下，本發明之DRAM單元的讀取操作可以在高速下 行0 圖2B中，電容器b9位在讀取電晶體％和浮動閘極…之 執 間 (請先閲讀背面之注意事項再填寫本頁) 訂 10- 本紙張尺度適用中國國宏德造f r\TC、/ ~ - - 尊 1 公
A7 7 B 五、發明説明（8 ) ，以便使更新時間降低至預定的時間間隔之内。電容器b9 會使浮動閘極b5維持儘可能多的電荷。 底下將參照圖3A和3B説明本發明另一具體實施例之 DRAM單元。 由圖3A和3B可知，本發明另一實施例與上述圖3A和3B 所説明之實施例的不同之處，僅在於字元線c2和讀取電晶 體c6的種類。本發明另一實施例説明了只用一個字元線c2 來設計DRAM單元的方法。但是，如圖2A和2B的説明，二 個電晶體c5和c6必須分別在不同的電壓水平下開啓。因此 ，寫入電晶體c5是一個NMOS電晶體，而讀取電晶體c6是 一個PMOS電晶體。在字元線c2上加上一個正壓時，寫入 電晶體c5會開啓，而讀取電晶體c6會關閉。而且在字元線 c2上加上一個負壓時，寫入電晶體c5會關閉，而讀取電晶 體c6會開啓。同樣的，寫入電晶體c5可以是PMOS電晶體 ，而讀取電晶體c6可以是NMOS電晶體。表<1>説明了在字 元線c2上加上不同電壓時，寫入和讀取電晶體c5和c6的狀 態。 表<1> (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局員工消費合作杜印製 字元線上所加1 r壓 -2.5V 0V 2.5V 寫入電晶體 關閉 關閉 開啓 讀取電晶體 開啓 關閉 關閉 此外，讀取電晶體c6可以與寫入電晶體c5分享一個共同 -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（9 ) 閘極之類似電極。 正如圖2B的説明，圖3B是一個另外包括電容器c8之 • DRAM單元的説明圖。 圖4和圖5分別是圖2A和圖3A中之DRAM單元的陣列。在 圖4和圖5中，編號dl和el代表位元線，d2、d5和d6代表寫 入字元線，d3、d4和d7代表讀取字元線，e2、e3和e4代表 讀取和寫入字元線，d8和e5代表共同位元線接觸，而d9、 dlO、e6和e7代表了讀取資料所需的共同參考電壓端子。 圖4中，爲要縮小單元陣列的面積，DRAM單元A與鄰近 的DRAM單元B分享了共同參考電壓端子d9，而且DRAM單 元B與鄰近的DRAM單元C分享了共同位元線接觸d8。 同樣的，圖5中，DRAM單元A1、B'和C'與鄰近的DRAM 單元之間，有著共同的參考電壓端子e6和共同的位元線接 觸e5。 接著將參照圖6A至6F，詳細説明本發明實施例之一的 DRAM單元的製造方法。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 首先如圖6A，先在矽基板fl上形成一個傳統的MOS電晶 體。也就是，在形成場氧化層f2之後，就在矽基板Π上依 序形成一層閘極氧化層f 3的閘極f4，直到預定的大小，並 將雜質離子植入到矽基板fl内，在矽基板fl内形成源極區 f5和汲極區f5、 圖6B中，在所得的結構上沈積一層絕緣層f6，並加以制 定而露出部份的源極區f 5，以便用一層將作爲本發明之浮 動閘極的導電層與寫入電晶體的源極區f5有電性連接。 _- 12-_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 A7 經濟部中央標準局員工消費合作社印製 __________B7 五、發明説明（1〇 ) 用6C中，在所得的結構上沈積—層作爲浮動閘極的複晶 珍層f8，並與源極區f5有著電性連接。 圖6D中，複晶矽層f8與絕緣層f6_起制定。此時，如果 必要，可以不制定絕緣層f6。接著在所得的結構上依序沈 積—層讀取電晶體的閘極氧化層f9和一層碎層fl〇，以形 成薄膜電晶體（P-通道）。 圖6E中’在矽層Π0的通道區中植入離子，可以調整讀 取電晶體的臨界電壓，而且在通道區外的矽層fl〇内植入 離子’而形成高捧雜的源極和没極區fll。 圖6F中，在所得的結構上以平坦化製程沈積了一層絕緣 層fl2，然後蝕去部份的絕緣層Π2、讀取電晶體的汲極區 和絕緣層f6，以便露出汲極區f5,》因此，在接觸窗fl3内 會露出讀取電晶體没極區fll的侧壁和寫入電晶趙的没極 區f5·，然後在接觸窗fi 3内填入作爲位元線的導電層fl 4, 連接至汲極fl 1的f5·。 因此’本發明實施例之一的dram單元係由一個頂部閘 極電晶體（寫入電晶體）與一個閘極（浮動閘極）寫入電晶體 的源極有電性連接的底部閘極電晶體（讀取電晶體）所組成 的。同時，讀取電晶體之浮動閘極的通道區位於寫入電晶 體之閘極上方。此外，閘極f4並作爲NMOS電晶趙和p通道 TFT的共同閘極。 底下將參照圖7A至7F，詳細説明本發明另一實施例之 DRAM單元的製造方法。 首先’如圖7A，在一面妙基板gl上先形成一個傳統的 _-13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 妓 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（11 ) MOS電晶體。也就是，在形成場氧化層g2之後，在矽基板 gl上依序形成閘極氧化層“和閘極g4至預定的大小，然後 將雜質離子植入到矽基板gl内，在矽基板gl内形成了源極 區g5和没極區g5·。 圖7B中，在所得的結構上以平坦化製程沈積一層絕緣層 g6 ’並在所得的結構上沈積一層導電層g7，而形了讀取電 晶體的閘極》 圖7C中’在閘極氧化層g3上的導電層g7和絕緣層g6 一起 制定成爲預定的大小，然後在所得的結構上再沈積一層絕 緣層g8。 這時可以沈積並制定閘極g4，絕緣層g6和導電層g7，以 形成堆疊結構g7。 圖7D中’制定絕緣層g8露出部份的源極區g5，以便使寫 入電晶體的源極區g5可與將作爲本發明浮動閘極的導電層 有著電性連接，然後將作爲浮動閘極的複晶矽層gl〇沈積 在所得的結構上，而與源極區f5電性連接。 圖7E中，複晶矽層gl0與絕緣層以一起制定。這時，如 果必要，也可以不制定絕緣層g8。然後依序在所得的結構 上沈積讀取電晶體的閘極氧化層gU和矽層gl2，形成了一 個薄膜電晶體（N-通道）。同時，在矽層gl2的通道區内植 入離子，以調整讀取電晶體的臨界電壓，並在矽層gi2中 通道區以外的地方植入離子，形成高摻雜的源極和汲極區 gl3。 圖7F中，在所得的結構上以平坦化製程沈積一層絕緣層 (請先閱讀背面之注意事項再填寫本頁) 訂 滅！ 14- A7 B7 經濟部中央標準局員工消費合作社印裂 五、發明説明（12 ) gl4 ’並依序蝕去部份的絕緣層gl4、讀取電晶體的汲極區 和絕緣層gl 1 ’而露出汲極區g5,。因此，在接觸窗gl5中會 露出讀取電晶體没極區g13的侧壁和寫入電晶體的没極區 g5’’然後在接觸窗gi5内填入作爲位元線的導電層gl6，而 與汲極gl3和f5·連接。 如以上的説明，本發明另一實施例的DRAM單元係由各 自具有閘極的一個頂部閘極電晶體（寫入電晶體）和一個底 邵電晶體（讀取電晶體）所組成的。讀取電晶體的浮動閘極 與窝入電晶體的源極有電性連接。此外，讀取電晶體的通 道區和浮動閘極位在寫入電晶體的閘極上方。 圖8是讀取本發明記憶體單元中儲存資料之參考電壓端 子的配置圖。在圖8中，编號hi、h2、h3和h4代表了讀取 電晶體（讀取字元線），h5代表讀取資料用的參考電壓端子 ，h6代表讀取電晶體的汲極，h7代表複晶矽層。如圖8， 作爲參考電壓端子的讀取電晶體源極，位在讀取電晶體h2 和h3之間。同時’參考電壓端子是由n+或p+掺雜複晶碎層 所作成的。 雖然以上揭露了本發明的具體實施例，但僅爲了説明， 熟習本技藝之人士應可瞭解尚有許多不同的修改和增替， 欲不致脱離如所附申請專利範圍所指出的發明範圍和精神 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -丁 _ -6 坎！

Claims (1)

  1. A8 Βδ C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1. —種DRAM單元，係包含： 一輸入/輸出位元線； 一第一字元線，由寫入控制信號所啓動； 一第二字元線，由讀取控制信號所啓動； 一第一電晶體，具有耦合至該輸入/輸出位元線之第— 端子、第二端子與該第一字元線，使該第一端子视該窝 入控制信號耦合至該第二端子閘極；以及 第二電晶體，具有耦合至該第二字元線之閘極、轄合 至參考電壓端子之第一端子、耦合至該輸入/輸出位元 線之第二端子與耦合至該第—電晶體的第二端子，使該 第一端子視該讀取控制信號耦合至該第二端子之浮動閘 極，其中該輸入/輸出位元線的電壓水平會轉移至該浮 動閘極， 其中該第一電晶體在寫入操作時，會改變第二電晶體 的臨界電壓，在讀取操作時則會關閉，而該第二電晶體 會在讀取操作時，會將該參考電壓水平轉移至該輸入/ 輸出位元線，在寫入操作時則會關閉。 2. 根據申請專利範圍第1項之DRAM單元，其中該DRAM單 元在該第一電晶體的第二端子與該第二電晶體的浮動閘 極之間尚包含一個電容器。 3. 根據申請專利範圍第1項之DRAM單元，其中該輸入/輸 出位元線係連接至另一個鄰近的DRAM單元。 4·根據申請專利範圍第1項之DRAM單元，其中該第二電晶 體的臨界電壓於該第一電晶體關閉時約爲3〇伏，於該 (請先聞讀背面之注意事項再填寫本頁) 柒. 訂. -16- 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 第一電晶體開啓時約爲1.0伏。 5. 根據申請專利範園第4項之dram單元，其中該第二字元 線上所加電壓爲2.〇伏。 6. —種DRAM單元，包含： 輸入/輸出位元線； 字元線，可加上正電壓或負電壓； 第一電晶體，具有耦合至該輸入/輸出位元線之第一端 子、第二端子與耦合至該字元線，使該第一端子在該字 元線加上正電壓時耦合至該第二端子之共同閘極；以及 第二電晶體，具有耦合至參考電壓端子之第一端子、 耦合至該輸入/輸出位元線之第二端子與耦合至該第— 電晶體的第二端子，使該第—端子在該字元線加上負電 壓時耦合至該第二端子之浮動閘極， 其中該輸入/輸出位元線的電壓水平會轉移至該浮動閘 極， 其中該第二電晶體是由該共同閘極經該字元線開啓的 ，而且 其中該第一電晶體在寫入操作時，會改變該第二電晶 體的臨界電壓，在讀取操作時則會關閉，而該第二電晶 體會在讀取操作時，會將該參考電壓水平轉移至該輸入 /輸出位元線，在寫入操作時則會關閉。 7. 根據申請專利範圍第6項之DRAM單元，其中該DRAM單 元在該第一電晶體的第二端子與該第二電晶體的浮動閘 極之間，尚包含一個電容器。 -17- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公赛） -- (請先閱讀背面之注意事項再填寫本頁} 、1T 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 8. 根據申請專利範圍第6項之DRAM單元，其中該輸入/輸 出位元線係連接至另一個鄰近的DRAM單元。 9. 根據申請專利範園第6項之DRAM單元，其中當該字元 線上加上0伏時，會關閉該第一電晶體與第二電晶體。 10. 根據申請專利範圍第6項之DRAM單元，其中該正電壓爲 2.5 伏。 11. 根據申請專利範圍第6項之DRAM單元，其中該負電壓爲 -2.5伏。 12. 根據申請專利範圍第6項之DRAM單元，其中該第一電晶 體是一個NMOS電晶體，而該第二電晶體是一個PMOS電 晶體。 13. 根據申請專利範圍第11項之DRAM單元，其中該PMOS電 晶體是一個薄膜電晶體。 14. 一種DRAM單元，係包含： 輸入/輸出位元線； 字元線，可加上正電壓或負電壓； 第一電晶體，具有耦合至該輸入/輸出位元線之第一端 子、第二端子與耦合至該字元線，使該第一端子在該字 元線加上正電壓時耦合至該第二端子之閘極；以及 第二電晶體，具有耦合至參考電壓端子之第一端子、 耦合至該輸入/輸出位元線之第二端子、耦合至該字元 線之閘極與耦合至該第一電晶體的第二端子，使該第一 端子在該字元線加上負電壓時耦合至該第二端子之浮動 閘極，其中該輸入/輸出位元線的電壓水平會轉移至該 -18- 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 、?τ 經濟部中央標準局負工消費合作社印袋 A8 B8 C8 D8 六、申請專利範圍 浮動閘極， 其中該第一電晶體在寫入操作時，會改變該第二電晶 體的臨界電壓，在讀取操作時則會關閉，而該第二電晶 體會在讀取操作時，將該參考電壓水平轉移至該輸入/ 輸出位元線’在寫入操作時則會關閉。 15·根據申請專利範圍第14項之DRAM單元，其中該DRAM 單元在該第一電晶體的第二端子與該第二電晶體的浮動 閘極之間，尚包含一個電容器。 16.根據申請專利範園第14項之DRAM單元，其中該輸入/輸 出位元線係連接至另一個鄰近的DRAM單元。 17_根據申請專利範園第1 4項之DRAM單元，其中當該字元 線上加上0伏時，會關閉該第一電晶體與第二電晶體。 18. 根據申請專利範園第14項之DRAM單元，其中該正電| 爲2.5伏。 19. 根據申請專利範圍第14項之DRAM單元，其中該負電壓 爲-2.5伏。 20. 根據申請專利範圍第14項之DRAM單元，其中該第一電 晶體是一個NMOS電晶體，而該第二電晶體是一個pM〇s 電晶體。 21. 根據申請專利範圍第20項之DRAM單元，其中該？1^〇8電 晶體是一個薄膜電晶體。 22. —種DRAM單元的製造方法，其步驟包含： a) 在一面矽基板上形成一層場氧化層； b) 在該矽基板上形成一個具有源極區、没極區 閉 -19- ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~~~----- (請先閲讀背面之注意事項再填寫本頁) 、-'β 經濟部中央標準局員工消費合作社印策 A8 B8 C8 D8 六、申請專利範圍 極我化層和閘極的MOS電晶體； C)在所得的結構上形成一層第一絕緣層，並露出該 緣極區的一部份； d) 在所得的結構上形成一層第一導電層’與該露出 的源極區有著電性連接； e) 去除該第一導電層位在該MOS電晶體之汲極區上 方的部份； f) 在所得的結構上依序形成一層第二絕緣層與一層 矽層； g) 在該矽層内植入雜質離子，形成了高摻雜的源極 與汲極區，因此在該MOS電晶體上形成了 一個薄膜電晶 體； h) 在所得的結構上形成一層第三絕緣層，並形成_ 個接觸窗，露出該MOS電晶體之汲極區，其中該接觸窗 内會露出該薄膜電晶體的高摻雜源極區的側壁；並且 i) 形成一層作爲位元線的第二導電層，連接至該 MOS電晶體之汲極區和該薄膜電晶體的高摻雜源極區。 23. 根據申請專利範圍第22項之方法，其中該作爲位元線的 第二導電層係連接至鄰近的另一個DRAM單元。 24. 根據申請專利範園第22項之方法，其中步驟e)尚包含去 除該第一絕緣層位於該汲極區上之部份的步驟。 25. 根據申請專利範圍第22項之方法，其中步驟g)尚包含在 該矽層内植入雜質離子以調整臨界電壓的步驟。 26. 根據申請專利範圍第22項之方法，其中該第一導電層是 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格^ 210^~297公嫠) ' ------ (請先閲讀背面之注意事項再填寫本頁) •絮- 终！ A8 B8 C8 D8 經濟部中央標準局員工消費合作社印裂 申請專利範圍 ~層複晶矽層。 27·根據申請專利範圍第22項之方法 -層氧化層。 《其中該第二絕緣層4 28·根：申請專利範圍第22項之方法，其中該薄膜電晶體是 —個PMOS電晶體。 29·—種DRAM單元的製造方法，其步驟係包含 a)在一面矽基板上形成一層場氧化層 二在該妙基板上形成具有源核區、没極區閉極氧 化層和閘極的MOS電晶體； c) 所得的結構上依序沉積一屉楚 —導電層； &第-絕緣層和一層第 d) 制定該第一導電層與第一绝绫居，咖 ^ , %緣盾露出該源極區 與汲極區，並留下該第一導電層與 MOS電晶體之間極上方的部份； e) 在所得的結構上形成一層笫-姐谈β ^ ^ A 弟—絕緣層，並露出該 源極區的一部份； f) 在所得的結構上形成一層第-实當a 昂一寺電層，與該源極 區露出部份有著電性連接； g) 去除該第二導電層位於該MOS電晶驗之没極區上 方的部份； h) 在所得的結構上形成一層第三絕緣層與一層妙層 > i) 在該矽層内植入雜質離子，形成了高掺雜的源極 區與汲極區，因此在該MOS電晶體上形成了—個薄膜電 21 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） ^ 裝 訂 終 I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 晶體； j) 在所得的結構上形成一層第四絕緣層，並形成一 個接觸窗，露出該MOS電晶體之汲極區，其中該接觸窗 内會露出該薄膜電晶體的高摻雜源極區的側壁；並且 k) 形成一層作爲位元線的第三導電層，連接至該 MOS電晶體之没極區和該薄膜電晶體的高掺雜源極區。 3〇·根據申請專利範固第29項之方法，其中該作爲位元線的 第三導電層係連接至鄰近的另一個DRAM單元。 31. 根據申請專利範圍第29項之方法，其中步驟g)另外尚包 含去除該第二絕緣層位於該汲極區上之部份的步驟。 32. 根據申請專利範園第π項之方法，其中步驟丨）尚包含在 該矽層内植入雜質離子以調整臨界電壓的步驟。 33. 根據申請專利範園第29項之方法，其中該第—或第二導 電層是一層複晶秒層。 34. 根據申請專利範圍第29項之方法’其中該第三絕緣層是 一層氧化層。 35_ —種DRAM單元的製造方法，其步驟係包含·· a) 在一面碎基板上形成一層場氧化層； b) 在所得的結構上沉積一層場氧化層、—層第一導 電層、一層第一絕緣層與一層第二導電層； c) 制定該第二導電層、第一絕緣層、第一導電層與 場氧化層，以露出該矽基板的一部份； d) 在該露出的碎基板植入雜質離子，形成由該氧化 層、第一導電層與源極和汲極區所組成的]VIOS電晶體； __ - 22 - 本紙張尺度it用中國國家i隼（CNS ) Λ4^(Μ 210X297公釐） ' -— -----J---7丨^-- (請先間讀背面之注意事項再填寫本頁) 、1Τ J-- 297947 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 e) 在所得的結構上形成一層第二絕緣層，並露出該 源極區的一部份； f) 在所得的結構上形成一層第三導電層，與該源極 區有著電性連接； g) 去除該第三導電廣位於該MOS電晶體之没極區上 方的部份； h) 在所得的結構上形成一層第三絕緣層與一層矽層 0 在該矽層内植入雜質離子，形成了高摻雜的源極 區汲極區，因此在該MOS電晶體上形成了 一個薄膜電晶 體； j) 在所得的結構上形成一層第四絕緣層，並形成一 個接觸窗，露出該MOS電晶體之汲極區，其中該接觸窗 内會露出該薄膜電晶體的高摻雜源極區的側壁；並且 k) 形成一層作爲位元線的第四導電層，連接至該 MOS電晶體之汲極區和該薄膜電晶體的高摻雜源極區。 36. 根據申請專利範園第35項之方法，其中該作爲位元線的 第四導電層係連接至鄰近的另一個DRAM單元。 37. 根據申請專利範園第35項之方法，其中步驟g)尚包含去 除該第二絕緣層位於該没極區上之部份的步驟。 38·根據申請專利範圍第35项之方法，其中步驟丨）尚包含在 該矽層内植入雜質離子以調整臨界電壓的步驟。 39.根據申請專利範固第35項之方法，其中該第一、第二或 第三導電層是一層複晶矽層。 — -23- 本紙張尺度躺國家標準（CNS ) A4規格（T^<297公楚） (請先閱讀背面之注意事項再填寫本頁) -裝· 、1Τ i’ ！ 六、申請專利範圍 A8 B8 C8 D8 40.根據申請專利範圍第35項之方法，其中該第三絕緣層是 一層氧化層。 ------,---1—裝------訂------各'---Γ. (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裂 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
DE19950362C1 (de) * 1999-10-19 2001-06-07 Infineon Technologies Ag DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung
US6650563B2 (en) * 2002-04-23 2003-11-18 Broadcom Corporation Compact and highly efficient DRAM cell
KR100719178B1 (ko) * 2003-08-29 2007-05-17 주식회사 하이닉스반도체 비휘발성 디램의 구동방법
JP4215018B2 (ja) * 2005-03-29 2009-01-28 セイコーエプソン株式会社 不揮発性半導体記憶装置
CN101593560B (zh) * 2008-05-26 2011-07-06 中芯国际集成电路制造(北京)有限公司 随机存取存储器及其存储单元
KR100924205B1 (ko) * 2008-05-28 2009-10-29 주식회사 하이닉스반도체 반도체 기억 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180043383A (ko) 2010-01-22 2018-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
CN102725842B (zh) * 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
CN102742002B (zh) * 2010-02-12 2015-01-28 株式会社半导体能源研究所 半导体器件及其驱动方法
KR101891065B1 (ko) * 2010-03-19 2018-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
WO2011152286A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101894897B1 (ko) * 2010-06-04 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011162147A1 (en) 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012014790A1 (en) * 2010-07-27 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
CN103123807B (zh) * 2011-11-21 2016-11-23 复旦大学 一种动态随机存储器的高速读操作方法
CN104187624B (zh) 2014-08-07 2016-06-08 逯明福 综合营养粉及其制备方法
US10381054B1 (en) * 2018-02-27 2019-08-13 Globalfoundries Inc. Common boosted assist
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
JP2022545525A (ja) * 2019-08-28 2022-10-27 マイクロン テクノロジー，インク． ２トランジスタの垂直メモリセル及び共通プレートを有するメモリデバイス
WO2021041567A1 (en) * 2019-08-28 2021-03-04 Micron Technology, Inc. Memory device having 2-transistor memory cell and access line plate
US11665880B2 (en) 2019-08-28 2023-05-30 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and a common plate
CN114303241A (zh) * 2019-08-28 2022-04-08 美光科技公司 具有双晶体管垂直存储器单元及共享沟道区域的存储器装置
US11716862B2 (en) * 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory with dual gated control
DE102020133486B4 (de) * 2020-05-28 2024-08-29 Taiwan Semiconductor Manufacturing Co. Ltd. Nichtflüchtiger speicher mit doppelter ansteuerung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6025269A (ja) * 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JP2500871B2 (ja) * 1991-03-30 1996-05-29 株式会社東芝 半導体不揮発性ｒａｍ
US5412599A (en) * 1991-09-26 1995-05-02 Sgs-Thomson Microelectronics, S.R.L. Null consumption, nonvolatile, programmable switch
JPH05243522A (ja) * 1992-03-02 1993-09-21 Hitachi Ltd 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
CN1146605A (zh) 1997-04-02
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