TW202410205A - 半導體裝置以及其製作方法 - Google Patents

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epitaxial
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杜建德
劉致為
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種方法，包含：在一半導體基板上，沉積一磊晶堆疊，其中該磊晶堆疊包含複數個犧牲層以及複數個通道層，交替設置於該半導體基板上，且每一該些犧牲層是一多層膜，該多層膜包含一下磊晶層、位於該下磊晶層上的一中磊晶層以及位於該中磊晶層上的一上磊晶層，其中該中磊晶層的一鍺濃度低於該下磊晶層以及該上磊晶層的一鍺濃度；側向凹陷該些犧牲層，以形成複數個側壁凹槽，該些側壁凹槽與該些通道層交替；在該些側壁凹槽中，形成複數個內間隔物；以及在該些通道層的相對側，形成複數個源極/汲極磊晶結構。

Description

半導體裝置以及其製作方法
半導體積體電路（integrated circuit；IC）產業經歷了快速成長。積體電路材料和設計的技術進步產生了積體電路的數個世代，每一世代的積體電路都比上一代更小、更複雜。 然而，這些進步增加了積體電路處理和製造的複雜性，為了實現這些進步，需要在積體電路處理和製造方面進行類似的發展。
在積體電路發展過程中，功能密度（亦即，單位晶片面積互連裝置的數量）已增加而幾何大小（亦即，可使用製造製程產生的最小部件（或接線））已減小。此縮小製程藉由增加生產效率並降低相關聯成本來提供益處。此種縮小亦產生相對高的功率耗散值，此可藉由使用低功率耗散裝置（諸如互補金屬氧化物半導體（complementary metal-oxide-semiconductor ；CMOS）裝置）來解決。
以下揭露提供許多不同實施例或例示，以實施所提供之發明標的不同特徵。以下敘述之成份及排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵及第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵與第二特徵之間，以致第一特徵及第二特徵沒有直接接觸的實施例。此外，在各種實施例中，本揭露可重複標號以及/或用字。此重複是為了簡單和清楚起見，其本身不限定各個實施方式以及/或配置之間的關係。
再者，空間相對性用語，例如「下方（beneath）」、「在…之下（below）」、「低於（lower）」、「在…之上（above）」、「高於（upper）」等，是為了易於描述圖式中所繪示的元素或特徵及其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向（旋轉90度或在其他方向），而本文所用的空間相對性描述也可以如此解讀。
如本文所用，「大概」、「大約」、「約」或「實質地」可以表示在給定數值或範圍的20%以內、或10%以內或5%以內。然而，本領域的技術人員將認識到，在整個描述中列舉的數值或範圍僅僅是示例，並且可以隨著積體電路的縮小而減小。本文給出的數值是近似的，意味著在沒有明確說明的情況下，可以推斷出術語「大概」、「大約」、「約」或「實質地」的意義。
環繞式閘極（gate all around；GAA）電晶體結構可以透過任何合適的方法圖案化。舉例而言，可以使用一種或多種光刻微影製程，包括雙重圖案化（double-patterning）或多重圖案化製程（multi-patterning），對結構進行圖案化。總體而言，雙重圖案或多重圖案製程結合了光刻微影和自對準（self-aligned）製程，從而允許產生具有例如比使用單個直接光刻微影製程可獲得的間距更小的間距的圖案。舉例而言，在一些實施例中，犧牲層形成在基板上方並使用光刻微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物來圖案化GAA結構。
術語「多閘極裝置」用於描述一裝置（例如，半導體電晶體），該裝置具有至少一些閘極材料設置在裝置的至少一個通道的多個側面。在一些實施例中，多閘極裝置可以被稱為環繞式閘極（gate all around；GAA）裝置或奈米片裝置，其具有閘極材料設置在裝置的至少一個通道的至少四個側面上。通道區可稱為「奈米線」，如本文所用，其包括各種幾何形狀（例如圓柱形、條形）和各種尺寸的通道區。在一些實施例中，多閘極裝置可以稱為FinFET裝置。然而，普通技術人員將認識到本文的教示可以應用於單個通道（例如單個奈米片）或任何數量的通道。普通技術人員可以認識到可以從本揭露的態樣受益的半導體裝置的其他示例。
第1圖至第13D圖繪示根據本揭露部分實施方式之半導體裝置的製造的各個階段的示意圖。圖1至圖3是根據部分實施方式處於各個階段的半導體裝置的立體示意圖。圖4A、5A、6A、10A、11A、12A、13A是根據部分實施方式處於各個階段的半導體裝置的上視圖。圖4B、5B、6B、7A、8、9A、10B、11B、12B和13B是根據部分實施方式處於各個階段的半導體裝置的剖面圖（例如沿圖4A、5A、6A、10A、11A、12A、13A中的線X-X截取）。圖4C、12C和13C是根據一些實施例在各個製造階段的半導體裝置的剖面圖（例如沿圖4A、12A和13A中的線Y-Y截取）。可以理解，可以在圖1至圖13D所示的步驟之前、期間和之後提供額外的步驟，且對於該方法的其他實施例，可以替換或消除下面描述的一些步驟。操作/製程的順序可以互換。
參考圖1。在基板110上方形成磊晶堆疊120。在一些實施方式中，基板110可以包括矽（Si）。或者，基板110可包括鍺（Ge）、矽鍺（SiGe）、III-V材料（例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP；或其組合）或其他適當的半導體材料。在一些實施方式中，基板110可以包括絕緣體上半導體（semiconductor-on-insulator；SOI）結構，例如掩埋介電層。此外，基板110可以包括掩埋介電層，例如掩埋氧化物（buried oxide；BOX）層，例如透過稱為氧植入分離（separation by implantation of oxygen；SIMOX）技術、晶片鍵合、選擇性磊晶成長（selective epitaxial growth；SEG）或其他適當的方法而形成的層。
磊晶堆疊120包括由通道層124插入的犧牲層122。在一些實施方式中，每個犧牲層122可以是多層膜，多層膜包括下磊晶層122b、中磊晶層122m和上磊晶層122t。磊晶層122b/122t、122m和通道層124可以具有彼此不同的半導體成分。在一些實施方式中，磊晶層122b/122t、122m和通道層124可以包括具有不同半導體成分的SiGe。舉例而言，為了形成n型裝置，中磊晶層122m中的Si濃度大於下磊晶層122b與上磊晶層122t中的Si濃度但小於通道層124中的Si濃度。換句話說，在實施方式中，為了形成n型裝置，中磊晶層122m中的Ge濃度小於下磊晶層122b與上磊晶層122t中的Ge濃度但大於通道層124中的Ge濃度。舉例而言，下磊晶層122b與上磊晶層122t為Si xGe 1-x，中磊晶層122m為Si yGe 1-y，通道層124為Si zGe 1-z，其中x、y、z的範圍為0到1，並且z＞y＞x。在一些實施方式中，x在大約0至大約0.02的範圍內，y在大約0.02至大約0.08的範圍內，z在大約0.1至大約0.2的範圍內。在一些替代實施方式中，x在從大約0.4到大約0.6的範圍內，y在從大約0.6到大約0.8的範圍內，z在從大約0.9到大約1的範圍內。然而，可能存在其他實施方式，包括那些提供具有不同氧化速率和/或蝕刻選擇性的材料/組合物。在磊晶層122b、122m和122t包括SiGe並且通道層124包括Si的一些實施方式中，通道層124的Si氧化速率小於中磊晶層122m的SiGe氧化速率，並且中磊晶層122m的SiGe氧化速率小於下磊晶層122b和上磊晶層122t的SiGe氧化速率。在磊晶層122b和122t包括Ge的一些實施例中，磊晶層122m和通道層124包括SiGe，通道層124的SiGe氧化速率小於中磊晶層122m的SiGe氧化率，並且中磊晶層122m的SiGe氧化速率小於下磊晶層122b和上磊晶層122t的Ge氧化速率。在所示實施方式中，磊晶層122b和122t可以具有相似或相同的半導體成分。舉例而言，磊晶層122b和122t可以包括具有相似或相同半導體成分的SiGe。在一些替代實施方式中，磊晶層122b和122t可以根據需要具有不同的半導體成分。舉例而言，磊晶層122b和122t可以包括不同Ge濃度的SiGe，並且磊晶層122b和122t的不同Ge濃度大於磊晶層122m和通道層124的Ge濃度。
通道層124或其部分可以形成多閘極電晶體的奈米片通道。術語奈米片在本文中用於表示具有奈米級或什至微米級尺寸並且具有細長形狀的任何材料部分，而與該部分的橫截面形狀無關。因此，該術語指代圓形和實質上圓形剖面的細長材料部分，以及包括例如圓柱形或實質矩形剖面的長束狀或棒狀材料部分。下面進一步討論使用通道層124來定義裝置的一或多個通道。
需要注意的是，犧牲層122的三層和通道層124的三層如圖1所示交替設置，這僅用於說明的目的，並且不意圖超出申請專利範圍具體記載的內容的限制。可以理解，在磊晶堆疊120中可以形成任意數量的磊晶層；層體的數量取決於電晶體所需的通道區域數量。在一些實施方式中，通道層124的數量在2和10之間。通道區中的犧牲層122最終可以被去除並且用於限定相鄰通道區之間的垂直距離，以用於隨後形成的多閘極裝置。
在一些實施方式中，磊晶層122b、122m、122t可以具有相同的厚度。在一些替代實施方式中，磊晶層122m的厚度可以大於或小於磊晶層122b和122t的厚度。犧牲層122的厚度可以大於通道層124的厚度。在一些實施方式中，通道層124和磊晶層122b、122m和122t中的每一個可以具有相同的厚度，使得犧牲層122的厚度大約是磊晶層122b、122m或122t厚度的三倍。在一些替代實施方式中，每一磊晶層122b、122m和122t中的厚度可以大於或小於通道層124的厚度。在一些其他實施方式中，犧牲層122的厚度可以等於或小於通道層124的厚度。
舉例來說，堆疊120的層體的磊晶成長可以透過分子束磊晶（molecular beam epitaxy；MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition；MOCVD）製程和/或其他合適的磊晶成長製程來執行。在一些實施方式中，磊晶層例如通道層124，包括合適的半導體材料，例如Si、Ge、Sn、SiGe、GeSn、III-V半導體、類似物或其組合。在一些實施方式中，通道層124可以包括與基板110相同的半導體材料。在一些實施方式中，磊晶成長的犧牲層122（包括層122b、122m和122t）包括與基板110不同的材料。舉例而言，犧牲層122的磊晶層122b、122m和122t包括合適的半導體材料，例如Si、Ge、SiGe、GeSn、III-V半導體、類似物或其組合。如上所述，在至少一些示例中，下磊晶層122b和上磊晶層122t是Si xGe 1-x，中磊晶層122m是Si yGe 1-y，通道層124是Si zGe 1-z，其中x、y、z在0到1的範圍內，並且z＞y＞x。在一些替代實施方式中，下磊晶層122b和上磊晶層122t是Ge xSn 1-x，中磊晶層122m是Ge ySn 1-y，通道層124是Ge zSn 1-z，其中x、y、z在從0到1的範圍內，並且x＞y＞z。在一些其他實施方式中，至少一層122b、122m、122t和124中可以包括其他材料，例如化合物半導體如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦、合金半導體如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或其組合。如所討論的，可以基於提供不同的氧化和/或蝕刻選擇性特性來選擇層122b、122m、122t和124的材料。在一些實施方式中，層122b、122m、122t和124實質上不含摻雜劑（即，具有從大約0 cm -3到大約1×10 18cm -3的外在摻雜劑濃度），例如在磊晶成長過程中沒有進行故意摻雜。
在一些實施方式中，在形成磊晶堆疊120之前，可選地在基板110上，形成應變鬆弛緩衝層（strain relaxed buffer；SRB）。應變鬆弛緩衝層可以包括用於緩和基板110和磊晶層之間的晶格應變的合適成分。舉例而言，當基板110包括Si，並且犧牲層122包括SiGe時，應變鬆弛緩衝層可以包括SiGe並且具有比最底部的犧牲層122的下磊晶層122b更大的Si濃度。
參考圖2。形成從基板110延伸的多個半導體鰭片FS。在各種實施方式中，每個鰭片FS包括由基板110形成的基板部分112和包括磊晶堆疊120的每個磊晶層（包含磊晶層122和124）的部分。鰭片FS可以使用合適的製程製造，包括雙重圖案化或多重圖案化過程。總體而言，雙重圖案或多重圖案製程結合了光刻微影和自對準製程，從而允許產生具有例如比使用單個直接光刻微影製程可獲得的間距更小的間距的圖案。舉例而言，在一些實施例中，犧牲層形成在基板上方並使用光刻微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後去除犧牲層，然後，藉由蝕刻初始磊晶堆疊120，剩餘的間隔物或模蕊（mandrels）可以用來圖案化鰭片。此蝕刻製程可包含乾蝕刻、濕蝕刻、反應式離子蝕刻（reactive ion etching；RIE）以及/或其他適合製程。
在圖2和圖3所示的實施方式中，在對鰭片FS進行圖案化之前，在磊晶堆疊120上形成硬式遮罩（hard mask；HM）層130。在一些實施方式中，硬式遮罩層130包括氧化物層132（例如可包括SiO 2的襯墊氧化物層）和形成在該氧化物層上方的氮化物層134（例如可包括Si 3N 4的襯墊氮化物層）。氧化物層132可以作為磊晶堆疊120和氮化物層134之間的黏著層，並且可以作為用於蝕刻氮化物層134的蝕刻停止層。在一些實施例中，硬式遮罩氧化物層132包括熱生長氧化物、化學氣相沉積（chemical vapor deposition；CVD）沉積的氧化物和/或原子層沉積（atomic layer deposition；ALD）沉積的氧化物。在一些實施方式中，硬式遮罩氮化物層134透過CVD和/或其他合適的技術沉積在硬式遮罩氧化物層132上。
隨後可以使用包括光刻微影和蝕刻製程的合適製程，來製造鰭片FS。光刻微影製程可以包括在硬式遮罩層130上方形成光阻層（未示出）、以一圖案曝光光阻、執行曝光後烘烤製程、以及顯影該光阻以形成包括該光阻的圖案化遮罩。在一些實施方式中，圖案化光阻以形成圖案化遮罩元件可以使用電子束（electron beam；e-beam）微影製程或極紫外（extreme ultraviolet；EUV）微影製程來執行。然後可以使用圖案化遮罩來保護基板110的區域以及在其上形成的層，同時進行蝕刻製程，以在未受保護的區域中形成穿過硬式遮罩層130、穿過磊晶堆疊120並進入基板110的溝槽T1，從而留下多個延伸鰭片FS。可以使用乾蝕刻（例如反應式離子蝕刻）、濕蝕刻和/或其組合來蝕刻溝槽T1。也可以使用許多其他實施例的方法在基板上形成鰭片，例如包括定義鰭片區域（例如，透過遮罩或隔離區域）以及透過磊晶成長磊晶堆疊120而形成鰭片FS。
參考圖3。淺溝槽隔離（shallow trench isolation；STI）特徵140形成在鰭片FS之間。作為示例而非限制，首先在基板110上方沉積介電層，用介電材料填充溝槽T1。在一些實施方式中，介電層可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低k介電質、其組合和/或其他合適的材料。在各種實施例中，可以透過CVD製程、低於大氣壓的CVD（subatmospheric CVD；SACVD）製程、可流動的CVD製程、ALD製程、物理氣相沉積（physical vapor deposition；PVD）製程和/或其他合適的製程來沉積介電層。在一些實施方式中，介電層（以及隨後形成的淺溝槽隔離特徵140）可以包括多層結構，例如，具有一個或多個襯墊層。
在形成隔離（淺溝槽隔離）特徵的一些實施方式中，在沉積介電層之後，例如透過化學機械拋光（chemical mechanical polishing；CMP）製程，對沉積的介電材料進行薄化和平坦化。在一些實施方式中，硬式遮罩層130（如圖3所示）用作CMP停止層。參考圖3的實施例，插入鰭片FS的淺溝槽隔離特徵140被凹陷，使得鰭片FS延伸至高於淺溝槽隔離特徵140。在一些實施方式中，凹陷製程可以包括乾蝕刻製程、濕蝕刻製程和/或其組合。在使淺溝槽隔離特徵140凹陷之前、期間和/或之後，也可以去除硬式遮罩層130。舉例而言，透過使用H 3PO 4的濕蝕刻製程或其他合適的蝕刻劑，可以去除硬式遮罩層130的氮化物層134。在一些實施方式中，透過用於使淺溝槽隔離特徵140凹陷的相同蝕刻劑，去除硬式遮罩層130的氧化物層132。在一些實施方式中，控制凹陷深度（例如透過控制蝕刻時間），以使鰭片FS的露出上部分達到期望高度。在所示實施方式中，該期望高度露出鰭片FS中磊晶堆疊120的每一層。
參考圖4A至圖4C。形成閘極結構DG。在一些實施例方式中，閘極結構DG是隨後被去除的虛設（犧牲）閘極結構。因此，在使用後閘極製程的一些實施方式中，閘極結構DG是虛設閘極結構，並且將在半導體裝置的後續處理階段被最終閘極結構代替。特別地，虛設閘極結構DG可以在稍後的處理階段被高k介電層（high-k dielectric layer；HK）和金屬閘極電極（metal gate electrode；MG）代替，如下所述。在一些實施方式中，虛設閘極結構DG形成在基板110上方並且至少部分地設置在鰭片FS上方。在虛設閘極結構DG下面的鰭片FS的部分可以被稱為通道區。虛設閘極結構DG還可以定義鰭片FS的源極/汲極（source/drain；S/D）區，例如，通道區的相對側相鄰且在通道區的相對側上的鰭片FS的區域。
虛設閘極層形成在鰭片FS上。虛設閘極層將形成虛設閘極150，虛設閘極層包括虛設閘極介電層和在虛設閘極介電層上方的虛設閘極電極層。虛設閘極介電層可由介電材料形成，例如氧化矽、氮化矽、其組合等，其可根據可接受的技術沉積或熱生長。虛設閘極電極層可以由導電或非導電材料形成，例如非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬、金屬氮化物、金屬矽化物、金屬氧化物或類似物，其可以透過物理氣相沉積（PVD）、CVD等沉積的。
在虛設閘極極層上，形成硬式遮罩層160，並透過合適的微影和蝕刻製程圖案化硬式遮罩層160。在一些實施方式中，硬式遮罩層160可以由例如氮化矽、氧氮化矽、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）、類似物或其組合的介電材料形成。在微影製程（例如光刻微影或電子束微影）中可以包括光阻塗佈（例如旋塗）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥（例如旋轉乾燥和/或硬烘烤）、其他合適的光刻微影技術和/或其組合。在一些實施方式中，蝕刻製程可以包括乾蝕刻（例如RIE蝕刻）、濕蝕刻和/或其他蝕刻方法。隨後，透過任何可接受的蝕刻技術，將形成在虛設閘極層上的圖案化硬式遮罩層160的圖案，轉移到虛設閘極層，從而圖案化虛設閘極層為虛設閘極150。在一些實施例中，蝕刻製程可以包括乾蝕刻（例如RIE蝕刻）、濕蝕刻和/或其他蝕刻方法。在圖案化製程之後，虛設閘極150覆蓋鰭片FS的部分，在後續製程中將被露出以形成通道區。虛設閘極150還可以具有實質上垂直於（在製程變化內）鰭片FS的長度方向的長度方向。
參見圖5A和圖5B。在形成虛設閘極結構DG之後，在虛設閘極結構DG的側壁上，形成閘極間隔物170。舉例而言，使用例如CVD製程、低於大氣壓的CVD（SACVD）製程、可流動的CVD製程、ALD製程、PVD製程或其他合適的製程等製程，將間隔物材料層共形地沉積在基板上。間隔物材料層可以包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜和/或其組合。隨後，回蝕刻間隔物材料層以形成閘極間隔物170。舉例而言，在沉積的間隔物材料層上，執行各向異性蝕刻製程，以暴露未被虛設閘極結構DG覆蓋的鰭片FS的部分（例如在鰭片FS的源極/汲極區域中）。透過該各向異性蝕刻製程，可以完全去除虛設閘極結構DG正上方的部分間隔物材料層。在一些實施方式中，間隔物材料層包括多層，因此閘極間隔物170可以是多層結構。
參考圖6A和圖6B。藉由例如使用各向異性蝕刻製程，蝕刻半導體鰭片FS的露出部分，其中該露出部分橫向延伸超過閘極間隔物170（例如在鰭片FS的源極/汲極區域中），該各向異性蝕刻製程使用虛設閘極結構DG和閘極間隔物170作為蝕刻遮罩，導致凹槽R1進入半導體鰭片FS和對應的虛設閘極結構DG之間。凹槽R1可以延伸穿過磊晶層122b、122m和122t以及通道層124。在各向異性蝕刻之後，犧牲層122的末端表面122ES（包括下磊晶層122b的末端表面ESb、中磊晶層122m的末端表面ESm以及上磊晶層122t的末端表面ESt）和通道層124的末端表面124ES露出，並且因各向異性蝕刻而與閘極間隔物170的相應最外側壁對齊。在一些實施方式中，各向異性蝕刻可以透過具有電漿源和反應氣體的乾化學蝕刻（例如反應離子蝕刻）來執行。電漿源可以是電感耦合電漿（inductively coupled plasma；ICR）源、變壓器耦合電漿（transformer coupled plasma；TCP）源、電子迴旋共振（electron cyclotron resonance；ECR）源或類似物，反應氣體可以是例如氟基氣體（例如SF 6、CH 2F 2、CH 3F、CHF 3或類似物）、氯基氣體（例如Cl 2、溴化氫氣體（HBr）、氧氣（O 2）等或類似物）或其組合。
參考圖7A。透過使用合適的選擇性蝕刻製程，使犧牲層122橫向地或水平地凹陷，從而產生橫向/側壁凹槽R2，每個橫向/側壁凹槽R2垂直地在對應的通道層124之間。橫向/側壁凹槽R2可以與通道層124交替。圖7A中的箭頭表示橫向蝕刻的方向。舉例而言，透過選擇性蝕刻製程，使犧牲層122的末端表面122ES（包括層122b、122m和122t的末端表面ESb、ESm和ESt）凹陷。磊晶中的各種成分（例如層122b和122t的Si xGe 1-x、層122m的Si yGe 1-y和層124的SixGe 1-x）導致不同的氧化速率和/或蝕刻選擇性，從而促進選擇性蝕刻製程。在一些實施方式中，透過使用例如NF 3、SF 6、類似物或其組合的氟基蝕刻劑氣體，來執行選擇性乾蝕刻製程。該氟基氣體可以以比其蝕刻Si更快的蝕刻速率蝕刻SiGe。通道層124對該蝕刻製程可以具有比下、中和上磊晶層122b、122m和122t更高的抗蝕刻性。在一些實施例中，選擇性蝕刻包括SiGe氧化，然後是SiGeO x去除。舉例而言，可以透過含氧清潔製程提供氧化，然後透過氟基電漿（例如NF 3電漿）去除SiGeO x，該氟基電漿以比其蝕刻Si更快的蝕刻速率選擇性蝕刻SiGeO x。此外，由於Si的氧化速率比SiGe（或Ge）的氧化速率低很多（有時低30倍），橫向凹陷犧牲層122的製程不會顯著蝕刻通道層124。因此，通道層124橫向延伸超過犧牲層122的相對末端表面。
在不存在多層犧牲層的情況下，當通道層之間使用單層犧牲層（例如SiGe）時，由於矽鍺的各個晶面（例如{110}和{111}）之間的蝕刻速率不同，選擇性蝕刻製程可能導致犧牲層的凹陷末端表面為有角度的或彎曲的。舉例而言，對於氟基氣體而言，矽鍺多個晶面之間的相對蝕刻速率為{110}＞{111}。犧牲層的凹陷末端表面可以具有凹陷末端表面，該凹陷末端表面具有沿犧牲層的{111}面延伸的兩個傾斜壁。這種形狀可能導致隨後形成的內間隔物具有凸形，這可能在通道釋放期間提供較差的結構隔離，並且通道釋放步驟中的蝕刻製程可能會蝕刻源極/汲極磊晶結構。
在本揭露的一些實施方式中，在通道層之間使用多層犧牲層122。透過多層犧牲層122的不同成分補償了矽鍺各個晶面（例如{110}和{111}）之間的蝕刻速率差異。舉例而言，多層犧牲層122中的中層122m（例如Si yGe 1-y）被設計成具有相應於較高抗蝕刻性的成分，而多層犧牲層122中的下層和上層122b和122t（例如，Si xGe 1-x）被設計成具有相應於較低的抗蝕刻性的成分。如前所述，x小於y。與上和下磊晶層122t和122b相比，中磊晶層122m對蝕刻製程具有較高的抗蝕刻性。因此，中層122m以比下層和上層122b和122t更慢的速率被蝕刻，從而補償因矽鍺多個晶面之間的相對蝕刻速率而具有沿{111}面延伸的兩個傾斜壁的該凹陷末端表面。藉由此配置，一旦完成橫向蝕刻，磊晶層122b和122t的寬度可以與磊晶層122m的寬度實質相同，並且磊晶層122b、122m和122t的寬度122W可以小於通道層124的寬度124W。犧牲層122的凹陷末端表面可以具有沿犧牲層122的{110}晶面延伸的筆直側壁。因此，隨後形成的內間隔物（例如圖9A中的間隔物182）可以包括一均勻形狀以在通道釋放期間提供良好的結構隔離，並且保護源極/汲極磊晶結構在通道釋放步驟中的蝕刻製程期間不被蝕刻。
圖7B示出了半導體裝置的放大剖面圖。藉由成分調整來補償相對的晶面蝕刻速率，犧牲層122的末端表面122ES可以具有與通道層124的末端表面122ES未對準的筆直部分122ESP。第一至第三磊晶層122b、122m和122t的末端表面ESb、ESm、ESt形成筆直部分122ESP。筆直部分122ESP可以實質上垂直於半導體基板110的上表面或通道層124的長度方向。在一些實施方式中，犧牲層122的末端表面122ES的筆直部分122ESP可以沿著犧牲層122的{110}晶面延伸。由於層122和124在半導體基板110上磊晶成長，層122和124可以遵循半導體基板110的晶體取向，使得犧牲層122的末端表面122ES的筆直部分122ESP可以與通道層124的{110}晶面或半導體基板110的{110}晶面實質平行。在一些實施方式中，犧牲層122的筆直部分122ESP的末端表面122ES的高度可以大於中磊晶層122m的厚度。
參考圖8。形成內間隔物材料層180，以填充橫向/側壁凹槽R2。內間隔物材料層180可以是低K介電材料，例如SiO x、SiON、SiOC、SiN、SiCN或SiOCN，並且可以透過合適的沉積方法例如ALD形成。內間隔物材料層180可以包括單層或多層。內間隔物材料層180可以在犧牲層122的凹陷末端表面122ES（包括磊晶層122b、122m和122t的末端表面ESb、ESm和ESt）上並與之接觸。
參考圖9A。在沉積內間隔物材料層180之後，可以執行各向異性蝕刻製程，以修整沉積的內間隔物材料層180，使得只有所沉積的內間隔物材料層180的部分留下，該內間隔物材料層180的該部分填充橫向蝕刻犧牲層122留下的橫向/側壁凹槽R2。在修整製程之後，沉積的內間隔物材料層180的剩餘部分被表示為內間隔物182。內間隔物182可以形成在橫向/側壁凹槽R2中。換句話說，內間隔物182可以形成在橫向凹陷的犧牲層122的相對末端表面上。內間隔物182可以用於將金屬閘極與在後續處理中形成的源極/汲極區隔離開來。在圖9A的實施例中，內間隔物182的側壁與通道層124的側壁對齊。
圖9B示出了半導體裝置的放大剖面圖。內間隔物182具有鄰接第一至第三磊晶層122b、122m和122t的側壁182S。在一些實施方式中，側壁182S具有一實質上筆直部分182SF、上彎曲部分182ST以及下彎曲部分182SB，筆直部分182SF與犧牲層122的實質上筆直表面（例如部分122ESP）接觸，上彎曲部分182ST將筆直部分182SF的頂端連接到上方的通道層124，下彎曲部分182SB將筆直部分182SF的底端連接到下方的通道層124。筆直部分182SF也可以稱為筆直側壁，彎曲部分182SB和182ST也可以稱為在上下文中作為彎曲側壁。內間隔物182的側壁182S的筆直部分182SF可以實質上垂直於半導體基板110的上表面或通道層124的長度方向。按照犧牲層122的部分122ESP的輪廓，內間隔物182的側壁182S的筆直部分182SF可以與通道層124的{110}晶面或半導體基板110的{110}晶面實質平行。在一些實施方式中，內間隔物182的側壁182S的筆直部分182SF的高度H1可以大於上方通道層和下方通道層124之間的距離D1的三分之一，或者甚至大於距離D1的一半。在一些進一步的實施方式中，利用多層犧牲層122的配置，筆直部分182SF的高度H1與上和下方通道層124之間的距離D1的比例可以在從大約33％到大約99約99%，或在大約50%至大約90%的範圍內。在每一層122b、122m、122t具有與通道層124的厚度相同的厚度的一些實施方式中，內間隔物182的側壁182S的高度可以等於通道層124的厚度的三倍，並且筆直部分182SF的高度H1可以大於大約通道層124厚度的兩倍。
參考圖10A和圖10B。在位於通道層124的相對側和虛設閘極結構DG的相對側上的凹槽R1中，形成源極/汲極磊晶結構190。在一些實施方式中，源極/汲極磊晶結構190可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。源極/汲極磊晶結構190可以在磊晶製程期間透過引入摻雜物進行原位摻雜，摻雜物包括：p型摻雜劑，例如硼或BF 2；n型摻雜劑，例如磷或砷；和/或其他合適的摻雜劑，包括其組合。如果源極/汲極磊晶結構190沒有被原位摻雜，則進行植入製程（即接面植入製程）以摻雜源極/汲極磊晶結構190。可藉由進行在鰭片FS的露出表面上提供磊晶材料的磊晶成長製程，來形成源極/汲極磊晶結構190。合適的磊晶製程包括CVD沉積技術（例如，氣相磊晶（vapor-phase epitaxy；VPE）和/或超高真空CVD（ultra-high vacuum CVD；UHV-CVD））、分子束磊晶和/或其他合適的製程。磊晶成長製程可以使用氣體和/或液體前驅物，其與基板部分112和鰭片FS的通道層124的半導體材料的成分相互作用。
參考圖11A和圖11B。介電材料200形成在基板110上並填充虛設閘極結構DG之間的空間。在一些實施方式中，介電材料200包括依次形成的接觸蝕刻停止層（contact etch stop layer；CESL）和層間介電（interlayer dielectric；ILD）層。在一些實施例中，CESL包括氮化矽層、氧化矽層、氧氮化矽層和/或具有與ILD層不同的蝕刻選擇性的其他合適材料。CESL可以透過電將增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）製程和/或其他合適的沉積或氧化製程形成。然後在CESL上沉積ILD層。在一些實施例中，ILD層包括諸如四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、未摻雜矽酸鹽玻璃或摻雜矽氧化物，例如硼磷矽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜的矽玻璃（boron doped silicon glass；BSG）和/或其他具有與CESL不同的蝕刻選擇性的合適的介電材料。ILD層可以透過PECVD製程或其他合適的沉積技術來沉積。在一些實施方式中，在形成ILD層之後，可以對半導體裝置進行高熱預算（thermal budget）製程，以對ILD層進行退火。在沉積ILD層之後，可以執行平坦化製程以去除ILD層的多餘材料。舉例而言，平坦化製程包括化學機械平坦化（CMP）製程，其去除覆蓋虛設閘極結構DG的ILD層和CESL層的部分並且平坦化半導體裝置的上表面。
圖12A至圖13D示出了閘極替換製程。虛設閘極結構DG和犧牲層122被替換為高k/金屬閘極結構GS。參考圖12A至圖12C。去除虛設閘極結構DG（參考圖11A和11B），然後去除犧牲層122（參考圖11B）。在所示實施方式中，透過使用選擇性蝕刻製程（例如選擇性乾蝕刻、選擇性濕蝕刻或其組合），去除虛設閘極結構DG（參見圖11A和11B），該選擇性蝕刻製程以比其蝕刻其他材料（例如閘極間隔物170以及/或介電材料200）更快的蝕刻速率，蝕刻虛設閘極結構DG中的材料（參見圖11A和11B），因此在對應的閘極間隔物170之間產生閘極溝槽GT，而犧牲層122（參考圖11B）暴露在閘極溝槽GT中。隨後，透過使用另一選擇性蝕刻製程，以比蝕刻通道層124更快的蝕刻速率，來蝕刻閘極溝槽GT中的犧牲層122（參考圖11B），從而在相鄰的通道層124之間形成開口/空間O1。開口/空間O1可以露出內間隔物182的筆直側壁182S。如此一來，通道層124變成懸掛在基板110上且位於和源極/汲極磊晶結構190之間的奈米片。這步驟也稱為通道釋放製程。在此中間製程步驟中，奈米片124之間的開口/空間O1可以被周圍環境條件（例如空氣、氮氣等）填充。在一些實施方式中，取決於奈米片12的幾何形狀，奈米片124可以互換地稱為奈米線、奈米板和奈米環。舉例而言，在一些其他實施方式中，歸因於用於完全去除犧牲層122的選擇性蝕刻製程（參見圖11B），通道層124可以被修整成具有實質圓形的形狀（即圓柱形）。在那種情況下，所得通道層124可以稱為奈米線。圖12D示出了半導體裝置的放大剖面圖。在一些實施方式中，透過通道釋放製程，開口O1露出了內間隔物182的側壁182S（包括筆直部分182SF以及彎曲部分182SB和182ST）。
在一些實施方式中，透過使用選擇性乾蝕刻製程，去除犧牲層122的磊晶層122b、122m和122t（參見圖11B）。在一些實施方式中，為了能選擇性去除犧牲層122的磊晶層122b、122m和122t（參見圖11B），犧牲層122的磊晶層122b、122m和122t（參見圖11B）是SiGe，且通道層124（參見圖11B）是矽。在一些實施方式中，選擇性乾蝕刻可以使用氯基氣體，例如CF 4、C 4F 8類似物或其組合。在一些實施方式中，選擇性去除包括SiGe氧化，然後是SiGeO x去除。舉例而言，可以透過O 2電漿提供氧化，然後透過氯基電漿（例如CF 4/C 4F 8電漿）去除SiGeO x，該等氯基電漿以比蝕刻Si更快的蝕刻速率選擇性地蝕刻SiGeO x，並在SiGe上停止。可以重複SiGe氧化和SiGeO x去除的步驟，直到橫向去除犧牲層122的期望量。此外，由於Si的氧化速率比SiGe的氧化速率低得多（有時低30倍），通道層124可以在通道釋放製程期間保持實質完整。
參考圖13A至圖13C。分別在閘極溝槽GT中，形成取代閘極結構GS，以圍繞懸掛在閘極溝槽GT中的每個奈米片124。閘極結構GS可以是GAA FET的最終閘極。最終的閘極結構可以是高k/金屬閘極疊層，但其他成分也是可能的。在一些實施方式中，每個閘極結構GS形成閘極，該閘極關聯於多個奈米片124提供的多個通道。舉例而言，在藉由釋放奈米片124提供的開口/空間O1內，形成高k/金屬閘極結構GS。高k/金屬閘極結構GS可以位在奈米片124之間並且被內間隔物182包圍。
在各種實施方式中，高k/金屬閘極結構GS包括形成在奈米片124周圍的閘極介電層210和形成在介電層210周圍並填充閘極溝槽GT的剩餘部分的閘極金屬層220。高k/金屬閘極結構GS的形成可以包括一個或多個沉積製程以形成各種閘極材料，其後以CMP製程去除過多的閘極材料，使高k/金屬閘極結構GS的上表面齊平於介電材料200的上表面。因此，形成電晶體（例如，GAA FET），並且高k/金屬閘極結構GS圍繞每個奈米片124，因此被稱為電晶體（例如GAA FET）的閘極。
閘極介電層210可以包括介面層和位於介面層上方的高k閘極介電層。在一些實施例中，介面層是氧化矽，透過例如熱氧化、化學氧化、濕氧化等形成在閘極溝槽GT中的半導體材料的露出的表面上。結果，閘極溝槽GT中露出的奈米片124和基板110的表面部分被氧化成氧化矽，以形成介面層。在一些實施方式中，高k閘極介電層包括介電材料，例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鑭（LaO）、氧化鋯（ZrO）、氧化鈦（TiO 2）、氧化鉭（Ta 2O 5）、氧化釔（Y2O 3）、氧化鍶鈦（SrTiO 3；STO）、氧化鈦鋇（BaTiO 3；BTO）、氧化鋇鋯（BaZrO）、氧化鉿鑭（HfLaO）、氧化鑭矽（LaSiO）、氧化鋁矽（AlSiO）、氧化鋁（Al 2O 3）、類似物或其組合。
在一些實施方式中，閘極金屬層220包括一個或多個金屬層。舉例而言，閘極金屬層220可以包括一個或多個相互堆疊的功函數金屬層和填充金屬，填充金屬填充閘極溝槽GT的剩餘部分。閘極金屬層220中的一個或多個功函數金屬層為高k/金屬閘極結構GS提供合適的功函數。對於n型GAA FET，閘極金屬層220可以包括一個或多個n型功函數金屬（N-金屬）層。n型功函數金屬可以示例性地包括但不限於鈦鋁（TiAl）、氮化鋁鈦（TiAlN）、碳氮化鉭（TaCN）、鉿（Hf）、鋯（Zr）、鈦（Ti）、鉭（Ta）、鋁（Al）、金屬碳化物（例如碳化鉿（HfC）、碳化鋯（ZrC）、碳化鈦（TiC）、碳化鋁（AlC））、鋁化物、氮化鈦（TiN）、鎢（W）和/或其他合適的材料。另一方面，對於p型GAA FET，閘極金屬層220可以包括一個或多個p型功函數金屬（P-metal）層。p型功函數金屬可以示例性地包括但不限於氮化鈦（TiN）、氮化鎢（WN）、鎢（W）、釕（Ru）、鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）、導電金屬氧化物和/或其他合適的材料。在一些實施例中，閘極金屬層220中的填充金屬可以示例性地包括但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他合適的材料。
圖13D示出了半導體裝置的放大剖面圖。在一些實施方式中，高k/金屬閘極結構GS（例如閘極介電層210）與內間隔物182的側壁182S（包括筆直部分182SF以及彎曲部分182SB和182ST）接觸。內間隔物182可以將閘極結構GS與源極/汲極磊晶結構190隔開。根據內間隔物182的側壁182S的輪廓，高k/金屬閘極結構GS的側壁GW可以具有：筆直部分GWF、下彎曲部分GWB和上彎曲部分GWT。筆直部分GWF也可以稱為筆直側壁，彎曲部分GWB和GWT在上下文中也可以稱為彎曲側壁。高k/金屬閘極結構GS的側壁GW的筆直部分GWF可以實質上垂直於通道層124的長度方向。按照內間隔物182的側壁182S的筆直部分182SF的輪廓，高k/金屬閘極結構GS的側壁GW的筆直部分GWF可以實質上平行於通道層124的{110}晶面或半導體基板110的{110}晶面。類似於內部間隔物182的側壁182S的筆直部分182SF的輪廓，在一些實施方式中，高k/金屬閘極結構GS的側壁GW的筆直部分GWF的高度H1可以大於上及下方通道層124之間的距離D1的三分之一，或甚至大於距離D1的一半。在一些進一步的實施方式中，高k/金屬閘極結構GS的側壁GW的筆直部分GWF的高度H1與上及下方通道層124之間的距離D1的比例可以在大約33%至大約99%的範圍內，或大約50%至大約90%的範圍內。在每一層122b、122m、122t的厚度與通道層124的厚度相同的一些實施方式中，高k/金屬閘極結構GS的側壁GW的高度可以等於通道層124的厚度的三倍，且側壁GW的筆直部分GWF可以大於大約兩倍的通道層124的厚度。
圖14至圖16示出了根據本揭露的一些實施方式的半導體裝置製造中的中間階段的示意圖。本實施方式的細節與圖1至圖13D的實施方式中所示的相似，差異在於犧牲層122包括五個磊晶層122b、122mb、122m、122mt、122t。圖14是根據一些實施方式的處於各個階段的半導體裝置的立體示意圖。圖15和圖16是根據一些實施方式的在各個製造階段的半導體裝置的剖面圖（例如沿圖14中的線X-X截取的）。可以理解，可以在圖14至圖16所示的步驟之前、期間和之後提供額外的步驟，並且對於該方法的其他實施方式，可以替換或消除以下描述的一些步驟。操作/過程的順序可以互換。
參考圖14。如前所述，磊晶堆疊120包括由通道層124插入的犧牲層122。在本實施例中，每個犧牲層122可以是一疊層，包括第一磊晶層122b、第二磊晶層122mb、第三磊晶層122m、第四磊晶層122mt和第五磊晶層122t。第一至第五磊晶層122b、122mb、122m、122mt、122t和通道層124可以具有不同的成分。在一些實施方式中，舉例而言，為了形成n型裝置，第三磊晶層122m中的Si濃度大於磊晶層122b、122mb、122mt和122t中的Si濃度但小於通道層124中的Si濃度，並且磊晶層122mb和122mt中的Si濃度大於磊晶層122b和122t中的Si濃度。換句話說，在實施方式中，為了形成n型裝置，第三磊晶層122m中的Ge濃度小於磊晶層122b、122mb、122mt和122t中的Ge濃度但大於通道層124中的Ge濃度，並且磊晶層122mb和122mt中的Ge濃度小於磊晶層122b和122t中的Ge濃度。舉例而言，第一和第五磊晶層122b和122t是Si xGe 1-x，第二和第四磊晶層122mb和122mt是Si mGe 1-m，第三磊晶層122m是Si yGe 1-y，通道層124是Si zGe 1-z其中x、y、z、m在0到1的範圍內，且z＞y＞m＞x。在一些實施方式中，磊晶層122b、122mb、122m、122mt和122t是SiGe，而通道層124是矽（Si）。然而，其他實施方式也是可能的，包括那些提供具有不同氧化速率和/或蝕刻選擇性的組合物的實施方式。在一些實施方式中，在磊晶層122包括SiGe並且通道層124包括Si的情況​​下，通道層124的Si氧化速率小於中間磊晶層122m的SiGe氧化速率，並且第一至第五磊晶層122b、122mb、122m、122mt和122t的SiGe氧化速率從中間層（例如第三磊晶層122m）向上層和下層（例如磊晶層122t和122b）遞減。舉例來說，可以透過分子束磊晶（MBE）製程、金屬有機化學氣相沉積（MOCVD）製程和/或其他合適的磊晶成長製程，來執行堆疊120的層的磊晶成長。
在一些實施方式中，磊晶層122b、122mb、122m、122mt、122t可以具有相同的厚度。在一些替代實施方式中，磊晶層122m的厚度可以大於或小於磊晶層122b、122mb、122mt和122t的厚度，並且磊晶層122b、122mb、122mt和122t可以具有相同的厚度或不同的厚度。
參考圖15。如前述圖7A所示的橫向凹陷步驟，透過使用合適的選擇性蝕刻製程，橫向或水平凹陷犧牲層122，導致橫向/側壁凹槽R2各自垂直地位於對應的通道層124之間。圖15中的箭頭表示橫向蝕刻的方向。舉例而言，透過選擇性蝕刻製程，凹陷犧牲層122的末端表面122ES（包括磊晶層122b、122mb、122m、122mt和122t的末端表面ESb、ESmb、ESm、ESmt和ESt）。磊晶層中的各種成分（例如用於層122b和122t的Si xGe 1-x，用於層122mb和122mt的Si mGe 1-m，用於層122m的Si yGe 1-y，以及用於層124的Si xGe 1-x）導致不同的氧化速率和/或蝕刻選擇性，從而促進選擇性蝕刻製程。在一些實施方式中，透過使用例如NF 3、SF 6等或其組合的氟基蝕刻劑氣體，來執行選擇性乾蝕刻製程。氟基氣體可以以比其蝕刻Si更快的蝕刻速率蝕刻SiGe。對於該蝕刻製程，相較於下、中和上磊晶層122b、122m和122t，通道層124可以具有更高的的抗蝕刻性。在一些實施方式中，選擇性蝕刻包括SiGe氧化，然後是SiGeO x去除。舉例而言，可以通過含氧清潔製程提供氧化，然後透過氟基電漿（例如NF 3電漿），去除SiGeO x，其中該氟基電漿以比蝕刻Si更快的蝕刻速率選擇性蝕刻SiGeO x。此外，由於Si的氧化速率比SiGe（或Ge）的氧化速率低得多（有時低30倍），橫向凹陷犧牲層122的製程不會顯著蝕刻通道層124。因此，通道層124橫向延伸超過犧牲層122的相對末端表面。
藉由多層犧牲層122的不同成份來補償矽鍺的各個晶面（例如{110}和{111}）之間的蝕刻速率差異。舉例而言，中間層122m被蝕刻的速率比層122b、122mb、122mt和122t更慢，並且層122mb和122mt被蝕刻的速率比層122b和122t更慢，從而補償凹陷末端表面，其中因矽鍺晶面之間的相對蝕刻速率，該凹陷末端表面具有兩個沿{111}晶面延伸的傾斜側壁。通過該配置，犧牲層122的凹陷末端表面可以具有沿著犧牲層122的{110}晶面延伸的筆直側壁。因此，隨後形成的內間隔物（例如圖16中的間隔物182）可以具有均勻的形狀，以在通道釋放過程中提供良好的結構隔離，並在通道釋放步驟的蝕刻過程中保護源極/汲極磊晶結構不被蝕刻。
參考圖16。如圖8和圖9A所示的內間隔物形成製程，內間隔物182形成在犧牲層122的凹入末端表面122ES（包括層122b、122mb、122m、122mt的末端表面ESb、ESmb、ESm、ESmt和ESt）上並與之接觸。內間隔物182具有鄰接磊晶層122b、122mb、122m、122mt和122t的側壁182S。如圖9B所示，側壁182S可以具有實質上筆直的部分182SF和彎曲部分182SB和182ST。本實施方式的其他製程步驟及細節與圖1至圖13D的實施方式類似，在此不再贅述。
基於以上討論，可以看出本揭露提供了優點。然而，應當理解，其他實施方式可以提供額外的優點，並且並非所有優點都必須在本文中揭露，並且不需要所有實施方式的特定優點。一個優點是使用多層犧牲層來平衡每個表面取向之間的蝕刻速率差異，從而優化磊晶和蝕刻並實現內間隔物的筆直側壁。內間隔物的筆直側壁可以沿著通道層/基板的{110}延伸。另一個優點是具有筆直側壁的內間隔物可以形成盒形輪廓，從而改善閘極長度控制和可變性，並在通道釋放期間保護源極/汲極磊晶結構不被蝕刻。
根據本揭露的部分實施方式，方法包含在一半導體基板上，沉積一磊晶堆疊，其中該磊晶堆疊包含複數個犧牲層以及複數個通道層，交替設置於該半導體基板上，且每一該些犧牲層是一多層膜，該多層膜包含一下磊晶層、位於該下磊晶層上的一中磊晶層以及位於該中磊晶層上的一上磊晶層，其中該中磊晶層的一鍺濃度低於該下磊晶層以及該上磊晶層的一鍺濃度；側向凹陷該些犧牲層，以形成複數個側壁凹槽，該些側壁凹槽與該些通道層交替；在該些側壁凹槽中，形成複數個內間隔物；以及在該些通道層的相對側，形成複數個源極/汲極磊晶結構。
根據本揭露的部分實施方式，方法包含形成一鰭片，該鰭片包含由交替的複數個通道層以及複數個犧牲層所組成的一堆疊，其中每一該些犧牲層是一多層膜，該多層膜包含一第一磊晶層、位於該第一磊晶層上的一第二磊晶層以及位於該第二磊晶層上的一第三磊晶層；側向蝕刻該些犧牲層，其中該第一磊晶層及該第三磊晶層具有不同於該第二磊晶層的一半導體成分，但在完成該側向蝕刻後，該第一磊晶層及該第三磊晶層具有一寬度，該寬度相同於該第二磊晶層的一寬度；在該些經側向蝕刻的犧牲層的相對側，形成複數個內間隔物；以及以一閘極結構取代該些犧牲層。
根據本揭露的部分實施方式，半導體裝置包含複數個通道層、閘極結構、複數個源極/汲極磊晶結構、以及複數個內間隔物。多個通道層以一分隔方式往上堆疊設置。閘極結構環繞每一通道層。源極/汲極磊晶結構分別位於該閘極結構的相對側。內間隔物與通道層交替，該些間隔物將該閘極結構分隔於該源極/汲極磊晶結構，其中每一該些內間隔物具有一筆直的垂直側壁，該筆直的垂直側壁的一高度大於每一該些通道層的一厚度的二倍。
以上概述多個實施方式之特徵，該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域具有通常知識者應了解，可將本揭露作為設計或修飾其他程序或結構的基礎，以實行實施方式中提到的相同的目的以及/或達到相同的好處。該技術領域具有通常知識者也應了解，這些相等的結構並未超出本揭露之精神與範圍，且可以進行各種改變、替換、轉化，在此，本揭露精神與範圍涵蓋這些改變、替換、轉化。
110:基板 112:基板部分 120:磊晶堆疊 122:犧牲層 122W:寬度 122ES:末端表面 122ESP:筆直部分 122b:磊晶層 122mb:磊晶層 122m:磊晶層 122mt:磊晶層 122t:磊晶層 124:通道層 124W:寬度 124ES:末端表面 130:硬式遮罩層 132:氧化物層 134:氮化物層 140:淺溝槽隔離特徵 150:虛設閘極 160:硬式遮罩層 170:閘極間隔物 180:內間隔物材料層 182:間隔物 182S:側壁 182SF:筆直部分 182ST:彎曲部分 182SB:彎曲部分 190:源極/汲極磊晶結構 200:介電材料 210:閘極介電層 220:閘極金屬層 FS:鰭片 T1:溝槽 DG:閘極結構 GS:閘極結構 GT:閘極溝槽 R1:凹槽 R2:凹槽 ESb, ESmb, ESm, ESmt, ESt:末端表面 H1:高度 D1:距離 O1:開口/空間 GW:側壁 GWF:筆直部分 GWB:彎曲部分 GWT:彎曲部分
根據以下詳細說明並配合閱讀附圖，使本揭露的態樣獲致較佳的理解。須注意的是，根據業界的標準作法，圖式的各種特徵並未按照比例繪示。事實上，為了進行清楚的討論，特徵的尺寸可以經過任意的縮放。 第1圖至第13D圖繪示根據本揭露部分實施方式之半導體裝置的製造的各個階段示意圖。 第14圖至第16圖繪示根據本揭露部分實施方式之半導體裝置的製造的各個階段示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
110:基板
112:基板部分
120:磊晶堆疊
122:犧牲層
122W:寬度
122ES:末端表面
122b:磊晶層
122m:磊晶層
122t:磊晶層
124:通道層
124W:寬度
124ES:末端表面
132:氧化物層
150:虛設閘極
160:硬式遮罩層
170:閘極間隔物
DG:閘極結構
R1:凹槽
R2:凹槽
ESb,ESm,ESt:末端表面

Claims (20)

  1. 一種方法，包含：  在一半導體基板上，沉積一磊晶堆疊，其中該磊晶堆疊包含複數個犧牲層以及複數個通道層，交替設置於該半導體基板上，且每一該些犧牲層是一多層膜，該多層膜包含一下磊晶層、位於該下磊晶層上的一中磊晶層以及位於該中磊晶層上的一上磊晶層，其中該中磊晶層的一鍺濃度低於該下磊晶層以及該上磊晶層的一鍺濃度； 側向凹陷該些犧牲層，以形成複數個側壁凹槽，該些側壁凹槽與該些通道層交替； 在該些側壁凹槽中，形成複數個內間隔物；以及 在該些通道層的相對側，形成複數個源極/汲極磊晶結構。
  2. 如請求項1所述之方法，其中該中磊晶層的該鍺濃度大於該些通道層的一鍺濃度。
  3. 如請求項1所述之方法，其中該中磊晶層的一矽濃度大於該下磊晶層以及該上磊晶層的一矽濃度。
  4. 如請求項3所述之方法，其中該中磊晶層的該矽濃度小於該些通道層的一矽濃度。
  5. 如請求項1所述之方法，其中該些通道層為矽層，且該些犧牲層為矽鍺層。
  6. 如請求項1所述之方法，其中側向凹陷該些犧牲層的進行使得每一該些犧牲層具有一筆直側壁，該筆直側壁實質垂直於該半導體基板的一上表面。
  7. 如請求項6所述之方法，其中該筆直側壁的一高度大於該中磊晶層的一厚度。
  8. 如請求項1所述之方法，其中側向凹陷該些犧牲層的進行使得每一該些犧牲層具有一筆直側壁，該筆直側壁實質平行於該半導體基板的{110}晶面。
  9. 如請求項1所述之方法，其中側向凹陷該些犧牲層的進行使用一氟基氣體。
  10. 如請求項1所述之方法，更包含： 移除該些犧牲層的該下磊晶層、該中磊晶層以及該上磊晶層，以釋放該些通道層；以及 在釋放該些通道層之後，在該些通道層周圍，形成一金屬閘極結構。
  11. 一種方法，包含： 形成一鰭片，該鰭片包含由交替的複數個通道層以及複數個犧牲層所組成的一堆疊，其中每一該些犧牲層是一多層膜，該多層膜包含一第一磊晶層、位於該第一磊晶層上的一第二磊晶層以及位於該第二磊晶層上的一第三磊晶層； 側向蝕刻該些犧牲層，其中該第一磊晶層及該第三磊晶層具有不同於該第二磊晶層的一半導體成分，但在完成該側向蝕刻後，該第一磊晶層及該第三磊晶層具有一寬度，該寬度相同於該第二磊晶層的一寬度； 在該些經側向蝕刻的犧牲層的相對側，形成複數個內間隔物；以及 以一閘極結構取代該些犧牲層。
  12. 如請求項11所述之方法，其中該通道層具有不同於該第一至第三磊晶層的一半導體成分，且側向蝕刻該些犧牲層的進行使得該第一磊晶層、該第二磊晶層以及該第三磊晶層每一者的該寬度小於該通道層的一寬度。
  13. 如請求項11所述之方法，其中形成該些內間隔物的進行使得該些間隔物具有實質筆直的垂直側壁，鄰接該第一磊晶層、該第二磊晶層以及該第三磊晶層。
  14. 如請求項13所述之方法，其中以該閘極結構取代該些犧牲層的進行使得該閘極結構接觸該些內間隔物的實質筆直的垂直側壁。
  15. 如請求項11所述之方法，其中該第二磊晶層的一厚度大於該第一磊晶層及該第三磊晶層的一厚度。
  16. 如請求項11所述之方法，其中該些犧牲層的一厚度大於該些通道層的一厚度。
  17. 一種半導體裝置，包含： 複數個通道層，以一分隔方式往上堆疊設置； 一閘極結構，環繞每一該些通道層； 複數個源極/汲極磊晶結構，分別位於該閘極結構的相對側；以及 複數個內間隔物，與該些通道層交替，該些間隔物將該閘極結構分隔於該些源極/汲極磊晶結構，其中每一該些內間隔物具有一筆直的垂直側壁，該筆直的垂直側壁的一高度大於每一該些通道層的一厚度的二倍。
  18. 如請求項17所述之半導體裝置，其中每一該些內間隔物的該筆直的垂直側壁實質平行於該些通道層的{110}晶面。
  19. 如請求項17所述之半導體裝置，其中每一該些內間隔物的該筆直的垂直側壁實質垂直於該些通道層的一長度方向。
  20. 如請求項17所述之半導體裝置，其中每一該些內間隔物更包含一上彎曲側壁以及一下彎曲側壁，分別延伸自該筆直的垂直側壁的一上端以及一下端，且該筆直的垂直側壁的該高度大於該上彎曲側壁的一高度以及該下彎曲側壁的一高度。
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