CN220821569U - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN220821569U
CN220821569U CN202321946473.1U CN202321946473U CN220821569U CN 220821569 U CN220821569 U CN 220821569U CN 202321946473 U CN202321946473 U CN 202321946473U CN 220821569 U CN220821569 U CN 220821569U
Authority
CN
China
Prior art keywords
layer
channel layer
channel
gate structure
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202321946473.1U
Other languages
English (en)
Inventor
杜建德
刘致为
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN220821569U publication Critical patent/CN220821569U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一种半导体装置，其特征在于，包含：多个通道层，以一分隔方式往上堆叠设置；一栅极结构，环绕每一所述多个通道层；多个源极/漏极磊晶结构，分别位于该栅极结构的相对侧；以及多个内间隔物，与所述多个通道层交替，所述多个间隔物将该栅极结构分隔于所述多个源极/漏极磊晶结构，其中每一所述多个内间隔物具有一笔直的垂直侧壁，该笔直的垂直侧壁的一高度大于每一所述多个通道层的一厚度的二倍。

Description

半导体装置
技术领域
本实用新型是关于半导体装置。
背景技术
半导体集成电路(integrated circuit；IC)产业经历了快速成长。集成电路材料和设计的技术进步产生了集成电路的数个世代，每一世代的集成电路都比上一代更小、更复杂。然而，这些进步增加了集成电路处理和制造的复杂性，为了实现这些进步，需要在集成电路处理和制造方面进行类似的发展。
在集成电路发展过程中，功能密度(亦即，单位晶片面积互连装置的数量)已增加而几何大小(亦即，可使用制造工艺产生的最小部件(或接线))已减小。此缩小工艺通过增加生产效率并降低相关联成本来提供益处。此种缩小亦产生相对高的功率耗散值，此可通过使用低功率耗散装置(诸如互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)装置)来解决。
实用新型内容
根据本实用新型的部分实施方式，半导体装置包含多个通道层、栅极结构、多个源极/漏极磊晶结构、以及多个内间隔物。多个通道层以一分隔方式往上堆叠设置。栅极结构环绕每一通道层。源极/漏极磊晶结构分别位于该栅极结构的相对侧。内间隔物与通道层交替，所述多个间隔物将该栅极结构分隔于该源极/漏极磊晶结构，其中每一所述多个内间隔物具有一笔直的垂直侧壁，该笔直的垂直侧壁的一高度大于每一所述多个通道层的一厚度的二倍。
根据本实用新型的部分实施方式，一种半导体装置包含第一通道层、第二通道层、一高k/金属栅极结构以及一源极/漏极磊晶结构。第二通道层设置于该第一通道层上，且与该第一通道层以一垂直距离分隔开来。高k/金属栅极结构设置于该第一通道层以及该第二通道层之间。源极/漏极磊晶结构位于该第一通道层的一侧以及该第二通道层的一侧，其中该高k/金属栅极结构具有一侧壁朝向该源极/漏极磊晶结构，该侧壁具有一笔直部分，其中该笔直部分的一高度大于该第一通道层的一厚度的二倍。
根据本实用新型的部分实施方式，半导体装置包含第一通道层、第二通道层以及栅极结构。第二通道层设置于该第一通道层上，且与该第一通道层以一垂直距离分隔开来。栅极结构设置于该第一通道层以及该第二通道层之间，其中该栅极结构的一侧壁具有一笔直部分、一下弯曲部分以及一上弯曲部分，该笔直部分垂直于该第一通道层的一长度方向，该下弯曲部分自该笔直部分的一下端延伸至该第一通道层的一上表面，该上弯曲部分自该笔直部分的上端延伸至该第二通道层的一下表面，其中该笔直部分的一高度大于该第一通道层的一厚度的二倍。
附图说明
根据以下详细说明并配合阅读附图，使本实用新型的态样获致较佳的理解。须注意的是，根据业界的标准作法，附图的各种特征并未按照比例绘示。事实上，为了进行清楚的讨论，特征的尺寸可以经过任意的缩放。
图1至图13D绘示根据本实用新型部分实施方式的半导体装置的制造的各个阶段示意图；
图14至图16绘示根据本实用新型部分实施方式的半导体装置的制造的各个阶段示意图。
【符号说明】
110:基板
112:基板部分
120:磊晶堆叠
122:牺牲层
122W:宽度
122ES:末端表面
122ESP:笔直部分
122b:磊晶层
122mb:磊晶层
122m:磊晶层
122mt:磊晶层
122t:磊晶层
124:通道层
124W:宽度
124ES:末端表面
130:硬式遮罩层
132:氧化物层
134:氮化物层
140:浅沟槽隔离特征
150:虚设栅极
160:硬式遮罩层
170:栅极间隔物
180:内间隔物材料层
182:间隔物
182S:侧壁
182SF:笔直部分
182ST:弯曲部分
182SB:弯曲部分
190:源极/漏极磊晶结构
200:介电材料
210:栅极介电层
220:栅极金属层
FS:鳍片
T1:沟槽
DG:栅极结构
GS:栅极结构
GT:栅极沟槽
R1:凹槽
R2:凹槽
ESb,ESmb,ESm,ESmt,ESt:末端表面
H1:高度
D1:距离
O1:开口/空间
GW:侧壁
GWF:笔直部分
GWB:弯曲部分
GWT:弯曲部分
具体实施方式
以下创作提供许多不同实施例或例示，以实施所提供的标的不同特征。以下叙述的成分及排列方式的特定例示是为了简化本实用新型。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征及第二特征有直接接触的实施例，也包含有其他特征形成在第一特征与第二特征之间，以致第一特征及第二特征没有直接接触的实施例。此外，在各种实施例中，本实用新型可重复标号以及/或用字。此重复是为了简单和清楚起见，其本身不限定各个实施方式以及/或配置之间的关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征及其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。
如本文所用，“大概”、“大约”、“约”或“实质地”可以表示在给定数值或范围的20％以内、或10％以内或5％以内。然而，本领域的技术人员将认识到，在整个描述中列举的数值或范围仅仅是示例，并且可以随着集成电路的缩小而减小。本文给出的数值是近似的，意味着在没有明确说明的情况下，可以推断出术语“大概”、“大约”、“约”或“实质地”的意义。
环绕式栅极(gate all around；GAA)晶体管结构可以通过任何合适的方法图案化。举例而言，可以使用一种或多种光刻微影工艺，包括双重图案化(double-patterning)或多重图案化工艺(multi-patterning)，对结构进行图案化。总体而言，双重图案或多重图案工艺结合了光刻微影和自对准(self-aligned)工艺，从而允许产生具有例如比使用单个直接光刻微影工艺可获得的间距更小的间距的图案。举例而言，在一些实施例中，牺牲层形成在基板上方并使用光刻微影工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物来图案化GAA结构。
术语“多栅极装置”用于描述一装置(例如，半导体晶体管)，该装置具有至少一些栅极材料设置在装置的至少一个通道的多个侧面。在一些实施例中，多栅极装置可以被称为环绕式栅极(gate all around；GAA)装置或纳米片装置，其具有栅极材料设置在装置的至少一个通道的至少四个侧面上。通道区可称为“纳米线”，如本文所用，其包括各种几何形状(例如圆柱形、条形)和各种尺寸的通道区。在一些实施例中，多栅极装置可以称为FinFET装置。然而，普通技术人员将认识到本文的教示可以应用于单个通道(例如单个纳米片)或任何数量的通道。普通技术人员可以认识到可以从本实用新型的态样受益的半导体装置的其他示例。
图1至图13D绘示根据本实用新型部分实施方式的半导体装置的制造的各个阶段的示意图。图1至图3是根据部分实施方式处于各个阶段的半导体装置的立体示意图。图4A、图5A、图6A、图10A、图11A、图12A、图13A是根据部分实施方式处于各个阶段的半导体装置的上视图。图4B、图5B、图6B、图7A、图8、图9A、图10B、图11B、图12B和图13B是根据部分实施方式处于各个阶段的半导体装置的剖面图(例如沿图4A、图5A、图6A、图10A、图11A、图12A、图13A中的线X-X截取)。图4C、图12C和图13C是根据一些实施例在各个制造阶段的半导体装置的剖面图(例如沿图4A、图12A和图13A中的线Y-Y截取)。可以理解，可以在图1至图13D所示的步骤之前、期间和之后提供额外的步骤，且对于该方法的其他实施例，可以替换或消除下面描述的一些步骤。操作/工艺的顺序可以互换。
参考图1。在基板110上方形成磊晶堆叠120。在一些实施方式中，基板110可以包括硅(Si)。或者，基板110可包括锗(Ge)、硅锗(SiGe)、III-V材料(例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP；或其组合)或其他适当的半导体材料。在一些实施方式中，基板110可以包括绝缘体上半导体(semiconductor-on-insulator；SOI)结构，例如掩埋介电层。此外，基板110可以包括掩埋介电层，例如掩埋氧化物(buried oxide；BOX)层，例如通过称为氧植入分离(separation by implantation ofoxygen；SIMOX)技术、晶片键合、选择性磊晶成长(selective epitaxial growth；SEG)或其他适当的方法而形成的层。
磊晶堆叠120包括由通道层124插入的牺牲层122。在一些实施方式中，每个牺牲层122可以是多层膜，多层膜包括下磊晶层122b、中磊晶层122m和上磊晶层122t。磊晶层122b/122t、122m和通道层124可以具有彼此不同的半导体成分。在一些实施方式中，磊晶层122b/122t、122m和通道层124可以包括具有不同半导体成分的SiGe。举例而言，为了形成n型装置，中磊晶层122m中的Si浓度大于下磊晶层122b与上磊晶层122t中的Si浓度但小于通道层124中的Si浓度。换句话说，在实施方式中，为了形成n型装置，中磊晶层122m中的Ge浓度小于下磊晶层122b与上磊晶层122t中的Ge浓度但大于通道层124中的Ge浓度。举例而言，下磊晶层122b与上磊晶层122t为SixGe1-x，中磊晶层122m为SiyGe1-y，通道层124为SizGe1-z，其中x、y、z的范围为0到1，并且z>y>x。在一些实施方式中，x在大约0至大约0.02的范围内，y在大约0.02至大约0.08的范围内，z在大约0.1至大约0.2的范围内。在一些替代实施方式中，x在从大约0.4到大约0.6的范围内，y在从大约0.6到大约0.8的范围内，z在从大约0.9到大约1的范围内。然而，可能存在其他实施方式，包括那些提供具有不同氧化速率和/或蚀刻选择性的材料/组合物。在磊晶层122b、122m和122t包括SiGe并且通道层124包括Si的一些实施方式中，通道层124的Si氧化速率小于中磊晶层122m的SiGe氧化速率，并且中磊晶层122m的SiGe氧化速率小于下磊晶层122b和上磊晶层122t的SiGe氧化速率。在磊晶层122b和122t包括Ge的一些实施例中，磊晶层122m和通道层124包括SiGe，通道层124的SiGe氧化速率小于中磊晶层122m的SiGe氧化率，并且中磊晶层122m的SiGe氧化速率小于下磊晶层122b和上磊晶层122t的Ge氧化速率。在所示实施方式中，磊晶层122b和122t可以具有相似或相同的半导体成分。举例而言，磊晶层122b和122t可以包括具有相似或相同半导体成分的SiGe。在一些替代实施方式中，磊晶层122b和122t可以根据需要具有不同的半导体成分。举例而言，磊晶层122b和122t可以包括不同Ge浓度的SiGe，并且磊晶层122b和122t的不同Ge浓度大于磊晶层122m和通道层124的Ge浓度。
通道层124或其部分可以形成多栅极晶体管的纳米片通道。术语纳米片在本文中用于表示具有纳米级或甚至微米级尺寸并且具有细长形状的任何材料部分，而与该部分的横截面形状无关。因此，该术语指代圆形和实质上圆形剖面的细长材料部分，以及包括例如圆柱形或实质矩形剖面的长束状或棒状材料部分。下面进一步讨论使用通道层124来定义装置的一或多个通道。
需要注意的是，牺牲层122的三层和通道层124的三层如图1所示交替设置，这仅用于说明的目的，并且不意图超出权利要求具体记载的内容的限制。可以理解，在磊晶堆叠120中可以形成任意数量的磊晶层；层体的数量取决于晶体管所需的通道区域数量。在一些实施方式中，通道层124的数量在2和10之间。通道区中的牺牲层122最终可以被去除并且用于限定相邻通道区之间的垂直距离，以用于随后形成的多栅极装置。
在一些实施方式中，磊晶层122b、122m、122t可以具有相同的厚度。在一些替代实施方式中，磊晶层122m的厚度可以大于或小于磊晶层122b和122t的厚度。牺牲层122的厚度可以大于通道层124的厚度。在一些实施方式中，通道层124和磊晶层122b、122m和122t中的每一个可以具有相同的厚度，使得牺牲层122的厚度大约是磊晶层122b、122m或122t厚度的三倍。在一些替代实施方式中，每一磊晶层122b、122m和122t中的厚度可以大于或小于通道层124的厚度。在一些其他实施方式中，牺牲层122的厚度可以等于或小于通道层124的厚度。
举例来说，堆叠120的层体的磊晶成长可以通过分子束磊晶(molecular beamepitaxy；MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)工艺和/或其他合适的磊晶成长工艺来执行。在一些实施方式中，磊晶层例如通道层124，包括合适的半导体材料，例如Si、Ge、Sn、SiGe、GeSn、III-V半导体、类似物或其组合。在一些实施方式中，通道层124可以包括与基板110相同的半导体材料。在一些实施方式中，磊晶成长的牺牲层122(包括层122b、122m和122t)包括与基板110不同的材料。举例而言，牺牲层122的磊晶层122b、122m和122t包括合适的半导体材料，例如Si、Ge、SiGe、GeSn、III-V半导体、类似物或其组合。如上所述，在至少一些示例中，下磊晶层122b和上磊晶层122t是SixGe1-x，中磊晶层122m是SiyGe1-y，通道层124是SizGe1-z，其中x、y、z在0到1的范围内，并且z>y>x。在一些替代实施方式中，下磊晶层122b和上磊晶层122t是GexSn1-x，中磊晶层122m是GeySn1-y，通道层124是GezSn1-z，其中x、y、z在从0到1的范围内，并且x>y>z。在一些其他实施方式中，至少一层122b、122m、122t和124中可以包括其他材料，例如化合物半导体如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟、合金半导体如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或其组合。如所讨论的，可以基于提供不同的氧化和/或蚀刻选择性特性来选择层122b、122m、122t和124的材料。在一些实施方式中，层122b、122m、122t和124实质上不含掺杂剂(即，具有从大约0cm-3到大约1×1018cm-3的外在掺杂剂浓度)，例如在磊晶成长过程中没有进行故意掺杂。
在一些实施方式中，在形成磊晶堆叠120之前，可选地在基板110上，形成应变松弛缓冲层(strain relaxed buffer；SRB)。应变松弛缓冲层可以包括用于缓和基板110和磊晶层之间的晶格应变的合适成分。举例而言，当基板110包括Si，并且牺牲层122包括SiGe时，应变松弛缓冲层可以包括SiGe并且具有比最底部的牺牲层122的下磊晶层122b更大的Si浓度。
参考图2。形成从基板110延伸的多个半导体鳍片FS。在各种实施方式中，每个鳍片FS包括由基板110形成的基板部分112和包括磊晶堆叠120的每个磊晶层(包含磊晶层122和124)的部分。鳍片FS可以使用合适的工艺制造，包括双重图案化或多重图案化过程。总体而言，双重图案或多重图案工艺结合了光刻微影和自对准工艺，从而允许产生具有例如比使用单个直接光刻微影工艺可获得的间距更小的间距的图案。举例而言，在一些实施例中，牺牲层形成在基板上方并使用光刻微影工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后去除牺牲层，然后，通过蚀刻初始磊晶堆叠120，剩余的间隔物或模蕊(mandrels)可以用来图案化鳍片。此蚀刻工艺可包含干蚀刻、湿蚀刻、反应式离子蚀刻(reactive ion etching；RIE)以及/或其他适合工艺。
在图2和图3所示的实施方式中，在对鳍片FS进行图案化之前，在磊晶堆叠120上形成硬式遮罩(hard mask；HM)层130。在一些实施方式中，硬式遮罩层130包括氧化物层132(例如可包括SiO2的衬垫氧化物层)和形成在该氧化物层上方的氮化物层134(例如可包括Si3N4的衬垫氮化物层)。氧化物层132可以作为磊晶堆叠120和氮化物层134之间的粘着层，并且可以作为用于蚀刻氮化物层134的蚀刻停止层。在一些实施例中，硬式遮罩氧化物层132包括热生长氧化物、化学气相沉积(chemical vapor deposition；CVD)沉积的氧化物和/或原子层沉积(atomic layer deposition；ALD)沉积的氧化物。在一些实施方式中，硬式遮罩氮化物层134通过CVD和/或其他合适的技术沉积在硬式遮罩氧化物层132上。
随后可以使用包括光刻微影和蚀刻工艺的合适工艺，来制造鳍片FS。光刻微影工艺可以包括在硬式遮罩层130上方形成光阻层(未示出)、以一图案曝光光阻、执行曝光后烘烤工艺、以及显影该光阻以形成包括该光阻的图案化遮罩。在一些实施方式中，图案化光阻以形成图案化遮罩元件可以使用电子束(electron beam；e-beam)微影工艺或极紫外(extreme ultraviolet；EUV)微影工艺来执行。然后可以使用图案化遮罩来保护基板110的区域以及在其上形成的层，同时进行蚀刻工艺，以在未受保护的区域中形成穿过硬式遮罩层130、穿过磊晶堆叠120并进入基板110的沟槽T1，从而留下多个延伸鳍片FS。可以使用干蚀刻(例如反应式离子蚀刻)、湿蚀刻和/或其组合来蚀刻沟槽T1。也可以使用许多其他实施例的方法在基板上形成鳍片，例如包括定义鳍片区域(例如，通过遮罩或隔离区域)以及通过磊晶成长磊晶堆叠120而形成鳍片FS。
参考图3。浅沟槽隔离(shallow trench isolation；STI)特征140形成在鳍片FS之间。作为示例而非限制，首先在基板110上方沉积介电层，用介电材料填充沟槽T1。在一些实施方式中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-dopedsilicate glass；FSG)、低k介电质、其组合和/或其他合适的材料。在各种实施例中，可以通过CVD工艺、低于大气压的CVD(subatmospheric CVD；SACVD)工艺、可流动的CVD工艺、ALD工艺、物理气相沉积(physical vapor deposition；PVD)工艺和/或其他合适的工艺来沉积介电层。在一些实施方式中，介电层(以及随后形成的浅沟槽隔离特征140)可以包括多层结构，例如，具有一个或多个衬垫层。
在形成隔离(浅沟槽隔离)特征的一些实施方式中，在沉积介电层之后，例如通过化学机械抛光(chemical mechanical polishing；CMP)工艺，对沉积的介电材料进行薄化和平坦化。在一些实施方式中，硬式遮罩层130(如图3所示)用作CMP停止层。参考图3的实施例，插入鳍片FS的浅沟槽隔离特征140被凹陷，使得鳍片FS延伸至高于浅沟槽隔离特征140。在一些实施方式中，凹陷工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或其组合。在使浅沟槽隔离特征140凹陷之前、期间和/或之后，也可以去除硬式遮罩层130。举例而言，通过使用H3PO4的湿蚀刻工艺或其他合适的蚀刻剂，可以去除硬式遮罩层130的氮化物层134。在一些实施方式中，通过用于使浅沟槽隔离特征140凹陷的相同蚀刻剂，去除硬式遮罩层130的氧化物层132。在一些实施方式中，控制凹陷深度(例如通过控制蚀刻时间)，以使鳍片FS的露出上部分达到期望高度。在所示实施方式中，该期望高度露出鳍片FS中磊晶堆叠120的每一层。
参考图4A至图4C。形成栅极结构DG。在一些实施例方式中，栅极结构DG是随后被去除的虚设(牺牲)栅极结构。因此，在使用后栅极工艺的一些实施方式中，栅极结构DG是虚设栅极结构，并且将在半导体装置的后续处理阶段被最终栅极结构代替。特别地，虚设栅极结构DG可以在稍后的处理阶段被高k介电层(high-k dielectric layer；HK)和金属栅极电极(metal gate electrode；MG)代替，如下所述。在一些实施方式中，虚设栅极结构DG形成在基板110上方并且至少部分地设置在鳍片FS上方。在虚设栅极结构DG下面的鳍片FS的部分可以被称为通道区。虚设栅极结构DG还可以定义鳍片FS的源极/漏极(source/drain；S/D)区，例如，通道区的相对侧相邻且在通道区的相对侧上的鳍片FS的区域。
虚设栅极层形成在鳍片FS上。虚设栅极层将形成虚设栅极150，虚设栅极层包括虚设栅极介电层和在虚设栅极介电层上方的虚设栅极电极层。虚设栅极介电层可由介电材料形成，例如氧化硅、氮化硅、其组合等，其可根据可接受的技术沉积或热生长。虚设栅极电极层可以由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物或类似物，其可以通过物理气相沉积(PVD)、CVD等沉积的。
在虚设栅极极层上，形成硬式遮罩层160，并通过合适的微影和蚀刻工艺图案化硬式遮罩层160。在一些实施方式中，硬式遮罩层160可以由例如氮化硅、氧氮化硅、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、类似物或其组合的介电材料形成。在微影工艺(例如光刻微影或电子束微影)中可以包括光阻涂布(例如旋涂)、软烘烤、遮罩对准、曝光、曝光后烘烤、光阻显影、冲洗、干燥(例如旋转干燥和/或硬烘烤)、其他合适的光刻微影技术和/或其组合。在一些实施方式中，蚀刻工艺可以包括干蚀刻(例如RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。随后，通过任何可接受的蚀刻技术，将形成在虚设栅极层上的图案化硬式遮罩层160的图案，转移到虚设栅极层，从而图案化虚设栅极层为虚设栅极150。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。在图案化工艺之后，虚设栅极150覆盖鳍片FS的部分，在后续工艺中将被露出以形成通道区。虚设栅极150还可以具有实质上垂直于(在工艺变化内)鳍片FS的长度方向。
参见图5A和图5B。在形成虚设栅极结构DG之后，在虚设栅极结构DG的侧壁上，形成栅极间隔物170。举例而言，使用例如CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD工艺或其他合适的工艺等工艺，将间隔物材料层共形地沉积在基板上。间隔物材料层可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或其组合。随后，回蚀刻间隔物材料层以形成栅极间隔物170。举例而言，在沉积的间隔物材料层上，执行各向异性蚀刻工艺，以暴露未被虚设栅极结构DG覆盖的鳍片FS的部分(例如在鳍片FS的源极/漏极区域中)。通过该各向异性蚀刻工艺，可以完全去除虚设栅极结构DG正上方的部分间隔物材料层。在一些实施方式中，间隔物材料层包括多层，因此栅极间隔物170可以是多层结构。
参考图6A和图6B。通过例如使用各向异性蚀刻工艺，蚀刻半导体鳍片FS的露出部分，其中该露出部分横向延伸超过栅极间隔物170(例如在鳍片FS的源极/漏极区域中)，该各向异性蚀刻工艺使用虚设栅极结构DG和栅极间隔物170作为蚀刻遮罩，导致凹槽R1进入半导体鳍片FS和对应的虚设栅极结构DG之间。凹槽R1可以延伸穿过磊晶层122b、122m和122t以及通道层124。在各向异性蚀刻之后，牺牲层122的末端表面122ES(包括下磊晶层122b的末端表面ESb、中磊晶层122m的末端表面ESm以及上磊晶层122t的末端表面ESt)和通道层124的末端表面124ES露出，并且因各向异性蚀刻而与栅极间隔物170的相应最外侧壁对齐。在一些实施方式中，各向异性蚀刻可以通过具有电浆源和反应气体的干化学蚀刻(例如反应离子蚀刻)来执行。电浆源可以是电感耦合电浆(inductively coupled plasma；ICR)源、变压器耦合电浆(transformer coupled plasma；TCP)源、电子回旋共振(electroncyclotron resonance；ECR)源或类似物，反应气体可以是例如氟基气体(例如SF6、CH2F2、CH3F、CHF3或类似物)、氯基气体(例如Cl2、溴化氢气体(HBr)、氧气(O2)等或类似物)或其组合。
参考图7A。通过使用合适的选择性蚀刻工艺，使牺牲层122横向地或水平地凹陷，从而产生横向/侧壁凹槽R2，每个横向/侧壁凹槽R2垂直地在对应的通道层124之间。横向/侧壁凹槽R2可以与通道层124交替。图7A中的箭头表示横向蚀刻的方向。举例而言，通过选择性蚀刻工艺，使牺牲层122的末端表面122ES(包括层122b、122m和122t的末端表面ESb、ESm和ESt)凹陷。磊晶中的各种成分(例如层122b和122t的SixGe1-x、层122m的SiyGe1-y和层124的SixGe1-x)导致不同的氧化速率和/或蚀刻选择性，从而促进选择性蚀刻工艺。在一些实施方式中，通过使用例如NF3、SF6、类似物或其组合的氟基蚀刻剂气体，来执行选择性干蚀刻工艺。该氟基气体可以以比其蚀刻Si更快的蚀刻速率蚀刻SiGe。通道层124对该蚀刻工艺可以具有比下、中和上磊晶层122b、122m和122t更高的抗蚀刻性。在一些实施例中，选择性蚀刻包括SiGe氧化，然后是SiGeOx去除。举例而言，可以通过含氧清洁工艺提供氧化，然后通过氟基电浆(例如NF3电浆)去除SiGeOx，该氟基电浆以比其蚀刻Si更快的蚀刻速率选择性蚀刻SiGeOx。此外，由于Si的氧化速率比SiGe(或Ge)的氧化速率低很多(有时低30倍)，横向凹陷牺牲层122的工艺不会显著蚀刻通道层124。因此，通道层124横向延伸超过牺牲层122的相对末端表面。
在不存在多层牺牲层的情况下，当通道层之间使用单层牺牲层(例如SiGe)时，由于硅锗的各个晶面(例如{110}和{111})之间的蚀刻速率不同，选择性蚀刻工艺可能导致牺牲层的凹陷末端表面为有角度的或弯曲的。举例而言，对于氟基气体而言，硅锗多个晶面之间的相对蚀刻速率为{110}>{111}。牺牲层的凹陷末端表面可以具有凹陷末端表面，该凹陷末端表面具有沿牺牲层的{111}面延伸的两个倾斜壁。这种形状可能导致随后形成的内间隔物具有凸形，这可能在通道释放期间提供较差的结构隔离，并且通道释放步骤中的蚀刻工艺可能会蚀刻源极/漏极磊晶结构。
在本实用新型的一些实施方式中，在通道层之间使用多层牺牲层122。通过多层牺牲层122的不同成分补偿了硅锗各个晶面(例如{110}和{111})之间的蚀刻速率差异。举例而言，多层牺牲层122中的中层122m(例如SiyGe1-y)被设计成具有相应于较高抗蚀刻性的成分，而多层牺牲层122中的下层和上层122b和122t(例如，SixGe1-x)被设计成具有相应于较低的抗蚀刻性的成分。如前所述，x小于y。与上和下磊晶层122t和122b相比，中磊晶层122m对蚀刻工艺具有较高的抗蚀刻性。因此，中层122m以比下层和上层122b和122t更慢的速率被蚀刻，从而补偿因硅锗多个晶面之间的相对蚀刻速率而具有沿{111}面延伸的两个倾斜壁的该凹陷末端表面。通过此配置，一旦完成横向蚀刻，磊晶层122b和122t的宽度可以与磊晶层122m的宽度实质相同，并且磊晶层122b、122m和122t的宽度122W可以小于通道层124的宽度124W。牺牲层122的凹陷末端表面可以具有沿牺牲层122的{110}晶面延伸的笔直侧壁。因此，随后形成的内间隔物(例如图9A中的间隔物182)可以包括一均匀形状以在通道释放期间提供良好的结构隔离，并且保护源极/漏极磊晶结构在通道释放步骤中的蚀刻工艺期间不被蚀刻。
图7B示出了半导体装置的放大剖面图。通过成分调整来补偿相对的晶面蚀刻速率，牺牲层122的末端表面122ES可以具有与通道层124的末端表面122ES未对准的笔直部分122ESP。第一至第三磊晶层122b、122m和122t的末端表面ESb、ESm、ESt形成笔直部分122ESP。笔直部分122ESP可以实质上垂直于半导体基板110的上表面或通道层124的长度方向。在一些实施方式中，牺牲层122的末端表面122ES的笔直部分122ESP可以沿着牺牲层122的{110}晶面延伸。由于层122和124在半导体基板110上磊晶成长，层122和124可以遵循半导体基板110的晶体取向，使得牺牲层122的末端表面122ES的笔直部分122ESP可以与通道层124的{110}晶面或半导体基板110的{110}晶面实质平行。在一些实施方式中，牺牲层122的笔直部分122ESP的末端表面122ES的高度可以大于中磊晶层122m的厚度。
参考图8。形成内间隔物材料层180，以填充横向/侧壁凹槽R2。内间隔物材料层180可以是低K介电材料，例如SiOx、SiON、SiOC、SiN、SiCN或SiOCN，并且可以通过合适的沉积方法例如ALD形成。内间隔物材料层180可以包括单层或多层。内间隔物材料层180可以在牺牲层122的凹陷末端表面122ES(包括磊晶层122b、122m和122t的末端表面ESb、ESm和ESt)上并与之接触。
参考图9A。在沉积内间隔物材料层180之后，可以执行各向异性蚀刻工艺，以修整沉积的内间隔物材料层180，使得只有所沉积的内间隔物材料层180的部分留下，该内间隔物材料层180的该部分填充横向蚀刻牺牲层122留下的横向/侧壁凹槽R2。在修整工艺之后，沉积的内间隔物材料层180的剩余部分被表示为内间隔物182。内间隔物182可以形成在横向/侧壁凹槽R2中。换句话说，内间隔物182可以形成在横向凹陷的牺牲层122的相对末端表面上。内间隔物182可以用于将金属栅极与在后续处理中形成的源极/漏极区隔离开来。在图9A的实施例中，内间隔物182的侧壁与通道层124的侧壁对齐。
图9B示出了半导体装置的放大剖面图。内间隔物182具有邻接第一至第三磊晶层122b、122m和122t的侧壁182S。在一些实施方式中，侧壁182S具有一实质上笔直部分182SF、上弯曲部分182ST以及下弯曲部分182SB，笔直部分182SF与牺牲层122的实质上笔直表面(例如部分122ESP)接触，上弯曲部分182ST将笔直部分182SF的顶端连接到上方的通道层124，下弯曲部分182SB将笔直部分182SF的底端连接到下方的通道层124。笔直部分182SF也可以称为笔直侧壁，弯曲部分182SB和182ST也可以称为在上下文中作为弯曲侧壁。内间隔物182的侧壁182S的笔直部分182SF可以实质上垂直于半导体基板110的上表面或通道层124的长度方向。按照牺牲层122的部分122ESP的轮廓，内间隔物182的侧壁182S的笔直部分182SF可以与通道层124的{110}晶面或半导体基板110的{110}晶面实质平行。在一些实施方式中，内间隔物182的侧壁182S的笔直部分182SF的高度H1可以大于上方通道层和下方通道层124之间的距离D1的三分之一，或者甚至大于距离D1的一半。在一些进一步的实施方式中，利用多层牺牲层122的配置，笔直部分182SF的高度H1与上和下方通道层124之间的距离D1的比例可以在从大约33％到大约99约99％，或在大约50％至大约90％的范围内。在每一层122b、122m、122t具有与通道层124的厚度相同的厚度的一些实施方式中，内间隔物182的侧壁182S的高度可以等于通道层124的厚度的三倍，并且笔直部分182SF的高度H1可以大于大约通道层124厚度的两倍。
参考图10A和图10B。在位于通道层124的相对侧和虚设栅极结构DG的相对侧上的凹槽R1中，形成源极/漏极磊晶结构190。在一些实施方式中，源极/漏极磊晶结构190可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。源极/漏极磊晶结构190可以在磊晶工艺期间通过引入掺杂物进行原位掺杂，掺杂物包括：p型掺杂剂，例如硼或BF2；n型掺杂剂，例如磷或砷；和/或其他合适的掺杂剂，包括其组合。如果源极/漏极磊晶结构190没有被原位掺杂，则进行植入工艺(即接面植入工艺)以掺杂源极/漏极磊晶结构190。可通过进行在鳍片FS的露出表面上提供磊晶材料的磊晶成长工艺，来形成源极/漏极磊晶结构190。合适的磊晶工艺包括CVD沉积技术(例如，气相磊晶(vapor-phase epitaxy；VPE)和/或超高真空CVD(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶和/或其他合适的工艺。磊晶成长工艺可以使用气体和/或液体前驱物，其与基板部分112和鳍片FS的通道层124的半导体材料的成分相互作用。
参考图11A和图11B。介电材料200形成在基板110上并填充虚设栅极结构DG之间的空间。在一些实施方式中，介电材料200包括依次形成的接触蚀刻停止层(contact etchstop layer；CESL)和层间介电(interlayer dielectric；ILD)层。在一些实施例中，CESL包括氮化硅层、氧化硅层、氧氮化硅层和/或具有与ILD层不同的蚀刻选择性的其他合适材料。CESL可以通过电将增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)工艺和/或其他合适的沉积或氧化工艺形成。然后在CESL上沉积ILD层。在一些实施例中，ILD层包括诸如四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂硅氧化物，例如硼磷硅玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂的硅玻璃(boron doped silicon glass；BSG)和/或其他具有与CESL不同的蚀刻选择性的合适的介电材料。ILD层可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施方式中，在形成ILD层之后，可以对半导体装置进行高热预算(thermal budget)工艺，以对ILD层进行退火。在沉积ILD层之后，可以执行平坦化工艺以去除ILD层的多余材料。举例而言，平坦化工艺包括化学机械平坦化(CMP)工艺，其去除覆盖虚设栅极结构DG的ILD层和CESL层的部分并且平坦化半导体装置的上表面。
图12A至图13D示出了栅极替换工艺。虚设栅极结构DG和牺牲层122被替换为高k/金属栅极结构GS。参考图12A至图12C。去除虚设栅极结构DG(参考图11A和11B)，然后去除牺牲层122(参考图11B)。在所示实施方式中，通过使用选择性蚀刻工艺(例如选择性干蚀刻、选择性湿蚀刻或其组合)，去除虚设栅极结构DG(参见图11A和11B)，该选择性蚀刻工艺以比其蚀刻其他材料(例如栅极间隔物170以及/或介电材料200)更快的蚀刻速率，蚀刻虚设栅极结构DG中的材料(参见图11A和11B)，因此在对应的栅极间隔物170之间产生栅极沟槽GT，而牺牲层122(参考图11B)暴露在栅极沟槽GT中。随后，通过使用另一选择性蚀刻工艺，以比蚀刻通道层124更快的蚀刻速率，来蚀刻栅极沟槽GT中的牺牲层122(参考图11B)，从而在相邻的通道层124之间形成开口/空间O1。开口/空间O1可以露出内间隔物182的笔直侧壁182S。如此一来，通道层124变成悬挂在基板110上且位于和源极/漏极磊晶结构190之间的纳米片。这步骤也称为通道释放工艺。在此中间工艺步骤中，纳米片124之间的开口/空间O1可以被周围环境条件(例如空气、氮气等)填充。在一些实施方式中，取决于纳米片12的几何形状，纳米片124可以互换地称为纳米线、纳米板和纳米环。举例而言，在一些其他实施方式中，归因于用于完全去除牺牲层122的选择性蚀刻工艺(参见图11B)，通道层124可以被修整成具有实质圆形的形状(即圆柱形)。在那种情况下，所得通道层124可以称为纳米线。图12D示出了半导体装置的放大剖面图。在一些实施方式中，通过通道释放工艺，开口O1露出了内间隔物182的侧壁182S(包括笔直部分182SF以及弯曲部分182SB和182ST)。
在一些实施方式中，通过使用选择性干蚀刻工艺，去除牺牲层122的磊晶层122b、122m和122t(参见图11B)。在一些实施方式中，为了能选择性去除牺牲层122的磊晶层122b、122m和122t(参见图11B)，牺牲层122的磊晶层122b、122m和122t(参见图11B)是SiGe，且通道层124(参见图11B)是硅。在一些实施方式中，选择性干蚀刻可以使用氯基气体，例如CF4、C4F8类似物或其组合。在一些实施方式中，选择性去除包括SiGe氧化，然后是SiGeOx去除。举例而言，可以通过O2电浆提供氧化，然后通过氯基电浆(例如CF4/C4F8电浆)去除SiGeOx，该等氯基电浆以比蚀刻Si更快的蚀刻速率选择性地蚀刻SiGeOx，并在SiGe上停止。可以重复SiGe氧化和SiGeOx去除的步骤，直到横向去除牺牲层122的期望量。此外，由于Si的氧化速率比SiGe的氧化速率低得多(有时低30倍)，通道层124可以在通道释放工艺期间保持实质完整。
参考图13A至图13C。分别在栅极沟槽GT中，形成取代栅极结构GS，以围绕悬挂在栅极沟槽GT中的每个纳米片124。栅极结构GS可以是GAA FET的最终栅极。最终的栅极结构可以是高k/金属栅极叠层，但其他成分也是可能的。在一些实施方式中，每个栅极结构GS形成栅极，该栅极关联于多个纳米片124提供的多个通道。举例而言，在通过释放纳米片124提供的开口/空间O1内，形成高k/金属栅极结构GS。高k/金属栅极结构GS可以位在纳米片124之间并且被内间隔物182包围。
在各种实施方式中，高k/金属栅极结构GS包括形成在纳米片124周围的栅极介电层210和形成在介电层210周围并填充栅极沟槽GT的剩余部分的栅极金属层220。高k/金属栅极结构GS的形成可以包括一个或多个沉积工艺以形成各种栅极材料，其后以CMP工艺去除过多的栅极材料，使高k/金属栅极结构GS的上表面齐平于介电材料200的上表面。因此，形成晶体管(例如，GAA FET)，并且高k/金属栅极结构GS围绕每个纳米片124，因此被称为晶体管(例如GAA FET)的栅极。
栅极介电层210可以包括界面层和位于界面层上方的高k栅极介电层。在一些实施例中，界面层是氧化硅，通过例如热氧化、化学氧化、湿氧化等形成在栅极沟槽GT中的半导体材料的露出的表面上。结果，栅极沟槽GT中露出的纳米片124和基板110的表面部分被氧化成氧化硅，以形成界面层。在一些实施方式中，高k栅极介电层包括介电材料，例如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3；STO)、氧化钛钡(BaTiO3；BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、类似物或其组合。
在一些实施方式中，栅极金属层220包括一个或多个金属层。举例而言，栅极金属层220可以包括一个或多个相互堆叠的功函数金属层和填充金属，填充金属填充栅极沟槽GT的剩余部分。栅极金属层220中的一个或多个功函数金属层为高k/金属栅极结构GS提供合适的功函数。对于n型GAA FET，栅极金属层220可以包括一个或多个n型功函数金属(N-金属)层。n型功函数金属可以示例性地包括但不限于钛铝(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物、氮化钛(TiN)、钨(W)和/或其他合适的材料。另一方面，对于p型GAA FET，栅极金属层220可以包括一个或多个p型功函数金属(P-metal)层。p型功函数金属可以示例性地包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物和/或其他合适的材料。在一些实施例中，栅极金属层220中的填充金属可以示例性地包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他合适的材料。
图13D示出了半导体装置的放大剖面图。在一些实施方式中，高k/金属栅极结构GS(例如栅极介电层210)与内间隔物182的侧壁182S(包括笔直部分182SF以及弯曲部分182SB和182ST)接触。内间隔物182可以将栅极结构GS与源极/漏极磊晶结构190隔开。根据内间隔物182的侧壁182S的轮廓，高k/金属栅极结构GS的侧壁GW可以具有：笔直部分GWF、下弯曲部分GWB和上弯曲部分GWT。笔直部分GWF也可以称为笔直侧壁，弯曲部分GWB和GWT在上下文中也可以称为弯曲侧壁。高k/金属栅极结构GS的侧壁GW的笔直部分GWF可以实质上垂直于通道层124的长度方向。按照内间隔物182的侧壁182S的笔直部分182SF的轮廓，高k/金属栅极结构GS的侧壁GW的笔直部分GWF可以实质上平行于通道层124的{110}晶面或半导体基板110的{110}晶面。类似于内部间隔物182的侧壁182S的笔直部分182SF的轮廓，在一些实施方式中，高k/金属栅极结构GS的侧壁GW的笔直部分GWF的高度H1可以大于上及下方通道层124之间的距离D1的三分之一，或甚至大于距离D1的一半。在一些进一步的实施方式中，高k/金属栅极结构GS的侧壁GW的笔直部分GWF的高度H1与上及下方通道层124之间的距离D1的比例可以在大约33％至大约99％的范围内，或大约50％至大约90％的范围内。在每一层122b、122m、122t的厚度与通道层124的厚度相同的一些实施方式中，高k/金属栅极结构GS的侧壁GW的高度可以等于通道层124的厚度的三倍，且侧壁GW的笔直部分GWF可以大于大约两倍的通道层124的厚度。
图14至图16示出了根据本实用新型的一些实施方式的半导体装置制造中的中间阶段的示意图。本实施方式的细节与图1至图13D的实施方式中所示的相似，差异在于牺牲层122包括五个磊晶层122b、122mb、122m、122mt、122t。图14是根据一些实施方式的处于各个阶段的半导体装置的立体示意图。图15和图16是根据一些实施方式的在各个制造阶段的半导体装置的剖面图(例如沿图14中的线X-X截取的)。可以理解，可以在图14至图16所示的步骤之前、期间和之后提供额外的步骤，并且对于该方法的其他实施方式，可以替换或消除以下描述的一些步骤。操作/过程的顺序可以互换。
参考图14。如前所述，磊晶堆叠120包括由通道层124插入的牺牲层122。在本实施例中，每个牺牲层122可以是一叠层，包括第一磊晶层122b、第二磊晶层122mb、第三磊晶层122m、第四磊晶层122mt和第五磊晶层122t。第一至第五磊晶层122b、122mb、122m、122mt、122t和通道层124可以具有不同的成分。在一些实施方式中，举例而言，为了形成n型装置，第三磊晶层122m中的Si浓度大于磊晶层122b、122mb、122mt和122t中的Si浓度但小于通道层124中的Si浓度，并且磊晶层122mb和122mt中的Si浓度大于磊晶层122b和122t中的Si浓度。换句话说，在实施方式中，为了形成n型装置，第三磊晶层122m中的Ge浓度小于磊晶层122b、122mb、122mt和122t中的Ge浓度但大于通道层124中的Ge浓度，并且磊晶层122mb和122mt中的Ge浓度小于磊晶层122b和122t中的Ge浓度。举例而言，第一和第五磊晶层122b和122t是SixGe1-x，第二和第四磊晶层122mb和122mt是SimGe1-m，第三磊晶层122m是SiyGe1-y，通道层124是SizGe1-z其中x、y、z、m在0到1的范围内，且z>y>m>x。在一些实施方式中，磊晶层122b、122mb、122m、122mt和122t是SiGe，而通道层124是硅(Si)。然而，其他实施方式也是可能的，包括那些提供具有不同氧化速率和/或蚀刻选择性的组合物的实施方式。在一些实施方式中，在磊晶层122包括SiGe并且通道层124包括Si的情况下，通道层124的Si氧化速率小于中间磊晶层122m的SiGe氧化速率，并且第一至第五磊晶层122b、122mb、122m、122mt和122t的SiGe氧化速率从中间层(例如第三磊晶层122m)向上层和下层(例如磊晶层122t和122b)递减。举例来说，可以通过分子束磊晶(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的磊晶成长工艺，来执行堆叠120的层的磊晶成长。
在一些实施方式中，磊晶层122b、122mb、122m、122mt、122t可以具有相同的厚度。在一些替代实施方式中，磊晶层122m的厚度可以大于或小于磊晶层122b、122mb、122mt和122t的厚度，并且磊晶层122b、122mb、122mt和122t可以具有相同的厚度或不同的厚度。
参考图15。如前述图7A所示的横向凹陷步骤，通过使用合适的选择性蚀刻工艺，横向或水平凹陷牺牲层122，导致横向/侧壁凹槽R2各自垂直地位于对应的通道层124之间。图15中的箭头表示横向蚀刻的方向。举例而言，通过选择性蚀刻工艺，凹陷牺牲层122的末端表面122ES(包括磊晶层122b、122mb、122m、122mt和122t的末端表面ESb、ESmb、ESm、ESmt和ESt)。磊晶层中的各种成分(例如用于层122b和122t的SixGe1-x，用于层122mb和122mt的SimGe1-m，用于层122m的SiyGe1-y，以及用于层124的SixGe1-x)导致不同的氧化速率和/或蚀刻选择性，从而促进选择性蚀刻工艺。在一些实施方式中，通过使用例如NF3、SF6等或其组合的氟基蚀刻剂气体，来执行选择性干蚀刻工艺。氟基气体可以以比其蚀刻Si更快的蚀刻速率蚀刻SiGe。对于该蚀刻工艺，相较于下、中和上磊晶层122b、122m和122t，通道层124可以具有更高的的抗蚀刻性。在一些实施方式中，选择性蚀刻包括SiGe氧化，然后是SiGeOx去除。举例而言，可以通过含氧清洁工艺提供氧化，然后通过氟基电浆(例如NF3电浆)，去除SiGeOx，其中该氟基电浆以比蚀刻Si更快的蚀刻速率选择性蚀刻SiGeOx。此外，由于Si的氧化速率比SiGe(或Ge)的氧化速率低得多(有时低30倍)，横向凹陷牺牲层122的工艺不会显著蚀刻通道层124。因此，通道层124横向延伸超过牺牲层122的相对末端表面。
通过多层牺牲层122的不同成分来补偿硅锗的各个晶面(例如{110}和{111})之间的蚀刻速率差异。举例而言，中间层122m被蚀刻的速率比层122b、122mb、122mt和122t更慢，并且层122mb和122mt被蚀刻的速率比层122b和122t更慢，从而补偿凹陷末端表面，其中因硅锗晶面之间的相对蚀刻速率，该凹陷末端表面具有两个沿{111}晶面延伸的倾斜侧壁。通过该配置，牺牲层122的凹陷末端表面可以具有沿着牺牲层122的{110}晶面延伸的笔直侧壁。因此，随后形成的内间隔物(例如图16中的间隔物182)可以具有均匀的形状，以在通道释放过程中提供良好的结构隔离，并在通道释放步骤的蚀刻过程中保护源极/漏极磊晶结构不被蚀刻。
参考图16。如图8和图9A所示的内间隔物形成工艺，内间隔物182形成在牺牲层122的凹入末端表面122ES(包括层122b、122mb、122m、122mt的末端表面ESb、ESmb、ESm、ESmt和ESt)上并与之接触。内间隔物182具有邻接磊晶层122b、122mb、122m、122mt和122t的侧壁182S。如图9B所示，侧壁182S可以具有实质上笔直的部分182SF和弯曲部分182SB和182ST。本实施方式的其他工艺步骤及细节与图1至图13D的实施方式类似，在此不再赘述。
基于以上讨论，可以看出本实用新型提供了优点。然而，应当理解，其他实施方式可以提供额外的优点，并且并非所有优点都必须在本文中创作，并且不需要所有实施方式的特定优点。一个优点是使用多层牺牲层来平衡每个表面取向之间的蚀刻速率差异，从而优化磊晶和蚀刻并实现内间隔物的笔直侧壁。内间隔物的笔直侧壁可以沿着通道层/基板的{110}延伸。另一个优点是具有笔直侧壁的内间隔物可以形成盒形轮廓，从而改善栅极长度控制和可变性，并在通道释放期间保护源极/漏极磊晶结构不被蚀刻。
根据本实用新型的部分实施方式，方法包含在一半导体基板上，沉积一磊晶堆叠，其中该磊晶堆叠包含多个牺牲层以及多个通道层，交替设置于该半导体基板上，且每一所述多个牺牲层是一多层膜，该多层膜包含一下磊晶层、位于该下磊晶层上的一中磊晶层以及位于该中磊晶层上的一上磊晶层，其中该中磊晶层的一锗浓度低于该下磊晶层以及该上磊晶层的一锗浓度；侧向凹陷所述多个牺牲层，以形成多个侧壁凹槽，所述多个侧壁凹槽与所述多个通道层交替；在所述多个侧壁凹槽中，形成多个内间隔物；以及在所述多个通道层的相对侧，形成多个源极/漏极磊晶结构。
于部分实施方式中，中磊晶层的该锗浓度大于所述多个通道层的锗浓度。
于部分实施方式中，中磊晶层的一硅浓度大于该下磊晶层以及该上磊晶层的一硅浓度。
于部分实施方式中，中磊晶层的该硅浓度小于所述多个通道层的一硅浓度。
于部分实施方式中，通道层为硅层，且所述多个牺牲层为硅锗层。
于部分实施方式中，侧向凹陷所述多个牺牲层的进行使得每一所述多个牺牲层具有一笔直侧壁，该笔直侧壁实质垂直于该半导体基板的一上表面。
于部分实施方式中，笔直侧壁的一高度大于该中磊晶层的一厚度。
于部分实施方式中，侧向凹陷所述多个牺牲层的进行使得每一所述多个牺牲层具有一笔直侧壁，该笔直侧壁实质平行于该半导体基板的{110}晶面。
于部分实施方式中，侧向凹陷所述多个牺牲层的进行使用一氟基气体。
于部分实施方式中，方法还包含移除所述多个牺牲层的该下磊晶层、该中磊晶层以及该上磊晶层，以释放所述多个通道层；以及在释放所述多个通道层之后，在所述多个通道层周围，形成一金属栅极结构。
根据本实用新型的部分实施方式，方法包含形成一鳍片，该鳍片包含由交替的多个通道层以及多个牺牲层所组成的一堆叠，其中每一所述多个牺牲层是一多层膜，该多层膜包含一第一磊晶层、位于该第一磊晶层上的一第二磊晶层以及位于该第二磊晶层上的一第三磊晶层；侧向蚀刻所述多个牺牲层，其中该第一磊晶层及该第三磊晶层具有不同于该第二磊晶层的一半导体成分，但在完成该侧向蚀刻后，该第一磊晶层及该第三磊晶层具有一宽度，该宽度相同于该第二磊晶层的一宽度；在所述多个经侧向蚀刻的牺牲层的相对侧，形成多个内间隔物；以及以一栅极结构取代所述多个牺牲层。
于部分实施方式中，通道层具有不同于该第一至第三磊晶层的一半导体成分，且侧向蚀刻所述多个牺牲层的进行使得该第一磊晶层、该第二磊晶层以及该第三磊晶层每一者的该宽度小于该通道层的一宽度。
于部分实施方式中，形成所述多个内间隔物的进行使得所述多个间隔物具有实质笔直的垂直侧壁，邻接该第一磊晶层、该第二磊晶层以及该第三磊晶层。
于部分实施方式中，栅极结构取代所述多个牺牲层的进行使得该栅极结构接触所述多个内间隔物的实质笔直的垂直侧壁。
于部分实施方式中，第二磊晶层的一厚度大于该第一磊晶层及该第三磊晶层的一厚度。
于部分实施方式中，牺牲层的一厚度大于所述多个通道层的一厚度。
根据本实用新型的部分实施方式，半导体装置包含多个通道层、栅极结构、多个源极/漏极磊晶结构、以及多个内间隔物。多个通道层以一分隔方式往上堆叠设置。栅极结构环绕每一通道层。源极/漏极磊晶结构分别位于该栅极结构的相对侧。内间隔物与通道层交替，所述多个间隔物将该栅极结构分隔于该源极/漏极磊晶结构，其中每一所述多个内间隔物具有一笔直的垂直侧壁，该笔直的垂直侧壁的一高度大于每一所述多个通道层的一厚度的二倍。
于部分实施方式中，每一所述多个内间隔物的该笔直的垂直侧壁实质平行于所述多个通道层的{110}晶面。
于部分实施方式中，每一所述多个内间隔物的该笔直的垂直侧壁实质垂直于所述多个通道层的一长度方向。
于部分实施方式中，每一所述多个内间隔物还包含一上弯曲侧壁以及一下弯曲侧壁，分别延伸自该笔直的垂直侧壁的一上端以及一下端，且该笔直的垂直侧壁的该高度大于该上弯曲侧壁的一高度以及该下弯曲侧壁的一高度。
根据本实用新型的部分实施方式，一种半导体装置包含第一通道层、第二通道层、一高k/金属栅极结构以及一源极/漏极磊晶结构。第二通道层设置于该第一通道层上，且与该第一通道层以一垂直距离分隔开来。高k/金属栅极结构设置于该第一通道层以及该第二通道层之间。源极/漏极磊晶结构位于该第一通道层的一侧以及该第二通道层的一侧，其中该高k/金属栅极结构具有一侧壁朝向该源极/漏极磊晶结构，该侧壁具有一笔直部分，其中该笔直部分的一高度大于该第一通道层的一厚度的二倍。
于部分实施方式中，该高k/金属栅极结构的该侧壁的该笔直部分的该高度大于该垂直距离的一半。
于部分实施方式中，该高k/金属栅极结构的该侧壁还包含一下弯曲部分以及一上弯曲部分，其中该下弯曲部分自该笔直部分的下端延伸至该第一通道层的一上表面，该上弯曲部分自该笔直部分的上端延伸至该第二通道层的一下表面。
根据本实用新型的部分实施方式，半导体装置包含第一通道层、第二通道层以及栅极结构。第二通道层设置于该第一通道层上，且与该第一通道层以一垂直距离分隔开来。栅极结构设置于该第一通道层以及该第二通道层之间，其中该栅极结构的一侧壁具有一笔直部分、一下弯曲部分以及一上弯曲部分，该笔直部分垂直于该第一通道层的一长度方向，该下弯曲部分自该笔直部分的一下端延伸至该第一通道层的一上表面，该上弯曲部分自该笔直部分的上端延伸至该第二通道层的一下表面，其中该笔直部分的一高度大于该第一通道层的一厚度的二倍。
于部分实施方式中，半导体装置还包含一内间隔物，设置于该第一通道层以及该第二通道层之间且接触该栅极结构的该侧壁的该笔直部分、该下弯曲部分以及该上弯曲部分。
于部分实施方式中，栅极结构包含一高k介电层以及一金属栅极电极，其中该高k介电层形成该栅极结构的该侧壁的该笔直部分、该下弯曲部分以及该上弯曲部分。该高k介电层环绕该金属栅极电极。
以上概述多个实施方式的特征，该技术领域具有通常知识者可较佳地了解本实用新型的多个态样。该技术领域具有通常知识者应了解，可将本实用新型作为设计或修饰其他程序或结构的基础，以实行实施方式中提到的相同的目的以及/或达到相同的好处。该技术领域具有通常知识者也应了解，这些相等的结构并未超出本实用新型的精神与范围，且可以进行各种改变、替换、转化，在此，本实用新型精神与范围涵盖这些改变、替换、转化。

Claims (10)

1.一种半导体装置，其特征在于，包含：
多个通道层，以一分隔方式往上堆叠设置；
一栅极结构，环绕每一所述多个通道层；
多个源极/漏极磊晶结构，分别位于该栅极结构的相对侧；以及
多个内间隔物，与所述多个通道层交替，所述多个间隔物将该栅极结构分隔于所述多个源极/漏极磊晶结构，其中每一所述多个内间隔物具有一笔直的垂直侧壁，该笔直的垂直侧壁的一高度大于每一所述多个通道层的一厚度的二倍。
2.如权利要求1所述的半导体装置，其特征在于，其中该栅极结构接触每一所述多个内间隔物的该笔直的垂直侧壁。
3.如权利要求1所述的半导体装置，其特征在于，其中每一所述多个内间隔物的该笔直的垂直侧壁实质垂直于所述多个通道层的一长度方向。
4.如权利要求1所述的半导体装置，其特征在于，其中每一所述多个内间隔物还包含一上弯曲侧壁以及一下弯曲侧壁，分别延伸自该笔直的垂直侧壁的一上端以及一下端，且该笔直的垂直侧壁的该高度大于该上弯曲侧壁的一高度以及该下弯曲侧壁的一高度。
5.一种半导体装置，其特征在于，包含：
一第一通道层；
一第二通道层，设置于该第一通道层上，且与该第一通道层以一垂直距离分隔开来；
一高k/金属栅极结构，设置于该第一通道层以及该第二通道层之间；以及
一源极/漏极磊晶结构，位于该第一通道层的一侧以及该第二通道层的一侧，其中该高k/金属栅极结构具有一侧壁朝向该源极/漏极磊晶结构，该侧壁具有一笔直部分，其中该笔直部分的一高度大于该第一通道层的一厚度的二倍。
6.如权利要求5所述的半导体装置，其特征在于，其中该高k/金属栅极结构的该侧壁的该笔直部分的该高度大于该垂直距离的一半。
7.如权利要求5所述的半导体装置，其特征在于，其中该高k/金属栅极结构的该侧壁还包含一下弯曲部分以及一上弯曲部分，其中该下弯曲部分自该笔直部分的下端延伸至该第一通道层的一上表面，该上弯曲部分自该笔直部分的上端延伸至该第二通道层的一下表面。
8.一种半导体装置，其特征在于，包含：
一第一通道层；
一第二通道层，设置于该第一通道层上，且与该第一通道层以一垂直距离分隔开来；以及
一栅极结构，设置于该第一通道层以及该第二通道层之间，其中该栅极结构的一侧壁具有一笔直部分、一下弯曲部分以及一上弯曲部分，该笔直部分垂直于该第一通道层的一长度方向，该下弯曲部分自该笔直部分的一下端延伸至该第一通道层的一上表面，该上弯曲部分自该笔直部分的上端延伸至该第二通道层的一下表面，其中该笔直部分的一高度大于该第一通道层的一厚度的二倍。
9.如权利要求8所述的半导体装置，其特征在于，还包含：
一内间隔物，设置于该第一通道层以及该第二通道层之间且接触该栅极结构的该侧壁的该笔直部分、该下弯曲部分以及该上弯曲部分。
10.如权利要求8所述的半导体装置，其特征在于，其中该栅极结构包含：
一高k介电层，其中该高k介电层形成该栅极结构的该侧壁的该笔直部分、该下弯曲部分以及该上弯曲部分；以及
一金属栅极电极，其中该高k介电层环绕该金属栅极电极。
CN202321946473.1U 2022-08-17 2023-07-24 半导体装置 Active CN220821569U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/890,080 2022-08-17
US17/890,080 US20240063284A1 (en) 2022-08-17 2022-08-17 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN220821569U true CN220821569U (zh) 2024-04-19

Family

ID=89906123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202321946473.1U Active CN220821569U (zh) 2022-08-17 2023-07-24 半导体装置

Country Status (3)

Country Link
US (1) US20240063284A1 (zh)
CN (1) CN220821569U (zh)
TW (1) TW202410205A (zh)

Also Published As

Publication number Publication date
TW202410205A (zh) 2024-03-01
US20240063284A1 (en) 2024-02-22

Similar Documents

Publication Publication Date Title
CN110828378A (zh) 半导体装置的形成方法
US20230361122A1 (en) Semiconductor device and manufacturing method thereof
US20230326978A1 (en) Etch profile control of gate contact opening
US20230361185A1 (en) Etch profile control of via opening
US20230187270A1 (en) Etch profile control of gate contact opening
CN113725275A (zh) 半导体器件及其形成方法
US20240030354A1 (en) Semiconductor device
US20230335435A1 (en) Integrated circuit structure and manufacturing method thereof
US20230298934A1 (en) Etch profile control of gate contact opening
US11967526B2 (en) Integrated circuit structure and manufacturing method thereof
CN220821569U (zh) 半导体装置
CN114823516A (zh) 半导体装置及其形成方法
US11955384B2 (en) Stacked semiconductor device with nanostructure channels and manufacturing method thereof
US20240194678A1 (en) Semiconductor device and manufacturing method thereof
US11888049B2 (en) Dielectric isolation structure for multi-gate transistors
CN221102089U (zh) 半导体结构
US20230027567A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20240030070A1 (en) Etch profile control of via opening
US20240071830A1 (en) Semiconductor device and method for fabricating the same
CN116435359A (zh) 用于晶体管的隔离结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant