TW202406302A - 訊號產生電路 - Google Patents

Abstract

本發明提供一種訊號產生電路以及訊號產生方法。訊號產生電路包含：第一同步電路，經配置以接收信標訊號與時鐘訊號，並同步信標訊號與時鐘訊號的第一訊號緣以產生第一同步訊號；除頻元件，經配置以接收時鐘訊號並對時鐘訊號進行除頻運算以產生一除頻訊號，其中除頻訊號的工作周期為50%；第二同步電路，經配置以接收第一同步訊號與除頻訊號，並同步第一同步訊號與除頻訊號的第二訊號緣以產生第二同步訊號；以及合成電路，經配置以接收第二同步訊號與除頻訊號，並對第二同步訊號與除頻訊號進行及運算以輸出該些完整週期訊號。

Description

訊號產生電路

本發明係有關於訊號產生電路領域，特別是關於可以在預定時間長度內輸出多個完整週期訊號的技術。

在發送測試訊號時，經常會要求在預定時間內發送具有數個完整週期的測試訊號，例如，USB 3.0以上規格所需的LFPS(Low Frequency Periodic Signaling)訊號。然而，當測試訊號的週期改變時，既有的電路設計往往無法達成前述要求，會有週期不完整的問題。

有鑑於此，本發明一些實施例提供一種訊號產生電路與一種訊號產生方法，以改善現有技術問題。

本發明一實施例提供一種訊號產生電路，用以在信標訊號(beacon signal)的訊號時間長度內輸出多個完整週期訊號。訊號產生電路包含第一同步電路、除頻元件、第二同步電路以及合成電路。第一同步電路經配置以接收信標訊號與時鐘訊號，並同步信標訊號與時鐘訊號的第一訊號緣以產生第一同步訊號；除頻元件經配置以接收時鐘訊號並對時鐘訊號進行除頻運算(frequency division operation)以產生除頻訊號，其中除頻訊號的工作周期為50%；第二同步電路經配置以接收第一同步訊號與除頻訊號，並同步第一同步訊號與除頻訊號的第二訊號緣以產生第二同步訊號；合成電路經配置以接收第二同步訊號與除頻訊號，並對第二同步訊號與除頻訊號進行及運算以輸出該些完整週期訊號。

本發明一實施例提供一種訊號產生方法，用以在信標訊號的訊號時間長度內輸出多個完整週期訊號。訊號產生方法包含：經由第一同步電路同步信標訊號與時鐘訊號的第一訊號緣以產生第一同步訊號；經由除頻元件對時鐘訊號進行除頻運算以產生除頻訊號，其中除頻訊號的工作周期為50%；經由第二同步電路同步第一同步訊號與除頻訊號的第二訊號緣以產生第二同步訊號；以及經由合成電路對第二同步訊號與除頻訊號進行及運算以輸出該些完整週期訊號。

基於上述，本發明一些實施例提供一種訊號產生電路以及訊號產生方法藉由運用同步電路與除頻電路可在預定的週期內輸出多個完整週期訊號。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之實施例的詳細說明中，將可清楚的呈現。圖式中各元件的厚度或尺寸，係以誇張或省略或概略的方式表示，以供熟悉此技藝之人士之瞭解與閱讀，且每個元件的尺寸並未完全為其實際的尺寸，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均仍應落在本發明所揭示之技術內容涵蓋之範圍內。在所有圖式中相同的標號將用於表示相同或相似的元件。

圖1係依據本發明一實施例所繪示的訊號產生電路方塊圖。請參閱圖1，訊號產生電路100用以在信標訊號的訊號時間長度內輸出多個完整週期訊號。訊號產生電路100包含第一同步電路101、除頻元件102、第二同步電路103以及合成電路104。第一同步電路101接收信標訊號與時鐘訊號，其中時鐘訊號為週期性脈波，信標訊號為高邏輯準位訊號。時鐘訊號可由訊號產生電路100外部的時脈管理單元(clock management unit，CMU)或是由訊號產生電路100外部的震盪器所產生。在週期性脈波中，由低電位到高電位的部分被稱為週期性脈波的正緣(positive edge)；由高電位到低電位的部分被稱為週期性脈波的負緣(negative edge)。週期性脈波的一個訊號緣(signal edge)指的是週期性脈波的正緣或是週期性脈波的負緣。一個脈波由低電位到高電位的部分被稱為脈波的正緣(positive edge)，由高電位到低電位的部分被稱為脈波的負緣(negative edge)。

以下即配合圖式詳細說明本發明一些實施例之訊號產生方法以及訊號產生電路100之各模組之間如何協同運作。

圖10係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖1與圖10，在步驟S1001中，第一同步電路101在接收到信標訊號時，同步信標訊號與時鐘訊號的一個訊號緣(例如，正緣)。在此，所謂第一同步電路101同步信標訊號與時鐘訊號的一個訊號緣(例如，正緣)，是指第一同步電路101基於信標訊號產生對應信標訊號的第一同步訊號，使得第一同步訊號的起始時間對準時鐘訊號的前述訊號緣(正緣)中最靠近信標訊號起始時間的一個前述訊號緣，以及第一同步訊號的結束時間對準時鐘訊號的前述訊號緣(正緣)中最靠近信標訊號結束時間的一個前述信號緣(正緣)。以下以本發明一些實施例進一步說明步驟S1001。

圖2-1係依據本發明一些實施例所繪示的第一同步電路運作示意圖。圖11係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖1、圖2-1與圖11，在此實施例中，第一同步電路101包含一正緣觸發D型正反器，前述步驟S1001包含步驟S1101。在步驟S1101中，前述正緣觸發D型正反器被配置以使正緣觸發D型正反器的訊號輸入端接收信標訊號201，前述正緣觸發D型正反器的時脈輸入端接收時鐘訊號202。則基於正緣觸發D型正反器的正緣觸發特性，第一同步電路101中的正緣觸發D型正反器會基於信標訊號201產生第一同步訊號203，並且第一同步訊號203的起始時間2031對準時鐘訊號202的正緣中最靠近信標訊號201起始時間的一個正緣(脈波2021的正緣)，以及第一同步訊號203的結束時間2032對準時鐘訊號202的正緣中最靠近信標訊號201結束時間的一個正緣(脈波2022的正緣)。在此實施例中，信標訊號201被稱為同步於時鐘訊號202的正緣。

圖2-2係依據本發明一些實施例所繪示的第一同步電路運作示意圖。圖12係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖1、圖2-2與圖12，在此實施例中，第一同步電路101包含一負緣觸發D型正反器。前述步驟S1001包含步驟S1201。在步驟S1201中，前述負緣觸發D型正反器被配置以使負緣觸發D型正反器的訊號輸入端接收信標訊號204，前述負緣觸發D型正反器的時脈輸入端接收時鐘訊號205。則基於負緣觸發D型正反器的負緣觸發特性，第一同步電路101基於信標訊號204產生第一同步訊號206，並且第一同步訊號206的起始時間2061對準時鐘訊號205的負緣中最靠近信標訊號204起始時間的一個負緣(脈波2051的負緣)，以及第一同步訊號206的結束時間2062對準時鐘訊號205的負緣中最靠近信標訊號204結束時間的一個負緣(脈波2052的負緣)。在此實施例中，信標訊號204被稱為同步於時鐘訊號205的負緣。

請再參閱圖1與圖10。在步驟S1002中，除頻元件102接收時鐘訊號並對時鐘訊號進行除頻運算(frequency division operation)以產生除頻訊號，其中除頻訊號的工作周期為50%。以下以本發明一些實施例進一步說明步驟S1002。

圖3-1與圖3-2係依據本發明一些實施例所繪示的除頻元件電路方塊圖。圖13係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖3-1、圖3-2與圖13，除頻元件102包含第一除頻元件301與第二除頻元件302。第一除頻元件301為一除頻器。第一除頻元件301用以接收時鐘訊號並降低時鐘訊號之頻率以產生第一除頻訊號，其中第一除頻訊號的頻率為除頻訊號的預定頻率的兩倍。第二除頻元件302為一除二除頻器(divide-by-2 frequency divider)。第二除頻元件302經配置以接收第一除頻訊號並對第一除頻訊號進行除二除頻運算(divide-by-2 frequency division operation)以產生除頻訊號。前述步驟S1002包含步驟S1601與步驟1602，在步驟S1601中，由第一除頻元件301接收時鐘訊號並降低時鐘訊號之頻率以產生第一除頻訊號，其中，如前所述，第一除頻訊號的頻率為預定頻率的兩倍。在步驟S1602中，由第二除頻元件302接收第一除頻訊號並對第一除頻訊號進行除二除頻運算(divide-by-2 frequency division operation)以產生除頻訊號。

請再參閱圖3-1。在圖3-1所繪示的實施例中，第二除頻元件302包含正緣觸發D型正反器303與反及閘(NAND gate)304。其中正緣觸發D型正反器303的時脈輸入端3032經配置以接收第一除頻訊號。反及閘304的輸入端3041與輸入端3042經配置以同時接收正緣觸發D型正反器303的輸出端3033的輸出。該正緣觸發D型正反器303的訊號輸入端3031經配置以接收該反及閘304的輸出端3043的輸出。正緣觸發D型正反器303的互補輸出端3034的輸出訊號在此實施例中並未被使用。反及閘304的輸出端3043的輸出訊號作為除頻訊號。值得說明的是，在圖3-1所繪示的實施例中，第二除頻元件302的配置會使得反及閘304的輸出端3043的輸出訊號的工作周期為50%，因此除頻訊號的工作周期也為50%。

請再參閱圖3-2。在圖3-2所繪示的實施例中，第二除頻元件302包含正緣觸發D型正反器305。其中正緣觸發D型正反器305的時脈輸入端3052經配置以接收第一除頻訊號。正緣觸發D型正反器305的訊號輸入端3051經配置以接收正緣觸發D型正反器305的互補輸出端3054的輸出訊號。正緣觸發D型正反器305的輸出端3053的輸出訊號在此實施例中並未被使用。正緣觸發D型正反器305的互補輸出端3054的輸出訊號作為除頻訊號。值得說明的是，在圖3-1所繪示的實施例中，第二除頻元件302的配置會使得正緣觸發D型正反器305的互補輸出端3054的輸出訊號的工作周期為50%，因此除頻訊號的工作周期也為50%。

請再參閱圖1與圖10。第二同步電路103經配置以接收第一同步訊號與除頻訊號。在步驟S1003中，經由第二同步電路103同步第一同步訊號與除頻訊號的第二訊號緣以產生第二同步訊號。以下以本發明一些實施例進一步說明步驟S1003。

圖4-1係依據本發明一些實施例所繪示的第二同步電路方塊圖。圖4-2係依據本發明一些實施例所繪示的第二同步電路運作示意圖。圖14係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖4-1、圖4-2與圖14，在此實施例中，前述除頻訊號的第二訊號緣為除頻訊號的負緣。也就是說，第二同步電路103要使第一同步訊號同步於除頻訊號的負緣。

如圖4-1與圖4-2所示，第二同步電路103包含正緣觸發D型正反器401與反向電路402，其中反向電路402由反向器4021所構成。前述步驟S1003包含步驟S1301與S1302。在步驟S1301中，由反向器4021接收並反向除頻訊號404以產生反向除頻訊號405。在步驟S1302中，由正緣觸發D型正反器401的訊號輸入端4011接收第一同步訊號403，由正緣觸發D型正反器401的時脈輸入端4012接收反向除頻訊號405。則基於正緣觸發D型正反器的正緣觸發特性，第一同步訊號403同步於反向除頻訊號405的正緣，並且正緣觸發D型正反器401的輸出端4013產生第二同步訊號406。正緣觸發D型正反器401的互補輸出端4014在此並未使用。亦即，第二同步訊號406的起始時間4061對準反向除頻訊號405的正緣中最靠近第一同步訊號403起始時間的一個正緣(脈波4051的正緣)，以及第二同步訊號406的結束時間4062對準反向除頻訊號405的正緣中最靠近第一同步訊號403結束時間的一個正緣(脈波4052的正緣)。

由於反向除頻訊號405是除頻訊號404的反向訊號，所以第一同步訊號403會同步於除頻訊號404的負緣。亦即，如圖4-2所示，第二同步訊號406的起始時間4061對準除頻訊號404的負緣中最靠近第一同步訊號403起始時間的一個負緣(脈波4041的負緣)，以及第二同步訊號406的結束時間4062對準除頻訊號404的負緣中最靠近第一同步訊號403結束後的一個負緣(脈波4042的負緣)。

圖4-3係依據本發明一些實施例所繪示的第二同步電路方塊圖。圖15係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖4-2、圖4-3與圖15，在此實施例中，前述除頻訊號的第二訊號緣為除頻訊號的負緣。也就是說，第二同步電路103要使第一同步訊號同步於除頻訊號的負緣。

如圖4-3所示，第二同步電路103包含負緣觸發D型正反器407。前述步驟S1003包含步驟S1401。在步驟S1401中，由負緣觸發D型正反器407的訊號輸入端4071接收第一同步訊號403，負緣觸發D型正反器407的時脈輸入端4072經配置以接收除頻訊號404。則基於負緣觸發D型正反器407的負緣觸發特性，第一同步訊號403同步於除頻訊號404之負緣，並且負緣觸發D型正反器407的輸出端4073產生第二同步訊號406。負緣觸發D型正反器407的互補輸出端4074在此實施例中並未使用。

圖5-1係依據本發明一些實施例所繪示的第二同步電路方塊圖。圖5-2係依據本發明一些實施例所繪示的第二同步電路運作示意圖。圖16係依據本發明一實施例所繪示的訊號產生方法流程圖。請同時參閱圖5-1、圖5-2與圖16，在此實施例中，前述除頻訊號的第二訊號緣為除頻訊號的正緣。也就是說，第二同步電路103要使第一同步訊號同步於除頻訊號的正緣。

如圖5-1所示，第二同步電路103包含正緣觸發D型正反器501。前述步驟S1003包含步驟S1501。在步驟S1501中，由正緣觸發D型正反器501的訊號輸入端5011接收第一同步訊號502，由正緣觸發D型正反器501的時脈輸入端5012接收除頻訊號503。則基於正緣觸發D型正反器501的正緣觸發特性，第一同步訊號502同步於除頻訊號503之正緣，並且正緣觸發D型正反器501的輸出端5013產生第二同步訊號504。亦即，第二同步訊號504的起始時間5041對準除頻訊號503的正緣中最靠近第一同步訊號502起始時間的一個正緣(脈波5031的正緣)，以及第二同步訊號504的結束時間5042對準除頻訊號503的正緣中最靠近第一同步訊號502結束時間的一個正緣(脈波5032的正緣)。正緣觸發D型正反器501的互補輸出端5014在此實施例中並未使用。

請再參閱圖1與圖10。在步驟S1004中，由合成電路104接收第二同步訊號與除頻訊號，並對第二同步訊號與除頻訊號進行及運算以輸出完整週期訊號。在本發明一些實施例中，合成電路104包含一及閘，由及閘對第二同步訊號與除頻訊號進行及運算以輸出完整週期訊號。值得說明的是，經由及閘對第二同步訊號與除頻訊號進行及運算可避免輸出的完整週期訊號有時間偏移(timing skew)的問題產生。

圖6係依據本發明一些實施例所繪示的訊號產生電路方塊圖。圖7係依據本發明一些實施例所繪示的訊號產生電路運作示意圖。請同時參閱圖1、圖6、圖7與圖10。在本實施例中，圖6所繪示的訊號產生電路應用於產生USB 3.0以上規格所需的LFPS(Low Frequency Periodic Signaling)訊號。信標訊號701的訊號時間長度為100ns，時鐘訊號702為週期性脈波，其頻率為250M Hz，週期為4ns。電路規格需求為在信標訊號701的訊號時間長度內，輸出兩個完整週期訊號，每個完整週期訊號的周期是48ns。由於除頻訊號的週期與完整週期訊號的週期相同，所以選擇除頻元件102的除數為12。在這樣的配置之下，除頻訊號之周期會是48ns，並且除頻訊號之周期與完整週期訊號之個數之乘積為48*2=96，小於信標訊號701的訊號時間長度100ns。因此，除頻元件102中的第一除頻元件602配置為包含一個除6除頻元件6021，除頻元件102中的第二除頻元件608包含一個由正緣觸發D型正反器603與反及閘604所構成的除二除頻器(divide-by-2 frequency divider)。

如圖6所示，在本實施例中，第一同步電路101包含一正緣觸發D型正反器601。第二同步電路103包含正緣觸發D型正反器605與反向電路607，其中反向電路607由反向器6071所構成。合成電路104包含一及閘606。

在步驟S1001中，正緣觸發D型正反器601基於信標訊號701產生第一同步訊號703，使得第一同步訊號703的起始時間7031對準時鐘訊號702的正緣中最靠近信標訊號701起始時間的一個正緣(脈波7021的正緣)，以及第一同步訊號703的結束時間7032對準時鐘訊號702的正緣中最靠近信標訊號701結束時間的一個正緣(脈波7022的正緣)。

在步驟S1002中，除頻元件102接收時鐘訊號702並對時鐘訊號702進行除頻運算(frequency division operation)以產生除頻訊號704，其中除頻訊號704的工作周期為50%。

在步驟S1003中，由反向器6071接收並反向除頻訊號704以產生反向除頻訊號。由正緣觸發D型正反器605的訊號輸入端接收第一同步訊號703，由正緣觸發D型正反器605的時脈輸入端接收反向除頻訊號。則基於正緣觸發D型正反器605的正緣觸發特性，第一同步訊號703同步於反向除頻訊號的正緣，並且正緣觸發D型正反器605的輸出端產生第二同步訊號705。由於反向除頻訊號是除頻訊號704的反向訊號，所以第一同步訊號703同步於除頻訊號704的負緣。亦即，如圖7所示，第二同步訊號705的起始時間7051對準除頻訊號704的負緣中最靠近第一同步訊號703的起始時間7031的一個負緣(脈波7041的負緣)，以及第二同步訊號705的結束時間7052對準除頻訊號704的負緣中最靠近第一同步訊號703結束時間7032的一個負緣(脈波7042的負緣)。

在步驟S1004中，由合成電路104中的及閘606接收第二同步訊號705與除頻訊號704。合成電路104中的及閘606並對第二同步訊號705與除頻訊號704進行及運算以輸出完整週期訊號706。

圖8係依據本發明一些實施例所繪示的訊號產生電路方塊圖。圖9係依據本發明一些實施例所繪示的訊號產生電路運作示意圖。請同時參閱圖1、圖8、圖9與圖10，在本實施例中，信標訊號901的訊號時間長度為100ns，時鐘訊號902為週期性脈波，其頻率為250M Hz，週期為4ns。電路規格需求為在信標訊號901的訊號時間長度內，輸出兩個完整週期訊號，每個完整週期訊號的周期是48ns。由於除頻訊號的週期與完整週期訊號的週期相同，所以選擇除頻元件102的除數為12。在這樣的配置之下，除頻訊號之周期會是48ns，並且除頻訊號之周期與完整週期訊號之個數之乘積為48*2=96，小於信標訊號701的訊號時間長度100ns。因此，除頻元件102中的第一除頻元件602配置為包含一個除6除頻元件6021，除頻元件102中的第二除頻元件608包含一個由正緣觸發D型正反器603與反及閘604所構成的除二除頻器(divide-by-2 frequency divider)。

如圖8所示，第一同步電路101包含一正緣觸發D型正反器601。第二同步電路103包含正緣觸發D型正反器605。合成電路104包含一及閘606。

在步驟S1001中，正緣觸發D型正反器601基於信標訊號901產生第一同步訊號903，使得第一同步訊號903的起始時間9031對準時鐘訊號902的正緣中最靠近信標訊號901起始時間的一個正緣(脈波9021的正緣)，以及第一同步訊號903的結束時間9032對準時鐘訊號902的正緣中最靠近信標訊號901結束時間的一個正緣(脈波9022的正緣)。

在步驟S1002中，除頻元件102接收時鐘訊號902並對時鐘訊號902進行除頻運算(frequency division operation)以產生除頻訊號904，其中除頻訊號904的工作周期為50%。

在步驟S1003中，由正緣觸發D型正反器605的訊號輸入端接收第一同步訊號903，由正緣觸發D型正反器605的時脈輸入端接收除頻訊號904。則基於正緣觸發D型正反器605的正緣觸發特性，第一同步訊號903同步於除頻訊號904的正緣，並且正緣觸發D型正反器605的輸出端產生第二同步訊號905。亦即，如圖9所示，第二同步訊號905的起始時間9051對準除頻訊號904的正緣中最靠近第一同步訊號903起始時間9031的一個正緣(脈波9041的正緣)，以及第二同步訊號905的結束時間9052對準除頻訊號904中最靠近第一同步訊號903的結束時間9032的一個正緣(脈波9042的正緣)。

在步驟S1004中，由合成電路104中的及閘606接收第二同步訊號905與除頻訊號904。合成電路104中的及閘606並對第二同步訊號905與除頻訊號904進行及運算以輸出完整週期訊號906。

基於上述，本發明一些實施例提供一種訊號產生電路以及訊號產生方法藉由運用同步電路與除頻電路可在預定的週期內輸出該些完整週期訊號。

雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:訊號產生電路 101:第一同步電路 102:除頻元件 103:第二同步電路 104:合成電路 201、204、701、901:信標訊號 202、205、702、902:時鐘訊號 203、502、903、206、403、703:第一同步訊號 2021、2022、2051、2052、4041、4042、4051、4052、5031、5032、7021、7022、7041、7042、9021、9022、9041、9042:脈波 2031、2061、4061、5041、7031、7051、9031、9051:起始時間 2032、2062、4062、5042、7032、7052、9032、9052:結束時間 301、602:第一除頻元件 302、608:第二除頻元件 303、305、401、501、601、603、605:正緣觸發D型正反器 304、604:反及閘 3031、3051、4011、4071、5011:訊號輸入端 3032、3052、4012、4072、5012:時脈輸入端 3033、3043、3053、4013、4073、4073、5013:輸出端 3034、3054、4014、4074、5014:互補輸出端 3041、3042:輸入端 402、607:反向電路 4021、6071:反向器 404、503、704、904:除頻訊號 405:反向除頻訊號 406、504、705、905:第二同步訊號 407:負緣觸發D型正反器 606:及閘 6021:除6除頻元件 706、906:完整週期訊號 S1001~S1004、S1101、S1201、S1301~S1302、S1401、S1501、S1601~S1602:步驟

圖1係依據本發明一實施例所繪示的訊號產生電路方塊圖。 圖2-1係依據本發明一些實施例所繪示的第一同步電路運作示意圖。 圖2-2係依據本發明一些實施例所繪示的第一同步電路運作示意圖。 圖3-1係依據本發明一些實施例所繪示的除頻元件電路方塊圖。 圖3-2係依據本發明一些實施例所繪示的除頻元件電路方塊圖。 圖4-1係依據本發明一些實施例所繪示的第二同步電路方塊圖。 圖4-2係依據本發明一些實施例所繪示的第二同步電路運作示意圖。 圖4-3係依據本發明一些實施例所繪示的第二同步電路方塊圖。 圖5-1係依據本發明一些實施例所繪示的第二同步電路方塊圖。 圖5-2係依據本發明一些實施例所繪示的第二同步電路運作示意圖。 圖6係依據本發明一些實施例所繪示的訊號產生電路方塊圖。 圖7係依據本發明一些實施例所繪示的訊號產生電路運作示意圖。 圖8係依據本發明一些實施例所繪示的訊號產生電路方塊圖。 圖9係依據本發明一些實施例所繪示的訊號產生電路運作示意圖。 圖10係依據本發明一實施例所繪示的訊號產生方法流程圖。 圖11係依據本發明一實施例所繪示的訊號產生方法流程圖。 圖12係依據本發明一實施例所繪示的訊號產生方法流程圖。 圖13係依據本發明一實施例所繪示的訊號產生方法流程圖。 圖14係依據本發明一實施例所繪示的訊號產生方法流程圖。 圖15係依據本發明一實施例所繪示的訊號產生方法流程圖。 圖16係依據本發明一實施例所繪示的訊號產生方法流程圖。

100:訊號產生電路

101:第一同步電路

102:除頻元件

103:第二同步電路

104:合成電路

Claims (10)

1. 一種訊號產生電路，用以在一信標訊號的一訊號時間長度內輸出多個完整週期訊號，該訊號產生電路包含： 一第一同步電路，經配置以接收該信標訊號與一時鐘訊號，並同步該信標訊號與該時鐘訊號的一第一訊號緣以產生一第一同步訊號； 一除頻元件，經配置以接收該時鐘訊號並對該時鐘訊號進行一除頻運算以產生一除頻訊號，其中該除頻訊號的一工作周期為50%； 一第二同步電路，經配置以接收該第一同步訊號與該除頻訊號，並同步該第一同步訊號與該除頻訊號的一第二訊號緣以產生一第二同步訊號；以及 一合成電路，經配置以接收該第二同步訊號與該除頻訊號，並對該第二同步訊號與該除頻訊號進行一及運算以輸出該些完整週期訊號。
2. 如請求項1所述之訊號產生電路，其中該除頻元件之一除數經配置以使該除頻訊號之一周期與該些完整週期訊號之一個數之乘積小於或等於該訊號時間長度。
3. 如請求項1所述之訊號產生電路，其中該時鐘訊號的該第一訊號緣為該時鐘訊號的一正緣，該第一同步電路包含一正緣觸發D型正反器，該正緣觸發D型正反器的一訊號輸入端經配置以接收該信標訊號，該正緣觸發D型正反器的一時脈輸入端經配置以接收該時鐘訊號，以使該正緣觸發D型正反器同步該信標訊號與該時鐘訊號之該正緣以產生該第一同步訊號。
4. 如請求項1所述之訊號產生電路，其中該時鐘訊號的該第一訊號緣為該時鐘訊號的一負緣，該第一同步電路包含一負緣觸發D型正反器，其中該負緣觸發D型正反器的一訊號輸入端經配置以接收該信標訊號，該負緣觸發D型正反器的一時脈輸入端經配置以接收該時鐘訊號，以使該負緣觸發D型正反器同步該信標訊號與該時鐘訊號之該負緣以產生該第一同步訊號。
5. 如請求項1所述之訊號產生電路，其中，該除頻訊號的該第二訊號緣為該除頻訊號的一負緣，該第二同步電路包含： 一正緣觸發D型正反器；以及 一反向電路； 其中，該反向電路經配置以接收並反向該除頻訊號以產生一反向除頻訊號，該正緣觸發D型正反器的一訊號輸入端經配置以接收該第一同步訊號，該正緣觸發D型正反器的一時脈輸入端經配置以接收該反向除頻訊號，以使該正緣觸發D型正反器同步該第一同步訊號與該除頻訊號之該負緣以產生該第二同步訊號。
6. 如請求項1所述之訊號產生電路，其中，該除頻訊號的該第二訊號緣為該除頻訊號的一負緣，該第二同步電路包含一負緣觸發D型正反器，其中該負緣觸發D型正反器的一訊號輸入端經配置以接收該第一同步訊號，該負緣觸發D型正反器的一時脈輸入端經配置以接收該除頻訊號，以使該負緣觸發D型正反器同步該第一同步訊號與該除頻訊號之該負緣以產生該第二同步訊號。
7. 如請求項1所述之訊號產生電路，其中，該除頻訊號的該第二訊號緣為該除頻訊號的一正緣，該第二同步電路包含一正緣觸發D型正反器，其中該正緣觸發D型正反器的一訊號輸入端經配置以接收該第一同步訊號，該正緣觸發D型正反器的一時脈輸入端經配置以接收該除頻訊號，以使該正緣觸發D型正反器同步該第一同步訊號與該除頻訊號之該正緣以產生該第二同步訊號。
8. 如請求項1所述之訊號產生電路，其中該除頻元件包含一第一除頻元件與一第二除頻元件，其中該第一除頻元件為一除頻器，該第一除頻元件經配置以接收該時鐘訊號並降低該時鐘訊號之一頻率以產生一第一除頻訊號，其中該第一除頻訊號的一頻率為一預定頻率的兩倍；該第二除頻元件為一除二除頻器，該第二除頻元件經配置以接收該第一除頻訊號並對該第一除頻訊號進行一除二除頻運算(divide-by-2 frequency division operation)以產生該除頻訊號。
9. 如請求項8所述之訊號產生電路，其中該第二除頻元件包含一正緣觸發D型正反器以及一反及閘，其中該正緣觸發D型正反器的一時脈輸入端經配置以接收該第一除頻訊號，該反及閘的兩輸入端經配置以同時接收該正緣觸發D型正反器的一輸出，該正緣觸發D型正反器的一訊號輸入端經配置以接收該反及閘的一輸出，該反及閘的該輸出作為該除頻訊號。
10. 如請求項1所述之訊號產生電路，其中該合成電路包含一及閘，該及閘對該第二同步訊號與該除頻訊號進行該及運算以輸出該些完整週期訊號。

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