TW202403531A - 控制裝置、存儲器、訊號處理方法和電子設備 - Google Patents

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Abstract

本發明實施例提供了一種控制裝置、存儲器、訊號處理方法和電子設備，該控制裝置包括：接收模組，配置為從存儲器接收讀時脈訊號，輸出讀時脈訊號；時脈模組，配置為產生第一內部時脈訊號；選擇模組，配置為接收讀時脈訊號和第一內部時脈訊號，將讀時脈訊號和第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；鎖存模組，配置為接收目標讀時脈訊號和存儲器發送的讀數據訊號，利用目標讀時脈訊號對讀數據訊號進行鎖存處理。這樣，在存儲器中的時脈訊號發生占空比畸變的情況下，控制裝置仍然可以透過第一內部時脈訊號鎖存讀數據訊號，不僅能夠提高資料鎖存的正確性，還可以節省功耗。

Description

控制裝置、存儲器、訊號處理方法和電子設備
本發明涉及半導體存儲器技術領域，尤其涉及一種控制裝置、存儲器、訊號處理方法和電子設備。
在電子設備中，中央處理器（Central Processing Unit，CPU）向記憶體發送讀指令，然後接收記憶體返回的讀時脈訊號和讀數據訊號，利用讀時脈訊號對讀數據訊號進行鎖存處理，以便得到所需的資料。然而，在記憶體對時脈訊號進行占空比調整的過程中，中央處理器需要透過讀取記憶體中相應的模式寄存器獲得時脈訊號的占空比參數，然而這一過程中記憶體內部的時脈訊號可能是畸變的，進而記憶體返回給中央控制器的讀時脈訊號也是畸變的，導致中央處理器獲得錯誤的資料，最終導致時脈訊號的占空比調整失敗。
本發明提供了一種控制裝置、存儲器、訊號處理方法和電子設備，不僅能夠提高資料鎖存的正確性，還可以節省功耗。
本發明的技術方案是這樣實現的：
第一方面，本發明實施例提供了一種控制裝置，所述控制裝置與存儲器連接，所述控制裝置包括：
接收模組，配置為從所述存儲器接收讀時脈訊號，輸出所述讀時脈訊號；
時脈模組，配置為產生第一內部時脈訊號；
選擇模組，配置為接收所述讀時脈訊號和所述第一內部時脈訊號，將所述讀時脈訊號和所述第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；
鎖存模組，配置為接收所述目標讀時脈訊號和所述存儲器發送的讀數據訊號，利用所述目標讀時脈訊號對所述讀數據訊號進行鎖存處理。
在一些實施例中，所述選擇模組，具體配置為接收選擇指示訊號，在所述選擇指示訊號處於第一狀態的情況下，將所述讀時脈訊號輸出為所述目標讀時脈訊號；或者，在所述選擇指示訊號處於第二狀態的情況下，將所述第一內部時脈訊號輸出為所述目標讀時脈訊號。
在一些實施例中，所述控制裝置，還配置為向所述存儲器發送資料讀指令，以使得所述存儲器產生所述讀時脈訊號和所述讀數據訊號。
在一些實施例中，所述控制裝置，還配置為在所述資料讀指令為第一讀指令的情況下，將所述選擇指示訊號置為第一狀態；或者，在所述資料讀指令為第二讀指令的情況下，將所述選擇指示訊號置為第二狀態；其中，所述第二讀指令指示獲取所述存儲器中模式寄存器存儲的占空比參數，所述第一讀指令是指除所述第二讀指令之外的資料讀取指令。
第二方面，本發明實施例提供了一種存儲器，存儲器包括時脈處理電路，且所述存儲器與控制裝置連接；其中，
所述存儲器，配置為在接收到第一讀指令的情況下，基於所述第一讀指令確定讀數據訊號，並透過所述時脈處理電路確定讀時脈訊號，將所述讀數據訊號和所述讀時脈訊號共同發送至所述控制裝置；或者，
在接收到第二讀指令的情況下，基於所述第二讀指令確定所述讀數據訊號，並將所述讀數據訊號發送至所述控制裝置。
在一些實施例中，所述存儲器，還配置為在接收到第二讀指令的情況下，控制所述讀時脈訊號處於懸空狀態。
在一些實施例中，所述時脈處理電路包括：占空比模組，配置為接收外部產生的資料時脈訊號；對所述資料時脈訊號進行占空比調節，輸出第二內部時脈訊號；時脈產生模組，配置為接收所述第二內部時脈訊號，基於所述第二內部時脈訊號，輸出所述讀時脈訊號；其中，所述讀時脈訊號為脈衝訊號。
在一些實施例中，所述時脈處理電路還包括：檢測模組，配置為接收所述第二內部時脈訊號，對所述第二內部時脈訊號進行占空比檢測，輸出占空比參數；模式寄存器，配置為接收並存儲所述占空比參數；其中，所述第二讀指令指示獲取所述模式寄存器存儲的占空比參數，所述第一讀指令是指除所述第二讀指令之外的資料讀取指令。
在一些實施例中，所述占空比模組包括：接收器，配置為從外部接收並輸出所述資料時脈訊號；調節模組，配置為對所述資料時脈訊號進行占空比調節，輸出所述第二內部時脈訊號。
在一些實施例中，所述資料時脈訊號為寫時脈訊號。
協力廠商面，本發明實施例提供了一種訊號處理方法，應用於控制裝置，且所述控制裝置與存儲器連接，所述方法包括：
接收所述存儲器發送的讀時脈訊號和讀數據訊號，確定所述控制裝置產生的第一內部時脈訊號；
將所述讀時脈訊號和所述第一內部時脈訊號的兩者之一確定為目標讀時脈訊號；
利用所述目標讀時脈訊號對所述讀數據訊號進行鎖存處理。
在一些實施例中，在所述接收所述存儲器發送的讀時脈訊號和讀數據訊號之前，所述方法還包括：
向所述存儲器發送資料讀指令，以使得所述存儲器產生所述讀時脈訊號和所述讀數據訊號。
在一些實施例中，所述方法還包括：
在所述資料讀指令為第一讀指令的情況下，將所述讀時脈訊號確定為所述目標讀時脈訊號；或者，在所述資料讀指令為第二讀指令的情況下，將所述第一內部時脈訊號確定為所述目標讀時脈訊號；其中，所述第二讀指令指示獲取所述存儲器中模式寄存器存儲的占空比參數，所述第一讀指令是指除所述第二讀指令之外的資料讀取指令。
第四方面，本發明實施例提供了一種訊號處理方法，應用於存儲器，且所述存儲器與控制裝置連接，所述方法包括：
在接收到第一讀指令的情況下，基於所述第一讀指令確定讀數據訊號，並透過所述存儲器中的時脈處理電路產生讀時脈訊號，將所述讀數據訊號和所述讀時脈訊號共同發送至所述控制裝置；或者，在接收到第二讀指令的情況下，基於所述第二讀指令確定所述讀數據訊號，並將所述讀數據訊號發送至所述控制裝置。
在一些實施例中，所述方法還包括：在接收到第一讀指令的情況下，控制所述讀時脈訊號處於懸空狀態。
在一些實施例中，所述透過所述存儲器中的時脈處理電路產生讀時脈訊號，包括：
接收外部產生的資料時脈訊號；對所述資料時脈訊號進行占空比調節，輸出第二內部時脈訊號；基於所述第二內部時脈訊號，產生所述讀時脈訊號；其中，所述讀時脈訊號為脈衝訊號。
在一些實施例中，所述方法還包括：對所述第二內部時脈訊號進行占空比檢測，得到占空比參數；將所述占空比參數存儲至模式寄存器中；其中，所述第二讀指令指示獲取所述模式寄存器存儲的占空比參數，所述第一讀指令是指除所述第二讀指令之外的資料讀取指令。
第五方面，本發明實施例提供了一種電子設備，所述電子設備至少包括如第一方面所述的控制裝置和如第二方面所述的存儲器。
本發明實施例提供了一種控制裝置、存儲器、訊號處理方法和電子設備，該控制裝置與存儲器連接，控制裝置包括：接收模組，配置為從存儲器接收讀時脈訊號，輸出讀時脈訊號；時脈模組，配置為產生第一內部時脈訊號；選擇模組，配置為接收讀時脈訊號和第一內部時脈訊號，將讀時脈訊號和第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；鎖存模組，配置為接收目標讀時脈訊號和存儲器發送的讀數據訊號，利用目標讀時脈訊號對讀數據訊號進行鎖存處理。這樣，在存儲器中的時脈訊號發生占空比畸變的情況下，控制裝置仍然可以透過第一內部時脈訊號鎖存讀數據訊號，不僅能夠提高資料鎖存的正確性，還可以節省功耗。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關申請，而非對該申請的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關申請相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本發明實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的物件，不代表針對物件的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
DRAM（Dynamic Random Access Memory）：動態隨機存取記憶體
SDRAM（Synchronous Dynamic Random Access Memory）：同步動態隨機記憶體
MRR（Mode Register Read）：模式寄存器讀指令
Mbps（Million bits per second）：兆比特每秒
NMOS（N-Metal-Oxide-Semiconductor）：N型溝道場效應電晶體
PMOS（P-Metal-Oxide-Semiconductor）：N型溝道場效應電晶體
在存儲器（例如DRAM）中，MRR指令和正常讀指令採用完全一樣的操作時序。參見圖1，其示出了MRR指令的操作時序示意圖。在圖1中，T0、T1……用於標識不同的時脈週期，CK_c和CK_t是一對差分時脈訊號，CS為片選訊號，CA為命令位址訊號，COMMAND指示操作指令，DQ[7:0]為8位元存儲器的資料訊號，DQ[15:0]為16位元存儲器的資料訊號，資料時脈訊號WCK是電子設備的主機端（Host）發送給存儲器的外部寫時脈訊號，在不同的電路位置可能表現為單個訊號或者一對差分時脈訊號WCK_c和WCK_t；讀時脈訊號RDQS是存儲器向電子設備輸出的時脈訊號，在不同的電路位置可能表現為單個訊號或者一對差分時脈訊號RDQS_c和RDQS_t。具體來說，在存儲器接收到CPU發送的MRR指令後，生成資料訊號DQ（也可以稱為讀數據訊號），以及利用從外部接收的資料時脈訊號產生讀時脈訊號。在資料讀指令的執行過程中，存儲器將讀數據訊號DQ和讀時脈訊號RDQS共同返回給CPU，然後CPU利用讀時脈訊號RDQS鎖存讀數據訊號DQ，從而獲得需要的資料。另外，圖1為電子裝置工程設計聯合協會(JEDEC)標準規定的標準時序，其中各訊號的含義、相關變化的原理以及未經提及的部分名詞縮寫均可參照行業標準檔JEDEC進行理解，且與本發明實施例的技術方案無關，不會影響技術人員對本發明實施例的理解，因此不作解釋。
存儲器中設置有時脈處理電路，用於對資料時脈訊號WCK0（包括一對互補的訊號WCK_c/WCK_t）的占空比進行調整，以使得資料時脈訊號WCK0的占空比符合要求。參見圖2，其示出了一種時脈處理電路的結構示意圖。如圖2所示，在時脈處理電路中，接收器用於從外部接收資料時脈訊號WCK0，調節模組對資料時脈訊號WCK進行占空比調整以得到第二內部時脈訊號WCK1，檢測模組用於檢測第二內部時脈訊號WCK1的占空比參數並將其存儲在模式寄存器中。同時，在存儲器進行占空比調整的過程中，CPU發送MRR指令讀取模式寄存器中的占空比參數，從而決定下一步的操作。在一種示例的情況中，如圖2所示，外部輸入的資料時脈訊號WCK0的占空比為JEDEC規定的上限57%，在占空比調整的初始步驟中，占空比調節模組將資料時脈訊號WCK0的占空比增加7個單位（JEDEC規定的上限，且每個單位為5皮秒），即增加了35皮秒，相當於在8533Mbps的速度下將占空比增加15%，此時存儲器中的第二內部時脈訊號WCK1的占空比將高達72%，利用其產生的讀時脈訊號RDQS的占空比也將高達72%。此時，參見圖3，其示出了一種讀時脈訊號的波形示意圖。如圖3所示，占空比高達72%的讀時脈訊號RDQS在經由電路模組進行傳輸過程中經過通道衰減，在到達CPU接收端時會嚴重畸變，導致很難被CPU正確識別，即MRR指令可能得到錯誤的資料，最終導致占空比調整失敗。如果存儲器的速度更高，這一問題將更加嚴重。
基於此，本發明實施例提供了一種控制裝置，該控制裝置與存儲器連接，所述控制裝置包括：接收模組，配置為從所述存儲器接收讀時脈訊號，輸出所述讀時脈訊號；時脈模組，配置為產生第一內部時脈訊號；選擇模組，配置為接收所述讀時脈訊號和所述第一內部時脈訊號，將所述讀時脈訊號和所述第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；鎖存模組，配置為接收所述目標讀時脈訊號和所述存儲器發送的讀數據訊號，利用所述目標讀時脈訊號對所述讀數據訊號進行鎖存處理。這樣，即使存儲器中的時脈訊號發生占空比畸變，控制裝置仍然可以透過第一內部時脈訊號鎖存讀數據訊號，不僅能夠提高資料鎖存的正確性，還可以節省功耗。
下面將結合附圖對本發明各實施例進行詳細說明。
在本發明的一實施例中，參見圖4，其示出了本發明實施例提供的一種控制裝置10的結構示意圖。如圖4所示，控制裝置10與存儲器連接，控制裝置10包括：
接收模組11，配置為從存儲器接收讀時脈訊號，輸出讀時脈訊號；
時脈模組12，配置為產生第一內部時脈訊號；
選擇模組13，配置為接收讀時脈訊號和第一內部時脈訊號，將讀時脈訊號和第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；
鎖存模組14，配置為接收目標讀時脈訊號和存儲器發送的讀數據訊號，利用目標讀時脈訊號對讀數據訊號進行鎖存處理。
需要說明的是，本發明實施例中，控制裝置10可以是電子設備的CPU；存儲器可以為多種類型的半導體存儲器，例如DRAM、SDRAM、雙倍速率DRAM、低功率雙倍速率DRAM等。
在不同的工作場景下，控制裝置10可以將從存儲器獲取的讀時脈訊號作為目標讀時脈訊號，或者將自身內部產生的第一內部時脈訊號作為目標讀時脈訊號，從而完成讀數據訊號的鎖存處理。這樣，在存儲器中的時脈訊號發生占空比畸變的情況下，控制裝置10仍然可以透過第一內部時脈訊號鎖存讀數據訊號，保證資料的正確鎖存。
需要說明的是，接收模組11可以透過由NMOS和PMOS等器件構成的訊號接收器實現，時脈模組12可以透過時脈發生器及傳輸門實現，選擇模組13可以透過二選一資料選擇器實現，鎖存模組14可以透過D型觸發器實現。
參見圖5，其示出了本發明實施例提供的另一種控制裝置10的結構示意圖。在圖5中，讀時脈訊號可以表示為RDQS，第一內部時脈訊號可以表示為Internal CLK，目標讀時脈訊號可以表示為Sample CLK，讀數據訊號可以表示為DQ。
在一些實施例中，如圖5所示，選擇模組13，具體配置為接收選擇指示訊號，在選擇指示訊號處於第一狀態的情況下，將讀時脈訊號RDQS輸出為目標讀時脈訊號Sample CLK；或者，在選擇指示訊號處於第二狀態的情況下，將第一內部時脈訊號Internal CLK輸出為目標讀時脈訊號Sample CLK。
在這裡，選擇模組13可以為二選一資料選擇器，從而根據選擇指示訊號的狀態輸出讀時脈訊號RDQS或者第一內部時脈訊號Internal CLK。
在一些實施例中，鎖存模組14的時脈端與選擇模組13的輸出端連接，鎖存模組14的輸入端接收讀數據訊號DQ，鎖存模組14的輸出端輸出採樣後的資料訊號，以送入控制裝置10的後續電路進行處理。
在一些實施例中，控制裝置10，還配置為向存儲器發送資料讀指令，以使得存儲器產生讀時脈訊號RDQS和讀數據訊號DQ。
在一些實施例中，控制裝置10，還配置為在資料讀指令為第一讀指令的情況下，將選擇指示訊號置為第一狀態；或者，在資料讀指令為第二讀指令的情況下，將選擇指示訊號置為第二狀態。
需要說明的是，將資料讀指令劃分為兩種類型：第一讀指令和第二讀指令。其中，第二讀指令指示獲取存儲器中模式寄存器存儲的占空比參數，第一讀指令是指除第二讀指令之外的資料讀取指令。
如前述，在資料讀指令用於讀取占空比參數的情況下，存儲器可能處於占空比調整的過程中，在某些情況下存儲器中的時脈訊號（即第二內部時脈訊號WCK1）已經發生畸變，例如圖2中的第二內部時脈訊號WCK1的占空比可能高達72%，此時存儲器輸出的讀時脈訊號RDQS也將發生畸變，控制裝置10利用讀時脈訊號RDQS對讀數據訊號DQ進行鎖存可能會得到錯誤結果。對於本發明實施例來說，在資料讀指令用於讀取占空比參數的情況下，將控制裝置10自身產生的第一內部時脈訊號Internal CLK作為目標讀時脈訊號，由於第一內部時脈訊號Internal CLK並不會受到第二內部時脈訊號WCK1的占空比畸變的影響，因此CPU可以利用第一內部時脈訊號Internal CLK的電平變化沿對讀數據訊號進行鎖存，從而獲得正確的占空比參數。
另外，為了節約功耗，在資料讀指令為第一讀指令的情況下，存儲器的讀時脈訊號RDQS並不具有實際作用，因此存儲器可以控制讀時脈訊號RDQS處於懸空Floating狀態，且存儲器無需向控制裝置10發送讀時脈訊號RDQS，以節省電流。
以下以DRAM的突發長度為16，且具有16個DQ端作為示例，說明讀數據訊號的鎖存過程。
針對第二讀指令，讀數據訊號DQ的前8位元攜帶有效資料，表示為DQ＜7:0＞。根據行業協定的規定，在目標讀時脈訊號RDQS的前8拍（前4個時脈週期）傳輸模式寄存器的參數值（MR Content），後8拍（後4個時脈週期）傳輸不關心的資料（Valid）。
也就是說，如圖6中的（1）所示，針對第一讀指令，利用存儲器發送的讀時脈訊號RDQS的訊號沿對讀數據訊號DQ＜7:0＞進行鎖存，前4個時脈週期鎖存的資料為MR Content，後4個時脈週期鎖存的資料Valid不作使用；如圖6中的（2）所示，針對第二讀指令，讀時脈訊號RDQS為懸空Floating狀態，利用控制裝置10自身的第一內部時脈訊號Internal CLK作為第二讀時脈訊號作為目標讀時脈訊號RDQS，由於讀數據訊號的保持時間足夠長，所以控制裝置10可以利用第一內部時脈訊號Internal CLK對讀數據訊號DQ＜7:0＞進行鎖存，得到MR Content。
綜上所述，本發明實施例提供了一種控制裝置，該控制裝置與存儲器連接，控制裝置包括：接收模組，配置為從存儲器接收讀時脈訊號，輸出讀時脈訊號；時脈模組，配置為產生第一內部時脈訊號；選擇模組，配置為接收讀時脈訊號和第一內部時脈訊號，將讀時脈訊號和第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；鎖存模組，配置為接收目標讀時脈訊號和存儲器發送的讀數據訊號，利用目標讀時脈訊號對讀數據訊號進行鎖存處理。這樣，即使存儲器中的時脈訊號發生占空比畸變，控制裝置仍然可以透過第一內部時脈訊號鎖存讀數據訊號，不僅能夠提高資料鎖存的正確性，還可以節省功耗。
在另一實施例中，參見圖7，其示出了本發明實施例提供的一種存儲器20的結構示意圖。如圖7所示，存儲器20包括時脈處理電路21，且存儲器20與控制裝置10連接；其中，
存儲器20，配置為在接收到第一讀指令的情況下，基於第一讀指令確定讀數據訊號DQ，並透過時脈處理電路21確定讀時脈訊號RDQS，將讀數據訊號DQ和讀時脈訊號RDQS共同發送至控制裝置10；或者，在接收到第二讀指令的情況下，基於第二讀指令確定讀數據訊號DQ，並將讀數據訊號DQ發送至控制裝置10。
應理解，在圖7中，第一讀指令和第二讀指令統稱為資料讀指令。
需要說明的是，在存儲器20對時脈訊號進行占空比調節的過程中，其輸出的讀時脈訊號RDQS可能是畸變的，從而導致資料鎖存失敗。在本發明實施例中，針對第一讀指令，讀時脈訊號RDQS是正常的，存儲器20提供讀數據訊號DQ和正常的讀時脈訊號RDQS，控制裝置10利用讀時脈訊號RDQS對讀數據訊號DQ進行鎖存；針對第二讀指令，讀時脈訊號RDQS可能是畸變的，存儲器20可以僅提供讀數據訊號DQ，以便控制裝置10利用自身產生的第一內部時脈訊號Internal CLK對讀數據訊號DQ進行鎖存，從而避免資料鎖存失敗，而且還節省了電流和功耗。
在一些實施例中，存儲器20，還配置為在接收到第一讀指令的情況下，控制讀時脈訊號RDQS處於懸空狀態。
這樣，針對第二讀指令，存儲器20可以不使能讀時脈訊號的相關控制模組，即讀時脈訊號處於懸空Floating狀態，而且存儲器20無需將讀時脈訊號RDQS發送給控制裝置10，從而節省電流和功耗。
在一些實施例中，如圖8所示，時脈處理電路21包括：
占空比模組211，配置為接收外部產生的資料時脈訊號；對資料時脈訊號進行占空比調節，輸出第二內部時脈訊號；
時脈產生模組212，配置為接收第二內部時脈訊號，基於第二內部時脈訊號，輸出讀時脈訊號RDQS；其中，讀時脈訊號RDQS為脈衝訊號。
這樣，針對第一讀指令，讀時脈訊號RDQS和讀數據訊號DQ經由硬體電路傳輸到控制裝置10，以便控制裝置10獲取需要的參數。
需要說明的是，占空比模組211包括兩個部分，具體實現可以參見後續描述；時脈產生模組212可以由邏輯器件和延遲單元構成，以實現延遲匹配且符合JEDEC標準規定的標準時序。
在一些實施例中，資料時脈訊號WCK0為從外部接收的寫時脈訊號（表示為WCK0），第二內部時脈訊號WCK1為存儲器20內部經過占空比調整的寫時脈訊號（表示為WCK1）。
在一些實施例中，如圖9所示，時脈處理電路21還包括：
檢測模組213，配置為接收第二內部時脈訊號WCK1，對第二內部時脈訊號WCK1進行占空比檢測，輸出占空比參數；
模式寄存器214，配置為接收並存儲占空比參數；
其中，第二讀指令指示獲取模式寄存器存儲的占空比參數，第一讀指令是指除第二讀指令之外的資料讀取指令。
需要說明的是，檢測模組213可以由邏輯門、傳輸門、電容以及訊號比較器構成。
在一些實施例中，占空比模組211包括：
接收器，配置為從外部接收並輸出資料時脈訊號WCK0；
調節模組，配置為對資料時脈訊號WCK0進行占空比調節，輸出第二內部時脈訊號。
需要說明的是，調節模組用於占空比調節。在占空比調節開始時，調節模組的預設設置會導致資料時脈訊號WCK0的占空比增加一定值，根據JEDEC的規定，占空比增加的上限為7個單位（Step），即35皮秒。
需要說明的是，調節模組可以透過級聯的延遲單元組成，每個延遲單元由NMOS和PMOS構成，從而實現資料時脈訊號WCK0中上升沿的向前/向後調整，和/或，實現資料時脈訊號WCK0中下降沿的向前/向後調整，最終調整資料時脈訊號WCK0的占空比。
以下提供一種可能出現的工作場景，對本發明實施例的技術效果進行說明。請參見圖10，外部產生的資料時脈訊號WCK0的占空比為57%，在占空比調節過程開始時，預設將資料時脈訊號WCK0的占空比增加7個單位（35皮秒），如果存儲器的速度為8633Mbps，此時第二內部時脈訊號WCK1的占空比將在資料時脈訊號WCK0的基礎上繼續增加15%，即第二內部時脈訊號WCK1的占空比將高達72%。在這種情況下，控制裝置10向存儲器發送第二讀指令，存儲器20僅需要將讀數據訊號DQ發送給控制裝置10，單存儲器20並不需要利用時脈處理電路21產生讀時脈訊號RDQS，控制裝置10利用自身產生的第一內部時脈訊號Internal CLK對將讀數據訊號DQ進行鎖存，獲得正確的占空比參數，保證占空比調整操作的成功。
本發明實施例提供了一種存儲器，存儲器包括時脈處理電路，且存儲器與控制裝置連接；其中，存儲器，配置為在接收到第一讀指令的情況下，基於第一讀指令確定讀數據訊號，並透過時脈處理電路確定讀時脈訊號，將讀數據訊號和讀時脈訊號共同發送至控制裝置；或者，在接收到第二讀指令的情況下，基於第二讀指令確定讀數據訊號，並將讀數據訊號發送至控制裝置。這樣，對於第二讀指令，存儲器無需對讀時脈訊號進行額外控制，而且無需將讀時脈訊號發送給控制裝置，不僅可以避免讀時脈訊號的占空比畸變帶來的不利影響，而且節省電流和功耗。
在本發明的又一實施例中，參見圖11，其示出了本發明實施例提供的一種訊號處理方法的流程示意圖。如圖11所示，該方法包括：
S301：接收存儲器發送的讀時脈訊號和讀數據訊號，確定控制裝置產生的第一內部時脈訊號。
S302：將讀時脈訊號和第一內部時脈訊號的兩者之一確定為目標讀時脈訊號。
S303：利用目標讀時脈訊號對讀數據訊號進行鎖存處理。
需要說明的是，該方法應用於前述的控制裝置10，且控制裝置10與存儲器20連接。結合圖4和圖5可以看出，在不同的工作場景下，控制裝置10可以將從存儲器獲取的讀時脈訊號RDQS作為目標讀時脈訊號Sample CLK，或者將自身內部產生的第一內部時脈訊號Internal CLK作為目標讀時脈訊號Sample CLK，從而完成讀數據訊號DQ的鎖存處理。這樣，在存儲器中的時脈訊號發生占空比畸變的情況下，控制裝置10仍然可以透過第一內部時脈訊號Internal CLK鎖存讀數據訊號DQ，保證資料的正確鎖存。
需要說明說明的是，在步驟S301中，在將第一內部時脈訊號確定為目標讀時脈訊號的情況下，存儲器20也可以不向控制裝置10發送讀時脈訊號，以節省能源，該方案也在本發明實施例的保護範圍之內。
在一些實施例中，在接收存儲器發送的讀時脈訊號和讀數據訊號之前，該方法還包括：
向存儲器發送資料讀指令，以使得存儲器產生讀時脈訊號和讀數據訊號。
在一些實施例中，該方法還包括：
在資料讀指令為第一讀指令的情況下，將讀時脈訊號確定為目標讀時脈訊號；或者，在資料讀指令為第二讀指令的情況下，將第一內部時脈訊號確定為目標讀時脈訊號；其中，第二讀指令指示獲取存儲器中模式寄存器存儲的占空比參數，第一讀指令是指除第二讀指令之外的資料讀取指令。
也就是說，在資料讀指令為第一讀指令的情況下，控制裝置10接收存儲器發送的讀時脈訊號和讀數據訊號，利用所述讀時脈訊號對讀數據訊號進行鎖存處理；在資料讀指令為第二讀指令的情況下，控制裝置10接收存儲器發送的讀時脈訊號，且控制裝置10確定自身產生的第一內部時脈訊號，利用所述第一內部時脈訊號對讀數據訊號進行鎖存處理。
本發明實施例提供了一種訊號處理方法，該方法包括：接收所述存儲器發送的讀時脈訊號，並確定所述控制裝置產生的第一內部時脈訊號；將所述讀時脈訊號和所述第一內部時脈訊號的兩者之一確定為目標讀時脈訊號；接收所述存儲器發送的讀數據訊號，利用所述目標讀時脈訊號對所述讀數據訊號進行鎖存處理。這樣，在存儲器中的時脈訊號發生占空比畸變的情況下，控制裝置可以透過第一內部時脈訊號鎖存讀數據訊號，不僅能夠提高資料鎖存的正確性，還可以節省功耗。
在本發明的再一實施例中，參見圖12，其示出了本發明實施例提供的另一種訊號處理方法的流程示意圖。如圖12所示，該方法包括：
S401：在接收到第一讀指令的情況下，基於第一讀指令確定讀數據訊號，並透過存儲器中的時脈處理電路產生讀時脈訊號，將讀數據訊號和讀時脈訊號共同發送至控制裝置。
S402：在接收到第二讀指令的情況下，基於第二讀指令確定讀數據訊號，並將讀數據訊號發送至控制裝置。
需要說明的是，該方法應用於前述的存儲器20，且存儲器20與控制裝置10連接。在圖12中，第一讀指令和第二讀指令統稱為資料讀指令。對於存儲器20來說，在接收到第一讀指令的場景下，讀時脈訊號RDQS是正常的，存儲器20提供讀數據訊號DQ和讀時脈訊號RDQS，以便控制裝置10利用讀時脈訊號RDQS對讀數據訊號DQ進行鎖存；在接收到第二讀指令的場景下，讀時脈訊號RDQS可能是畸變的，存儲器20僅提供讀數據訊號DQ，以便控制裝置10利用自身產生的第一內部時脈訊號Internal CLK對讀數據訊號DQ進行鎖存，從而避免資料鎖存失敗。
在一些實施例中，該方法還包括：在接收到第一讀指令的情況下，控制讀時脈訊號處於懸空Floating狀態。
在一些實施例中，所述透過存儲器中的時脈處理電路產生讀時脈訊號，包括：
接收外部產生的資料時脈訊號；對資料時脈訊號進行占空比調節，輸出第二內部時脈訊號；基於第二內部時脈訊號，產生讀時脈訊號；其中，讀時脈訊號為脈衝訊號。
在一些實施例中，該方法還包括：對第二內部時脈訊號進行占空比檢測，得到占空比參數；將占空比參數存儲至模式寄存器中；其中，第二讀指令指示獲取模式寄存器存儲的占空比參數，第一讀指令是指除第二讀指令之外的資料讀取指令。
本發明實施例提供了一種訊號處理方法，該方法包括：在接收到第一讀指令的情況下，基於所述第一讀指令確定讀數據訊號，並透過所述存儲器中的時脈處理電路產生讀時脈訊號，將所述讀數據訊號和所述讀時脈訊號共同發送至所述控制裝置；或者，在接收到第二讀指令的情況下，基於所述第二讀指令確定所述讀數據訊號，並將所述讀數據訊號發送至所述控制裝置。這樣，對於第二讀指令，存儲器無需產生讀時脈訊號，不僅可以避免讀時脈訊號的占空比畸變帶來的不利影響，而且節省電流和功耗。
在本發明的又一實施例中，參見圖13，其示出了本發明實施例提供的一種電子設備50組成結構示意圖。如圖13所示，電子設備50至少包括前述的控制裝置10和前述的存儲器20。
在不同的工作場景下，控制裝置10可以將從存儲器20獲取的讀時脈訊號作為目標讀時脈訊號，或者將自身內部產生的第一內部時脈訊號作為目標讀時脈訊號，從而完成讀數據訊號DQ的鎖存處理。這樣，在存儲器中的時脈訊號發生占空比畸變的情況下，控制裝置10仍然可以透過第一內部時脈訊號鎖存讀數據訊號，不僅能夠提高資料鎖存的正確性，還可以節省功耗。
以上，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。以上，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為準。
10:控制裝置 11:接收模組 12:時脈模組 13:選擇模組 14:鎖存模組 20:存儲器 21:時脈處理電路 211:占空比模組 212:時脈產生模組 213:檢測模組 214:模式寄存器 50:電子設備 S301~S303、S401、S402:步驟
圖1為MRR指令的操作時序示意圖； 圖2為一種時脈處理電路的結構示意圖； 圖3為一種讀時脈訊號的波形示意圖； 圖4為本發明實施例提供的一種控制裝置的結構示意圖； 圖5為本發明實施例提供的另一種控制裝置的結構示意圖； 圖6為本發明實施例提供的一種資料鎖存處理的訊號波形示意圖； 圖7為本發明實施例提供的一種存儲器的結構示意圖； 圖8為本發明實施例提供的一種時脈處理電路的局部結構示意圖一； 圖9為本發明實施例提供的一種時脈處理電路的局部結構示意圖二； 圖10為本發明實施例提供的一種時脈處理電路的工作過程示意圖； 圖11為本發明實施例提供的一種訊號處理方法的流程示意圖； 圖12為本發明實施例提供的另一種訊號處理方法的流程示意圖； 圖13為本發明實施例提供的一種電子設備的結構示意圖。
10:控制裝置
11:接收模組
12:時脈模組
13:選擇模組
14:鎖存模組

Claims (10)

  1. 一種訊號處理方法，其特徵在於，應用於控制裝置，且所述控制裝置與存儲器連接，所述方法包括：接收所述存儲器發送的讀時脈訊號和讀數據訊號，確定所述控制裝置產生的第一內部時脈訊號；將所述讀時脈訊號和所述第一內部時脈訊號的兩者之一確定為目標讀時脈訊號；利用所述目標讀時脈訊號對所述讀數據訊號進行鎖存處理。
  2. 如請求項1所述的訊號處理方法，其特徵在於，在所述接收所述存儲器發送的讀時脈訊號和讀數據訊號之前，所述方法還包括：向所述存儲器發送資料讀指令，以使得所述存儲器產生所述讀時脈訊號和所述讀數據訊號。
  3. 如請求項2所述的訊號處理方法，其特徵在於，所述方法還包括：在所述資料讀指令為第一讀指令的情況下，將所述讀時脈訊號確定為所述目標讀時脈訊號；或者，在所述資料讀指令為第二讀指令的情況下，將所述第一內部時脈訊號確定為所述目標讀時脈訊號；其中，所述第二讀指令指示獲取所述存儲器中模式寄存器存儲的占空比參數，所述第一讀指令是指除所述第二讀指令之外的資料讀取指令。
  4. 一種訊號處理方法，其特徵在於，應用於存儲器，且所述存儲器與控制裝置連接，所述方法包括：在接收到第一讀指令的情況下，基於所述第一讀指令確定讀數據訊號，並透過所述存儲器中的時脈處理電路產生讀時脈訊號，將所述讀數據訊號和所述讀時脈訊號共同發送至所述控制裝置；或者，在接收到第二讀指令的情況下，基於所述第二讀指令確定所述讀數據訊號，並將所述讀數據訊號發送至所述控制裝置。
  5. 如請求項4所述的訊號處理方法，其特徵在於，所述方法還包括：在接收到第一讀指令的情況下，控制所述讀時脈訊號處於懸空狀態。
  6. 如請求項4所述的訊號處理方法，其特徵在於，所述透過所述存儲器中的時脈處理電路產生讀時脈訊號，包括：接收外部產生的資料時脈訊號；對所述資料時脈訊號進行占空比調節，輸出第二內部時脈訊號；基於所述第二內部時脈訊號，產生所述讀時脈訊號；其中，所述讀時脈訊號為脈衝訊號。
  7. 如請求項6所述的訊號處理方法，其特徵在於，所述方法還包括：對所述第二內部時脈訊號進行占空比檢測，得到占空比參數；將所述占空比參數存儲至模式寄存器中；其中，所述第二讀指令指示獲取所述模式寄存器存儲的占空比參數，所述第一讀指令是指除所述第二讀指令之外的資料讀取指令。
  8. 一種控制裝置，其特徵在於，所述控制裝置與存儲器連接，所述控制裝置包括：接收模組，配置為從所述存儲器接收讀時脈訊號，輸出所述讀時脈訊號；時脈模組，配置為產生第一內部時脈訊號；選擇模組，配置為接收所述讀時脈訊號和所述第一內部時脈訊號，將所述讀時脈訊號和所述第一內部時脈訊號的兩者之一輸出為目標讀時脈訊號；鎖存模組，配置為接收所述目標讀時脈訊號和所述存儲器發送的讀數據訊號，利用所述目標讀時脈訊號對所述讀數據訊號進行鎖存處理。
  9. 一種存儲器，其特徵在於，所述存儲器包括時脈處理電路，且所述存儲器與控制裝置連接；其中，所述存儲器，配置為在接收到第一讀指令的情況下，基於所述第一讀指令確定讀數據訊號，並透過所述時脈處理電路確定讀時脈訊號，將所述讀數據訊號和所述讀時脈訊號共同發送至所述控制裝置；或者，在接收到第二讀指令的情況下，基於所述第二讀指令確定所述讀數據訊號，並將所述讀數據訊號發送至所述控制裝置。
  10. 一種電子設備，其特徵在於，所述電子設備包括如請求項8所述的控制裝置和如請求項9所述的存儲器。
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