TW202401743A - 三維記憶體裝置及其形成方法，以及系統 - Google Patents

三維記憶體裝置及其形成方法，以及系統 Download PDF

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Abstract

在某些方面，一種三維（3D）記憶體裝置包括堆疊結構和延伸的縫隙結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。所述導電層中的每個導電層在所述階梯結構中具有加厚部分。所述加厚部分沿第一方向延伸。縫隙結構延伸穿過堆疊結構並沿垂直於第一方向的第二方向延伸，使得所述縫隙結構切斷所述導電層的加厚部分中的至少一個但不是全部。

Description

三維記憶體裝置及其形成方法，以及系統
本發明涉及三維（3D）記憶體裝置及其製造方法。
通過改進製程技術、電路設計、編程算法和製造過程，將平面儲存單元縮小到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。
三維 (Three-dimensional，縮寫為3D) 記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括儲存陣列和用於控製到和來自所述儲存陣列的訊號的外圍裝置。
在一個方面，一種3D記憶體裝置包括堆疊結構和延伸的縫隙結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。導電層中的每個導電層在階梯結構中具有加厚部分。加厚部分沿第一方向延伸。縫隙結構延伸穿過堆疊結構並沿垂直於第一方向的第二方向延伸，使得縫隙結構切斷所述導電層的加厚部分中的至少一個加厚部分、但不是全部加厚部分。
在另一方面，一種3D記憶體裝置包括半導體層、堆疊結構和溝道結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。導電層中的每個導電層在階梯結構中具有加厚部分。加厚部分沿第一方向延伸。溝道結構延伸穿過堆疊結構並與半導體層接觸。導電層中的至少第一導電層的加厚部分沿第一方向是連續的。導電層中的至少第二導電層的加厚部分沿第一方向是不連續的。第一導電層比第二導電層更靠近半導體層。
在又一方面，一種系統包括被配置為儲存數據的3D記憶體。3D記憶體裝置包括半導體層、堆疊結構和溝道結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。導電層中的每個導電層在階梯結構中具有加厚部分。加厚部分沿第一方向延伸。溝道結構延伸穿過堆疊結構並與半導體層接觸。導電層中的至少第一導電層的加厚部分沿第一方向是連續的。導電層中的至少第二導電層的加厚部分沿第一方向是不連續的。第一導電層比第二導電層更靠近半導體層。該系統還包括儲存控制器，其耦合到3D記憶體裝置並被配置為經由第一導電層和第二導電層來控制溝道結構的操作。
在又一方面，公開了一種用於形成3D記憶體裝置的方法。形成包括交錯的第一材料層和第二材料層的堆疊結構。形成堆疊結構的階梯結構。形成第三材料層，每個第三材料層設置在階梯結構中的第一材料層中的相應一個第一材料層上並且沿第一方向延伸。形成縫隙開口，所述縫隙開口延伸穿過堆疊結構並沿垂直於第一方向的第二方向延伸，使得縫隙開口切斷所述第三材料層中的至少一個第三材料層、但不是全部的第三材料層。
儘管討論了具體的構造和佈置，但是應當理解，這樣做僅出於說明的目的。這樣，在不脫離本發明的範圍的情況下，可以使用其他構造和佈置。而且，本發明還可以用於多種其他應用中。如在本發明中描述的功能和結構特徵可以以未在附圖中具體描繪的方式彼此組合、調整和修改，使得這些組合、調整和修改在本發明的範圍內。
通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」或「所述」的術語可以同樣被理解為傳達單數用法或傳達複數用法。另外，同樣至少部分地取決於上下文，術語「基於」可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定明確描述的附加因素。
應該容易理解，本發明中「上」、「上方」和「之上」的含義應該以最廣義的方式解釋，使得「上」不僅意味著直接在某物「上」，而且還包括在某物「上」並且其間具有中間特徵或層的含義，並且「上方」或「之上」不僅意味著在某物「上方」或「之上」的含義，還可以包括在某物「上方」或「之上」並且其間沒有中間特徵或層（即，直接在某物上）的含義。
此外，為了便於描述，在本文中可以使用諸如「下面」、「下方」、「下部」、「上方」、「上部」等空間相對術語，以描述一個元件或特徵相對於另一個或多個元件或特徵的如圖中所示的關係。除了在圖中描述的取向之外，空間相對術語還旨在涵蓋裝置在使用或操作中的不同取向。設備可以以其他方式定向（旋轉90度或以其他取向），並且本文中使用的空間相對描述語可以類似地被相應地解釋。
如本文所用的，術語「基板」是指在其上添加後續材料層的材料。基板本身可以被圖案化。添加在基板頂部的材料可以被圖案化或可以保持未圖案化。此外，基板可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基板可以由非導電材料製成，例如玻璃、塑料、或藍寶石晶片。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構的範圍的範圍。此外，層可以是均質或非均質連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間、或在連續結構的頂表面和底表面處的任何一對水平面之間。層可以水平、垂直和/或沿著錐形表面延伸。基板可以是層，可以在其中包括一個或多個層，和/或可以在其上、上方和/或下方具有一個或多個層。層可以包括多層。例如，互連層可以包括一個或多個導體和接觸層（在其中形成互連線和/或垂直互連訪問 (過孔) 觸點）和一個或多個電介質層。
在一些諸如3D NAND (Not AND)記憶體裝置的記憶體裝置中，用於儲存數據的儲存單元被堆疊在溝道結構中，在所述溝道結構中，所述溝道結構延伸穿過堆疊結構（例如，儲存堆疊體）。3D記憶體裝置包括形成在堆疊結構的一個或多個側面（邊緣）上的用於諸如字元線扇出的目的的階梯結構。為了降低功耗和/或讀取干擾，引入了切口結構來切割處於堆疊結構的底部的源極選擇閘極（Source Select Gate，縮寫為SSG）線，以實現例如在讀取操作期間對溝道結構的「按指狀物方式」的控制。
此外，隨著3D NAND快閃記憶體裝置中的堆疊層的數量不斷增加，閘極感應汲極漏電流（Gate-induced Drain Leakage，縮寫為GIDL）輔助的主體偏置變得比其他擦除機制更合適，例如用於確保擦除有效性和可變性控制的擦除操作的P阱體擦除。在GIDL擦除操作期間，堆疊結構的底部（例如 (多個) SSG線下方）的（多個）附加導電層用作（多個）GIDL線以實現對溝道結構的「按塊方式」的控制。
另一方面，隨著3D NAND快閃記憶體裝置中的堆疊層的數量不斷增加，每個導電層的厚度不斷減小，這進而減小了著陸在階梯結構中的導電層（即，字元線的台階）的邊緣的字元線觸點的著陸窗口。為了減小字元線觸點可能穿透具有小厚度的對應字元線從而使下方字元線短路的風險，在一些3D NAND快閃記憶體裝置中使用觸點著陸層來增加階梯結構中的字元線的著陸區域的厚度。然而，在SSG線和階梯結構形成後沉積的觸點著陸層會將階梯結構中的被切口結構切斷的不連續的SSG線再次電性連接，從而破壞對溝道結構的“按指狀物方式”的控制。
為了解決上述一個或多個問題，本發明引入了一種解決方案，其在階梯結構中使用縫隙結構（例如，閘縫隙 (Gate Line Slit，縮寫為GLS)）切斷SSG線上的觸點著陸層，但不切斷GIDL線上的觸點著陸層，以實現對溝道結構的「按指狀物方式」的控制和「按塊方式」的控制。此外，由於在階梯結構中，GIDL線設置在SSG線下方，通過使GIDL線上的觸點著陸層保持完整，已經很長的縫隙結構不需要一直延伸到階梯結構的端部以切割GIDL線和其上的觸點著陸層。結果，可以提高縫隙結構的機械穩定性，進而提高3D記憶體裝置的產品良率。
圖1示出了根據本發明的一些方面的具有階梯結構104的3D記憶體裝置100的示意圖。3D記憶體裝置100可以包括多個儲存面102，每個儲存面102具有儲存陣列結構106中的儲存單元陣列。注意，在圖1中包括x軸和y軸以示出晶片平面中的兩個正交（垂直）方向。x方向是3D記憶體裝置100的字元線方向，並且y方向是3D記憶體裝置100的位元線方向。3D記憶體裝置100還可以包括在每個儲存陣列結構106的x方向上處於相對側的兩個階梯結構104。儲存面102的每個字元線可以在x方向上橫向延伸跨過整個儲存面102到階梯結構104中的相應台階（層級）。在一些實施方式中，3D記憶體裝置100是NAND快閃記憶體裝置，其中在儲存陣列結構106中以NAND儲存串（未示出）的陣列的形式提供儲存單元。儲存陣列結構106可以包括任何其他合適的部件，包括但不限於GLS、貫穿陣列觸點（Through Array Contact，縮寫為TAC）、陣列公共源極（Array Common Source，縮寫為ACS）等。
圖2示出了根據本發明的一些方面的具有階梯結構204的3D記憶體裝置200的示意圖。在一些實施方式中，3D記憶體裝置200包括多個儲存面202。每個儲存面202可以包括儲存陣列結構206-1/206-2和階梯結構204，階梯結構204在儲存陣列結構206-1/206-2的中間並且在x方向（字元線方向）上將儲存陣列結構206-1/206-2橫向劃分成第一儲存陣列結構206-1和第二儲存陣列結構206-2。在一些實施方式中，對於每個儲存面202，階梯結構204位於儲存陣列結構206-1/206-2的中部。也就是說，階梯結構204可以是中心階梯結構，其將儲存陣列結構206-1/206-2均等地劃分成具有相同數量的儲存單元的第一和第二儲存陣列結構206-1和206-2。例如，第一和第二儲存陣列結構206-1和206-2可以在x方向上關於中心階梯結構204對稱。應當理解，在一些示例中，階梯結構204可以在中間，但是不在儲存陣列結構206-1/206-2的中部（中心），使得第一和第二儲存陣列結構206-1和206-2可以具有不同尺寸和/或數量的儲存單元。在一些實施方式中，3D記憶體裝置200是NAND快閃記憶體裝置，其中儲存單元以NAND儲存串（未示出）的陣列的形式提供在第一和第二儲存陣列結構206-1和206-2中。第一和第二儲存陣列結構206-1和206-2可以包括任何其他合適的部件，包括但不限於GLS、TAC、ACS等。儲存面202的在x方向上橫向延伸的每個字元線（未示出）可以由階梯結構204分成兩部分：跨越第一儲存陣列結構206-1的第一字元線部分，以及跨越第二儲存陣列結構206-2的第二字元線部分。如下所述，每個字元線的兩個部分可以在階梯結構204中的相應台階處通過階梯結構204中的橋接結構（未示出）而被電性連接。
雖然在圖1和圖2中，階梯結構104和204是用於著陸互連（例如，字元線觸點）的功能階梯結構，但應當理解，附加的階梯結構（例如，虛設階梯結構，未示出）也可以形成在一個或多個側面上以在製造期間平衡蝕刻或化學機械拋光（Chemical-Mechanical Planarization，縮寫為CMP）製程中的負荷。
圖3示出了根據本發明的一些方面的具有階梯區域301的3D記憶體裝置300的平面圖。3D記憶體裝置300可以是圖2中的儲存面202的包括階梯結構204的部分的一個示例，並且3D記憶體裝置300的階梯區域301可以是其中階梯結構204形成在儲存面202中的區域的一個示例。如圖3所示，3D記憶體裝置300可以包括在y方向（位元線方向）上由平行縫隙結構308（GLS）分開的多個塊302。在其中3D記憶體裝置300是NAND快閃記憶體裝置的一些實施方式中，每個塊302是NAND快閃記憶體裝置的最小可擦除單元。也就是說，3D記憶體裝置300可以在擦除操作期間實現對儲存單元的「按塊方式」的控制。每個塊302可以進一步包括在y方向上由縫隙結構308中的具有「H」切口310的一些縫隙結構分開的多個指狀物304。
在一些實施方式中，階梯區域301在x方向（字元線方向）上位於3D記憶體裝置300的中間（例如，中部）。在一些實施方式中，圖3還示出了儲存陣列結構的一對核心陣列區域303，其中可以形成溝道結構的陣列。可以理解的是，圖3僅示出了核心陣列區域303的與階梯區域301相鄰的部分。核心陣列區域303可以包括汲極選擇閘極（又名頂部選擇閘極 (Top selective Gate，縮寫為TSG)，未示出），其可以通過階梯區域301之上的互連而被單獨驅動或電性連接，並且圖3中所示的核心陣列區域303的部分可以用於形成TSG。如下文詳細描述的，階梯區域301可以包括多個階梯區帶，每個階梯區帶對應於相應的指狀物304，並且可以包括多個橋接結構306，每個橋接結構306在y方向上處於兩個相鄰階梯區帶之間。每個階梯區帶可以在一個或兩個塊302中。 3D記憶體裝置300可以包括橋接結構306和處於階梯區帶中的多個虛設溝道結構314以提供機械支撐和/或負荷平衡。3D記憶體裝置300可以進一步包括在階梯區域301的階梯區帶中的字元線觸點312，每個字元線觸點312著陸於階梯區域301中的每個台階處的相應字元線（未示出）上以用於字元線驅動。
根據一些實施方式，每個橋接結構306（物理和電性）連接第一儲存陣列結構和第二儲存陣列結構（未示出）。也就是說，根據一些實施方式，階梯區域301中的階梯結構並沒有完全切斷中間的儲存陣列結構，而是留下通過其橋接結構306連接的第一和第二儲存陣列結構。因此，每個字元線可以由處於3D記憶體裝置300中間的階梯區域301的階梯區帶中的相應字元線觸點312通過橋接結構306而被雙邊驅動（在正x方向和負x方向上）。例如，圖3進一步示出了具有橋接結構306的雙邊字元線驅動方案的示例性電流路徑。由實線箭頭指示的第一電流路徑和由空心箭頭指示的第二電流路徑分別表示通過不同準位的兩個單獨字元線的電流。
圖4示出了根據本發明的一些方面的3D記憶體裝置的階梯區域400的頂部透視圖。階梯區域400可以是圖3中的3D記憶體裝置300的階梯區域301的一個示例。在階梯區域400中，堆疊結構401可以形成在基板（未示出）上，基板可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（Silicon-On-Insulator，縮寫為SOI）或任何其他合適的材料。
注意，在圖4中包括x軸、y軸和z軸以進一步示出堆疊結構401中的部件的空間關係。 3D記憶體裝置的基板包括在x-y平面中橫向延伸的兩個橫向表面：晶片的正面上的可以在其上形成堆疊結構401的頂表面、以及在與晶片的正面相對的背面上的底表面。 z軸垂直於x軸和y軸。如本文所用，當基板在z方向（垂直於x-y平面的垂直方向）上位於3D記憶體裝置的最低平面中時，在z方向上一個部件（例如，層或裝置）是在3D記憶體裝置的另一個部件（例如，層或裝置）「上」、「上方」或「下方」是相對於3D記憶體裝置的基板來確定的。貫穿本發明應用用於描述空間關係的相同概念。
堆疊結構401可以包括垂直交錯的第一材料層和不同於第一材料層的第二材料層。第一材料層和第二材料層可以在垂直方向上交替。在一些實施方式中，堆疊結構401可以包括在z方向上垂直堆疊的多個材料層對，每個材料層對包括第一材料層和第二材料層。堆疊結構401中的材料層對的數量可以確定3D記憶體裝置中的儲存單元的數量。
在一些實施方式中，3D記憶體裝置是NAND快閃記憶體裝置，並且堆疊結構401是堆疊儲存結構，穿過該堆疊結構401形成NAND儲存串。第一材料層中的每個包括導電層，並且第二材料層中的每個包括電介質層。也就是說，堆疊結構401可以包括交錯的導電層和電介質層（未示出）。在一些實施方式中，每個導電層可以用作NAND儲存串的閘極線和從閘極線橫向延伸並在階梯結構406、410和416處終止以用於字元線扇出 (Fan-Out) 的字元線。導電層可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽（polysilicon）、摻雜矽、矽化物或它們的任何組合。電介質層可以包括電介質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施方式中，導電層包括金屬，例如鎢，並且電介質層包括氧化矽。
階梯結構406、410和416的每個台階（即，「層級」）可以包括一個或多個材料層對。在一些實施方式中，每個台階的頂部材料層是用於在垂直方向上進行互連的導電層。在一些實施方式中，階梯結構406、410和416的每兩個相鄰台階在z方向上偏移名義上相同的距離並且在x方向上偏移名義上相同的距離。每個偏移因此可以形成用於在z方向上與3D記憶體裝置的字元線觸點（例如，圖3中的312，圖4中未示出）進行互連的「著陸區」。
如圖4所示，階梯區域400可以包括第一階梯區帶402、第二階梯區帶412以及在y方向（位元線方向）上處於第一階梯區帶402和第二階梯區帶412之間的橋接結構404。在一些實施方式中，第一階梯區帶402在x方向（字元線方向）上包括多對階梯結構，包括第一對階梯結構406-1和406-2、第二對階梯結構410-1和410-2、以及第三對階梯結構416-1和416-2。根據一些實施方式，每個階梯結構406-1、406-2、410-1、410-2、416-1或416-2在x方向上包括多個台階。在一些實施方式中，每個階梯結構406-1、406-2、410-1、410-2、416-1或416-2是用於著陸互連（例如，字元線過孔觸點）的功能階梯結構，如與虛設階梯結構相反。換言之，根據一些實施方式，第一階梯區帶402中的階梯結構406-1、406-2、410-1、410-2、416-1和416-2都不是虛設階梯。
儘管上面詳細描述了第一階梯區帶402，但是應當理解，本文公開的在第一階梯區帶402中佈置階梯結構的方案可以類似地應用於第二階梯區帶412或階梯區域400中的任何其他階梯區帶。例如，第二階梯區帶412可以包括一對階梯結構414-1和414-2，它們在x方向上彼此面對並且處於不同的深度，就像第一階梯區帶402一樣。
橋接結構404可以包括垂直交錯的導電層和電介質層（未示出），並且導電層（例如，金屬層或多晶矽層）可以用作字元線的部分。在第一和第二階梯區帶402和412中的至少一些階梯中，其中的字元線在x方向（例如，在正x方向、負x方向或兩者）上被從儲存陣列結構切斷，與這些階梯不同，可以保留橋接結構404中的字元線以將著陸於階梯結構406、410和416上的字元線觸點與儲存陣列結構橋接，以實現雙邊字元線驅動方案。在一些實施方式中，第一或第二階梯區帶402或412中的階梯結構中的至少一個台階通過橋接結構404電性連接到第一儲存陣列結構和第二儲存陣列結構中的至少一個。至少一個字元線可以在儲存陣列結構和橋接結構404中橫向延伸，使得至少一個台階可以通過至少一個字元線、通過橋接結構404而電性連接到第一和第二儲存陣列結構中的至少一個。在一個示例中，階梯結構406-1中的台階可以通過在負x方向上延伸的相應字元線部分、通過橋接結構404而電性連接到第一儲存陣列結構（在負x方向上）。然而，橋接結構404可能不需要將同一台階電性連接到第二儲存陣列結構（在正x方向上），因為在正x方向上延伸的相應字元線部分沒有被切斷。在另一示例中，階梯結構416-2中的台階可以通過在正x方向上延伸的相應字元線部分、通過橋接結構404而電性連接到第二儲存陣列結構（在正x方向上）。然而，橋接結構404可能不需要將同一台階電性連接到第一儲存陣列結構（在負x方向上），因為在負x方向上延伸的相應字元線部分沒有被切斷。
在一些實施方式中，第一和第二階梯區帶402和412中的階梯結構406、410、414和416中的至少一個台階通過橋接結構404而電性連接到第一儲存陣列結構和第二儲存陣列結構中的每一個。例如，如圖4所示，階梯結構416-1中的台階可以通過橋接結構404、通過分別在負x方向和正x方向上延伸的相應字元線部分而電性連接到第一和第二儲存陣列結構兩者，如電流路徑（由箭頭表示）所指示的。
圖5示出了根據本發明的一些方面的具有縫隙結構504、汲極選擇閘極（Drain select Gate，縮寫為DSG）切口結構506和SSG切口結構512的另一個3D記憶體裝置500的平面圖。3D記憶體裝置500可以是圖1中的儲存面102的包括儲存陣列結構106的部分的一個示例，或圖2中的儲存面202的包括儲存陣列結構206-1/206-2的部分的一個示例。如圖5所示，3D記憶體裝置500可以包括NAND儲存串的陣列，每個NAND儲存串包括溝道結構502和平行縫隙結構504（例如，GLS），每個平行縫隙結構504包括電介質間隔體並且在x方向（位元線方向）上延伸以將溝道結構502在y方向（位元線方向）上分成塊501。在其中3D記憶體裝置300是NAND快閃記憶體裝置的一些實施方式中，每個塊501是NAND快閃記憶體裝置的最小可擦除單元。也就是說，3D記憶體裝置500可以在擦除操作期間實現對儲存單元的「按塊方式」的控制，從而可以一次擦除儲存在同一塊501中的所有儲存單元中的數據。
在每一塊501內，一個或多個縫隙結構504具有在擦除操作期間電性連接同一塊501中的溝道結構502的「H」切口510。在塊501內具有「H」切口510的縫隙結構504可以進一步將塊501劃分成指狀物503。為了在讀取操作期間實現對儲存單元的「按指狀物方式」的控制，SSG切口結構512可以形成為與「H」切口510對準並且在「H」切口510下方以切斷一個或多個SSG線（即，在堆疊結構的底部處的一個或多個導電層）。換言之，縫隙結構504結合SSG切口結構512可以將儲存單元在y方向（位元線方向）上分成指狀物503，其是NAND快閃記憶體裝置的最小可讀單元。
在一些實施方式中，在每個指狀物503內，DSG切口結構506可以進一步將儲存單元在y方向（位元線方向）上分成串505，其是NAND快閃記憶體裝置的最小可編程（可寫）單元。為了在編程操作期間實現對儲存單元的「按串方式」的控制，DSG切口結構506可以切斷一個或多個DSG線（即，在堆疊結構的頂部處的一個或多個導電層）。縫隙結構504均一直延伸穿過堆疊結構以切斷所有導電層（包括所有字元線、(多個) SSG線和 (多個) DSG線），與此不同，DSG切口結構506和SSG切口結構512僅延伸穿過堆疊結構的部分以僅切斷導電層中的一些導電層，即，分別切斷DSG線和SSG線。縫隙結構504與DSG切口結構506和SSG切口結構512的組合可以在不同操作（例如，擦除、讀取或編程）期間實現對儲存單元的按不同規模（例如，塊501、指狀物503或串505）的控制。
圖6示出了根據本發明的一些方面的具有溝道結構611、DSG切口結構624和SSG切口結構626的3D記憶體裝置600的截面的側視圖。 3D記憶體裝置600可以是圖5中的3D記憶體裝置500的示例。如圖6所示，3D記憶體裝置600可以包括垂直延伸穿過半導體層602上的儲存堆疊體604的NAND儲存串610。半導體層602可以包括半導體材料，例如矽（例如，單晶矽或多晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或任何其他合適的材料。與本發明的範圍一致，在一些實施方式中，半導體層602包括摻雜有諸如磷（P）或砷（As）之類的任何合適的N型摻雜劑的多晶矽，即，N型摻雜多晶矽層。也就是說，半導體層602可以是N型摻雜多晶矽層，以在執行GIDL擦除操作時啟用GIDL輔助的主體偏置。
儲存堆疊體604可以包括交錯的閘極導電層606和閘極到閘極電介質層608。儲存堆疊體604中的閘極導電層606和閘極到閘極電介質層608的對的數量可以確定3D記憶體裝置600中的儲存單元的數量。閘極導電層606可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物、或其任何組合。在一些實施方式中，每個閘極導電層606包括金屬層，例如W層。在一些實施方式中，每個閘極導電層606包括摻雜多晶矽層。每個閘極導電層606可以包括圍繞儲存單元的控制閘極、DSG晶體管的閘極或SSG晶體管的閘極，並且可以作為DSG線603在儲存堆疊體604的頂部部分中橫向延伸，作為SSG線605在儲存堆疊體604的底部部分中橫向延伸，或者作為字元線601在儲存堆疊體604的處於DSG線603和SSG線605之間的中部部分中橫向延伸。應當理解，雖然圖6中示出了一個DSG線603和SSG線605，在一些示例中，儲存堆疊體604可以包括多於一個DSG線（和多於一個DSG晶體管）和/或多於一個SSG線（和多於一個SSG晶體管）。
如圖6所示，NAND儲存串610包括垂直延伸穿過儲存堆疊體604的溝道結構611。在一些實施方式中，溝道結構611包括填充有（多種）半導體材料（例如，作為半導體溝道614）和（多種）電介質材料（例如，作為儲存膜612）的溝道孔。在一些實施方式中，半導體溝道614包括矽，例如多晶矽。在一些實施方式中，儲存膜612是複合電介質層，包括隧穿層620、儲存層618（也稱為「電荷陷阱/儲存層」）和阻擋層616。溝道結構611可以具有圓柱形狀（例如，柱形狀）。根據一些實施方式，半導體溝道614、隧穿層620、儲存層618和阻擋層616以該順序從柱的中心朝向外表面徑向佈置。隧穿層620可以包括氧化矽、氮氧化矽或其任何組合。儲存層618可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層616可以包括氧化矽、氮氧化矽、高介電常數（高k）電介質或其任何組合。在一個示例中，儲存膜612可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。溝道結構611還可以包括在其汲極端處的溝道插塞622。溝道插塞622可以包括多晶矽並且與半導體溝道614接觸。
如圖6所示，根據一些實施方式，為了實現GIDL擦除操作，溝道結構611的半導體溝道614的源極端（比汲極更靠近源極的端）與N型摻雜半導體層602接觸。可以去除溝道結構611的儲存膜612的處於源極端的部分以暴露半導體溝道614，從而接觸N型摻雜半導體層602。在一些實施方式中，半導體溝道614的處於NAND儲存串610的源極端的部分被摻雜以形成與N型摻雜半導體層602接觸的摻雜區域。在一些實施方式中，與NAND儲存串610的溝道結構611的源極端接觸的N型摻雜半導體層602被配置為在執行GIDL擦除操作時生成GIDL輔助的主體偏置。在NAND儲存串610的源極處生成的GIDL可以生成進入溝道結構611的半導體溝道614的空穴電流，以提高擦除操作的體電位。結果，根據一些實施方式，與N型摻雜半導體層602接觸的NAND儲存串610被配置為執行GIDL擦除操作。
如圖6所示，3D記憶體裝置600還可以包括DSG切口結構624（例如，對應於圖5中的DSG切口結構506），其垂直延伸穿過並切斷DSG線603，以例如在編程操作期間實現對儲存單元的「按串方式」的控制。此外，3D記憶體裝置600可以進一步包括SSG切口結構626（例如，對應於圖5中的SSG切口結構512），其垂直延伸穿過並切斷SSG線605以例如在讀取操作期間實現對儲存單元的「按指狀物方式」的控制，以減少功耗和/或讀取干擾。如上所述，無論DSG線或SSG線的數量如何，DSG切口結構624或SSG切口結構626都可以延伸穿過並切斷每個DSG線或SSG線。可以理解的是，在圖6中DSG切口結構624和SSG切口結構626在y方向上的位置僅用於說明目的，並且可能不代表實際位置。
與本發明的範圍一致，在一些實施方式中，3D記憶體裝置600的NAND儲存串610執行GIDL擦除操作，與P阱擦除操作相反。如圖6所示，溝道結構611的半導體溝道614的源極端與N型摻雜半導體層602接觸，與在擦除操作期間用作空穴源的P阱 (well) 相反。因此，在一些實施方式中，儲存堆疊體604的最底部閘極導電層606作為用於GIDL擦除操作控制的GIDL線607而工作。可以理解，類似於DSG線603和SSG線605，GIDL線607的數量不限於圖6所示的數量，並且在一些示例中可以多於一個。根據一些實施方式，例如字元線601、DSG線603、SSG線605或GIDL線607的每一導電層彼此電斷開。儘管SSG線605和GIDL線607都在儲存堆疊體604的底部部分中，但是GIDL線607可以與SSG線605電斷開。如圖6所示，根據一些實施方式，GIDL線607在SSG線605下方。也就是說，GIDL線607可以比SSG線605更靠近半導體層602和溝道結構611的源極端。
圖6示出3D記憶體裝置600在其核心陣列區域中的部分，核心陣列區域例如是形成儲存陣列結構106或206-1/206-2的區域。在核心陣列區域中，如圖6所示，SSG切口結構626不僅可以延伸穿過並切斷每個SSG線605，還可以進一步延伸穿過並切斷每個GIDL線607。如以上關於圖5所述，SSG切口結構626可以形成在「H」切口510之下並且可以在其他位置被縫隙結構504替換。
與本發明的範圍一致，在其中形成階梯結構104或204的階梯區域中的閘極導電層（例如字元線、SSG線和GIDL線）、切斷底部閘極導電層（例如SSG和GIDL線）的切口結構、以及縫隙結構的設計和佈置與例如在圖5和圖6中所示的在核心陣列區域中的那些是不同的，以實現對GIDL擦除操作的「按塊方式」的控制和對讀取操作的「按指狀物方式」的控制，以降低功耗和讀取干擾，同時維持縫隙結構的機械強度和穩定性而不會塌陷。例如，圖7示出了根據本發明的一些方面的具有階梯結構721的3D記憶體裝置700的頂部透視圖。圖8A和圖8B示出了根據本發明的一些方面的具有階梯結構（例如，圖7中的階梯結構721）的3D記憶體裝置（例如，圖7中的3D記憶體裝置700）朝向各個方向投影到各個平面上的投影圖。例如，圖8A示出3D記憶體裝置700朝向正x方向投影到y-z平面上的投影圖，並且圖8B示出3D記憶體裝置700朝向正y方向投影到x-z平面上的投影圖。下面將一起描述圖7、圖8A和圖8B。
如圖7、圖8A和圖8B所示，3D記憶體裝置700可以包括半導體層801（例如，圖6中的半導體層602的示例）和位於半導體層801上的堆疊結構701（例如，圖6中的儲存堆疊體604）。雖然未示出，但應當理解3D記憶體裝置700可以包括在核心陣列區域中的多個溝道結構（例如，圖6中的溝道結構611），並且每個溝道結構可以垂直延伸穿過堆疊結構701以與半導體層801接觸。在一些實施方式中，為了啟用GIDL擦除操作，半導體層801是N型摻雜多晶矽層，即，包括摻雜有N型摻雜劑（例如P或As）的多晶矽。應當理解，在一些示例中，諸如氧化物焊盤層的（多個）附加層（未示出）可以垂直地形成在堆疊結構701和半導體層801之間。然而，溝道結構可以延伸穿過那些（多個）附加層（如果有的話）以與半導體層801接觸。
堆疊結構701可以包括多對706，每對包括導電層802和電介質層804。也就是說，根據一些實施方式，堆疊結構701包括交錯的導電層802和電介質層804。在一些實施方式中，堆疊結構701的交錯的導電層802和電介質層804的邊緣在3D記憶體裝置700的階梯區域中定義了具有多個台階（層級）的階梯結構721。階梯結構721的每個台階可以對應於導電層802和電介質層804的相應對706。應當理解，在一些示例中，階梯結構721的每個台階可以對應於導電層802和電介質層804的多對706。然而，在一些實施方式中，同一層級的（多個）導電層802和（多個）電介質層804在x方向（字元線方向）上具有相同的橫向尺寸，而不同層級的導電層802在x方向（字元線方向）上具有不同的橫向尺寸。在一些實施方式中，更靠近半導體層801（即，溝道結構的源極端）的導電層802在x方向上的橫向尺寸大於更遠離半導體層801（即，溝道結構的源極端）的另一導電層的橫向尺寸。
如上文關於圖6所述，在一些實施方式中，最靠近半導體層801（即，溝道結構的源極端）的一組（多個）導電層802用作一組（多個）GIDL線702（例如，對應於GIDL線607）以用於進行「按塊方式」的GIDL擦除操作控制，並且在（多個）GIDL線702正上方的另一組（多個）導電層802用作一組（多個）SSG線704（例如，對應於SSG線605）以用於進行「按指狀物方式」的讀取操作控制。因此，每個GIDL線702可以比任何SSG線704更靠近半導體層801（即，溝道結構的源極端），並且每個GIDL線702在x方向上的尺寸可以大於任何SSG線704在x方向上的尺寸。根據一些實施方式，GIDL線702與SSG線704電斷開。應當理解，圖7、圖8A和圖8B僅示出了導電層802和電介質層804的一些對706（例如，用作GIDL線702和SSG線704的導電層802），並且堆疊結構701可以包括離半導體層801更遠的導電層802和電介質層804的附加的對706（例如，用作字元線和DSG線的導電層802）。
如圖7、圖8A和圖8B所示，為了增加階梯結構721中的導電層802的厚度並降低字元線觸點（未示出）可能穿透對應的導電層802的風險，3D記憶體裝置700可以進一步包括觸點著陸層708，每個觸點著陸層708設置在階梯結構721中的導電層802中的相應導電層上並且沿y方向（位元線方向）延伸。也就是說，在每個x方向（字元線方向）上的每個台階的端部，在該端部處字元線接觸焊盤（即，著陸區），相應的觸點著陸層708可以形成在導電層802上。如下面關於製造過程詳細說明的，觸點著陸層708和導電層802可以在相同的製程中形成並且包括相同的導電材料，例如相同的金屬（例如，W）。結果，可以在堆疊結構701的每一層級中的著陸區處增加導電材料的厚度。在一些實施方式中，觸點著陸層708在y方向（位元線方向）上橫向延伸並且在y方向上具有與導電層802相同的尺寸。
因為觸點著陸層708和導電層802可以在相同的製程中形成並且具有相同的材料，所以每個觸點著陸層708可以被視為階梯結構721中的相應導電層802的部分，該部分從該相應導電層802的其餘部分升高。換句話說，每個導電層802可以包括階梯結構721中的加厚部分以增加階梯結構721中的導電層802的厚度。為了便於描述，術語「導電層的加厚部分」和「導電層上的觸點著陸層」在本發明中可互換使用。例如，導電層802的加厚部分708也可以指導電層802上的觸點著陸層708。
在一些實施方式中，在每個塊內，3D記憶體裝置700還包括縫隙結構710（例如，對應於圖3或圖5中的縫隙結構308或504），其垂直延伸穿過堆疊結構701以與半導體層801接觸。雖然在圖7中未示出，但應當理解，3D記憶體裝置700可以包括多個平行縫隙結構710，每個縫隙結構710垂直延伸穿過堆疊結構701的導電層802（例如，每個DSG線、字元線、SSG線704或GIDL線702）和電介質層804的每對706以到達半導體層801。在一些實施方式中，縫隙結構710包括具有諸如氧化矽、氮氧化矽、高k電介質或其任何組合的電介質材料的間隔體（未示出），以與導電層802電絕緣。在一些實施方式中，縫隙結構710還包括與半導體層801接觸並被間隔體圍繞的源極觸點（未示出）。源極觸點可以包括導電材料，例如W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合，以通過半導體層801與溝道結構的源極端進行電性連接。源極觸點可以通過間隔體與導電層802（例如，DSG線、字元線、SSG線704和GIDL線702）電斷開。應當理解，在一些示例中，縫隙結構710可以僅包括間隔體（具有一種或多種電介質材料）而沒有源極觸點。在一些實施方式中，縫隙結構710還在x方向（字元線方向）上橫向延伸。如圖7、圖8A和圖8B所示，當縫隙結構710延伸到階梯區域中時，根據一些實施方式，在一些台階處（在一些導電層802上）的觸點著陸層708被縫隙結構710從x方向（字元線方向）切斷，成為不同指狀物720中的單獨部分。
根據一些實施方式，如圖7和圖8B所示，縫隙結構710朝向階梯結構721的端部橫向延伸越多，被縫隙結構710切斷的觸點著陸層708越多。與本發明的範圍一致，縫隙結構710可以沿x方向（字元線方向）橫向延伸，使得縫隙結構710切斷觸點著陸層708中的至少一個但不切斷全部的觸點著陸層708。在一些實施方式中，縫隙結構710延伸到一定程度（未到達縫隙結構710在x方向上的端部）以切斷每個DSG線（未示出）、字元線（未示出）和SSG線704上的觸點著陸層708，但不切斷任何GIDL線702上的觸點著陸層708。結果，根據一些實施方式，在每個塊內，每個GIDL線702上的觸點著陸層708跨越不同的指狀物720沿y方向（位元線方向）是連續的，而每個SSG線704上的觸點著陸層708在不同的指狀物720中沿y方向（位元線方向）是不連續的。換言之，每個GIDL線702上的觸點著陸層708可以在x方向（字元線方向）上與縫隙結構間隔開，而每個SSG線704上的觸點著陸層708可以被縫隙結構710從x方向（字元線方向）切斷，成為不同指狀物720中的單獨部分。
由於縫隙結構710是在核心陣列區域和階梯區域之間橫向延伸的長結構，因此縫隙結構710的機械穩定性由於其應力較高而可能隨著縫隙結構710的長度的增加而降低，從而增加塌陷的風險。通過從縫隙結構710的端部縮短縫隙結構710的橫向延伸，可以減小縫隙結構710在x方向（字元線方向）上的橫向尺寸，以降低應力，增加機械穩定性，並降低塌陷的風險。另一方面，通過仔細控制縫隙結構710的橫向延伸的程度，仍然可以切斷一些導電層802上的「按指狀物方式的控制」所需的觸點著陸層708，例如SSG線704仍然可以通過縫隙結構710而在指狀物720之間被切斷，其他導電層802（例如，GIDL線702）上的剩餘觸點著陸層708可以保持完整（例如，不被縫隙結構710從x方向切斷），因為那些導電層802（例如，GIDL線702）不用於“按指狀物方式”的控制並且不需要被分成指狀物720。例如，GIDL線702可以用於GIDL擦除操作的“按塊方式”的控制，並且同一塊中的跨不同指狀物720的每個GIDL線702在GIDL擦除操作期間可以被同時控制，如上所述。結果，通過縮短的縫隙結構710，同樣可以實現對不同操作的「按指狀物方式」的控制和「按塊方式」的控制。
在一些實施方式中，3D記憶體裝置700進一步包括垂直延伸穿過導電層802（例如，GIDL線702）和電介質層804的一對或多對706的切口結構712（例如，對應於階梯狀區域中的SSG切口結構626的對應物）。也就是說，階梯結構721中的切口結構712可以垂直延伸穿過每個GIDL線702。由於如下文詳細描述的製造過程，根據一些實施方式，切口結構712在每個GIDL線702上的觸點著陸層708處停止，並因此不切斷觸點著陸層708。因此，縫隙結構710和切口結構712都不從x方向（字元線方向）切斷每個GIDL線702上的觸點著陸層708。換言之，即使存在切口結構712，每個GIDL線702上的觸點著陸層708也可以跨不同指狀物720沿y方向（位元線方向）保持連續。結果，儘管每個GIDL線702可以被切口結構712從x方向（字元線方向）切斷成為不同指狀物720中的單獨部分，同一塊內的每個GIDL線702仍然可以通過其上形成的連續的觸點著陸層708而電性連接在不同指狀物720之間。
應當理解，在一些示例中，切口結構712可以不形成在階梯區域中的階梯結構721中（而其對應物仍然可以形成在如圖6所示的核心陣列區域中）。例如，如圖9A和圖9B所示，在階梯區域中的階梯結構721中不存在切口結構712（如圖7、圖8A和圖8B所示）的情況下，不僅觸點著陸層708、而且還有GIDL線702跨不同指狀物720沿y方向（位元線方向）是連續的。
圖13示出了根據本發明的一些方面的具有3D記憶體裝置的示例性系統1300的框圖。系統1300可以是手機、桌上型電腦、筆記本電腦、平板電腦、車載計算機、遊戲機、打印機、定位裝置、可穿戴電子裝置、智能傳感器、虛擬現實（Virtual reality，縮寫為VR）裝置、增強現實（Augmented Reality，縮寫為AR）裝置、或其中具有儲存設備的任何其他合適的電子裝置。如圖13所示，系統1300可以包括主機1308和具有一個或多個3D記憶體裝置1304和儲存控制器1306的記憶體系統1302。主機1308可以是電子裝置的處理器（例如中央處理器 (Central Processing Unit，縮寫為CPU)），或是單晶片系統（System on a Chip，縮寫為SoC）（例如應用處理器 (Application Processor，縮寫為AP)）。主機1308可以被配置為向3D記憶體裝置1304發送數據或從3D記憶體裝置1304接收數據。
3D記憶體裝置1304可以是本文所公開的任何3D記憶體裝置，例如圖1-7、圖8A、圖8B、圖9A和圖9B中描繪的3D記憶體裝置100、200、300、500、600和700。在一些實施方式中，每個3D記憶體裝置1304包括NAND快閃記憶體。與本發明的範圍一致，觸點著陸層均設置在階梯結構中的導電層中的相應導電層上並且沿位元線方向延伸，並且縫隙結構延伸穿過堆疊結構並且沿字元線方向延伸。在一些實施方式中，至少第一導電層（例如，GIDL線）上的觸點著陸層沿位元線方向是連續的並且在字元線方向上與縫隙結構間隔開，而至少第二導電層（例如SSG線）上的觸點著陸層沿位元線方向是不連續的，並被縫隙結構從字元線方向切斷。結果，3D記憶體裝置1304可以實現GIDL擦除操作的「按塊方式」的控制和讀取操作的「按指狀物方式」的控制，以降低功耗和讀取干擾，同時維持縫隙結構的機械強度和穩定性而不會塌陷。
根據一些實施方式，儲存控制器1306（又名，控制器電路）耦合到3D記憶體裝置1304和主機1308並且被配置為控制3D記憶體裝置1304。例如，儲存控制器1306可以被配置為經由第一導電層（例如，GIDL線）和第二導電層（例如，SSG線）來控制溝道結構的操作。在一個示例中，儲存控制器1306可以被配置為經由GIDL線來控制溝道結構的GIDL擦除操作。在另一示例中，儲存控制器1306可以被配置為經由SSG線來控制溝道結構的讀取操作。
儲存控制器1306可以管理儲存在3D記憶體裝置1304中的數據並與主機1308通信。在一些實施方式中，儲存控制器1306被設計用於在低佔空比環境中操作，例如安全數位（Secure Digital，縮寫為SD）卡、緊湊型快閃記憶體（CompactFlash，縮寫為CF）卡、通用序列匯流排（Universal Serial Bus，縮寫為USB）快閃記憶體驅動器、或用於諸如個人電腦、數位相機、移動電話等電子裝置中的其他介質。在一些實施方式中，儲存控制器1306被設計用於在高佔空比環境固態硬碟 (Solid State Drive，縮寫為SSD) 中、或用作諸如智能電話、平板電腦、筆記本電腦等移動裝置、以及企業儲存陣列的數據儲存設備的嵌入式多媒體記憶卡（Embedded Multi Media Card，縮寫為eMMC）中進行操作。儲存控制器1306可以被配置為控制3D記憶體裝置1304的操作，例如讀取、擦除和編程操作。儲存控制器1306還可以被配置為管理關於儲存在或將要儲存在3D記憶體裝置1304中的數據的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理地址轉換、磨損均衡等。在一些實施方式中，儲存控制器1306還被配置為處理關於從3D記憶體裝置1304讀取或寫入到3D記憶體裝置1304的數據的糾錯碼（ECC）。儲存控制器1306也可以執行任何其他合適的功能，例如，格式化3D記憶體裝置1304。儲存控制器1306可以根據特定的通信協議與外部裝置（例如，主機1308）通信。例如，儲存控制器1306可以通過各種介面協議中的至少一種與外部裝置通信，所述介面協議例如USB協議、多媒體記憶卡(Multimedia Card，縮寫為MMC) 協議、外部連結標準（Peripheral Component Interconnect，縮寫為PCI）協議、PCI-快速（PCI-Express，縮寫為PCI-E）協議、先進技術附件（Advanced Technology Attachment，縮寫為ATA）協議、串行ATA協議、並行ATA協議、小型計算機小型介面（Small Computer System Interface，縮寫為SCSI）協議、增強型小型磁盤介面（Enhanced Small Device Interface，縮寫為ESDI）協議、積體驅動電子（Integrated Drive Electronics，縮寫為IDE）協議、火線協議等。
儲存控制器1306和一個或多個3D記憶體裝置1304可以集成到各種類型的儲存裝置中，例如，被包括在諸如通用快閃記憶體（Universal Flash Storage，縮寫為UFS）封裝或eMMC封裝的同一封裝中。也就是說，記憶體系統1302可以被實施並封裝到不同類型的終端電子產品中。在如圖14A所示的一個示例中，儲存控制器1306和單個3D記憶體裝置1304可以集成到儲存卡1402中。儲存卡1402可以包括PC（Personal Computer Memory Card International Association，縮寫為PCMCIA卡，個人計算機儲存卡國際協會）、CF卡、智能媒體（SM）卡、記憶棒、多媒體卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、Secure Digital High Capacity (縮寫為SDHC)）、UFS等。儲存卡1402還可以包括將儲存卡1402與主機（例如，圖13中的主機1308）電耦合的儲存卡連接器1404。在如圖14B所示的另一示例中，儲存控制器1306和多個3D記憶體裝置1304可以集成到SSD 1406中。SSD 1406還可以包括將SSD 1406與主機（例如，圖13中的主機1308）耦合的SSD連接器1408。在一些實施方式中，SSD 1406的儲存容量和/或操作速度大於儲存卡1402的儲存容量和/或操作速度。
圖10A-10G示出了根據本發明的一些方面的用於形成具有階梯結構的示例性3D記憶體裝置的製造過程。圖12示出了根據本發明的一些實施方式的用於形成具有階梯結構的示例性3D記憶體裝置的方法1200的流程圖。圖10A-10G和圖12中描繪的3D記憶體裝置的示例包括圖7、圖8A和圖8B中描繪的3D記憶體裝置700。將一起描述圖10A-10G和圖12。可以理解，方法1200中所示的操作不是窮舉的，並且也可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖12所示不同的順序執行。
參考圖12，方法1200開始於操作1202，其中形成包括交錯的第一材料層和第二材料層的堆疊結構。在一些實施方式中，形成半導體層，使得堆疊結構形成在半導體層上。半導體層可以摻雜有N型摻雜劑。為了形成堆疊結構，形成第一材料層中的第一層，並且在第一材料層中的第一層上方形成第一材料層中的第二層。
如圖10A所示，形成包括多個電介質層對1004的堆疊結構1002，例如電介質堆疊體。每個電介質層對1004可以包括第一電介質層（即，犧牲層）和具有與犧牲層不同的電介質材料的第二電介質層。在一些實施方式中，每個犧牲層包括氮化矽層，並且每個電介質層包括氧化矽層。交錯的犧牲層和電介質層可以通過一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積（Chemical Vapor Deposition，縮寫為CVD）、物理氣相沉積（Physical Vapor Deposition，縮寫為PVD）、原子層沉積（Atomic Layer Deposition，縮寫為ALD）或其任何組合。在一個示例中，氧化矽和氮化矽可以交替地沉積在半導體層（未示出）上。在另一個示例中，可以首先將氧化矽和氮化矽交替沉積在犧牲層（未示出）上，隨後可以將犧牲層去除並用半導體層替換。半導體層可以是沉積的多晶矽層。在一些實施方式中，使用離子注入和/或熱擴散用諸如P或As的（多種）N型摻雜劑對多晶矽層進行摻雜。在一些實施方式中，為了形成N型摻雜多晶矽層，在沉積多晶矽時執行諸如P或As的（多種）N型摻雜劑的原位摻雜。為了形成堆疊結構1002，可以首先沉積形成GIDL線的電介質層對1004的第一組1001，並且可以在第一組1001上方沉積形成SSG線的電介質層對1004的第二組1003。
應當理解，在一些示例中，可以在堆疊結構1002與半導體層或犧牲層之間形成包括氧化矽的焊盤氧化物層（例如，矽的熱生長局部氧化 (Local oxidation of silicon，縮寫為LOCOS)）。還應理解，在一些示例中，堆疊結構1002可以是包括交錯的導電層（與犧牲層相反）和電介質層的儲存堆疊體。儲存堆疊體可以通過在半導體層或犧牲層上交替沉積導電層（例如，摻雜多晶矽層）和電介質層（例如，氧化矽層）而形成。
在一些實施方式中，形成延伸穿過第一材料層中的第一層和第一材料層中的第二層的切口結構。如圖10B所示，例如使用濕法蝕刻和/或乾法蝕刻 (例如反應離子蝕刻（Reactive Ion Etch，縮寫為RIE)）來形成垂直延伸穿過堆疊結構1002的電介質層對1004的第一組1001和第二組1003的溝槽開口1005。如圖10C所示，例如通過用間隔體填充溝槽開口1005（圖10C所示）來形成垂直延伸穿過堆疊結構1002的電介質層對1004的第一組1001和第二組1003的切口結構1006。在一些實施方式中，使用CVD、PVD、ALD或其任何組合來沉積一種或多種電介質材料，例如氧化矽，以填充溝槽開口1005，然後進行平坦化製程，例如化學機械拋光（CMP），以去除多餘的電介質材料。
在一些實施方式中，在形成切口結構之後，在第一材料層的第二層上方形成附加的交錯的第一材料層和第二材料層以進一步形成堆疊結構。儘管未示出，但應當理解，在一些示例中，形成字元線和DSG線的電介質層對1004的附加組可以通過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）交替沉積兩種不同的電介質材料（例如氧化矽和氮化矽）而形成在電介質層對1004的第二組1003和切口結構1006（如圖10C所示）上。
方法1200進行到操作1204，如圖12所示，其中形成了堆疊結構的階梯結構。如圖10D所示，階梯結構1009形成在堆疊結構1002的階梯區域中，其可以在堆疊結構1002的中間（例如，在3D記憶體裝置200中）或兩側（例如，在3D記憶體裝置100中）。階梯結構1009可以通過對堆疊結構1002的電介質層對1004朝向半導體層或犧牲層執行多個所謂的“修整-蝕刻”循環來形成。由於重複的修整-蝕刻循環被施加於電介質堆疊體1002的電介質層對1004，堆疊結構1002可以具有一個或多個傾斜邊緣和比下部電介質層對1004短的上部電介質層對1004，如圖10D所示。
方法1200進行到操作1206，如圖12所示，其中形成第三材料層，每個第三材料層設置在階梯結構中的第一材料層中的相應第一材料層上並沿第一方向延伸。第一和第三材料層可以包括相同的電介質材料。
如圖10E所示，犧牲層1010均形成在階梯結構1009中的電介質層對1004的犧牲層中的相應犧牲層上。每個犧牲層1010可以被圖案化以沿y方向（位元線方向）延伸並且在y方向上具有與電介質層對1004下面的犧牲層相同的尺寸。犧牲層1010可以具有與電介質層對1004的犧牲層相同的電介質材料，例如氮化矽。為了形成犧牲層1010，可以使用諸如CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程將諸如氮化矽的電介質材料沉積在階梯結構1009上。然後可以使用光刻和乾法蝕刻和/或濕法蝕刻對沉積的電介質材料進行對準和圖案化，以在每個電介質層對1004的端部的頂部上形成犧牲層1010。根據一些實施方式，由於犧牲層1010是在形成切口結構1006之後形成的，切口結構1006不垂直延伸穿過犧牲層1010，如圖10E所示。應當理解，在堆疊結構1002是儲存堆疊體的一些示例中，犧牲層1010可以變成具有與儲存堆疊體的導電層相同的導電材料的導電層（觸點著陸層）。
方法1200進行到操作1208，如圖12所示，其中形成延伸穿過堆疊結構並沿垂直於第一方向的第二方向延伸的縫隙開口，使得縫隙開口切斷第三材料層中的至少一個但不切斷全部的第三材料層。在一些實施方式中，第一材料層中的第一層上的第三材料層在第二方向上與縫隙結構間隔開，並且第一材料層中的第二層上的第三材料層被縫隙開口從第二方向切斷。在一些實施方式中，為了形成縫隙開口，蝕刻延伸穿過堆疊結構的縫隙開口。在一些實施方式中，將間隔體沉積到縫隙開口中以形成縫隙結構。在一些實施方式中，縫隙開口在第一方向上與切口結構對準，使得縫隙開口切割切口結構的延伸穿過第一材料層的第二層的部分。在一些實施方式中，在沉積間隔體之前，第一材料層和第三材料層通過縫隙開口被導電層替換。導電層中的每個導電層在階梯結構中具有加厚部分（例如，觸點著陸層）。
如圖10F所示，在堆疊結構1002和犧牲層1010上形成電介質層1012，並且形成延伸穿過電介質層1012和堆疊結構1002的縫隙開口1014。在一些實施方式中，使用諸如CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積製程將諸如氧化矽的電介質材料沉積在堆疊結構1002和犧牲層1010上，覆蓋階梯結構1009，以形成電介質層1012。然後可以使用光刻和蝕刻將用於蝕刻縫隙開口1014的蝕刻掩模（未示出）圖案化以在y方向（位元線方向）上與切口結構1006對準。如圖10F所示，用於蝕刻縫隙開口1014的蝕刻掩模可以進一步被圖案化以沿x方向（字元線方向）橫向延伸到覆蓋切口結構1006的延伸穿過電介質層對1004的第二組1003的部分，但不覆蓋切口結構1006的延伸穿過電介質層對1004的第一組1001的另一部分的程度。然後可以使用圖案化蝕刻掩模通過乾法蝕刻和/或濕法蝕刻（例如深度RIE (Deep RIE，縮寫為DRIE)）穿過電介質層1012和堆疊結構1002蝕刻縫隙開口1014。結果，縫隙開口1014可以去除切口結構1006的延伸穿過電介質層對1004的第一組1001的部分，使切口結構1006的延伸穿過電介質層對1004的第一組1001的其餘部分保持完整。縫隙開口1014還可以延伸穿過並切斷電介質層對1004的第二組1003上的犧牲層1010，同時使電介質層對1004的第一組1001上的犧牲層1010保持完整。也就是說，根據一些實施方式，電介質層對1004的第一組1001上的犧牲層1010在x方向上與縫隙開口1014間隔開，並且電介質層對1004的第二組1003上的犧牲層1010被縫隙開口1014從x方向切斷。
如圖10G所示，使用閘極替換製程將堆疊結構1002（例如，電介質堆疊體）替換為包括導電層和電介質層的對1024的堆疊結構1022（例如，儲存堆疊體）。閘極替換製程可以包括例如通過借助於縫隙開口1014（如圖10F所示）施加蝕刻劑（例如，用於氮化矽的磷酸）以選擇性地蝕刻掉電介質層對1004的犧牲層和隨後沉積的犧牲層1010（例如，具有氮化矽）而不蝕刻電介質層對1004的電介質層（例如，具有氧化矽），來去除電介質層對1004的犧牲層（如圖10F所示）和隨後沉積的犧牲層1010。閘極替換製程還可以包括通過縫隙開口1014沉積一種或多種導電材料以填充在使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）去除電介質層對1004的犧牲層和隨後沉積的犧牲層1010之後形成的橫向凹陷。導電材料因此可以形成堆疊結構1022的對1024的導電層以及在對1024的導電層上的觸點著陸層1030。換句話說，根據一些實施方式，通過閘極替換製程分別將電介質層對1004的犧牲層和隨後沉積的犧牲層1010替換為對1024的導電層和触點著陸層1030。因此，根據一些實施方式，電介質層對1004的第一組1001和第二組1003被替換為堆疊結構1022的對1024的第一組和第二組。對1024的第一組1021中的導電層可以用作GIDL線，並且對1024的第二組1023中的導電層可以用作SSG線，如上文詳細描述的。應當理解，在堆疊結構1002是儲存堆疊體的一些示例中，可以跳過閘極替換製程。
如圖10G所示，縫隙結構1016是通過在縫隙開口1014（如圖10F所示）中沉積間隔體而形成的。在一些實施方式中，使用CVD、PVD、ALD或它們的任何組合來沉積一種或多種電介質材料，例如氧化矽，以填充縫隙開口1014，然後進行平坦化製程，例如CMP，以去除過多的電介質材料。可以理解的是，在一些示例中，間隔體可以形成在縫隙開口1014的側壁上以部分填充縫隙開口1014，並且隨後可以沉積導電材料以填充縫隙開口1014的剩餘空間。結果，縫隙結構1016可以垂直延伸穿過電介質層1012和堆疊結構1022（包括對1024的第一組1021和第二組1023）並且替換切口結構1006的延伸穿過對1024的第二組1023的部分。切口結構1006的延伸穿過對1024的第一組1021的其餘部分可以保持完整。此外，縫隙結構1016可以延伸穿過並切斷對1024的第二組1023上的觸點著陸層1030，同時使對1024的第一組1021上的觸點著陸層1030保持完整。即，根據一些實施方式，對1024的第一組1021上的觸點著陸層1030在x方向上與縫隙結構1016間隔開，並且對1024的第二組1023上的觸點著陸層1030被縫隙結構1016從x方向上切斷。
應當理解，在一些示例中，穿過堆疊結構1002的電介質層對1004的第一組1001和第二組1003的切口結構1006可以不延伸到階梯結構1009（例如，如圖9A和圖9B中所示）。如圖11A所示，延伸穿過電介質層對1004的第一組1001和第二組1003的切口結構1102通過光刻而被圖案化為處於階梯結構1009的外部，例如在核心陣列區域中（例如，對應於圖5的“H”切口510中的SSG切口結構512）。如圖11B所示，犧牲層1010（和圖10G中的由其形成的觸點著陸層1030）形成在階梯結構1009中，因此在x方向（字元線方向）上與切口結構1102間隔開。
儘管未示出，但是應當理解，在堆疊結構的階梯區域中形成階梯結構之前或之後，可以在堆疊結構的核心陣列區域中形成多個溝道結構。每個溝道結構可以垂直延伸穿過堆疊結構。在一些實施方式中，為了形成溝道結構，形成垂直延伸穿過堆疊結構的溝道孔，並且儲存膜和半導體溝道依次形成在溝道孔的側壁之上。
根據本發明的一個方面，一種3D記憶體裝置包括堆疊結構和延伸的縫隙結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。導電層中的每個導電層在階梯結構中具有加厚部分。加厚部分沿第一方向延伸。縫隙結構延伸穿過堆疊結構並沿垂直於第一方向的第二方向延伸，使得縫隙結構切斷導電層的加厚部分中的至少一個但不是全部。
在一些實施方式中，導電層中的至少第一導電層的加厚部分沿第一方向連續並且在第二方向上與縫隙結構間隔開，並且導電層中的至少第二導電層的加厚部分沿第一方向不連續並且被縫隙結構從第二方向切斷。
在一些實施方式中，3D記憶體裝置進一步包括延伸穿過堆疊結構的溝道結構。在一些實施方式中，第一導電層比第二導電層更靠近溝道結構的源極端。
在一些實施方式中，第一導電層包括GIDL線，並且第二導電層包括與GIDL線電斷開的選擇閘極線。
在一些實施方式中，3D記憶體裝置還包括與溝道結構接觸的半導體層。在一些實施方式中，第一導電層比第二導電層更靠近半導體層。
在一些實施方式中，半導體層包括N型摻雜多晶矽。
在一些實施方式中，第一導電層在第二方向上的尺寸大於第二導電層在第二方向上的尺寸。
在一些實施方式中，3D記憶體裝置還包括延伸穿過第一導電層的切口結構。
在一些實施方式中，切口結構在第一導電層的加厚部分處停止。
在一些實施方式中，導電層的加厚部分包括金屬。
根據本發明的另一方面，一種3D記憶體裝置包括半導體層、堆疊結構和溝道結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。導電層中的每個導電層在階梯結構中具有加厚部分。加厚部分沿第一方向延伸。溝道結構延伸穿過堆疊結構並與半導體層接觸。導電層中的至少第一導電層的加厚部分沿第一方向連續。導電層中的至少第二導電層的加厚部分沿第一方向不連續。第一導電層比第二導電層更靠近半導體層。
在一些實施方式中，3D記憶體裝置還包括縫隙結構，其延伸穿過堆疊結構並且沿垂直於第一方向的第二方向延伸，使得縫隙結構將第二導電層的加厚部分從第二方向切斷並且在第二方向上與第一導電層的加厚部分間隔開。
在一些實施方式中，第一導電層包括GIDL線，並且第二導電層包括與GIDL線電斷開的選擇閘極線。
在一些實施方式中，半導體層包括N型摻雜多晶矽。
在一些實施方式中，3D記憶體裝置還包括延伸穿過第一導電層的切口結構。
在一些實施方式中，切口結構在第一導電層的加厚部分處停止。
在一些實施方式中，導電層的加厚部分包括金屬。
根據本發明的又一方面，一種系統包括被配置為儲存數據的3D記憶體裝置。 3D記憶體裝置包括半導體層、堆疊結構和溝道結構。堆疊結構包括交錯的導電層和電介質層。交錯的導電層和電介質層的邊緣限定了階梯結構。導電層中的每個導電層在階梯結構中具有加厚部分。加厚部分沿第一方向延伸。溝道結構延伸穿過堆疊結構並與半導體層接觸。導電層中的至少第一導電層的加厚部分沿第一方向連續。導電層中的至少第二導電層的加厚部分沿第一方向不連續。第一導電層比第二導電層更靠近半導體層。該系統還包括儲存控制器，其耦合到3D記憶體裝置並被配置為經由第一導電層和第二導電層控制溝道結構的操作。
在一些實施方式中，第一導電層包括GIDL線，並且第二導電層包括與GIDL線電斷開的選擇閘極線。
在一些實施方式中，儲存控制器被配置為至少經由GIDL線控制溝道結構的GIDL擦除操作，並且至少經由選擇閘極線控制溝道結構的讀取操作。
根據本發明的又一方面，公開了一種用於形成3D記憶體裝置的方法。形成包括交錯的第一材料層和第二材料層的堆疊結構。形成堆疊結構的階梯結構。形成第三材料層，每個第三材料層設置在階梯結構中的第一材料層中的相應一個第一材料層上並且沿第一方向延伸。形成縫隙開口，其延伸穿過堆疊結構並且沿垂直於第一方向的第二方向延伸，使得縫隙開口切斷第三材料層中的至少一個但不是全部。
在一些實施方式中，將間隔體沉積到縫隙開口中以形成縫隙結構。
在一些實施方式中，第一和第三材料層包括相同的電介質材料。在一些實施方式中，在沉積間隔體之前，第一材料層和第三材料層通過縫隙開口被替換為導電層。
在一些實施方式中，導電層中的每個導電層在階梯結構中具有加厚部分。
在一些實施方式中，形成半導體層，使得堆疊結構形成在半導體層上。
在一些實施方式中，半導體層摻雜有N型摻雜劑。
在一些實施方式中，為了形成堆疊結構，形成第一材料層中的第一層並在第一層上方形成第一材料層中的第二層，使得第一層上的第三材料層在第二方向上與縫隙結構間隔開，並且第二層上的第三材料層被縫隙開口從第二方向切斷。
在一些實施方式中，在形成第三材料層之前，形成延伸穿過第一材料層中的第一層和第一材料層中的第二層的切口結構。
在一些實施方式中，縫隙開口在第一方向上與切口結構對準，使得縫隙開口去除切口結構的延伸穿過第一材料層中的第二層的部分。
在一些實施方式中，為了形成堆疊結構，在形成切口結構之後，在第一材料層中的第二層上方形成附加的交錯的第一材料層和第二材料層。
特定實施方式的前述描述可以容易地被修改和/或改編以用於各種應用。因此，基於本文提出的教導和指導，這樣的改編和修改旨在處於所公開的實施方式的等同物的含義和範圍內。
本發明的廣度和範圍不應由任何上述示例性實施方式來限制，而應僅根據所附申請專利範圍及其等同物來限定。
100、200、300、500、600、700、1304:3D記憶體裝置 102、202:儲存面 104、204、406、410、414、416、721、1009:階梯結構 106:儲存陣列結構 206-1:第一儲存陣列結構（儲存陣列結構） 206-2:第二儲存陣列結構（儲存陣列結構） 301、400:階梯區域 302、501:塊 303:核心陣列區域 304、503、720:指狀物 306、404:橋接結構 308、504、710、1016:縫隙結構 310、510:「H」切口 312:字元線觸點 314:虛設溝道結構 401、701、1002、1022:堆疊結構 402:第一階梯區帶 406-1和406-2:第一對階梯結構 410-1和410-2:第二對階梯結構 412:第二階梯區帶 414-1和414-2:一對階梯結構 416-1和416-2:第三對階梯結構 502、611:溝道結構 505:串 506、624:DSG切口結構 512、626:SSG切口結構 601:字元線 602、801:半導體層 603:DSG線 604:儲存堆疊體 605、704:SSG線 606:閘極導電層 607、702:GIDL線 608:閘極到閘極電介質層 610:NAND儲存串 612:儲存膜 614:半導體溝道 616:阻擋層 618:儲存層 620:隧穿層 622:溝道插塞 706、1024:對 708、1030:觸點著陸層 712、1006、1102:切口結構 802:導電層 804、1012:電介質層 1001、1021:第一組 1003、1023:第二組 1004:電介質層對 1005:溝槽開口 1010:犧牲層 1014:縫隙開口 1200:方法 1202、1204、1206、1208:操作 1300:系統 1302:記憶體系統 1306:儲存控制器 1308:主機 1402:儲存卡 1404:儲存卡連接器 1406:SSD 1408:SSD連接器
併入本文並形成說明書一部分的附圖示出了本發明的各方面，並且與描述一起進一步用於解釋本發明的原理並使相關領域的技術人員能夠製作和使用本發明。 圖1示出了根據本發明的一些方面的具有階梯結構的3D記憶體裝置的示意圖； 圖2示出了根據本發明的一些方面的具有階梯結構的另一個3D記憶體裝置的示意圖； 圖3示出了根據本發明的一些方面的具有階梯區域的3D記憶體裝置的平面圖； 圖4示出了根據本發明的一些方面的3D記憶體裝置的階梯區域的頂部透視圖； 圖5示出了根據本發明的一些方面的具有縫隙結構和切口結構的另一個3D記憶體裝置的平面圖； 圖6示出了根據本發明的一些方面的具有溝道結構和切口結構的3D記憶體裝置的截面的側視圖； 圖7示出了根據本發明的一些方面的具有階梯結構的3D記憶體裝置的頂部透視圖； 圖8A和圖8B示出了根據本發明的一些方面的具有階梯結構的3D記憶體裝置的朝向各個方向投影到各個平面上的投影圖； 圖9A和圖9B示出了根據本發明的一些方面的具有階梯結構的另一個3D記憶體裝置在各個方向上的投影圖； 圖10A-10G示出了根據本發明的一些方面的用於形成具有階梯結構的3D記憶體裝置的製造過程； 圖11A和圖11B示出了根據本發明的一些方面的用於形成具有階梯結構的另一個3D記憶體裝置的製造過程； 圖12是根據本發明的一些方面的用於形成具有階梯結構的3D記憶體裝置的方法的流程圖； 圖13示出了根據本發明的一些方面的具有3D記憶體裝置的示例性系統的框圖； 圖14A示出了根據本發明的一些方面的具有3D記憶體裝置的示例性儲存卡的示圖；以及 圖14B示出了根據本發明的一些方面的具有3D記憶體裝置的示例性固態驅動器（SSD）的示圖。 將參考附圖描述本發明。
700:3D記憶體裝置
701:堆疊結構
702:GIDL線
704:SSG線
706:對
708:觸點著陸層
710:縫隙結構
712:切口結構
720:指狀物
721:階梯結構

Claims (30)

  1. 一種三維記憶體裝置，包括： 堆疊結構，其包括交錯的導電層和電介質層，其中，交錯的所述導電層和所述電介質層的邊緣限定了階梯結構，並且所述導電層中的每個導電層在所述階梯結構中具有加厚部分，所述加厚部分沿第一方向延伸；以及 縫隙結構，其延伸穿過所述堆疊結構並且沿垂直於所述第一方向的第二方向延伸，使得所述縫隙結構切斷所述導電層的所述加厚部分中的至少一個但不是全部。
  2. 根據請求項1所述的三維記憶體裝置，其中： 所述導電層中的至少第一導電層的所述加厚部分沿所述第一方向連續並且沿所述第二方向與所述縫隙結構間隔開；並且 所述導電層中的至少第二導電層的所述加厚部分沿所述第一方向不連續並且被所述縫隙結構從所述第二方向切斷。
  3. 根據請求項2所述的三維記憶體裝置，還包括延伸穿過所述堆疊結構的溝道結構，其中，所述第一導電層比所述第二導電層更靠近所述溝道結構的源極端。
  4. 根據請求項3所述的三維記憶體裝置，其中，所述第一導電層包括閘極感應汲極漏電流線，並且所述第二導電層包括與所述閘極感應汲極漏電流線電斷開的選擇閘極線。
  5. 根據請求項3或4所述的三維記憶體裝置，還包括與所述溝道結構接觸的半導體層，其中，所述第一導電層比所述第二導電層更靠近所述半導體層。
  6. 根據請求項5所述的三維記憶體裝置，其中，所述半導體層包括N型摻雜多晶矽。
  7. 根據請求項2-4中任一項所述的三維記憶體裝置，其中，所述第一導電層在所述第二方向上的尺寸大於所述第二導電層在所述第二方向上的尺寸。
  8. 根據請求項2-4中任一項所述的三維記憶體裝置，還包括延伸穿過所述第一導電層的切口結構。
  9. 根據請求項8所述的三維記憶體裝置，其中，所述切口結構在所述第一導電層的所述加厚部分處停止。
  10. 根據請求項1-4中任一項所述的三維記憶體裝置，其中，所述導電層的所述加厚部分包括金屬。
  11. 一種三維記憶體裝置，包括： 半導體層； 堆疊結構，其包括交錯的導電層和電介質層，其中，交錯的所述導電層和所述電介質層的邊緣限定了階梯結構，並且所述導電層中的每個導電層在所述階梯結構中具有加厚部分，所述加厚部分沿第一方向延伸；以及 溝道結構，其延伸穿過所述堆疊結構並與所述半導體層接觸， 其中，所述導電層中的至少第一導電層的所述加厚部分沿所述第一方向連續；並且 所述導電層中的至少第二導電層的所述加厚部分沿所述第一方向不連續，所述第一導電層比所述第二導電層更靠近所述半導體層。
  12. 根據請求項11所述的三維記憶體裝置，還包括縫隙結構，所述縫隙結構延伸穿過所述堆疊結構並沿垂直於所述第一方向的第二方向延伸，使得所述縫隙結構從所述第二方向切斷所述第二導電層的所述加厚部分，並且在所述第二方向上與所述第一導電層的所述加厚部分間隔開。
  13. 根據請求項11或12所述的三維記憶體裝置，其中，所述第一導電層包括閘極感應汲極漏電流線，並且所述第二導電層包括與所述閘極感應汲極漏電流線電斷開的選擇閘極線。
  14. 根據請求項11或12所述的三維記憶體裝置，其中，所述半導體層包括N型摻雜多晶矽。
  15. 根據請求項11或12所述的三維記憶體裝置，還包括延伸穿過所述第一導電層的切口結構。
  16. 根據請求項15所述的三維記憶體裝置，其中，所述切口結構在所述第一導電層的所述加厚部分處停止。
  17. 根據請求項11或12所述的三維記憶體裝置，其中，所述導電層的所述加厚部分包括金屬。
  18. 一種系統，包括： 被配置為儲存數據的三維記憶體裝置，所述三維記憶體裝置包括： 半導體層； 堆疊結構，其包括交錯的導電層和電介質層，其中，交錯的所述導電層和所述電介質層的邊緣限定了階梯結構，並且所述導電層中的每個導電層在所述階梯結構中具有加厚部分，所述加厚部分沿第一方向延伸；以及 溝道結構，其延伸穿過所述堆疊結構並與所述半導體層接觸， 其中，所述導電層中的至少第一導電層的所述加厚部分沿所述第一方向連續；並且 所述導電層中的至少第二導電層的所述加厚部分沿所述第一方向不連續，所述第一導電層比所述第二導電層更靠近所述半導體層；以及 儲存控制器，其耦合到所述三維記憶體裝置並且被配置為經由所述第一導電層和所述第二導電層控制所述溝道結構的操作。
  19. 根據請求項18所述的系統，其中，所述第一導電層包括閘極感應汲極漏電流線，並且所述第二導電層包括與所述閘極感應汲極漏電流線電斷開的選擇閘極線。
  20. 根據請求項19所述的系統，其中，所述儲存控制器被配置為： 至少經由所述閘極感應汲極漏電流線控制所述溝道結構的閘極感應汲極漏電流擦除操作；並且 至少經由所述選擇閘極線控制所述溝道結構的讀取操作。
  21. 一種用於形成三維（三維）記憶體裝置的方法，包括： 形成包括交錯的第一材料層和第二材料層的堆疊結構； 形成所述堆疊結構的階梯結構； 形成第三材料層，每個所述第三材料層設置在所述階梯結構中的所述第一材料層中的相應第一材料層上並且沿第一方向延伸；以及 形成縫隙開口，所述縫隙開口延伸穿過所述堆疊結構並且沿垂直於所述第一方向的第二方向延伸，使得所述縫隙開口切斷所述第三材料層中的至少一個但不是全部。
  22. 根據請求項21所述的方法，還包括將間隔體沉積到所述縫隙開口中以形成縫隙結構。
  23. 根據請求項22所述的方法，其中： 所述第一材料層和所述第三材料層包括相同的電介質材料；並且 所述方法還包括：在沉積所述間隔體之前，通過所述縫隙開口將所述第一材料層和所述第三材料層替換為導電層。
  24. 根據請求項23所述的方法，其中，所述導電層中的每個導電層在所述階梯結構中具有加厚部分。
  25. 根據請求項21-24中任一項所述的方法，還包括形成半導體層，使得所述堆疊結構形成在所述半導體層上。
  26. 根據請求項25所述的方法，還包括用N型摻雜劑摻雜所述半導體層。
  27. 根據請求項21-24中任一項所述的方法，其中，形成所述堆疊結構包括形成所述第一材料層中的第一層和在所述第一層上方形成所述第一材料層中的第二層，使得所述第一層上的所述第三材料層在所述第二方向上與所述縫隙結構間隔開，並且所述第二層上的所述第三材料層被所述縫隙開口從所述第二方向切斷。
  28. 根據請求項27所述的方法，還包括：在形成所述第三材料層之前，形成延伸穿過所述第一材料層中的所述第一層和所述第一材料層中的所述第二層的切口結構。
  29. 根據請求項28所述的方法，其中，所述縫隙開口在所述第一方向上與所述切口結構對準，使得所述縫隙開口去除所述切口結構的延伸穿過所述第一材料層中的所述第二層的部分。
  30. 根據請求項28所述的方法，其中，形成所述堆疊結構還包括：在形成所述切口結構之後，在所述第一材料層中的所述第二層上方形成附加的交錯的第一材料層和第二材料層。
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