TW202343565A - 電漿處理方法 - Google Patents

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中島健太
伊東亨
尾藤史好
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日商日立全球先端科技股份有限公司
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Abstract

在本發明中，係提供一種就算是在溝渠之深度變大的情況時也能夠將處理對象之膜朝向橫方向而均一地去除的電漿處理方法。 本發明之電漿處理方法，係為對於使絕緣膜與鎢膜被交互地作了層積的層積膜之鎢膜進行電漿蝕刻的電漿處理方法。該電漿處理方法，係具備有：第1堆積步驟，係使堆積膜作堆積；和第1蝕刻步驟，係在第1堆積步驟之後，進行蝕刻；和第2堆積步驟，係使堆積膜作堆積；和第2蝕刻步驟，係在第2堆積步驟之後，使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體來進行蝕刻；和第3蝕刻步驟，係在第2蝕刻步驟之後，進行蝕刻，在將第1堆積步驟與第1蝕刻步驟作了特定次數之反覆進行之後，進行第2堆積步驟，將第2堆積步驟與第2蝕刻步驟以及第3蝕刻步驟，作特定次數之反覆進行。

Description

電漿處理方法
本發明，係有關於電漿處理方法。
近年來，在NAND型快閃記憶體技術中，將記憶體胞在縱方向上作堆積的3維構造之NAND型快閃記憶體(3D-NAND)係成為主流。
在3維構造之NAND型快閃記憶體之製造工程中，首先，係實行有「沿著在晶圓面上而被形成於垂直方向上的溝渠(蝕刻溝)，來形成將由矽氧化膜(SiO 2)等所成之絕緣膜與由鎢膜(W)等所成之金屬膜(閘極電極膜)各別作100層以上的交互重疊之層積構造」之工程。 接著，係實行有「藉由使用有電漿之等向性蝕刻，來將在溝渠深度方向上而被作了層積的前述複數之鎢膜之各者，朝向身為與晶圓面相平行之方向的橫方向而均一地去除」之蝕刻工程。
作為用以對於此種溝渠之中之鎢而於橫方向上均一地進行蝕刻之方法，在專利文獻1中，係揭示有一種2個步驟的加工方法，其係在藉由向異性之蝕刻來將溝底之鎢一旦作了去除之後，等向性地將側面之鎢去除。 具體而言，係揭示有下述之方法：亦即是，關於向異性蝕刻步驟，係產生電漿，並藉由對於試料施加高頻電力，來使離子垂直地對於試料作射入，並將溝底之鎢去除。關於等向性之蝕刻，係產生電漿，並且並不對於試料施加高頻偏壓地來進行處理。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2019-176184號公報
[發明所欲解決之課題]
在次世代技術中，係被要求有更進一步的高積體化，並產生有需要對於「層積數為200層以上，溝渠深度為12um以上的層積構造」進行處理的需求。在此種層積構造中的溝渠中，鎢膜係位置於較在先前技術中所處理的溝渠而更深之位置處。因此，若是藉由在專利文獻1中所揭示之蝕刻方法，則係難以充分地實現均一之蝕刻。
因此，在本發明中，係以提供一種就算是在溝渠之深度變大的情況時也能夠將處理對象之膜朝向橫方向而均一地去除的電漿處理方法一事，作為目的。 [用以解決課題之手段]
本發明，係為一種對於使絕緣膜與鎢膜被交互地作了層積的層積膜之鎢膜而進行電漿蝕刻之電漿處理方法，並具備有：第1堆積步驟，係使堆積膜作堆積；和第1蝕刻步驟，係在前述第1堆積步驟之後，對於前述鎢膜進行蝕刻；和第2堆積步驟，係使堆積膜作堆積；和第2蝕刻步驟，係在前述第2堆積步驟之後，使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體來對於前述鎢膜進行蝕刻；和第3蝕刻步驟，係在前述第2蝕刻步驟之後，對於前述鎢膜進行蝕刻，在將前述第1堆積步驟與前述第1蝕刻步驟作了特定次數之反覆進行之後，進行前述第2堆積步驟，將前述第2堆積步驟與前述第2蝕刻步驟以及前述第3蝕刻步驟，作特定次數之反覆進行。 [發明的效果]
若依據本發明，則就算是在溝渠之深度變大的情況時，也能夠將處理對象之膜朝向橫方向而均一地去除。 上述記載以外的課題、構成以及效果，係基於以下之用以實施之形態中的說明而成為更加明瞭。
以下，參考圖面，針對本發明之實施形態作說明。另外，本發明係並不被此實施形態所限定。又，在圖面之記載中，對於相同之部分，係附加有相同之元件符號地來作標示。
在圖面中所展示之各構成要素的位置、大小、形狀、範圍等，係會有為了使發明更易於被理解，而並未以實際之位置、大小、形狀、範圍等來作表現的情況。因此，本發明，係並非絕對被限定於在圖面中所揭示的位置、大小、形狀、範圍等。
在本揭示中，為了表現方向，係會有使用在圖面上所標記之x軸、y軸、z軸處所展示之方向的情形。關於「上方」以及「下方」，係會有將此些稱作「z軸正方向」、「z軸負方向」的情形，關於水平方向，係會有稱作「x軸方向」、「y軸方向」、「橫方向」的情形。
進而，係將z軸方向之長度，稱作「高度」或者是「深度」，並將藉由x軸方向與y軸方向所被規定之xy平面上的長度，稱作「寬幅」。
＜電漿處理裝置之說明＞ 以下，參考圖1，針對本發明之實施形態的電漿處理裝置作說明。圖1，係為對於本實施形態之電漿處理裝置作展示之圖。在本實施形態中，作為電漿處理裝置之其中一例，係展示有ECR(電子迴旋共振，Electron Cyclotron Resonance)微波電漿蝕刻裝置。
在電漿處理裝置100中，於真空容器101中，係被設置有用以將處理氣體導入至真空容器101內的噴淋板105(例如石英製)、介電質窗106(例如石英製)。較介電質窗106而更下方之被作了密閉的空間，係形成處理室107。在噴淋板105處，係被配置有用以使處理氣體流動的複數之孔，從氣體供給裝置108所被供給而來的氣體，係通過複數之孔而被導入至處理室107中。又，在真空容器101處，係經由真空排氣口109而被連接有真空排氣裝置(未圖示)。
導波管110，係被設置在介電質窗106之上方處，並將用以產生電漿之電磁波傳輸至處理室107處。被對於導波管110而作傳輸的高頻(電漿產生用高頻)，係從藉由第1高頻電源104而被作控制的震盪器103而被作輸出。又，第1高頻電源104係具備有脈衝震盪器，而能夠輸出被作了時間調變的間歇性之高頻或者是連續性之高頻。高頻之頻率雖並未特別作限定，但是，在本實施形態中，係使用2.45GHz之微波(電漿產生用高頻)。
在處理室107之外周部處，係被設置有用以形成磁場的磁場產生用線圈111。藉由「以磁場產生用線圈111所產生的磁場」與「從導波管110所被導入的電磁波」之間之相互作用，在處理室107內，電漿係被產生。磁場產生用線圈111，係被線圈殼112所覆蓋。
試料台102，係被設置在身為與噴淋板105相對向之位置的真空容器101之下部處。被設置在試料台102處之電極，係使其之表面藉由熔射膜(未圖示)而被作被覆，並經由高頻濾波器116地而被連接有直流電源117。進而，在試料台102處，係經由匹配電路(整合器)114而被連接有身為偏壓用高頻電源之第2高頻電源115。在試料台102處，係被連接有溫度調節器(未圖示)。藉由搬送手段(未圖示)，來將晶圓113搬送至真空容器101之處理室107處，並載置在試料台102上。
被搬送至了處理室107內的晶圓113，係藉由從直流電源117所施加之直流電壓之靜電力，而被吸附在試料台102上，並被進行溫度調節。在藉由氣體供給裝置108而將所期望之處理氣體對於處理室107作了供給之後，真空容器101內係經由真空排氣裝置而被控制為特定之壓力，基於從震盪器103所供給而來之高頻，在處理室107內，電漿係產生。藉由從被與試料台102作了連接的第2高頻電源115來施加高頻電力(RF-bias)，來將離子從電漿而對於晶圓113作拉入，晶圓113係被作電漿處理(蝕刻)。又，第2高頻電源115，由於係具備有脈衝震盪器，因此，係能夠對於試料台102，而供給(施加)被作了時間調變的間歇性之高頻電力或者是連續性之高頻電力。
[先前技術之電漿處理方法] 首先，針對適用了先前技術之電漿處理方法的情況作說明。圖2，係為先前技術之電漿處理方法之流程圖。由電漿處理方法所致之一連串的加工工程，係包含有針對特定之加工階段的層積構造(以下，稱作「第1層積構造」)所適用的第1循環201、和針對被進行了第1循環201之後的階段之層積構造(以下，稱作「第2層積構造」)所適用的第2循環205。以下，針對各循環進行說明。
表1，係對於在圖2中所示之流程圖中的各處理步驟之條件作展示。在表1中，項目「Ar」、「He」、「CF 4」、「CHF 3」、「Cl 2」、「N 2」、「CH 2F 2」、「C 4F 8」，係代表藉由氣體供給裝置108所被供給的氣體之種類與流量。項目「壓力」，係代表在真空容器101內所被設定之壓力值。項目「微波」，係代表藉由第1高頻電源104而被作輸出並通過導波管110而被作傳輸的微波(電漿產生用高頻)之電力。項目「RF-bias」，係代表從第2高頻電源115而對於晶圓所施加的高頻電力之條件(輸出(Power)(W)、頻率(Frequency)(Hz)、能率比(Duty)(%))。項目「時間」，係代表處理步驟所被進行之時間(s(秒))。
＜第1循環201＞ 圖3，係為對於由第1循環201所致之加工前與加工後的層積構造作展示之示意圖。 圖3(a)，係對於在由第1循環201所致之加工被進行之前的第1層積構造作展示。晶圓113，係為具備有使絕緣膜與鎢膜被交互地作了層積的層積膜之試料。晶圓113，係具備有由多晶矽301所成之基板、和於基板處而直立之芯(通道)。又，沿著多晶矽301之芯，至少200層的矽氧化膜302與至少200層的鎢膜303係被交互作層積，進而，鎢膜303係以包圍矽氧化膜302之層之周圍的方式而亦將晶圓113之表面作覆蓋。在晶圓113處，係被形成有身為溝構造之溝渠305。另外，層積構造，只要是沿著通道而將絕緣膜與金屬膜交互地作了層積的構造，則係並不限定於矽氧化膜與鎢膜。
圖3(b)，係對於在由第1循環201所致之加工被作了進行的時間點處之第2層積構造作展示。第1循環201，係包含有使堆積膜作堆積之第1堆積步驟202、和在第1堆積步驟202之後對於層積膜之鎢膜進行蝕刻之第1蝕刻步驟203，並將第1堆積步驟202與第1蝕刻步驟203作特定次之反覆進行。鎢膜303之中之包圍矽氧化膜302之層之周圍並覆蓋晶圓113之表面的部份係被去除，層積構造係沿著溝渠305之側壁而有所露出。 在本實施形態中，若是將溝渠305之深度(層積構造之最上部起直到最下部為止之長度)設為dt，並將寬幅設為wt，則係亦可將dt設為15.2μm以上並且將wt設為134.5nm以下。又，係亦可將dt設為11.7μm以上並且將wt設為160nm以下之值。若是將縱橫比設為dt/wt，則前者之縱橫比係為113，後者之縱橫比係為73。另外，溝渠305之深度與寬幅之關係，係並不被限定於此。又，在圖3中所示之層積構造，係並不被限定於此。
以下，為了方便，在將鎢膜303之全部層數設為344層時，係設為從溝渠305之最深部之鎢膜303(以下，係稱作「最下層」)算起，而將第1~10層稱作Bottom部(B部)，並將第84~93層稱作Middle-Bottom部(MB部)，並將第168~177層稱作Middle部(M部)，並將第251~260層稱作Top-Middle部(TM部)，並且將第335~344層稱作Top部(T部)。
若是將前述各部之位置關係，以「以最下層作為基準而計數之累積層數」的相對於全部層數之比例來作表現，則B部係相當於0%~3%，MB部係相當於24%~27%，M部係相當於49%~51%，TM部係相當於73%~76%，T部係相當於97%~100%。如此這般，在針對「相對於溝渠305之深度的鎢膜303之蝕刻量之均一性」而進行評價時，係只要以最下層作為基準，並利用在「包含有0%(最下層)之特定層(B部)」、「包含有第25%之層之特定層(MB部)」、「包含有第50%之層之特定層(M部)」、「包含有第75%之層之特定層(TM部)」、「包含有第100%之層之特定層(T部)」處的蝕刻量之值即可(作為特定層之例，例如係為10層)。但是，係並不被限定於此，各部之數量或位置、特定層之數量，係能夠適宜作設定。
在第1堆積步驟202中，所被供給之氣體，係如同在表1中所示一般地而為Ar氣體290ml/min、He氣體290ml/min、CHF 3氣體10ml/min、C 4F 8氣體12ml/min。真空容器101內之壓力係為6Pa，電漿產生用之微波係為400W，對於晶圓所施加之高頻電力係為100W、1000Hz、22%，第1堆積步驟202之時間係為18s。 第1堆積步驟202，係在溝渠305之內面處，形成包含有以CH xF y氣體作為主成分之碳氟化合物的堆積膜。第1堆積步驟202，係具備有對於身為蝕刻劑之氟自由基之量與堆積膜之量之間的平衡作調整來以會使蝕刻從溝渠305之T部起直到B部為止地來沿著深度方向而以相同之比例來進行的方式而進行調整之功能。又，在以下之說明中，係亦會有將包含碳氟化合物之堆積膜稱作保護膜的情形。
同樣的，在第1蝕刻步驟203中，所被供給之氣體，係為Ar氣體150ml/min、He氣體162ml/min、CF 4氣體100ml/min、Cl 2氣體50ml/min、N 2氣體30ml/min、C 4F 8氣體9ml/min。真空容器101內之壓力係為5.9Pa，電漿產生用之微波係為700W。係並未對於晶圓而施加高頻電力。第1蝕刻步驟203之時間，係為58.5s。
反覆判定步驟204，係判定「是否將第1堆積步驟202與第1蝕刻步驟203作了特定次數之反覆進行」。當判定為係尚未到達特定次數的情況時，係回到第1堆積步驟202處。當判定為係已到達了特定次數的情況時，第1循環201係結束，並前進至第2循環205之第2堆積步驟206處。
＜第2循環205＞ 圖4，係為對於在將先前技術之第2循環205對於第2層積構造而作了適用時之狀態作展示之示意圖。 圖4(a)，係對於在第1循環201結束了的時間點處之第2層積構造作展示(參照圖3(b))。
在第2堆積步驟206中，所被供給之氣體，係如同在表1中所示一般地而為Ar氣體290ml/min、He氣體290ml/min、CHF 3氣體10ml/min、CH 2F 2氣體5ml/min、C 4F 8氣體12ml/min。項目「壓力」、「微波」、「RF-bias」之條件，係與第1循環201之第1堆積步驟202之條件相同。第2堆積步驟206之時間，係為15s。 圖4(b)，係對於在被適用了第2循環205之第2堆積步驟206的時間點處之狀態作展示。藉由第2堆積步驟206，在矽氧化膜302與鎢膜303之表面處，係被形成有以CH xF y氣體作為主成分之碳氟化合物之保護膜304。第2堆積步驟206，係對應於第1循環之第1堆積步驟202。
同樣的，在第2蝕刻步驟(RF-bias OFF)207 (以下，係亦單純稱作「第2蝕刻步驟207」)中，所被供給之氣體，係為Ar氣體150ml/min、He氣體162ml/min、CF 4氣體75ml/min、Cl 2氣體30ml/min、N 2氣體30ml/min、C 4F 8氣體10ml/min。真空容器101內之壓力係為6.1Pa，電漿產生用之微波係為700W，對於晶圓係並未施加高頻電力。第2蝕刻步驟207之時間，係為63.5s。
反覆判定步驟208，係與第1循環201之反覆判定步驟相同。圖4(c)，係為在以第2堆積步驟206與第2蝕刻步驟(RF-bias OFF)207之順序來將第2循環205作了4次的實施的時間點處之層積構造之示意圖。其結果，保護膜304係被去除，鎢膜303之橫方向的蝕刻係有所進行。但是，如同後述一般，蝕刻量，係在溝渠305之深度方向上而存在有參差，並成為了MB部為最大而B部為最少的結果。
＜結果與考察＞ 針對藉由上述之先前技術之電漿處理方法來對於層積構造進行了加工後的結果與問題作說明。圖5，係為對於在先前技術之電漿處理方法中的溝渠305之深度與蝕刻量之關係作展示之圖。相對溝渠305之深度方向而在B部、MB部、M部、TM部、T部之5個場所處的鎢膜303之蝕刻量，係在MB部處而成為了最大值20.01nm，並在B部處成為了最小值之11.03nm。相對於溝渠深度方向之蝕刻量的最大值與最小值之差(以下，若是並未特別強調，則係稱作「蝕刻量差」)501，係為8.98nm，而超過了容許值4nm。於此，各部之蝕刻量，係使用10層之平均值來作表示。又，作為評價之判斷基準，係將蝕刻量差之容許值設為4nm以下。另外，4nm，係相當於溝渠寬幅wt之約略3%。
蝕刻量差501之值係變大，針對導致蝕刻量分布惡化的因素作考慮。在溝渠305之深度為12um以上之深的構造中，對於蝕刻有所幫助的蝕刻劑係會一直到達MB部處，但是，在B部處係並未到達有充分之量的蝕刻劑。其結果，可以推測到，幾乎並未被進行有蝕刻的B部之內凹(recess)量，相較於其他之場所係成為較小之值。
又，當蝕刻進展時所產生的反應生成物，係在溝渠305內朝向上方移動並與蝕刻劑起反應。起因於此反應，由於蝕刻劑係被消耗，因此，可以推測到，蝕刻之進行係被作抑制。在T部~M部處，由於係被供給有從溝渠305內之下部方向而產生了的反應生成物，因此蝕刻之進行係能夠被適度地作抑制，另一方面，在MB部處，由於在下部之B部處蝕刻劑係為少，因此反應生成物亦為少，故而，對於MB部的反應生成物之供給亦為少。故而，在反應生成物之供給為少的MB部處，蝕刻係在並未被作抑制的狀態下而過度地進行，可以推測到，MB部與B部之蝕刻量差係會惡化。
[本實施形態之電漿處理方法] 接著，針對本實施形態之電漿處理方法作說明。圖6，係為本實施形態之電漿處理方法之流程圖。本實施形態之電漿處理方法，係在第2循環605處，被設置有第2蝕刻步驟(RF-bias ON)607(以下，係亦單純稱作「第2蝕刻步驟」)，在此點上，係與上述之先前技術之電漿處理方法相異。除此之外，係具備有與圖2之先前技術之電漿處理方法相同的步驟。亦即是，第1循環601之第1堆積步驟602、第1蝕刻步驟603、反覆判定步驟604，係與在圖2中所示之先前技術之電漿處理方法的第1循環201之第1堆積步驟202、第1蝕刻步驟203、反覆判定步驟204相互對應。又，第2循環605之第2堆積步驟606、第3蝕刻步驟(RF-bias OFF)608、反覆判定步驟609，係與在圖2中所示之先前技術之電漿處理方法的第2循環205之第2堆積步驟206、第2蝕刻步驟(RF-bias OFF)207、反覆判定步驟208相互對應。另外，在以下之說明中，對於與上述之先前技術之電漿處理方法相同或同等的構成要素，係附加相同之元件符號，並將其說明簡略化或作省略。
表2，係對於在圖6中所示之流程圖中的第2循環605之條件作展示。第2循環605，係包含有使堆積膜作堆積之第2堆積步驟606、和在第2堆積步驟606之後使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體來對於鎢膜進行蝕刻之第2蝕刻步驟(RF-bias ON)607(以下，係亦單純稱作「第2蝕刻步驟607」)、和在第2蝕刻步驟607之後對於鎢膜進行蝕刻之第3蝕刻步驟(RF-bias OFF) 608(以下，係亦單純稱作「第3蝕刻步驟608」)，在第1循環601之後，進行第2堆積步驟606，並將第2堆積步驟606和第2蝕刻步驟607以及第3蝕刻步驟608作特定次數之反覆進行。 第2堆積步驟606，係使用C 4F 8氣體而被進行。第2堆積步驟606，係為與在圖2中所示之第2循環205之第2堆積步驟206相同的條件。
圖7，係為對於在將本實施形態之第2循環605對於第2層積構造而作了適用時之狀態作展示之示意圖。圖7(a)以及圖7(b)，由於係與圖4(a)以及圖4(b)相同，因此係省略說明。圖7(c)，係為在以第2堆積步驟606與第2蝕刻步驟(RF-bias ON)607以及第3蝕刻步驟(RF-bias OFF)608之順序來將第2循環605作了特定次數之實施的時間點處之層積構造之示意圖。在本實施形態中，如同在圖7(c)中所示一般，在MB部與B部處，蝕刻量之參差係被作了抑制。
第2蝕刻步驟(RF-bias ON)607，係為使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體來對於鎢膜進行蝕刻之步驟。又，第2蝕刻步驟(RF-bias ON) 607，係一面對於具有層積膜之試料所被作載置的試料台102供給高頻電力，一面被進行。如同在表2中所示一般，在第2蝕刻步驟(RF-bias ON)607中，所被供給之氣體，係為Ar氣體150ml/min、He氣體162ml/min、CF 4氣體75ml/min、Cl 2氣體30ml/min、N 2氣體30ml/min、C 4F 8氣體10ml/min。真空容器101內之壓力係為6.1Pa，電漿產生用之微波係為700W，被施加於晶圓處之高頻電力(RF-bias)係為20W，施加時間係為5s。
第3蝕刻步驟(RF-bias OFF)608，係為在第2蝕刻步驟(RF-bias ON)607之後而對於鎢膜進行蝕刻之步驟，並使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體而被進行。又，第3蝕刻步驟(RF-bias OFF)608，係並不對於試料台102供給高頻電力地而被進行。在第3蝕刻步驟(RF-bias OFF)608中，除了步驟時間為58.5s，以及並未對於晶圓施加有高頻電力(RF-bias)以外，所被供給之氣體、壓力、微波之條件，係與第2蝕刻步驟(RF-bias ON)607相同。
另外，作為在第2蝕刻步驟(RF-bias ON)607以及第3蝕刻步驟(RF-bias OFF)608中所被使用的含有氟之氣體，雖係展示了包含有在表2中所示之氣體的混合氣體，但是，本發明係並不被限定於此。作為含氟氣體，係亦可為包含有NF 3氣體或者是SF 6氣體的至少其中一者之混合氣體。又，Ar氣體以及He氣體，係具有稀釋氣體之功能。
圖8，係為對於在本實施形態之電漿處理方法中的溝渠之深度與蝕刻量之關係作展示之圖。蝕刻量，係在MB部處而成為了最大值16.52nm，並在B部處成為了最小值之12.63nm。相對於溝渠深度方向之蝕刻量差801，係成為3.89nm，蝕刻量分布係有所改善。
＜作用、效果＞ 藉由設置第2蝕刻步驟(RF-bias ON)607，並對於晶圓而適度地施加了RF-bias(高頻電力)，可以推測到，離子係被拉入至溝渠305內，離子之流動係將MB部之蝕刻劑拉入至了B部中。其結果，可以推測到，MB部之過剩的蝕刻量係被作抑制，另一方面，B部之蝕刻量係增加，相對於溝渠深度方向之蝕刻量差係有所改善。
但是，在第2蝕刻步驟(RF-bias ON)607中而施加高頻電力一事，係會過度地促進「在第2堆積步驟606處而附著於試料表面上的碳氟化合物之保護膜304之蝕刻」，又，係會有一直蝕刻至位置在層積構造表面上的矽氧化膜302處並造成損傷的可能性。因此，係針對可合適使用之高頻電力之輸出與施加時間之依存性而進行了實驗。
[高頻電力之輸出依存性] 首先，針對高頻電力之輸出依存性而進行了實驗。將表2之條件之中的第2蝕刻步驟(RF-bias ON)607之高頻電力之輸出，從0W起而一直變更至40W，並進行了電漿處理。圖9，係為對於在使高頻電力之輸出從0W而一直變化至40W的情況時之蝕刻量差作展示之圖。於此，在從T部起直到B部處，由於蝕刻量之最大值係出現在MB部處，最小值係出現在B部處，因此，在圖9中，作為對於蝕刻量之輸出依存性作觀察的代表性之場所，係選擇了MB部與B部。將高頻電力之輸出變更為0W、10W、20W、30W、40W，並對於蝕刻量分布作了計測。其結果，當高頻電力為0W時，相對於溝渠深度方向之蝕刻量差，係成為了最大值8.99nm。若是將高頻電力從0W而提升至20W，則蝕刻量差係減少，在20W時係成為了最小值3.89nm。若是將高頻電力從20W而提升至40W，則蝕刻量差係增加，在40W時係成為了4.11nm。根據上述結果，係得知了：在高頻電力之輸出為10W~30W的範圍內，相對於溝渠深度方向之蝕刻量差係成為4nm以下，並成為良好的蝕刻量分布。又，當高頻電力之輸出為40W的情況時，係確認到：係對於層積構造表面而造成有損傷。根據此事，係得知了，針對高頻電力，使用40W以上之輸出一事係並不理想。根據上述結果，在將高頻電力作了5s之施加時，較理想，係將高頻電力之輸出設為10W~30W之範圍。另外，在以電力量來對於高頻電力作規定的情況時，也可以說，理想的高頻電力係為50W秒~150W秒之範圍。
[高頻電力之施加時間依存性] 接著，針對高頻電力之施加時間依存性而進行了實驗。將表2之條件之中的第2蝕刻步驟(RF-bias ON)607之高頻電力之施加時間，從3s起而一直變更至11s，並進行了電漿處理。圖10，係為對於在使高頻電力之施加時間從3s而一直變化至11s的情況時之蝕刻量差作展示之圖。於此，在第2循環605中，係一面將第2蝕刻步驟(RF-bias ON)607與第3蝕刻步驟(RF-bias OFF)608之合計時間設為一定，一面使高頻電力之施加時間變化為3s、5s、7s、9s、11s，而進行了實驗。例如，係將合計時間設定為63.5s，並構成為：當步驟607之施加時間為3s時，步驟608係為60.5s，當步驟607為5s時，步驟608係為58.5s，當步驟607為7s時，步驟608係為56.5s，當步驟607為9s時，步驟608係為54.5s，當步驟607為11s時，步驟608係為52.5s。但是，合計時間係並不被限定於此值。此係因為，若是相對於第2堆積步驟606之時間而「高頻電源為ON(步驟607)與OFF(步驟608)之合計的蝕刻步驟」之時間比例有所改變，則在蝕刻量中也會產生起因於此所導致的影響，因此，係將蝕刻步驟之合計時間設為一定，以更為良好地掌握到高頻電源之施加時間之變化的影響之故。
若是將高頻電力之施加時間從3s而變更為5s，則相對於溝渠深度方向之蝕刻量差係從4.17nm而減少為3.89nm，並展現有最小值。若是從5s而增長至11s，則蝕刻量差係增加，在11s時係成為了最大值之5.25nm。在高頻電力之施加時間為5s~9s時，相對於溝渠深度方向之蝕刻量差係滿足4nm以下的條件。根據上述結果，可以得知，在將高頻電力以20W來作了施加時，較理想，係將施加時間設為5s~9s之範圍。另外，在以電力量來對於高頻電力作規定的情況時，也可以說，理想的高頻電力係為100W秒~180W秒之範圍。
＜作用、效果＞ 在高頻電力之輸出依存性與施加時間依存性之實驗中，若是超出高頻電力之適當之範圍地而將輸出提升或者是將施加時間增長，則溝渠深度方向之蝕刻量差係有所惡化。若是針對此原因作考慮，則可以推測到，當高頻電力之輸出或施加時間乃身為適當之範圍的情況時，係產生有將MB部之蝕刻劑拉入至B部中的作用。但是，若是超過適當之範圍，則係亦會發生使T部~M部之間之蝕刻劑被拉入至MB部中的現象。如此一來，MB部之蝕刻量係會增加，相較於B部，在MB處蝕刻係變得更容易進展，其結果，蝕刻量差係惡化。
[高頻電力之時間調變] 為了進行更進一步的蝕刻量分布之改善，係嘗試了微波與高頻電力之TM(時間調變，Time Modulation)化。所謂微波與高頻電力之TM化，係指在微波與高頻電力中而使用被作了時間調變的間歇性之高頻電力。在將被作了時間調變的間歇性之高頻電力之ON時間(進行輸出之時間)設為T ON，並將OFF時間(並不進行輸出之時間)設為T OFF的情況時，係定義為Duty比=T ON/(T ON+T OFF)。微波與高頻電力之TM化之條件，係將第2蝕刻步驟(RF-bias ON)607與第3蝕刻步驟(RF-bias OFF)608之微波設定為700W、頻率1000Hz、Duty比90%，第2蝕刻步驟(RF-bias ON)607之高頻電力，係以會在頻率1000Hz、Duty比30%下而實效功率成為20W的方式來作了設定。另外，所謂實效功率，係為輸出與Duty比之乘積。在表3中，將此時之第2循環605之詳細的條件作展示。
圖11，係為對於在將高頻電力作了時間調變的情況時之溝渠之深度與蝕刻量之關係作展示之圖。蝕刻量，係在MB部處成為最大值16.03nm，並在B部處成為最小值13.06nm，相對於溝渠深度方向之蝕刻量差901，係成為2.97nm，而有所改善。
＜作用、效果＞ 在微波為OFF的時間中，供給蝕刻劑之CF 4氣體等係在溝渠305內而分散。若是在此狀態下而將微波設為ON，則相較於並不將微波作TM化的情況，蝕刻劑係在溝渠305內分散並起反應。其結果，可以推測到，相對於溝渠深度方向之蝕刻量差係有所改善。
[高頻電力之實效功率依存性] 接著，在將微波與高頻電力作了TM化的狀態下，針對蝕刻量分布之實效功率依存性而進行了實驗。以會使表3之條件之中之第2蝕刻步驟(RF-bias ON)607的實效功率成為約0W~約60W的方式，來將高頻電力之Duty比設為30%，並且使高頻電力之輸出變化為0W(實效功率0W)、33.3W(實效功率10W)、66.7W(實效功率20W)、100W(實效功率30W)、133.3W(實效功率40W)、166.7W(實效功率50W)、200W(實效功率60W)，而進行了電漿處理。圖12，係為對於在使高頻電力之實效功率從0W而一直變化至60W的情況時之蝕刻量差作展示之圖。當實效功率為0W時的相對於溝渠深度方向之蝕刻量差，係為7.81nm，而展現有最大值。若是使實效功率從0W而上升至20W，則蝕刻量差係減少，在20W時係成為了2.97nm。若是使其從20W而上升至60W，則蝕刻量差係增加，在60W時係成為了4.02nm。又，直到60W為止，均並未確認到層積構造表面之損傷。如此這般，以高頻電力之輸出依存性的觀點而言，在輸出為10W~30W之範圍內係能夠得到良好之蝕刻量差，但是，以高頻電力之實效功率依存性的觀點而言，則係擴大至了10W~50W之範圍。
＜作用、效果＞ 作為能夠得到良好的實效功率範圍之重要因素，如同在高頻電力之時間調變中已有所敘述一般，可以推測到有「微波OFF時之蝕刻劑供給氣體之分散」。又，作為在層積構造表面處而不會產生損傷的實效功率之範圍有所擴廣的重要因素，係可以推測到，藉由設置將微波與高頻電力設為OFF之時間，係能夠使層積構造表面之保護膜304與矽氧化膜302的從上方而來之蝕刻量有所降低。根據以上結果，可以得知，在將微波設定為輸出700W、頻率1000Hz、Duty比90%，並將高頻電力設定為頻率1000Hz、Duty比30%時，較理想，係將實效功率設定在10W~50W之範圍內。
以上，雖係針對本發明之實施形態作了說明，但是，本發明係並不被限定於上述之實施形態，在不脫離本發明之要旨的範圍內，係可作各種之變更。 例如，高頻電源之輸出或施加時間、實效功率等之合適的範圍，係可因應於針對溝渠深度方向之所期望的蝕刻量，來適宜作調整並作制定。
100:電漿處理裝置 101:真空容器 102:試料台 103:震盪器 104:第1高頻電源 105:噴淋板 106:介電質窗 107:處理室 108:氣體供給裝置 109:真空排氣口 110:導波管 111:磁場產生用線圈 112:線圈殼 113:晶圓 114:匹配電路 115:第2高頻電源 116:高頻濾波器 117:直流電源 201:第1循環 202:第1堆積步驟 203:第1蝕刻步驟 204:反覆判定步驟 205:第2循環 206:第2堆積步驟 207:第2蝕刻步驟(RF-bias OFF) 208:反覆判定步驟 301:多晶矽 302:矽氧化膜 303:鎢膜 304:保護膜 305:溝渠 501,801,1101:蝕刻量差 601:第1循環 602:第1堆積步驟 603:第1蝕刻步驟 604:反覆判定步驟 605:第2循環 606:第2堆積步驟 607:第2蝕刻步驟(RF-bias ON) 608:第3蝕刻步驟(RF-bias OFF) 609:反覆判定步驟
[圖1]圖1，係為對於本實施形態之電漿處理裝置作展示之圖。 [圖2]圖2，係為先前技術之電漿處理方法之流程圖。 [圖3]圖3，係為對於由第1循環所致之加工前與加工後的層積構造作展示之示意圖。 [圖4]圖4，係為對於在將先前技術之第2循環對於第2層積構造而作了適用時之狀態作展示之示意圖。 [圖5]圖5，係為對於在先前技術之電漿處理方法中的溝渠之深度與蝕刻量之關係作展示之圖。 [圖6]圖6，係為本實施形態之電漿處理方法之流程圖。 [圖7]圖7，係為對於在將本實施形態之第2循環對於第2層積構造而作了適用時之狀態作展示之示意圖。 [圖8]圖8，係為對於在本實施形態之電漿處理方法中的溝渠之深度與蝕刻量之關係作展示之圖。 [圖9]圖9，係為對於在使高頻電力之輸出從0W而一直變化至40W的情況時之蝕刻量差作展示之圖。 [圖10]圖10，係為對於在使高頻電力之施加時間從3s而一直變化至11s的情況時之蝕刻量差作展示之圖。 [圖11]圖11，係為對於在將高頻電力作了時間調變的情況時之溝渠之深度與蝕刻量之關係作展示之圖。 [圖12]圖12，係為對於在使高頻電力之實效功率從0W而一直變化至60W的情況時之蝕刻量差作展示之圖。
601:第1循環
602:第1堆積步驟
603:第1蝕刻步驟
604:反覆判定步驟
605:第2循環
606:第2堆積步驟
607:第2蝕刻步驟(RF-bias ON)
608:第3蝕刻步驟(RF-bias OFF)
609:反覆判定步驟

Claims (5)

  1. 一種電漿處理方法，係為對於使絕緣膜與鎢膜被交互地作了層積的層積膜之鎢膜進行電漿蝕刻的電漿處理方法，並具備有： 第1堆積步驟，係使堆積膜作堆積；和 第1蝕刻步驟，係在前述第1堆積步驟之後，對於前述鎢膜進行蝕刻；和 第2堆積步驟，係使堆積膜作堆積；和 第2蝕刻步驟，係在前述第2堆積步驟之後，使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體來對於前述鎢膜進行蝕刻；和 第3蝕刻步驟，係在前述第2蝕刻步驟之後，對於前述鎢膜進行蝕刻， 在將前述第1堆積步驟與前述第1蝕刻步驟作了特定次數之反覆進行之後，進行前述第2堆積步驟， 將前述第2堆積步驟與前述第2蝕刻步驟以及前述第3蝕刻步驟，作特定次數之反覆進行。
  2. 如請求項1所記載之電漿處理方法，其中， 前述絕緣膜，係為矽氧化膜。
  3. 如請求項1所記載之電漿處理方法，其中， 前述第3蝕刻步驟，係使用Cl 2氣體和N 2氣體和CF 4氣體以及C 4F 8氣體之混合氣體而被進行。
  4. 如請求項3所記載之電漿處理方法，其中， 前述第2蝕刻步驟，係一面對於具有前述層積膜之試料所被作載置的試料台供給高頻電力，一面被進行， 前述第3蝕刻步驟，係並不對於前述試料台供給高頻電力地而被進行。
  5. 如請求項4所記載之電漿處理方法，其中， 前述第2堆積步驟，係使用C 4F 8氣體而被進行。
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* Cited by examiner, † Cited by third party
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JPH11340213A (ja) * 1998-03-12 1999-12-10 Hitachi Ltd 試料の表面加工方法
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102015891B1 (ko) 2015-05-22 2019-08-29 가부시키가이샤 히다치 하이테크놀로지즈 플라스마 처리 장치 및 그것을 이용한 플라스마 처리 방법
US10276398B2 (en) * 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
WO2020217266A1 (ja) * 2019-04-22 2020-10-29 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置

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