TW202336754A - 記憶裝置、電子機器及記憶裝置之製造方法 - Google Patents

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Abstract

本揭示之課題在於可抑制錯誤寫入之發生。 本揭示之實施形態之記憶裝置具備：記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層；基底層，其設有上述記憶元件及參考元件；及半導體基板，其於表面積層有上述基底層；且上述基底層具有：第1傾斜面，其相對於上述表面傾斜；及第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜；上述記憶元件設置於上述第1傾斜面，上述參考元件設置於上述平面或上述第2傾斜面。

Description

記憶裝置、電子機器及記憶裝置之製造方法
本揭示係關於一種記憶裝置、電子機器及記憶裝置之製造方法。
伴隨大容量伺服器至移動終端之各種資訊機器之飛躍發展，構成其之記憶體或邏輯等元件中亦追求高積體化、高速化、低消耗電力化等進而高性能化。尤其，非揮發性半導體記憶體之進步顯著，例如作為大容量檔案記憶體之快閃記憶體追逐硬碟驅動器之勢頭日益普及。另一方面，展望對於碼儲存用途，進而工作記憶體之應用，目前一般使用之NOR快閃記憶體、應置換DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等之FeRAM(Ferroelectric random access Memory：鐵電隨機存取記憶體)、MRAM(Magnetic Random Access Memory：磁性隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory：相變隨機存取記憶體)等各種類型之半導體記憶體之開發日益進展。另，該等中之一部分已實用化。
上述中之一者即MARM利用藉由使MRAM具有之磁性記憶元件之磁性體之磁化狀態變化(使磁化方向反轉)而電性電阻變化，進行資訊之記憶。因此，藉由判別根據磁化狀態之變化決定之上述磁性記憶元件之電阻狀態，詳細而言，磁性記憶元件之電性電阻之大小，而可讀出記憶之資訊。此種MRAM可高速動作，且可大致無限(10 15次以上)改寫，進而可靠性亦較高，故已使用於產業自動化或航空器等領域中。此外，由於MRAM其高速動作與高可靠性，故期待今後向碼儲存或工作記憶體逐步發展。
如上述之MRAM中，對於使用自旋轉矩磁化反轉使磁性體之磁化反轉之MRAM，具有高速動作等上述優點且可低消耗電力化、大容量化，故寄予更大期望。另，利用此種自旋轉矩磁化反轉之MRAM稱為STT-MRAM(Spin Transfer Torque-Magnetic Random Access Memory：自旋轉矩型MRAM)。STT-MRAM具有具備2個磁性層(記憶層及固定層)與夾於該等磁性層間之絕緣層(例如MgO)之MTJ(Magnetic Tunnel Junction：磁穿隧接合)元件，作為磁性記憶元件。另，亦有將MTJ元件稱為TMR(Tunneling Magneto Resistive：隧道式磁阻)元件之情形。
於此種STT-MRAM之記憶體陣列內，存在記錄資訊之記憶胞、與用以判定記錄之資訊之電阻值為H/L(High/Low：高/低)之參考胞(例如參照專利文獻1)。記憶胞具有MTJ元件作為磁性記憶元件(記憶元件)。又，參考胞具有MTJ元件作為用以產出基準電阻值之參考元件。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-4440號公報 [非專利文獻]
[非專利文獻1]S.Mangin等人Nature materials，2006年3月第5卷，第210頁
[發明所欲解決之問題]
然而，若考慮參考胞之動作，則例如參考胞相對於複數個記憶胞共通化，於資訊讀出時對參考胞之存取次數增大。因此，有發生導致於讀出時進行寫入之錯誤寫入(讀取干擾：read-disturb)之情形。
因此，本揭示中，提供一種可抑制錯誤寫入發生之記憶裝置、電子機器及記憶裝置之製造方法。 [解決問題之技術手段]
本揭示之實施形態之記憶裝置具備：記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層；基底層，其設有上述記憶元件及參考元件；及半導體基板，其於表面積層有上述基底層；且上述基底層具有：第1傾斜面，其相對於上述表面傾斜；及第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜；上述記憶元件設置於上述第1傾斜面，上述參考元件設置於上述平面或上述第2傾斜面。
本揭示之實施形態之電子機器具備記憶資訊之記憶裝置，上述記憶裝置具備：記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層；基底層，其設有上述記憶元件及參考元件；及半導體基板，其於表面積層有上述基底層；且上述基底層具有：第1傾斜面，其相對於上述表面傾斜；及第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜；上述記憶元件設置於上述第1傾斜面，上述參考元件設置於上述平面或上述第2傾斜面。
本揭示之實施形態之記憶裝置之製造方法於半導體基板之表面形成基底層，該基底層具有：第1傾斜面，其相對於上述表面傾斜；及第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜；且於上述第1傾斜面上，形成記憶元件，該記憶元件具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層；於上述平面或上述第2傾斜面上，形成參考元件，該參考元件具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層。
以下，基於圖式，針對本揭示之實施形態詳細說明。另，並非由本實施形態限定本揭示之裝置或機器、方法等。又，以下之各實施形態中，藉由對基本上同一部位標註同一符號而省略重複說明。
以下說明之1個或複數個實施形態(包含實施例、變化例)可各自獨立實施。另一方面，以下說明之複數個實施形態亦可至少一部分與其他實施形態之至少一部分適當組合實施。該等複數個實施形態可包含互不相同之新穎的特徵。因此，該等複數個實施形態可有助於解決互不相同之目的或課題，可發揮互不相同之效果。另，各實施形態之效果終究為例示，並非限定者，亦可有其他效果。
又，以下之說明所參照之圖式係用以說明本揭示之一實施形態與促進其理解之圖式，有為易於了解而圖中所示之形狀或尺寸、比例等與實際不同之情形。再者，圖中所示之元件等可參酌以下之說明與眾所周知之技術而適當設計變更。又，以下之說明中，有元件等之積層構造之上下方向與將設有元件之基板上之面設為上時之相對方向對應，與遵循實際之重力加速度之上下方向不同之情形。
又，以下之說明中，說明磁化方向(磁矩)或磁各向異性時，為方便起見，使用「垂直方向」(相對於膜面垂直之方向，或積層構造之積層方向)及「面內方向」(相對於膜面平行之方向，或相對於積層構造之積層方向垂直之方向)等用語。但，該等用語未必意指磁化之嚴格之方向。例如，「磁化方向為垂直方向」或「具有垂直磁各向異性」等詞句意指與面內方向之磁化相比，垂直方向之磁化處於優勢狀態。同樣地，例如「磁化方向為面內方向」或「具有面內磁各向異性」等詞句意指與垂直方向之磁化相比，面內方向之磁化處於優勢狀態。
依照以下所示之項目順序說明本揭示。 1.第1實施形態 1-1.記憶裝置之構成例 1-2.記憶裝置之胞構造之構成例 1-3.MTJ元件之構成例 1-4.MTJ元件之寫入及讀出 1-5.面內磁化方式及垂直磁化方式之STT-MRAM 1-6.MTJ元件之製造方法 1-7.基底之變化例1 1-8.基底之變化例2 1-9.基底之傾斜面之形成方法 1-10.作用、效果 2.第2實施形態 2-1.MTJ元件之製造方法 2-2.作用、效果 3.其他實施形態 4.電子機器之構成例 4-1.攝像裝置 4-2.遊戲機器 5.附記
＜1.第1實施形態＞ ＜1-1.記憶裝置之構成例＞ 參照圖1，針對第1實施形態之記憶裝置(磁性記憶裝置)1之構成例進行說明。圖1係顯示第1實施形態之記憶裝置1之概略構成之一例之圖。記憶裝置1為根據磁性體之磁化方向保持資訊之記憶裝置。
如圖1所示，記憶裝置1具備記憶胞501、參考胞502、及複數個感測放大器(SA)511、512、513。另，圖1之例中，記憶胞501或參考胞502為一個，但實際上存在複數個，亦配合其個數決定各感測放大器511、512、513之個數。
記憶胞501具有記憶元件501a與選擇電晶體501b。記憶元件501a及選擇電晶體501b串聯連接。該記憶胞501為使用記憶元件501a記錄資訊之胞。
參考胞502具有複數個參考元件502a與複數個選擇電晶體502b。各參考元件502a及各選擇電晶體502b分別串聯連接。圖1之例中，參考元件502a之數量為八個，同樣，選擇電晶體502b之數量亦為八個。
該參考胞502係用以判定記錄之資訊之電阻值為H/L(High/Low)之胞。參考元件502a係用以產出基準電阻值之元件。例如，參考胞502將八個電阻值平均化，作為基準電阻值使用。另，參考胞502共用於複數個(例如八個)記憶胞501。
感測放大器511為相對於記憶胞501之第1段感測放大器。該感測放大器511為將電壓放大之放大器。
感測放大器512為相對於參考胞502之第1段感測放大器。該感測放大器512與感測放大器511同樣，為將電壓放大之放大器。
感測放大器513為相對於記憶胞501及參考胞502之兩者之第2段感測放大器。該感測放大器513藉由將流動於記憶胞501之讀出電流之電阻值(電壓)與流動於參考胞502之讀出電流之基準電阻值(基準電壓)進行比較，判別讀出對象之記憶胞501所保持之資訊。
此種記憶裝置1中，記憶胞501及參考胞502陣列狀(例如矩陣狀)配置。該記憶裝置1構成為可對期望之記憶胞501及參考胞502流動讀出電流，且以參考胞502之電阻狀態為基準，判定該期望之記憶胞501之電阻狀態。另，若可實現此種功能，則其構成並非限定於圖1所示之構成。
＜1-2.記憶裝置之胞構造之構成例＞ 參照圖2及圖3，針對第1實施形態之記憶裝置1之胞構造之構成例進行說明。圖2係顯示第1實施形態之記憶裝置1之胞構造之概略構成之一例之立體圖。圖3係顯示第1實施形態之記憶裝置1之胞構造之概略構成之一例之剖視圖。
此處，第1實施形態之記憶裝置1之胞構造與上述之記憶胞501及參考胞502共通。記憶胞501中，記憶元件501a(參照圖1)由MTJ元件10(參照圖2)構成，選擇電晶體501b(參照圖1)由選擇電晶體20(參照圖2)構成。同樣地，參考胞502中，參考元件502a(參照圖1)由MTJ元件10(參照圖2)構成，選擇電晶體502b(參照圖1)由選擇電晶體20(參照圖2)構成。
如圖2及圖3所示，第1實施形態之記憶裝置1之胞構造中，存在複數個MTJ元件10。各MTJ元件10分別配置於互相交叉(正交)之2種位址配線，例如位元線70及閘極電極(字元線)72之交點附近，例如矩陣狀設置。MTJ元件10具有二個端子，一端子電性連接於位元線70，另一端子電性連接於選擇電晶體20。
選擇電晶體20設置於矽基板等半導體基板200，形成於由設置於半導體基板200之元件分離層206分離之區域。該選擇電晶體20為用以選擇MTJ元件10之電晶體。選擇電晶體20具有閘極電極(字元線)72、源極區域202及汲極區域204。
另，記憶裝置1中，於半導體基板200上排列複數個胞(記憶胞501或參考胞502)。圖2及圖3之例中，1個胞包含MTJ元件10、與用以選擇該MTJ元件10之1個選擇電晶體20。因此，圖2中，選出對應於4個胞之部分而顯示。
閘極電極72以於圖2及圖3中之深度方向延伸之方式設置，兼具字元線。於汲極區域204上設有配線74，配線74電性連接於汲極區域204。汲極區域204構成為可經由配線74適當變更其電位。圖2及圖3之例中，汲極區域204與相鄰配置之選擇電晶體20共通形成。
於源極區域202上設有接觸層208，接觸層208電性連接於源極區域202。於接觸層208上設有MTJ元件10，MTJ元件10電性連接於接觸層208。接觸層208將選擇電晶體20之源極區域202與MTJ元件10電性連接。接觸層208例如為接觸通孔，為貫通配線之一例。接觸層208作為下部電極發揮功能。
於MTJ元件10上設有接觸層210，接觸層210電性連接於MTJ元件10。位元線70以於與閘極電極(字元線)72正交之方向延伸之方式設置於接觸層210上，位元線70電性連接於接觸層210。接觸層210將MTJ元件10與位元線70電性連接。接觸層210例如為接觸通孔，為貫通配線之一例。接觸層210作為上部電極發揮功能。
如圖3所示，於半導體基板200之上表面即表面200a設有絕緣層30。該絕緣層30具有下部絕緣層32與上部絕緣層34。下部絕緣層32包含各接觸層208或各閘極電極(字元線)72、配線74等。上部絕緣層34包含各MTJ元件10或各接觸層210、各位元線70等。
下部絕緣層32具有平面M1與傾斜面M2。平面M1為與半導體基板200之表面(例如晶圓面)200a平行之面。傾斜面M2為相對於半導體基板200之表面200a傾斜之平面。於該等平面M1或傾斜面M2上設有各MTJ元件10。下部絕緣層32作為形成各MTJ元件10時之基底層發揮功能。下部絕緣層32為基底層之一例。傾斜面M2相當於第1傾斜面。
即，於成為用以形成MTJ元件10之基底之下部絕緣層32，混合有相對於半導體基板200之表面之平面M1與傾斜面M2。例如，平面M1上之MTJ元件10相當於參考元件502a(參照圖1)，傾斜面M2上之MTJ元件10相當於記憶元件501a(參照圖1)。又，MTJ元件10具有隧道絕緣層(隧道障壁層)，該隧道絕緣層相當於後述之絕緣層104(參照圖4)。另，MTJ元件10作為一例，使用同一MTJ材料與同一元件加工形成。
此處，形成於傾斜面M2之MTJ元件10中，隧道絕緣層(例如MgO)之成膜率較形成於平面M1時降低。藉由利用該成膜率之降低，於無傾斜之區域(或平緩區域)即平面M1形成MTJ元件10作為參考元件502a，可形成隧道絕緣層之膜厚較厚(電阻面積積RA較高，反轉電壓Vc較高)之參考元件502a。即，平面M1上之參考元件502a之隧道絕緣層之厚度厚於傾斜面M2上之記憶元件501a之隧道絕緣層之厚度。藉此，可提高對錯誤寫入(讀取干擾)之耐性。另，上述之電阻面積積RA為磁阻效應元件之電阻面積積(Ω·m 2)，亦稱為面積電阻。
於此種記憶裝置1，設有可對閘極電極(字元線)72及位元線70施加期望之電流之電源電路(未圖示)。資訊寫入時，電源電路對與欲進行寫入之期望之胞(記憶胞501)對應之位址配線，即閘極線(字元線)72及位元線70施加電壓，使電流流動於MTJ元件10。另，MTJ元件10藉由使特定層(後述之記憶層106)之磁矩利用自旋轉矩磁化反轉而反轉，可進行1/0之資訊之寫入(細節於下文敘述)。
另一方面，資訊讀出時，記憶裝置1藉由電源電路對與欲進行讀出之期望之胞(記憶胞501及參考胞502)對應之閘極電極(字元線)72施加電壓，自位元線70通過MTJ元件10檢測流動於選擇電晶體20之電流。詳細而言，記憶裝置1對期望之記憶胞501及參考胞502流動讀出電流，以參考胞502之電阻狀態(基準電阻值)為基準，判定該期望之記憶胞501之電阻狀態(電阻值)。
另，藉由TMR(隧道磁阻)效應，MTJ元件10之電性電阻根據MTJ元件10之特定層(後述之記憶層106)之磁矩之方向變化，故可基於檢測出之電流值之大小讀出1/0之資訊。此時，讀出時之電流與寫入時流動之電流相比一直較小，故讀出時MTJ元件10之特定層之磁性方向不變化。即，MTJ元件10可進行非破壞之資訊之讀出。
＜1-3.MTJ元件之構成例＞ 參照圖4，針對第1實施形態之MTJ元件10，例如使用自旋轉矩磁化反轉之STT-MRAM之MTJ元件10之構成例(基本構造)進行說明。圖4係顯示MTJ元件10之概略構成之一例之剖視圖。MTJ元件10為記憶1個資訊(1/0)之磁性記憶元件。
如圖4所示，MTJ元件10具備基底層100、固定層102、絕緣層104、記憶層106及蓋層108。該等基底層100、固定層102、絕緣層104、記憶層106及蓋層108係依其記載順序積層。絕緣層104相當於隧道絕緣層(隧道障壁層)。
MTJ元件10根據固定層102之磁化與記憶層106之磁化之相對角度規定資訊之「0」、「1」。例如，MTJ元件10構成垂直磁化方式之STT-MRAM。即，MTJ元件10之積層構造所含之磁性層(固定層102及記憶層106)之磁化方向為相對於膜面(層面)垂直之方向，換言之，積層構造之積層方向。
圖4之例中，雖省略圖示，但MTJ元件10由上部電極與下部電極(各接觸層210、208)夾著。MTJ元件10中，經由閘極電極(字元線)72及位元線70對MTJ元件10之下部電極與上部電極間施加電壓，進行資訊對該MTJ元件10之記憶層106之寫入及讀出。
另，MTJ元件10中，以記憶層106之磁化方向藉由自旋轉矩磁化反轉而反轉，但固定層102之磁化方向不反轉，即磁化方向固定進行說明。又，絕緣層104由固定層102與記憶層106夾持。
基底層100經由下部電極(例如接觸層208)設置於半導體基板200上。例如，基底層100由用於固定層102之結晶定向控制或提高對下部電極之附著強度之膜構成。
固定層102為磁化方向固定之層(磁化固定層)。該固定層102由具有磁化方向固定於垂直方向之磁矩之強磁性體形成，藉由較高之頑磁力等固定磁矩之方向。固定層102例如形成為具有至少2層強磁性層與非磁性層之積層亞鐵銷構造。
絕緣層104由各種非磁性體等形成，以夾持於固定層102與記憶層106間之方式設置。絕緣層104為以MgO等絕緣材料形成之層。絕緣層104除上述材料外，亦可使用例如Al 2O 3、AlN、SiO 2、Bi 2O 3、MgF 2、CaF、SrTiO 2、AlLaO 3、Al-N-O等各種絕緣體、介電質、半導體構成。
記憶層106為磁化方向可變更，例如可反轉之層。該記憶層106由具有磁化方向自由變化成垂直方向之磁矩之強磁性體形成，磁矩之方向對應於記憶之資訊而變化。記憶層106為根據磁性體之磁化狀態記憶資訊者，可由1個層形成，亦可為積層有複數個層之構造。資訊之記憶根據具有單軸各向異性之記憶層106之磁化之方向進行。
例如，寫入藉由於垂直方向上將電流施加於記憶層106，產生自旋轉矩磁化反轉而進行。即，當施加朝記憶層106及固定層102之積層方向流動之寫入電流時，記憶層106之磁化方向變化，將資訊記憶於記憶層106。另，對於藉由自旋注入而磁化方向反轉之記憶層106，經由隧道障壁膜之絕緣層104設置固定層102，作為記憶層106之記憶資訊(磁化方向)之基準。
蓋層108由例如Ta等各種金屬材料、合金材料、氧化物材料等形成。該蓋層108於MTJ元件10之製造中保護各積層。另，蓋層108亦可作為硬掩膜發揮功能。
此種積層構造之MTJ元件10藉由例如於真空裝置內連續形成基底層100至蓋層108，其後利用蝕刻等加工形成MTJ元件10之圖案而製造。MTJ元件10係矩陣狀(matrix狀)配置(參照圖2)。
此處，例如使用Co-Fe-B作為記憶層106及固定層102。由於固定層102為資訊之基準，故雖藉由記錄或讀出而磁化之方向未變化，但無需固定於特定之方向，只要使頑磁力大於記憶層106，或增大膜厚，或增大磁性阻尼常數使磁化不易較記憶層106移動即可。
又，固定磁化之情形時，亦可使PtMn或IrMn等反鐵磁性體與固定層102接觸，或使與該等反鐵磁性體接觸之磁性體經由Ru等非磁性體磁性耦合，而將固定層102間接固定。
又，記憶層106之垂直磁化膜中，以垂直磁化膜接收之實效之反磁場之大小小於飽和磁化量Ms之方式調整組成。如上所述，選定記憶層106之強磁性材料Co-Fe-B之組成，降低記憶層106接收之實效之反磁場之大小，小於記憶層106之飽和磁化量Ms。藉此，記憶層106之磁化朝向垂直方向。
又，以MgO(氧化鎂)形成隧道障壁層即絕緣層104之情形時，可提高磁阻變化率(MR比)。藉由如此提高MR比，可提高MTJ元件10之自旋注入之效率，降低用以使記憶層106之磁化方向反轉所需之電流密度。又，本實施形態中，亦可將作為中間層之絕緣層104之材料置換成金屬材料，進行巨磁阻(GMR：Giant Magneto Resistance)效應之自旋注入。
根據上述之MTJ元件10之構成，記憶層106構成為該記憶層106接收之實效之反磁場之大小小於記憶層106之飽和磁化量Ms。藉此，記憶層106接收之反磁場變低，可降低用以使記憶層106之磁化方向反轉所需之寫入電流量。其係由於為了使記憶層106具有垂直磁各向異性而應用垂直磁化型STT-MRAM之反轉電流，於反磁場之點有利。又，由於即使不降低記憶層106之飽和磁化量Ms亦可降低寫入電流量，故可將記憶層106之飽和磁化量Ms作為充足量，確保記憶層106之熱穩定性。其結果，可構成特性平衡優異之MTJ元件10。
又，由於固定層102成為積層亞鐵銷構造，故可使固定層102之感度相對於外部磁場鈍化，切斷起因於固定層102之洩漏磁場，且藉由複數個磁性層之層間耦合，謀求固定層102之垂直磁各向異性之強化。如此，可充分確保資訊保持能力即熱穩定性，故可構成特性平衡優異之MTJ元件10。另，此種固定層102之磁化方向之固定方法亦可使用於固定層102相對於記憶層106處於下方之情形、或處於上方之情形。
此處，積層亞鐵銷構造相對於記憶層106設置於下側(即，基底層100側)之構造亦稱為底銷構造，積層亞鐵銷構造相對於記憶層106設置於上側(即，蓋層108側)之構造亦稱為頂銷構造。即，MTJ元件10亦可為底銷構造及頂銷構造之任一構造。
另，圖4之例中，顯示以記憶層106為基準，於下方向積層有絕緣層104及固定層102之構造作為MTJ元件10之積層構造，但MTJ元件10之構造並非特別限定者。例如，可對MTJ元件10追加其他層，又，亦可替換固定層102與記憶層106之位置而構成MTJ元件10。作為一例，亦可於記憶層106與蓋層108間以其記載順序追加絕緣層(上部隧道障壁層)及固定層(上部磁化固定層)，構成MTJ元件10。該情形時，固定層102作為下部磁化固定層發揮功能，絕緣層104作為下部隧道障壁層發揮功能。
＜1-4.MTJ元件之寫入及讀出＞ 針對MTJ元件10之資訊之寫入及讀出之結構進行說明。首先，針對MTJ元件10之資訊之寫入之結構進行說明。MTJ元件10中，資訊對記憶層106之寫入如上說明，使用自旋轉矩磁化反轉進行。
此處，針對自旋轉矩磁化反轉之細節進行說明。已知電子具有2種自旋角動量。因此，將該自旋角動量暫時定義為朝上之自旋角動量、與朝下之自旋角動量之2種自旋角動量。於非磁性體內部，朝上之自旋角動量與朝下之自旋角動量為相同數，於強磁性體內部，該等兩者之數量有差。
再者，此處，MTJ元件10中，固定層102與記憶層106之磁矩之方向為互不相同之反平行狀態，考慮於該狀態下，使電子自固定層102進入記憶層106之情形。
電子通過固定層102之情形時，產生自旋極化，即，朝上之自旋角動量與朝下之自旋角動量之數量產生差。再者，絕緣層104之厚度足夠薄之情形時，於該自旋極化緩和，成為通常之非磁性體之非極化(朝上與朝下之電子數為相同數)狀態前，該電子可進入記憶層106。
記憶層106中，自旋極化之方向與進入之電子相反。因此，為了降低系統整體之能量，進入之電子之一部分反轉，即自旋角動量之方向變化。此時，系統整體中保存自旋角動量，故與反轉之電子之自旋角動量之變化之合計等效之反作用賦予記憶層106之磁矩(磁化方向)。
電流即單位時間通過之電子數較少之情形時，由於改變方向之電子之總數亦較少，故記憶層106之磁矩所產生之自旋角動量變化亦較小。另一方面，若增多電流即單位時間通過之電子之數量，則可於單位時間內對記憶層106之磁矩賦予期望之自旋角動量變化。自旋角動量之時間變化為轉矩，當轉矩超出特定之臨限值時，記憶層106之磁矩開始反轉，於180度反轉之狀態下穩定。另，記憶層106之磁矩於180度反轉之狀態下穩定係由於構成記憶層106之磁性體中存在易磁化軸，有單軸各向異性。根據如上述之結構，MTJ元件10自反平行狀態變化為固定層102與記憶層106之磁矩之方向彼此相同之平行狀態。
又，於平行狀態下，使電流相反地以如自記憶層106向固定層102侵入電子之方向流動之情形時，到達固定層102時以固定層102反射而反轉之電子於進入記憶層106時，對記憶層106賦予轉矩。因此，藉由被賦予之轉矩，記憶層106之磁矩反轉，MTJ元件10自平行狀態向反平行狀態變化。
但，用以產生自平行狀態向反平行狀態之反轉的反轉電流之電流量多於自反平行狀態向平行狀態反轉之情形。另，若對自平行狀態向反平行狀態之反轉簡單描述，則理由係因固定層102之磁矩固定，故不易於固定層102反轉，為保存系統整體之自旋角動量而記憶層106之磁矩反轉。如此，MTJ元件10之1/0之記憶藉由以自固定層102朝向記憶層106之方向或其反方向，流動對應於各者之極性之特定臨限值以上之電流而進行。如此，藉由使MTJ元件10之記憶層106之磁矩反轉，使MTJ元件10之電阻狀態變化，而進行MTJ元件10之1/0之寫入。
接著，針對MTJ元件10之資訊之讀出之結構進行說明。MTJ元件10中，資訊自記憶層106之讀出係使用磁阻效應進行。詳細而言，於夾著MTJ元件10之下部電極(省略圖示)與上部電極(省略圖示)間流動電流之情形時，基於固定層102與記憶層106之磁矩之方向為互相平行狀態，或反平行狀態，MTJ元件10之電阻狀態變化。且，藉由判別MTJ元件10之電阻狀態，即MTJ元件10顯示之電性電阻之大小，而可讀出記憶於記憶層106之資訊。
＜1-5.面內磁化方式及垂直磁化方式之STT-MRAM＞ STT-MRAM中，存在使用面內方向上具有磁各向異性之磁性體之面內磁化方式之STT-MRAM、與使用垂直方向上具有磁性各向異性之磁性體之垂直磁化方式之STT-MRAM。一般而言，垂直磁化方式之STT-MRAM較面內磁化方式之STT-MRAM更適合低電力化、大容量化。其係由於垂直磁化方式之STT-MRAM於自旋轉矩磁化反轉時應超出之能量障壁較低，又，垂直磁化膜具有之較高之磁各向異性有利於保持因大容量化而細微化之記憶載體之熱穩定性。
詳細而言，若將面內磁化方式之STT-MRAM之反轉電流設為Ic_para，則 自平行狀態向反平行狀態之反轉電流成為 Ic_para=(A·α·Ms·V/g(0)/P)(Hk+2πMs)， 自反平行狀態向平行狀態之反轉電流成為 Ic_para=-(A·α·Ms·V/g(π)/P)(Hk+2πMs)。
又，若將垂直磁化方式之STT-MRAM之反轉電流設為Ic_perp，則 自平行狀態向反平行狀態之反轉電流成為 Ic_perp=(A·α·Ms·V/g(0)/P)(Hk-4πMs)， 自反平行狀態向平行狀態之反轉電流成為 Ic_perp=-(A·α·Ms·V/g(π)/P)(Hk-4πMs)。
另，A為常數，α為阻尼常數，Ms為飽和磁化，V為元件體積，g(0)P、g(π)P分別為平行狀態、反平行狀態時與自旋轉矩傳遞至對方之磁性層之效率對應之係數，Hk為磁各向異性(參照非專利文獻1)。
上述各式中，若將垂直磁化型時之(Hk-4πMs)與面內磁化型時之(Hk+2πMs)進行比較，則可理解垂直磁化型更適合低記憶電流化。即，垂直磁化方式之STT-MRAM時之(Hk-4πMs)與面內磁化方式之STT-MRAM時之(Hk+2πMs)相比較小。因此可知，於反轉電流較小，降低寫入時之反轉電流之觀點中，垂直磁化方式之STT-MRAM更適合。
＜1-6.MTJ元件之製造方法＞ 參照圖5至6，針對第1實施形態之MTJ元件10之製造方法(記憶裝置1之製造方法)之一例進行說明。圖5及圖6係用以說明第1實施形態之MTJ元件10之製造步驟之一例之剖視圖。圖7係顯示第1實施形態之MgO成膜率之角度依存性之圖表。
如圖5所示，於基板之表面200a(半導體基板200之上表面)積層下部絕緣層32。下部絕緣層32具有包含平面M1及傾斜面M2之凸部。於平面M1及傾斜面M2，分別定位有接觸層208，以於垂直方向延伸之方式形成。另，接觸層208之上表面即露出面208a之接觸層208自下部絕緣層32露出。傾斜面M2內之露出面208a為以與傾斜面M2相同之傾斜角度及傾斜方向傾斜之面。該露出面208a包含於傾斜面M2。於此種下部絕緣層32上，藉由濺鍍等成膜方法(例如DC(Direct Current：直流)磁控濺鍍法或RF(Radio Frequency：射頻)磁控濺鍍法等)，以其記載順序積層有基底層100、固定層102、絕緣層104、記憶層106及蓋層108。
再者，於蓋層108之上形成光罩40。光罩40藉由例如於蓋層108上利用旋塗法等積層光阻層，將該光阻層配合MTJ元件10之形狀及尺寸圖案化而形成。該光罩40作為掩膜使用，對蓋層108、記憶層106、絕緣層104、固定層102、基底層100等依序進行蝕刻，如圖6所示，MTJ元件10分別形成於下部絕緣層32之上表面、即平面M1及傾斜面M2。另，作為蝕刻，例如可使用離子束蝕刻(IBE：Ion Beam Etching)，又，亦可使用反應性離子蝕刻(RIE：Reactive Ion Etching)，亦可將該等組合。
根據此種製造步驟，如圖5所示，於真空裝置內連續成膜基底層100至蓋層108，其後，進行利用蝕刻等之圖案化加工，藉此，如圖6所示，MTJ元件10形成於下部絕緣層32之上表面。此時，MTJ元件10分別形成於下部絕緣層32之平面M1或傾斜面M2上。平面M1上之MTJ元件10之絕緣層104之厚度(膜厚)與傾斜面M2上之MTJ元件10之絕緣層104之厚度不同。再者，平面M1上之MTJ元件10之平面形狀(與平面M1平行之平面形狀)之面積與傾斜面M2上之MTJ元件10之平面形狀(與傾斜面M2平行之平面形狀)之面積不同。
此處，如上所述，平面M1上之MTJ元件10相當於參考元件502a(參照圖1)，傾斜面M2上之MTJ元件10相當於記憶元件501a(參照圖1)。因此，平面M1上之參考元件502a之絕緣層104之厚度厚於傾斜面M2上之記憶元件501a之絕緣層104之厚度。藉此，參考元件502a與記憶元件501a相比，電阻面積積RA較高，反轉電壓Va較高，故可提高對錯誤寫入(讀取干擾)之耐性。
另，亦可參考元件502a之電阻值與記憶元件501a之電阻值相同，平面M1上之參考元件502a之平面形狀之面積大於傾斜面M2上之記憶元件501a之平面形狀之面積。
如圖6所示，若傾斜面M2之傾斜角度變大，則MgO之成膜率，即絕緣層104之成膜率變低。即，傾斜面M2之傾斜角度愈大，絕緣層104之厚度愈薄。利用該特性，可同時形成絕緣層104之厚度不同之複數個MTJ元件10，即寫入(保持)特性不同之複數個MTJ元件10。
此處，關於傾斜角度，期望將傾斜角度設為θ時，滿足0(deg)＜θ≦45(deg)之關係式。將傾斜角度傾斜至45(deg)之情形時，絕緣層104之厚度(例如MgO之膜厚)基於COS法則，變為一半左右，可覆蓋假定為STT-MRAM之絕緣層104之厚度範圍(例如MgO之膜厚範圍)。另一方面，若過於增大傾斜角度，則有藉由蝕刻無法充分去除附著於MTJ元件10之側壁之再沈積物之虞，故由一般之射束角度將45(deg)設定為上限。
另，上述之製造步驟中，只要無特別說明，則對於包含氧化物之層以外之層，較佳為使用DC磁控濺鍍法成膜。又，只要無特別說明，則較佳為氧化物層藉由使用RF磁控濺鍍法或DC磁控濺鍍法成膜金屬層，於成膜後進行氧化處理(熱處理)，將成膜之金屬層轉換為氧化物層而形成。
＜1-7.基底之變化例1＞ 參照圖8，針對第1實施形態之基底(下部絕緣層32)之變化例1進行說明。圖8係用以說明第1實施形態之基底(下部絕緣層32)之變化例1之剖視圖。
如圖8所示，下部絕緣層32具有平面M1、與傾斜角度不同之2個傾斜面M2、M3。該情形時，可同時形成絕緣層104之厚度不同之3個MTJ元件10，即寫入(保持)特性不同之3個MTJ元件10。2個傾斜面M2、M3相當於第1傾斜面及第2傾斜面。
變化例1中，傾斜面M3為以小於傾斜面M2之傾斜角度之傾斜角度傾斜之面。例如，使用傾斜面M3或平面M1上之MTJ元件10作為參考元件502a(參照圖1)，又，使用傾斜面M2上之MTJ元件10作為記憶元件501a(參照圖1)。即，參考元件502a至少設置於傾斜角度小於設有記憶元件501a之傾斜面M2之傾斜面M3或平面M1。因此，參考元件502a之絕緣層104之厚度厚於記憶元件501a之絕緣層104之厚度，參考元件502a之電阻面積積RA及反轉電壓Vc與記憶元件501a相比較高，故可提高對錯誤寫入(讀取干擾)之耐性。
另，傾斜角度不同之傾斜面M2、M3之數量未特別限定，例如根據需要之不同寫入特性之數量變更。即，藉由將傾斜設為n(n為2以上之整數)階段，可同時形成寫入特性不同之n種MTJ元件10。
＜1-8.基底之變化例2＞ 參照圖9，針對第1實施形態之基底(下部絕緣層32)之變化例2進行說明。圖9係用以說明第1實施形態之基底(下部絕緣層32)之變化例2之剖視圖。
如圖9所示，與圖6相比，下部絕緣層32具有寬度(面內方向之長度)較寬之複數個接觸層208。於接觸層208之上表面即露出面208a內設有MTJ元件10。露出面208a之面積為MTJ元件10之下表面之面積以上。傾斜面M2內之露出面208a包含於傾斜面M2。該露出面208a作為傾斜面M2發揮功能。
變化例2亦係平面M1上之MTJ元件10相當於參考元件502a(參照圖1)，傾斜面M2上之MTJ元件10相當於記憶元件501a(參照圖1)。因此，參考元件502a之絕緣層104之厚度厚於記憶元件501a之絕緣層104之厚度，參考元件502a之電阻面積積RA及反轉電壓Vc與記憶元件501a相比較高，故可提高對錯誤寫入(讀取干擾)之耐性。
＜1-9.基底之傾斜面之形成方法＞ 參照圖10至圖12，針對第1實施形態之基底(下部絕緣層32)之傾斜面M2之形成方法之一例進行說明。圖10至圖12係用以說明第1實施形態之基底之傾斜面M2之形成步驟之一例之圖。
如圖10所示，於基底之下部絕緣層32上將抗蝕劑層50圖案化，如圖11所示，藉由以特定之傾斜角度對下部絕緣層32之上表面入射之離子束(相對於下部絕緣層32之上表面傾斜之離子束入射)蝕刻下部絕緣層32。此時，離子束之一部分由抗蝕劑層50遮蔽，於下部絕緣層32上形成傾斜面M2。且，如圖12所示，於蝕刻後將抗蝕劑層50去除。藉此，可獲得具有傾斜面M2之下部絕緣層32。此種形成步驟中，藉由控制抗蝕劑層50之圖案化與離子束之入射角度，可調整傾斜面M2之傾斜角度與傾斜方向，又，可選擇傾斜面M2之有無。
另，若傾斜面M2之形成步驟為可形成傾斜面M2之方法，則並非限定於圖10至圖12所示之形成步驟。又，若基底(基底層)可具有傾斜面M2，則基底並非限定於下部絕緣層32。
＜1-10.作用、效果＞ 如上說明，根據第1實施形態，基底層之一例即下部絕緣層32具有：傾斜面(第1傾斜面)M2，其相對於半導體基板200之表面200a傾斜；及傾斜面(第2傾斜面)M3，其相對於與表面200a平行之平面M1(參照圖1)或表面200a以小於傾斜面M2之傾斜角度的傾斜角度傾斜(參照圖8)。記憶元件501a設置於傾斜面M2，參考元件502a設置於平面M1或傾斜面M3。藉此，參考元件502a之絕緣層104厚於記憶元件501a之絕緣層104，故參考元件502a之電阻面積積RA及反轉電壓Vc與記憶元件501a相比較高。因此，可提高對錯誤寫入(讀取干擾)之耐性，可抑制錯誤寫入之發生。
又，亦可下部絕緣層32具有平面M1及傾斜面M3，複數個參考元件502a設置於平面M1及傾斜面M3。此種情形時，亦可抑制錯誤寫入之發生。
又，亦可參考元件502a之電阻值與記憶元件501a之電阻值相同，與參考元件502a之平面M1平行之平面形狀之面積大於與記憶元件501a之傾斜面M2平行之平面形狀之面積。
又，複數個記憶元件501a亦可設置於傾斜面M2及平面M1。藉此，傾斜面M2上之記憶元件501a之絕緣層104之厚度與平面M1上之記憶元件501a之絕緣層104之厚度不同。因此，可同時形成絕緣層104之厚度不同之複數個記憶元件501a，即寫入(保持)特性不同之複數個記憶元件501a。即，可抑制製造步驟數，可提高生產性。
又，複數個記憶元件501a除傾斜面M2及平面M1外，亦可設置於傾斜面M3。藉此，傾斜面M2上之記憶元件501a之絕緣層104a之厚度、平面M1上之記憶元件501a之絕緣層104之厚度、及傾斜面M3上之記憶元件501a之絕緣層104之厚度不同。因此，可同時形成寫入(保持)特性不同之複數個MTJ元件10，可提高生產性。
又，下部絕緣層32亦可包含電性連接於設置於平面M1或傾斜面M3之參考元件502a之貫通配線之一例即接觸層208。藉此，可簡化對於參考元件502a之電性配線。
又，亦可平面M1或傾斜面M3包含接觸層208自下部絕緣層32露出之露出面208a，電性連接於接觸層208之參考元件502a設置於露出面208a內(參照圖9)。此種情形時，亦可抑制錯誤寫入之發生。
又，下部絕緣層32亦可包含電性連接於設置於傾斜面M2之記憶元件501a之貫通配線之一例即接觸層208。藉此，可簡化對於記憶元件501a之電性配線。
又，亦可傾斜面M2包含接觸層208自下部絕緣層32露出之露出面208a，電性連接於接觸層208之記憶元件501a設置於露出面208a內(參照圖9)。此種情形時，亦可抑制錯誤寫入之發生。
(2.第2實施形態) ＜2-1.MTJ元件之製造方法＞ 參照圖13至圖15，針對第2實施形態之MTJ元件10之製造方法(記憶裝置1之製造方法)之一例進行說明。圖13及圖14係用以說明第2實施形態之MTJ元件10之製造步驟之一例之剖視圖。圖15係用以說明第2實施形態之MTJ元件10之製造步驟之比較例之剖視圖。
如圖13所示，於基板之表面200a(半導體基板200之上表面)積層下部絕緣層32。下部絕緣層32具有包含平面M1及複數個傾斜面M2、M4之凸部。於各傾斜面M2、M4，分別定位有接觸層208，以於垂直方向延伸之方式形成。複數個傾斜面M2、M4相當於第1傾斜面及第3傾斜面。
另，接觸層208之上表面即露出面208a之接觸層208自下部絕緣層32露出。傾斜面M2內之露出面208a為以與傾斜面M2相同之傾斜角度及傾斜方向傾斜之面。傾斜面M4內之露出面208a為以與傾斜面M4相同之傾斜角度及傾斜方向傾斜之面。該等露出面208a分別包含於傾斜面M2、M4。於此種下部絕緣層32上，藉由濺鍍等成膜方法(例如DC磁控濺鍍法或RF磁控濺鍍法等)，以其記載順序積層有基底層100、固定層102、絕緣層104、記憶層106及蓋層108。
再者，於蓋層108之上形成光罩40。光罩40藉由例如於蓋層108上利用旋塗法等積層光阻層，將該光阻層配合MTJ元件10之形狀及尺寸圖案化而形成。該光罩40作為掩膜使用，對蓋層108、記憶層106、絕緣層104、固定層102、基底層100等依序進行蝕刻，如圖14所示，MTJ元件10分別形成於下部絕緣層32之上表面、即各傾斜面M2、M4。另，作為蝕刻，例如可使用離子束蝕刻(IBE)，又，亦可使用反應性離子蝕刻(RIE)，亦可將該等組合。
根據此種製造步驟，如圖13所示，於真空裝置內連續成膜基底層100至蓋層108，其後，進行利用蝕刻等之圖案化加工，藉此，如圖14所示，MTJ元件10形成於下部絕緣層32之上表面。此時，MTJ元件10分別形成於下部絕緣層32之各傾斜面M2、M4上。各傾斜面M2、M4之傾斜角度相同。因此，傾斜面M2上之MTJ元件10之絕緣層104之厚度(膜厚)與傾斜面M4上之MTJ元件10之絕緣層104之厚度相同。
圖13之例中，於縮窄MTJ元件10之間隔之部位(例如最窄部位)，於形成該等MTJ元件10之部位之下部絕緣層32設有2個傾斜面M2、M4。例如，相鄰之MTJ元件10間之下部絕緣層32形成為如圖13之凸狀。2個傾斜面M2、M4以彼此之面間之相隔距離向半導體基板200之表面200a逐漸擴大之方式形成。
2個傾斜面M2、M4中之一者相對於面內方向(例如晶圓膜面方向)具有+a度(正值)，該等中之另一者相對於面內方向具有-b度(負值)。數值a及b可相同，又，亦可不同。如此，2個傾斜面M2各自之傾斜方向不同。另，「+」與「-」表示傾斜方向相反。傾斜方向例如可以二維規定，或者亦可以三維規定。
根據此種佈局，可將遮蔽離子束之角度上限增加傾斜面M2之傾斜角度B(deg)。該角度上限為Y+B(deg)。即，藉由離子束之入射角度範圍之擴大，可相對放倒地照射離子束，將附著於MTJ元件10之側壁之再沈積物去除。因此，進行利用離子束蝕刻(IBE)之元件加工之情形時，減輕由MTJ元件10遮蔽離子束，即使縮窄MTJ元件10之間隔亦可抑制短路不良，故可製作更高密度之記憶裝置1。
另一方面，圖15所示之比較例中，下部絕緣層32僅具有平面M1，各MTJ元件10形成於平面M1上。該佈局中，若使離子束放倒Y(deg)以上，則由相鄰之MTJ元件10或其上之光罩40遮蔽。即，元件間隔變窄之部位中，有IBE(離子束蝕刻)加工時之離子束由相鄰之一元件遮蔽之情形。
如此，比較例中，離子束之角度接近水平之情形時，由相鄰之MTJ元件10或其上之光罩40遮蔽離子束，附著於MTJ元件10之側壁之附著物，即再沈積物之去除不充分，有引起短路不良之情形。為避免該短路不良，如上所述，藉由離子束之入射角度範圍之擴大，可相對放倒地照射離子束，去除附著於MTJ元件10之側壁之再沈積物。
＜2-2.作用、效果＞ 如上說明，根據第2實施形態，下部絕緣層32具有相對於半導體基板200之表面200a之傾斜方向不同之複數個傾斜面(第1傾斜面、第3傾斜面)M2、M4(參照圖14)，複數個記憶元件501a設置於各傾斜面M2、M4。藉由該佈局，於相鄰之記憶元件501a之成膜時，抑制彼此之元件遮蔽離子束，容易將成為短路不良元件之原因之再沈積物(再附著之沈積物)自記憶元件501a去除。因此，可抑制良率降低，故可提高生產性。
又，各傾斜面M2、M4亦可為彼此之面間之相隔距離向半導體基板200之表面200a逐漸擴大之二個傾斜面。藉由該佈局，相鄰之記憶元件501a之成膜時，更抑制彼此之元件遮蔽離子束，容易將成為短路不良元件之原因之再沈積物自記憶元件501a去除，故可抑制良率降低，確實提高生產性。
又，各傾斜面M2、M4各自之傾斜角度可相同，亦可不同。此時，藉由調整各傾斜面M2、M4之傾斜角度，例如可改變各記憶元件501a之絕緣層104之厚度，可形成寫入(保持)特性不同之複數個記憶元件501a。
＜3.其他實施形態＞ 上述實施形態之構成除上述實施形態以外亦可以各種不同形態實施。例如，構成不限於上述例，亦可為各種態樣。又，例如對於包含上述文書中或圖式中所示之構成、處理順序、具體名稱、各種資料或參數之資訊，除特別記載之情形外可任意變更。
又，圖示之各裝置之各構成要件為功能概念性者，未必物理上需要如圖示般構成。即，各裝置之分散、統一之具體形態不限於圖示者，其全部或一部分可根據各種負荷或使用狀況等，以任意單位功能或物理性分散、統一而構成。
例如，亦可使用上述各實施形態及該等變化例之各MTJ元件10作為磁阻元件，構成HDD(Hard Disk Drive：硬碟驅動器)等記憶裝置作為記憶裝置1。
＜4.電子機器之構成例＞ 參照圖16至圖18，針對作為具備上述各實施形態(亦包含各變化例)之記憶裝置1之電子機器之攝像裝置300及遊戲機器900進行說明。例如，攝像裝置300及遊戲機器900使用上述各實施形態之記憶裝置1作為記憶體。作為記憶體，列舉例如快閃記憶體等。
＜4-1.攝像裝置＞ 參照圖16，針對具備上述各實施形態之任一者之記憶裝置1之攝像裝置300進行說明。圖16係顯示具備上述各實施形態之任一者之記憶裝置1之攝像裝置300之概略構成之一例之圖。作為攝像裝置300，列舉例如數位靜態相機或視訊相機、具有攝像功能之智慧型手機或行動電話等電子機器。
如圖16所示，攝像裝置300具備光學系統301、快門裝置302、攝像元件303、控制電路(驅動電路)304、信號處理電路305、監視器306及記憶體307。該攝像裝置300可拍攝靜止圖像及動態圖像。
光學系統301具有1片或複數片透鏡。該光學系統301將來自被攝體之光(入射光)引導至攝像元件303，成像於攝像元件303之受光面。
快門裝置302配置於光學系統301及攝像元件303間。該快門裝置302依照控制電路304之控制，控制對攝像元件303之光照射期間及遮光期間。
攝像元件303根據經由光學系統301及快門裝置302成像於受光面之光，於一定期間累積信號電荷。依照自控制電路304供給之驅動信號(時序信號)，傳輸累積於攝像元件303之信號電荷。
控制電路304輸出控制攝像元件303之傳輸動作及快門裝置302之快門動作之驅動信號，驅動攝像元件303及快門裝置302。
信號處理電路305對自攝像元件303輸出之信號電荷實施各種信號處理。將藉由信號處理電路305實施信號處理所得之圖像(圖像資料)供給至監視器306，又，供給至監視器307。
監視器306基於自信號處理電路305供給之圖像資料，顯示由攝像元件303拍攝之動態圖像或靜止圖像。作為監視器306，使用例如液晶面板或有機EL(Electro Luminescence：電致發光)面板等面板型顯示裝置。
記憶體307記憶自信號處理電路305供給之圖像資料，即由攝像元件303拍攝之動態圖像或靜止圖像之圖像資料。記憶體307包含上述各實施形態之任一者之記憶裝置1。
如此構成之攝像裝置300中，藉由使用上述記憶裝置1作為記憶體307，可實現生產性之提高。
＜4-2.遊戲機器＞ 參照圖17及圖18，針對具備上述各實施形態之任一者之記憶裝置1之遊戲機器900進行說明。圖17係顯示具備上述各實施形態之任一者之記憶裝置1之遊戲機器900之概略構成之一例之立體圖(外觀立體圖)。圖18係顯示遊戲機器900之概略構成之一例之方塊圖。
如圖17所示，遊戲機器900例如具有於形成為橫寬之扁平形狀之外殼901之內外配置有各構成之外觀。
於外殼901之前表面，於長邊方向之中央部設置顯示面板902。又，於顯示面板902之左右，分別設置於周向隔開配置之操作鍵903及操作鍵904。又，於外殼901之前表面之下端部設置操作鍵905。操作鍵903、904、905作為方向鍵或決定鍵等發揮功能，使用於顯示面板902上顯示之選單項目之選擇或遊戲之進行等。
於外殼901之上表面，設置用以連接外部機器之連接端子906或電力供給用之供給端子907、進行與外部機器之紅外線通信之受光窗908等。
如圖18所示，遊戲機器900具備包含CPU(Central Processing Unit：中央處理單元)之運算處理部910、記憶各種資訊之記憶部920、及控制遊戲機器900之各構成之控制部930。例如自未圖示之電池等對運算處理部910及控制部930供給電力。
運算處理部910產生用以使使用者進行各種資訊之設定或應用程式之選擇之選單畫面。又，運算處理部910執行由使用者選擇之應用程式。
記憶部920保持由使用者設定之各種資訊。記憶部920包含上述各實施形態之任一者之記憶裝置1。
控制部930具有輸入受理部931、通信處理部933及電力控制部935。輸入受理部931例如進行操作鍵903、904及905之狀態檢測。又，通信處理部933進行與外部機器間之通信處理。電力控制部935進行供給至遊戲機器900之各部之電力之控制。
如此構成之遊戲機器900中，亦藉由使用上述記憶裝置1作為記憶部920，可實現生產性之提高。
另，上述各實施形態之記憶裝置1亦可與構成運算裝置等之半導體電路一起搭載於同一半導體晶片，構成半導體裝置(System-on-a-Chip：SoC：晶片上系統)。
又，上述各實施形態之記憶裝置1如上所述，可安裝於可搭載記憶體(記憶部)之各種電子機器。例如，記憶裝置1除攝像裝置300或遊戲機器900外，亦可搭載於筆記型PC(Personal Computer：個人電腦)、移動機器(例如智慧型手機或平板PC等)、PDA(Personal Digital Assistant：個人數位助理)、穿戴式設備、音樂機器等各種電子機器。例如，記憶裝置1作為儲存器等各種記憶體使用。
＜5.附記＞ 另，本技術亦可採取如下之構成。 (1) 一種記憶裝置，其具備： 記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層； 基底層，其設有上述記憶元件及參考元件；及 半導體基板，其於表面積層有上述基底層；且 上述基底層具有： 第1傾斜面，其相對於上述表面傾斜；及 第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜； 上述記憶元件設置於上述第1傾斜面， 上述參考元件設置於上述平面或上述第2傾斜面。 (2) 如上述(1)所記載之記憶裝置，其中 上述基底層具有上述平面及上述第2傾斜面， 複數個上述參考元件設置於上述平面及上述第2傾斜面。 (3) 如上述(1)或(2)所記載之記憶裝置，其中 上述參考元件之電阻值與上述記憶元件之電阻值相同， 上述參考元件之與上述平面平行之平面形狀之面積大於上述記憶元件之與上述第1傾斜面平行之平面形狀之面積。 (4) 如上述(1)至(3)中任一者所記載之記憶裝置，其中 複數個上述記憶元件設置於上述第1傾斜面及上述平面。 (5) 如上述(4)所記載之記憶裝置，其中 複數個上述記憶元件除設置於上述第1傾斜面及上述平面外，又設置於上述第2傾斜面。 (6) 如上述(1)至(5)中任一者所記載之記憶裝置，其中 上述基底層具有相對於上述表面之傾斜方向與上述第1傾斜面不同之第3傾斜面， 複數個上述記憶元件設置於上述第1傾斜面及上述第3傾斜面。 (7) 如上述(6)所記載之記憶裝置，其中 上述第1傾斜面及上述第3傾斜面為彼此之面間之相隔距離向上述表面逐漸擴大之二個傾斜面。 (8) 如上述(6)或(7)所記載之記憶裝置，其中 上述第1傾斜面及上述第3傾斜面之各者之傾斜角度相同。 (9) 如上述(6)或(7)所記載之記憶裝置，其中 上述第1傾斜面及上述第3傾斜面之各者之傾斜角度不同。 (10) 如上述(1)至(9)中任一者所記載之記憶裝置，其中 上述基底層包含電性連接於設置於上述平面或上述第2傾斜面之上述參考元件之貫通配線。 (11) 如上述(10)所記載之記憶裝置，其中 上述平面或上述第2傾斜面包含上述貫通配線自上述基底層露出之露出面， 電性連接於上述貫通配線之上述參考元件設置於上述露出面內。 (12) 如上述(1)至(11)中任一者所記載之記憶裝置，其中 上述基底層包含電性連接於設置於上述第1傾斜面之上述記憶元件之貫通配線。 (13) 如上述(12)所記載之記憶裝置，其中 上述第1傾斜面包含上述貫通配線自上述基底層露出之露出面， 電性連接於上述貫通配線之上述記憶元件設置於上述露出面內。 (14) 一種電子機器， 其具備記憶資訊之記憶裝置， 上述記憶裝置具備： 記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層； 基底層，其設有上述記憶元件及參考元件；及 半導體基板，其於表面積層有上述基底層；且 上述基底層具有： 第1傾斜面，其相對於上述表面傾斜；及 第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜； 上述記憶元件設置於上述第1傾斜面， 上述參考元件設置於上述平面或上述第2傾斜面。 (15) 一種記憶裝置之製造方法， 其於半導體基板之表面形成基底層，該基底層具有：第1傾斜面，其相對於上述表面傾斜；及第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜；且 於上述第1傾斜面上，形成記憶元件，該記憶元件具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層；於上述平面或上述第2傾斜面上，形成參考元件，該參考元件具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層。 (16) 一種電子機器，其具備上述(1)至(13)中任一者所記載之記憶裝置。 (17) 一種記憶裝置之製造方法，其製造上述(1)至(13)中任一者所記載之記憶裝置。
1:記憶裝置 10:MTJ元件 20:選擇電晶體 30:絕緣層 32:下部絕緣層 34:上部絕緣層 40:光罩 50:抗蝕劑層 70:位元線 72:閘極電極 74:配線 100:基底層 102:固定層 104:絕緣層 106:記憶層 108:蓋層 200:半導體基板 200a:表面 202:源極區域 204:汲極區域 206:元件分離層 208:接觸層 208a:露出面 210:接觸層 300:攝像裝置 301:光學系統 302:快門裝置 303:攝像元件 304:控制電路 305:信號處理電路 306:監視器 307:記憶體 501:記憶胞 501a:記憶元件 501b:選擇電晶體 502:參考胞 502a:參考元件 502b:選擇電晶體 511:感測放大器 512:感測放大器 513:感測放大器 900:遊戲機器 901:外殼 902:顯示面板 903:操作鍵 904:操作鍵 905:操作鍵 906:連接端子 907:供給端子 908:受光窗 910:運算處理部 920:記憶部 930:控制部 931:輸入受理部 933:通信處理部 935:電力控制部 M1:平面 M2:傾斜面 M3:傾斜面 M4:傾斜面
圖1係顯示第1實施形態之記憶裝置之概略構成之一例之圖。 圖2係顯示第1實施形態之記憶裝置之胞構造之概略構成之一例之立體圖。 圖3係顯示第1實施形態之記憶裝置之胞構造之概略構成之一例之剖視圖。 圖4係顯示第1實施形態之MTJ元件之概略構成之一例之剖視圖。 圖5係用以說明第1實施形態之MTJ元件之製造步驟之一例之第1剖視圖。 圖6係用以說明第1實施形態之MTJ元件之製造步驟之一例之第2剖視圖。 圖7係顯示第1實施形態之MgO成膜率之角度依存性之圖表。 圖8係用以說明第1實施形態之基底之變化例1之剖視圖。 圖9係用以說明第1實施形態之基底之變化例2之剖視圖。 圖10係用以說明第1實施形態之基底之傾斜面之形成步驟之一例之第1說明圖。 圖11係用以說明第1實施形態之基底之傾斜面之形成步驟之一例之第2說明圖。 圖12係用以說明第1實施形態之基底之傾斜面之形成步驟之一例之第3說明圖。 圖13係用以說明第2實施形態之MTJ元件之製造步驟之一例之第1剖視圖。 圖14係用以說明第2實施形態之MTJ元件之製造步驟之一例之第2剖視圖。 圖15係用以說明第2實施形態之MTJ元件之製造步驟之比較例之剖視圖。 圖16係顯示具備第1或第2實施形態之記憶裝置之攝像裝置之概略構成之一例之圖。 圖17係顯示具備第1或第2實施形態之記憶裝置之遊戲機器之外觀之一例之立體圖。 圖18係顯示圖17之遊戲機器之概略構成之一例之方塊圖。
1:記憶裝置
10:MTJ元件
20:選擇電晶體
30:絕緣層
32:下部絕緣層
34:上部絕緣層
70:位元線
72:閘極電極
74:配線
200:半導體基板
202:源極區域
204:汲極區域
206:元件分離層
208:接觸層
210:接觸層
M1:平面
M2:傾斜面

Claims (15)

  1. 一種記憶裝置，其具備： 記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層； 基底層，其設有上述記憶元件及參考元件；及 半導體基板，其於表面積層有上述基底層；且 上述基底層具有： 第1傾斜面，其相對於上述表面傾斜；及 第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜； 上述記憶元件設置於上述第1傾斜面， 上述參考元件設置於上述平面或上述第2傾斜面。
  2. 如請求項1之記憶裝置，其中 上述基底層具有上述平面及上述第2傾斜面， 複數個上述參考元件設置於上述平面及上述第2傾斜面。
  3. 如請求項1之記憶裝置，其中 上述參考元件之電阻值與上述記憶元件之電阻值相同， 上述參考元件之與上述平面平行之平面形狀之面積大於上述記憶元件之與上述第1傾斜面平行之平面形狀之面積。
  4. 如請求項1之記憶裝置，其中 複數個上述記憶元件設置於上述第1傾斜面及上述平面。
  5. 如請求項4之記憶裝置，其中 複數個上述記憶元件除設置於上述第1傾斜面及上述平面外，又設置於上述第2傾斜面。
  6. 如請求項1之記憶裝置，其中 上述基底層具有相對於上述表面之傾斜方向與上述第1傾斜面不同之第3傾斜面， 複數個上述記憶元件設置於上述第1傾斜面及上述第3傾斜面。
  7. 如請求項6之記憶裝置，其中 上述第1傾斜面及上述第3傾斜面為彼此之面間之相隔距離向上述表面逐漸擴大之二個傾斜面。
  8. 如請求項6之記憶裝置，其中 上述第1傾斜面及上述第3傾斜面之各者之傾斜角度相同。
  9. 如請求項6之記憶裝置，其中 上述第1傾斜面及上述第3傾斜面之各者之傾斜角度不同。
  10. 如請求項1之記憶裝置，其中 上述基底層包含電性連接於設置於上述平面或上述第2傾斜面之上述參考元件之貫通配線。
  11. 如請求項10之記憶裝置，其中 上述平面或上述第2傾斜面包含上述貫通配線自上述基底層露出之露出面， 電性連接於上述貫通配線之上述參考元件設置於上述露出面內。
  12. 如請求項1之記憶裝置，其中 上述基底層包含電性連接於設置於上述第1傾斜面之上述記憶元件之貫通配線。
  13. 如請求項12之記憶裝置，其中 上述第1傾斜面包含上述貫通配線自上述基底層露出之露出面， 電性連接於上述貫通配線之上述記憶元件設置於上述露出面內。
  14. 一種電子機器， 其具備記憶資訊之記憶裝置， 上述記憶裝置具備： 記憶元件及參考元件，其等分別具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層； 基底層，其設有上述記憶元件及參考元件；及 半導體基板，其於表面積層有上述基底層；且 上述基底層具有： 第1傾斜面，其相對於上述表面傾斜；及 第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜； 上述記憶元件設置於上述第1傾斜面， 上述參考元件設置於上述平面或上述第2傾斜面。
  15. 一種記憶裝置之製造方法， 其於半導體基板之表面形成基底層，該基底層具有：第1傾斜面，其相對於上述表面傾斜；及第2傾斜面，其以小於上述第1傾斜面之傾斜角度之傾斜角度，相對於與上述表面平行之平面或上述表面傾斜；且 於上述第1傾斜面上，形成記憶元件，該記憶元件具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層；於上述平面或上述第2傾斜面上，形成參考元件，該參考元件具有磁化方向固定之固定層、磁化方向可變更之記憶層、及設置於上述固定層與上述記憶層間之絕緣層。
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