WO2023162927A1 - 記憶装置、電子機器及び記憶装置の製造方法 - Google Patents

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WO2023162927A1
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storage device
storage
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裕行 内田
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ソニーセミコンダクタソリューションズ株式会社
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present disclosure relates to storage devices, electronic devices, and methods of manufacturing storage devices.
  • the MRAM which is one of the above-mentioned devices, stores information by using the change in electrical resistance caused by changing the magnetization state (reversing the magnetization direction) of the magnetic material of the magnetic memory element of the MRAM. conduct. Therefore, the stored information can be read by determining the resistance state of the magnetic memory element determined by the change in the magnetization state, more specifically, determining the magnitude of the electrical resistance of the magnetic memory element.
  • Such MRAM is capable of high-speed operation, can be rewritten almost infinitely (10 15 times or more), and is highly reliable. there is In addition, due to its high-speed operation and high reliability, MRAM is expected to be developed into code storage and working memory in the future.
  • an MRAM using such spin torque magnetization reversal is called an STT-MRAM (Spin Transfer Torque-Magnetic Random Access Memory).
  • STT-MRAM Spin Transfer Torque-Magnetic Random Access Memory
  • the STT-MRAM has an MTJ (Magnetic Tunnel Junction) element as a magnetic memory element, which has two magnetic layers (storage layer and fixed layer) and an insulating layer (for example, MgO) sandwiched between these magnetic layers.
  • the MTJ element is also called a TMR (Tunneling Magneto Resistive) element.
  • the memory array of such an STT-MRAM includes memory cells for recording information and reference cells for determining H/L (High/Low) resistance values of the recorded information (for example, , see Patent Document 1).
  • the memory cell has an MTJ element as a magnetic memory element (storage element).
  • the reference cell has an MTJ element as a reference element for generating a reference resistance value.
  • the reference cell for example, the reference cell is shared by a plurality of memory cells, increasing the number of accesses to the reference cell when reading information. For this reason, erroneous writing (read-disturb) in which writing is performed at the time of reading may occur.
  • the present disclosure provides a storage device, an electronic device, and a method of manufacturing a storage device that can suppress the occurrence of erroneous writing.
  • a memory device includes a fixed layer whose magnetization direction is fixed, a memory layer whose magnetization direction is changeable, and an insulating layer provided between the fixed layer and the memory layer.
  • a memory element and a reference element a base layer provided with the memory element and the reference element, and a semiconductor substrate having the base layer laminated on the surface thereof, wherein the base layer is inclined with respect to the surface and a second inclined surface that is parallel to the surface or inclined with respect to the surface at an inclination angle smaller than the inclination angle of the first inclined surface, and the storage element 1 inclined surface, and the reference element is provided on the flat surface or the second inclined surface.
  • An electronic device includes a storage device that stores information
  • the storage device includes a fixed layer whose magnetization direction is fixed, a storage layer whose magnetization direction is changeable, the fixed layer, and the A storage element and a reference element each having an insulating layer provided between a storage layer, a base layer provided with the storage element and the reference element, and a semiconductor substrate having the base layer laminated on the surface thereof.
  • the underlying layer has a first inclined surface that is inclined with respect to the surface, and a second inclined surface that is parallel to the surface or inclined with respect to the surface at an inclination angle smaller than the inclination angle of the first inclined surface. and a surface, wherein the memory element is provided on the first inclined surface, and the reference element is provided on the flat surface or the second inclined surface.
  • a method for manufacturing a storage device includes a semiconductor substrate having a surface on which a first inclined surface that is inclined with respect to the surface and a plane parallel to the surface or the first inclined surface with respect to the surface are provided. a fixed layer having a fixed magnetization direction and a memory layer whose magnetization direction can be changed; A memory element having an insulating layer provided between the fixed layer and the memory layer is provided on the flat surface or the second inclined plane, a fixed layer whose magnetization direction is fixed, and a magnetization direction whose magnetization direction is changeable.
  • a reference element is formed having a storage layer and an insulating layer provided between the fixed layer and the storage layer.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a storage device according to a first embodiment
  • FIG. 1 is a perspective view showing an example of a schematic configuration of a cell structure of a memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a schematic configuration of a cell structure of a memory device according to a first embodiment
  • FIG. 1 is a cross-sectional view showing an example of a schematic configuration of an MTJ element according to a first embodiment
  • FIG. FIG. 4A is a first cross-sectional view for explaining an example of a manufacturing process of the MTJ element according to the first embodiment
  • FIG. 10 is a second cross-sectional view for explaining an example of the manufacturing process of the MTJ element according to the first embodiment; 4 is a graph showing the angle dependence of the MgO film formation rate according to the first embodiment; FIG. 7 is a cross-sectional view for explaining Modification 1 of the base according to the first embodiment; FIG. 11 is a cross-sectional view for explaining Modification 2 of the base according to the first embodiment; FIG. 10 is a first explanatory diagram for explaining an example of a process of forming an inclined surface of a base according to the first embodiment; FIG. 10 is a second explanatory diagram for explaining an example of a process of forming an inclined surface of a base according to the first embodiment; FIG.
  • FIG. 11 is a third explanatory diagram for explaining an example of a process of forming an inclined surface of a base according to the first embodiment
  • FIG. 10 is a first cross-sectional view for explaining an example of the manufacturing process of the MTJ element according to the second embodiment
  • FIG. 10 is a second cross-sectional view for explaining an example of the manufacturing process of the MTJ element according to the second embodiment
  • FIG. 10 is a cross-sectional view for explaining a comparative example of the manufacturing process of the MTJ element according to the second embodiment
  • 1 is a diagram showing an example of a schematic configuration of an imaging device including a storage device according to the first or second embodiment
  • FIG. 1 is a perspective view showing an example of the appearance of a game machine provided with a storage device according to the first or second embodiment
  • FIG. FIG. 18 is a block diagram showing an example of a schematic configuration of the game machine according to FIG. 17;
  • drawings referred to in the following description are drawings for describing one embodiment of the present disclosure and for facilitating understanding thereof. may differ from Furthermore, the elements and the like shown in the drawings can be appropriately changed in design in consideration of the following description and known techniques. Further, in the following description, the vertical direction of the layered structure of elements and the like corresponds to the relative direction when the surface of the substrate on which the elements are provided faces upward, and does not correspond to the vertical direction according to the actual gravitational acceleration. may differ.
  • the “perpendicular direction” (the direction perpendicular to the film surface, or the lamination direction of a lamination structure) and A term such as “in-plane direction” (direction parallel to the film plane or direction perpendicular to the lamination direction of a laminated structure) is used.
  • these terms do not necessarily imply the exact direction of magnetization.
  • terms such as “the magnetization direction is perpendicular” and “has perpendicular magnetic anisotropy” mean that the perpendicular magnetization is dominant over the in-plane magnetization. .
  • phrases such as “the magnetization direction is in the in-plane direction” and “has in-plane magnetic anisotropy” mean that the magnetization in the in-plane direction is superior to the magnetization in the perpendicular direction.
  • First embodiment 1-1 Configuration example of storage device 1-2.
  • Second Embodiment 2-1 Manufacturing method of MTJ element 2-2. Action and effect 3.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a storage device 1 according to the first embodiment.
  • the storage device 1 is a storage device that holds information according to the magnetization direction of a magnetic material.
  • the memory device 1 includes a memory cell 501, a reference cell 502, and a plurality of sense amplifiers (SA) 511, 512, 513.
  • SA sense amplifiers
  • a memory cell 501 has a storage element 501a and a selection transistor 501b.
  • the memory element 501a and the selection transistor 501b are connected in series.
  • This memory cell 501 is a cell in which information is recorded using a memory element 501a.
  • a reference cell 502 has a plurality of reference elements 502a and a plurality of selection transistors 502b. Each reference element 502a and each selection transistor 502b are connected in series. In the example of FIG. 1, the number of reference elements 502a is eight, and similarly, the number of selection transistors 502b is also eight.
  • This reference cell 502 is a cell for H/L (High/Low) determination of the resistance value of recorded information.
  • the reference element 502a is an element for generating a reference resistance value.
  • the reference cell 502 averages eight resistance values and uses it as a reference resistance value.
  • the reference cell 502 is shared by a plurality of (for example, eight) memory cells 501 .
  • a sense amplifier 511 is a first stage sense amplifier for the memory cell 501 .
  • This sense amplifier 511 is an amplifier for amplifying voltage.
  • a sense amplifier 512 is a first stage sense amplifier for the reference cell 502 .
  • the sense amplifier 512 like the sense amplifier 511, is an amplifier for amplifying voltage.
  • a sense amplifier 513 is a second stage sense amplifier for both the memory cell 501 and the reference cell 502 .
  • the sense amplifier 513 compares the resistance value (voltage) due to the read current flowing through the memory cell 501 with the reference resistance value (reference voltage) due to the read current flowing through the reference cell 502, thereby holding the memory cell 501 to be read. determine what information to use.
  • memory cells 501 and reference cells 502 are arranged in an array (for example, in rows and columns).
  • the memory device 1 is configured so that a read current can flow to a desired memory cell 501 and a reference cell 502, and the resistance state of the desired memory cell 501 can be determined based on the resistance state of the reference cell 502. It is Note that the configuration is not limited to the configuration shown in FIG. 1 as long as such functions can be realized.
  • FIG. 2 is a perspective view showing an example of a schematic configuration of the cell structure of the memory device 1 according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing an example of a schematic configuration of the cell structure of the memory device 1 according to the first embodiment.
  • the cell structure of the memory device 1 according to the first embodiment is common to the memory cell 501 and the reference cell 502 described above.
  • the memory element 501a (see FIG. 1) is composed of the MTJ element 10 (see FIG. 2)
  • the select transistor 501b (see FIG. 1) is composed of the select transistor 20 (see FIG. 2).
  • the reference element 502a (see FIG. 1) is composed of the MTJ element 10 (see FIG. 2)
  • the selection transistor 502b is composed of the selection transistor 20 (see FIG. 2). be.
  • a plurality of MTJ elements 10 exist in the cell structure of the memory device 1 according to the first embodiment.
  • the MTJ elements 10 are arranged near the intersections of two types of address lines that intersect (perpendicularly), for example, bit lines 70 and gate electrodes (word lines) 72, and are arranged in a matrix, for example.
  • the MTJ element 10 has two terminals, one terminal is electrically connected to the bit line 70 and the other terminal is electrically connected to the selection transistor 20 .
  • the selection transistor 20 is provided on a semiconductor substrate 200 such as a silicon substrate, and is formed in a region isolated by an element isolation layer 206 provided on the semiconductor substrate 200 .
  • This selection transistor 20 is a transistor for selecting the MTJ element 10 .
  • the select transistor 20 has a gate electrode (word line) 72 , a source region 202 and a drain region 204 .
  • a plurality of cells are arranged on the semiconductor substrate 200 .
  • one cell includes the MTJ element 10 and one select transistor 20 for selecting the MTJ element 10.
  • FIG. Therefore, in FIG. 2, portions corresponding to four cells are extracted and shown.
  • the gate electrode 72 is provided so as to extend in the depth direction in FIGS. 2 and 3, and also serves as a word line.
  • a wiring 74 is provided on the drain region 204 and is electrically connected to the drain region 204 .
  • the drain region 204 is configured such that its potential can be appropriately changed via the wiring 74 .
  • the drain region 204 is formed in common with the select transistors 20 arranged adjacent to each other.
  • a contact layer 208 is provided on the source region 202 , and the contact layer 208 is electrically connected to the source region 202 .
  • the MTJ element 10 is provided on the contact layer 208 and electrically connected to the contact layer 208 .
  • the contact layer 208 electrically connects the source region 202 of the select transistor 20 and the MTJ element 10 .
  • the contact layer 208 is, for example, a contact via and an example of a through wire. Contact layer 208 functions as a lower electrode.
  • a contact layer 210 is provided on the MTJ element 10 , and the contact layer 210 is electrically connected to the MTJ element 10 .
  • a bit line 70 is provided on the contact layer 210 so as to extend in a direction orthogonal to the gate electrode (word line) 72 , and the bit line 70 is electrically connected to the contact layer 210 .
  • the contact layer 210 electrically connects the MTJ element 10 and the bit line 70 .
  • the contact layer 210 is, for example, a contact via and an example of a through wire. Contact layer 210 functions as an upper electrode.
  • the insulating layer 30 is provided on the surface 200a, which is the top surface of the semiconductor substrate 200. As shown in FIG. This insulating layer 30 has a lower insulating layer 32 and an upper insulating layer 34 .
  • the lower insulating layer 32 includes each contact layer 208, each gate electrode (word line) 72, wiring 74, and the like.
  • the upper insulating layer 34 includes each MTJ element 10, each contact layer 210, each bit line 70, and the like.
  • the lower insulating layer 32 has a plane M1 and an inclined plane M2.
  • the plane M1 is a plane parallel to the surface (eg wafer surface) 200a of the semiconductor substrate 200 .
  • the inclined surface M2 is a plane inclined with respect to the surface 200a of the semiconductor substrate 200. As shown in FIG. Each MTJ element 10 is provided on these flat surfaces M1 and inclined surfaces M2.
  • the lower insulating layer 32 functions as a base layer when forming each MTJ element 10 .
  • the lower insulating layer 32 is an example of a base layer.
  • the inclined surface M2 corresponds to a first inclined surface.
  • the lower insulating layer 32 serving as the base for forming the MTJ element 10 has both a flat surface M1 and an inclined surface M2 with respect to the surface of the semiconductor substrate 200 .
  • the MTJ element 10 on the plane M1 corresponds to the reference element 502a (see FIG. 1)
  • the MTJ element 10 on the inclined plane M2 corresponds to the storage element 501a (see FIG. 1).
  • the MTJ element 10 also has a tunnel insulating layer (tunnel barrier layer), which corresponds to an insulating layer 104 (see FIG. 4) described later. Note that the MTJ element 10 is formed using the same MTJ material and the same element processing as an example.
  • the deposition rate of the tunnel insulating layer (for example, MgO) is lower than when formed on the plane M1.
  • the film thickness of the tunnel insulating layer is increased (the resistance area product RA is high and the inversion voltage Vc is high). That is, the thickness of the tunnel insulating layer of the reference element 502a on the plane M1 is thicker than the thickness of the tunnel insulating layer of the storage element 501a on the inclined plane M2. This makes it possible to increase resistance to erroneous writing (read disturb).
  • the resistance area product RA described above is the resistance area product ( ⁇ m 2 ) of the magnetoresistive effect element, and is also called sheet resistance.
  • Such a memory device 1 is provided with a power supply circuit (not shown) capable of applying desired currents to the gate electrodes (word lines) 72 and the bit lines 70 .
  • the power supply circuit applies a voltage to the address wiring corresponding to the desired cell (memory cell 501) to be written, that is, to the gate electrode (word line) 72 and the bit line 70, pass an electric current.
  • the MTJ element 10 can write 1/0 information by reversing the magnetic moment of a predetermined layer (storage layer 106 described later) by spin torque magnetization reversal (details will be described later).
  • the memory device 1 when reading information, applies a voltage to the gate electrode (word line) 72 corresponding to the desired cell (memory cell 501 and reference cell 502) to be read by the power supply circuit, and the bit line 70 , the current flowing through the MTJ element 10 and into the select transistor 20 is detected. Specifically, the memory device 1 applies a read current to a desired memory cell 501 and a reference cell 502, and changes the resistance state (resistance value) of the desired memory cell 501 to the resistance state (reference resistance value) of the reference cell 502. is used as the standard.
  • the electric resistance of the MTJ element 10 changes according to the direction of the magnetic moment in a predetermined layer (storage layer 106 described later) of the MTJ element 10. Therefore, the detected current value 1/0 information can be read based on the At this time, since the current during reading is much smaller than the current flowing during writing, the magnetic direction in the predetermined layer of the MTJ element 10 does not change during reading. In other words, the MTJ element 10 can read information non-destructively.
  • FIG. 4 is a cross-sectional view showing an example of the schematic configuration of the MTJ element 10. As shown in FIG.
  • the MTJ element 10 is a magnetic memory element that stores one piece of information (1/0).
  • the MTJ element 10 includes an underlying layer 100, a fixed layer 102, an insulating layer 104, a memory layer 106, and a cap layer .
  • These underlying layer 100, fixed layer 102, insulating layer 104, memory layer 106 and cap layer 108 are laminated in the order described.
  • the insulating layer 104 corresponds to a tunnel insulating layer (tunnel barrier layer).
  • the MTJ element 10 defines information "0" and "1" according to the relative angle between the magnetization of the fixed layer 102 and the magnetization of the storage layer 106.
  • the MTJ element 10 constitutes a perpendicular magnetization type STT-MRAM. That is, the magnetization direction of the magnetic layers (fixed layer 102 and memory layer 106) included in the multilayer structure of the MTJ element 10 is perpendicular to the film surface (layer surface), in other words, the stacking direction of the multilayer structure.
  • the MTJ element 10 is sandwiched between an upper electrode and a lower electrode (contact layers 210 and 208).
  • a voltage is applied between the lower electrode and the upper electrode of the MTJ element 10 via the gate electrode (word line) 72 and the bit line 70, and information is written to the storage layer 106 of the MTJ element 10. and reading is performed.
  • the magnetization direction of the storage layer 106 is reversed by spin torque magnetization reversal, but the magnetization direction of the fixed layer 102 is not reversed, that is, the magnetization direction is fixed. It is also assumed that the insulating layer 104 is sandwiched between the fixed layer 102 and the memory layer 106 .
  • the underlying layer 100 is provided on the semiconductor substrate 200 via a lower electrode (for example, the contact layer 208).
  • the underlying layer 100 is composed of a film for controlling the crystal orientation of the fixed layer 102 and improving the adhesion strength to the lower electrode.
  • the fixed layer 102 is a layer (magnetization fixed layer) whose magnetization direction is fixed.
  • the fixed layer 102 is formed of a ferromagnetic material having a magnetic moment whose magnetization direction is fixed in the perpendicular direction, and the direction of the magnetic moment is fixed by a high coercive force or the like.
  • the fixed layer 102 is formed, for example, in a laminated ferri-pin structure having at least two ferromagnetic layers and a nonmagnetic layer.
  • the insulating layer 104 is formed of various non-magnetic materials or the like, and is provided so as to be sandwiched between the fixed layer 102 and the memory layer 106 .
  • the insulating layer 104 is a layer made of an insulating material such as MgO.
  • the insulating layer 104 is made of various materials such as Al 2 O 3 , AlN, SiO 2 , Bi 2 O 3 , MgF 2 , CaF, SrTiO 2 , AlLaO 3 , and Al—N—O, in addition to the above materials. It can also be configured using insulators, dielectrics, and semiconductors.
  • the memory layer 106 is a layer whose magnetization direction can be changed, for example, reversible.
  • the storage layer 106 is formed of a ferromagnetic material having a magnetic moment whose magnetization direction freely changes in the perpendicular direction, and the direction of the magnetic moment changes according to information to be stored.
  • the memory layer 106 stores information according to the magnetization state of a magnetic material, and may be formed from one layer or may have a structure in which a plurality of layers are laminated. Information is stored according to the magnetization direction of the storage layer 106 having uniaxial anisotropy.
  • writing is performed by applying a current in the perpendicular direction to the storage layer 106 to cause spin torque magnetization reversal. That is, when a write current is applied in the stacking direction of the storage layer 106 and the fixed layer 102, the magnetization direction of the storage layer 106 changes, and information is stored in the storage layer 106.
  • FIG. Note that the fixed layer 102 is provided via the insulating layer 104 of the tunnel barrier film for the storage layer 106 whose magnetization direction is reversed by spin injection, and serves as a reference for storage information (magnetization direction) of the storage layer 106 .
  • the cap layer 108 is made of, for example, various metal materials such as Ta, alloy materials, oxide materials, and the like. This cap layer 108 protects each stack during fabrication of the MTJ element 10 . Note that the cap layer 108 may function as a hard mask.
  • the MTJ element 10 having such a laminated structure is manufactured by, for example, continuously forming the base layer 100 to the cap layer 108 in a vacuum apparatus, and then forming the pattern of the MTJ element 10 by processing such as etching. be done.
  • the MTJ elements 10 are arranged in a matrix (see FIG. 2).
  • Co--Fe--B is used as the memory layer 106 and the fixed layer 102. Since the fixed layer 102 is a reference for information, the direction of magnetization should not be changed by recording or reading, but it is not necessarily fixed in a specific direction. , the film thickness should be increased, or the magnetic damping constant should be increased to make the magnetization more difficult to move than the storage layer 106 .
  • an antiferromagnetic material such as PtMn or IrMn is brought into contact with the pinned layer 102, or a magnetic material in contact with the antiferromagnetic material is placed through a nonmagnetic material such as Ru. may be magnetically coupled to indirectly fix the fixed layer 102 .
  • the composition of the perpendicular magnetization film in the storage layer 106 is adjusted so that the magnitude of the effective demagnetizing field that the perpendicular magnetization film receives is smaller than the saturation magnetization amount Ms.
  • the composition of the ferromagnetic material Co--Fe--B of the memory layer 106 is selected so that the magnitude of the effective demagnetizing field that the memory layer 106 receives is made lower than the saturation magnetization Ms of the memory layer 106. make it smaller.
  • the magnetization of the memory layer 106 is oriented perpendicularly.
  • the magnetoresistance ratio (MR ratio) can be increased.
  • the efficiency of spin injection in the MTJ element 10 can be improved, and the current density required to reverse the magnetization direction of the storage layer 106 can be reduced.
  • the material of the insulating layer 104 as an intermediate layer may be replaced with a metal material, and spin injection may be performed by the giant magnetoresistance (GMR) effect.
  • GMR giant magnetoresistance
  • the storage layer 106 is configured such that the magnitude of the effective demagnetizing field that the storage layer 106 receives is smaller than the saturation magnetization Ms of the storage layer 106 .
  • the demagnetizing field applied to the memory layer 106 is reduced, and the amount of write current required to reverse the magnetization direction of the memory layer 106 can be reduced.
  • the memory layer 106 has perpendicular magnetic anisotropy, so that the reversal current of the perpendicular magnetization type STT-MRAM is applied, which is advantageous in terms of demagnetizing field.
  • the thermal stability of the storage layer 106 can be ensured by setting the amount of saturation magnetization Ms of the storage layer 106 to a sufficient amount. it becomes possible to As a result, the MTJ element 10 with excellent balance of characteristics can be constructed.
  • the fixed layer 102 has a laminated ferri-pinned structure, the sensitivity of the fixed layer 102 to an external magnetic field is reduced, a leakage magnetic field caused by the fixed layer 102 is cut off, and interlayer coupling between a plurality of magnetic layers is suppressed. Thus, the perpendicular magnetic anisotropy of the fixed layer 102 can be enhanced. In this way, since the thermal stability, which is the information holding capability, can be sufficiently ensured, the MTJ element 10 with excellent property balance can be configured. This method of fixing the magnetization direction of the fixed layer 102 can be used whether the fixed layer 102 is below or above the storage layer 106 .
  • the structure in which the laminated ferri-pinned structure is provided on the lower side of the memory layer 106 is also called a bottom-pinned structure
  • the laminated ferri-pinned structure is provided on the upper side of the memory layer 106 (that is, the cap layer).
  • the structure provided on the layer 108 side) is also referred to as a top-pin structure. That is, the MTJ element 10 may have either a bottom pin structure or a top pin structure.
  • the multilayer structure of the MTJ element 10 is a structure in which the insulating layer 104 and the fixed layer 102 are stacked downward with respect to the memory layer 106, but the structure of the MTJ element 10 is particularly limited. not to be For example, another layer may be added to the MTJ element 10, or the positions of the fixed layer 102 and the memory layer 106 may be exchanged to form the MTJ element 10.
  • FIG. As an example, the MTJ element 10 may be constructed by adding an insulating layer (upper tunnel barrier layer) and a pinned layer (upper magnetization pinned layer) between the storage layer 106 and the cap layer 108 in that order.
  • the fixed layer 102 functions as a lower magnetization fixed layer
  • the insulating layer 104 functions as a lower tunnel barrier layer.
  • a mechanism for writing and reading information in the MTJ element 10 will be described. First, the mechanism of writing information in the MTJ element 10 will be described. In the MTJ element 10, writing of information to the storage layer 106 is performed using spin torque magnetization reversal, as described above.
  • the spin angular momentum is tentatively defined as two types of spin angular momentum, an upward spin angular momentum and a downward spin angular momentum.
  • the upward spin angular momentum and the downward spin angular momentum are the same, and inside the ferromagnetic material, there is a difference between these two numbers.
  • the fixed layer 102 and the storage layer 106 are in an antiparallel state in which the magnetic moment directions are different from each other, and in this state, electrons are allowed to enter the storage layer 106 from the fixed layer 102. think.
  • spin polarization occurs, that is, a difference occurs in the number of upward spin angular momentum and downward spin angular momentum. Furthermore, when the thickness of the insulating layer 104 is sufficiently thin, before this spin polarization is relaxed to a non-polarized state (same number of upward and downward electrons) in a normal non-magnetic material, The electrons can enter the storage layer 106 .
  • the direction of spin polarization is opposite to that of electrons that have entered. Therefore, in order to reduce the energy of the entire system, some of the electrons entering are reversed, that is, the direction of spin angular momentum is changed. At this time, since the spin angular momentum is conserved in the entire system, a reaction equivalent to the total change in spin angular momentum due to the reversed electrons is given to the magnetic moment (magnetization direction) of the storage layer 106 .
  • the current that is, the number of electrons passing per unit time
  • the total number of electrons that change direction is also small, so the change in spin angular momentum generated in the magnetic moment of the storage layer 106 is also small.
  • the current that is, the number of electrons passing per unit time
  • a desired spin angular momentum change can be given to the magnetic moment of the storage layer 106 within a unit time.
  • the change in spin angular momentum over time is torque, and when the torque exceeds a predetermined threshold value, the magnetic moment of the storage layer 106 starts reversing and stabilizes in a 180-degree reversal state.
  • the reason why the magnetic moment of the memory layer 106 is stable in a state of being reversed by 180 degrees is that the magnetic material forming the memory layer 106 has an axis of easy magnetization and has uniaxial anisotropy.
  • the MTJ element 10 changes from the antiparallel state to the parallel state in which the directions of the magnetic moments of the fixed layer 102 and the storage layer 106 are the same.
  • the electrons are reflected and reversed by the fixed layer 102 when reaching the fixed layer 102. exerts a torque on storage layer 106 as it enters storage layer 106 . Therefore, the applied torque reverses the magnetic moment of the storage layer 106 and changes the MTJ element 10 from the parallel state to the antiparallel state.
  • the current amount of the reversal current for reversing from the parallel state to the antiparallel state is larger than when reversing from the antiparallel state to the parallel state.
  • the reversal from the parallel state to the antiparallel state simply speaking, since the magnetic moment of the fixed layer 102 is fixed, the reversal in the fixed layer 102 is difficult, and the spin angular momentum of the entire system is preserved. This is because the magnetic moment of the storage layer 106 is reversed in order to do so.
  • 1/0 is stored in the MTJ element 10 by passing a current of a predetermined threshold value or more corresponding to each polarity in the direction from the fixed layer 102 to the storage layer 106 or vice versa.
  • 1/0 writing in the MTJ element 10 is performed.
  • reading of information from the storage layer 106 is performed using the magnetoresistive effect. Specifically, when a current is passed between a lower electrode (not shown) and an upper electrode (not shown) sandwiching the MTJ element 10, the directions of the magnetic moments of the fixed layer 102 and the storage layer 106 are parallel to each other. The resistance state of the MTJ element 10 changes based on whether it is parallel or anti-parallel. Information stored in the storage layer 106 can be read by determining the resistance state of the MTJ element 10, that is, the magnitude of the electrical resistance exhibited by the MTJ element 10. FIG.
  • the STT-MRAM includes an in-plane magnetization type STT-MRAM using a magnetic material having magnetic anisotropy in the in-plane direction and a perpendicular magnetization type STT-MRAM using a magnetic material having magnetic anisotropy in the perpendicular direction. -MRAM.
  • perpendicular magnetization STT-MRAM is considered more suitable for low power consumption and large capacity than in-plane magnetization STT-MRAM.
  • the perpendicular magnetization type STT-MRAM has a lower energy barrier to be crossed at the time of spin torque magnetization reversal, and the high magnetic anisotropy possessed by the perpendicular magnetization film makes the storage carrier finer due to the increase in capacity. This is because it is advantageous for maintaining thermal stability.
  • the reversal current of the in-plane magnetization STT-MRAM is Ic_para
  • the reversal current of the perpendicular magnetization type STT-MRAM is Ic_perp
  • A is a constant
  • ⁇ is a damping constant
  • Ms saturation magnetization
  • V is the element volume
  • g(0)P and g( ⁇ )P are the parallel state and antiparallel state, respectively, where spin torque is transmitted to the other magnetic layer.
  • the coefficient corresponding to the efficiency to be applied, Hk is the magnetic anisotropy (see Non-Patent Document 1).
  • FIGS. 5 and 6 are cross-sectional views for explaining an example of the manufacturing process of the MTJ element 10 according to the first embodiment.
  • FIG. 7 is a graph showing the angle dependence of the MgO deposition rate according to the first embodiment.
  • a lower insulating layer 32 is laminated on the surface 200a of the substrate (upper surface of the semiconductor substrate 200).
  • the lower insulating layer 32 has a convex portion including a flat surface M1 and an inclined surface M2.
  • Contact layers 208 are positioned on the plane M1 and the inclined plane M2, respectively, and are formed to extend in the vertical direction. Note that the contact layer 208 is exposed from the lower insulating layer 32 on the exposed surface 208 a that is the upper surface of the contact layer 208 .
  • the exposed surface 208a within the inclined surface M2 is a surface that is inclined at the same inclination angle and in the same inclination direction as the inclined surface M2. This exposed surface 208a is included in the inclined surface M2.
  • a film forming method such as sputtering (for example, DC magnetron sputtering or RF sputtering). It is laminated by a magnetron sputtering method, etc.).
  • a photomask 40 is formed on the cap layer 108 .
  • the photomask 40 is formed by, for example, laminating a photoresist layer on the cap layer 108 by spin coating or the like, and patterning the photoresist layer according to the shape and size of the MTJ element 10 .
  • the cap layer 108, the memory layer 106, the insulating layer 104, the fixed layer 102, the base layer 100, etc. are sequentially etched, and the MTJ element 10 is formed as shown in FIG. They are formed on the upper surface of the lower insulating layer 32, that is, on the flat surface M1 and the inclined surface M2.
  • etching for example, ion beam etching (IBE) may be used, reactive ion etching (RIE) may be used, or a combination thereof may be used.
  • the base layer 100 to the cap layer 108 are continuously formed in a vacuum apparatus, and then patterned by etching or the like.
  • the MTJ element 10 is formed on top of the lower insulating layer 32 .
  • the MTJ element 10 is formed on the plane M1 and the inclined plane M2 of the lower insulating layer 32, respectively.
  • the thickness (film thickness) of the insulating layer 104 of the MTJ element 10 on the plane M1 is different from the thickness of the insulating layer 104 of the MTJ element 10 on the inclined plane M2.
  • the area of the planar shape of the MTJ element 10 on the plane M1 (the planar shape parallel to the plane M1) and the area of the planar shape of the MTJ element 10 on the inclined surface M2 (the planar shape parallel to the inclined surface M2) are different.
  • the MTJ element 10 on the plane M1 corresponds to the reference element 502a (see FIG. 1)
  • the MTJ element 10 on the inclined plane M2 corresponds to the memory element 501a (see FIG. 1). Therefore, the insulating layer 104 of the reference element 502a on the plane M1 is thicker than the insulating layer 104 of the memory element 501a on the inclined plane M2.
  • the reference element 502a has a higher resistance area product RA and a higher inversion voltage Vc than the memory element 501a, so that resistance to erroneous writing (read disturb) can be improved.
  • the resistance value of the reference element 502a and the resistance value of the memory element 501a are the same, and the planar area of the reference element 502a on the plane M1 is larger than the planar area of the memory element 501a on the inclined plane M2. good too.
  • the deposition rate of MgO that is, the deposition rate of the insulating layer 104 decreases. That is, the thickness of the insulating layer 104 becomes thinner as the inclination angle of the inclined surface M2 increases.
  • the tilt angle it is desirable to satisfy the relational expression 0 (deg) ⁇ 45 (deg), where ⁇ is the tilt angle.
  • the thickness of the insulating layer 104 (for example, the film thickness of MgO) is about half based on the COS rule, and the thickness of the insulating layer 104 assumed for STT-MRAM. It is possible to cover a range (eg MgO film thickness range).
  • the tilt angle is too large, there is a concern that the re-deposited material adhering to the side walls of the MTJ element 10 may not be sufficiently removed by etching, so the upper limit is set to 45 (deg) from the general beam angle.
  • layers other than oxide layers are preferably formed using a DC magnetron sputtering method.
  • the oxide layer is formed by forming a metal layer using an RF magnetron sputtering method or a DC magnetron sputtering method, and after the film formation, an oxidation treatment (heat treatment) is performed to form a film. It is preferably formed by converting the metal layer formed into an oxide layer.
  • FIG. 8 is a cross-sectional view for explaining Modification 1 of the base (lower insulating layer 32) according to the first embodiment.
  • the lower insulating layer 32 has a plane M1 and two inclined planes M2 and M3 with different inclination angles.
  • three MTJ elements 10 having insulating layers 104 with different thicknesses that is, three MTJ elements 10 with different writing (holding) characteristics can be formed at the same time.
  • the two inclined surfaces M2 and M3 correspond to a first inclined surface and a second inclined surface.
  • the inclined surface M3 is a surface inclined at an inclination angle smaller than that of the inclined surface M2.
  • the MTJ element 10 on the inclined surface M3 or the plane M1 is used as the reference element 502a (see FIG. 1)
  • the MTJ element 10 on the inclined surface M2 is used as the memory element 501a (see FIG. 1).
  • the reference element 502a is provided at least on the inclined surface M3 or the plane M1 having a smaller inclination angle than the inclined surface M2 on which the storage element 501a is provided.
  • the insulating layer 104 of the reference element 502a is thicker than the insulating layer 104 of the memory element 501a, and the resistance area product RA and the inversion voltage Vc of the reference element 502a are higher than those of the memory element 501a. , the resistance to erroneous writing (read disturb) can be improved.
  • the number of inclined surfaces M2 and M3 with different inclination angles is not particularly limited, and is changed according to the number of required different writing characteristics, for example.
  • n types of MTJ elements 10 with different write characteristics can be simultaneously formed by setting the inclination to n stages (where n is an integer equal to or greater than 2).
  • FIG. 9 is a cross-sectional view for explaining Modification 2 of the base (lower insulating layer 32) according to the first embodiment.
  • the lower insulating layer 32 has a plurality of contact layers 208 with a wider width (length in the in-plane direction) than in FIG.
  • the MTJ element 10 is provided in the exposed surface 208a, which is the upper surface of the contact layer 208.
  • the area of the exposed surface 208a is equal to or larger than the area of the lower surface of the MTJ element 10.
  • FIG. The exposed surface 208a within the inclined surface M2 is included in the inclined surface M2. This exposed surface 208a functions as an inclined surface M2.
  • the MTJ element 10 on the plane M1 corresponds to the reference element 502a (see FIG. 1)
  • the MTJ element 10 on the inclined plane M2 corresponds to the storage element 501a (see FIG. 1). Therefore, the insulating layer 104 of the reference element 502a is thicker than the insulating layer 104 of the memory element 501a, and the resistance area product RA and the inversion voltage Vc of the reference element 502a are higher than those of the memory element 501a. , the resistance to erroneous writing (read disturb) can be improved.
  • FIG. 10 to 12 are diagrams for explaining an example of the process of forming the underlayer inclined surface M2 according to the first embodiment.
  • a resist layer 50 is patterned on the underlying lower insulating layer 32, and as shown in FIG.
  • the lower insulating layer 32 is etched by oblique ion beam incidence on the upper surface of layer 32). At this time, part of the ion beam is shielded by the resist layer 50, and an inclined surface M2 is formed on the lower insulating layer 32.
  • the resist layer 50 is removed after etching. Thereby, the lower insulating layer 32 having the inclined surface M2 can be obtained.
  • the patterning of the resist layer 50 and the incident angle of the ion beam it is possible to adjust the inclination angle and the inclination direction of the inclined surface M2. It is possible to choose.
  • the forming process of the inclined surface M2 is not limited to the forming process shown in FIGS. 10 to 12 as long as the method can form the inclined surface M2.
  • the base is not limited to the lower insulating layer 32 as long as the base (base layer) can have the inclined surface M2.
  • the lower insulating layer 32 which is an example of the underlying layer, has an inclined surface (first inclined surface) M2 inclined with respect to the surface 200a of the semiconductor substrate 200 and a surface a plane M1 (see FIG. 1) parallel to the surface 200a or an inclined surface (second inclined surface) M3 (see FIG. 8) inclined at an inclination angle smaller than that of the inclined surface M2 with respect to the surface 200a.
  • the memory element 501a is provided on the inclined surface M2, and the reference element 502a is provided on the plane M1 or the inclined surface M3.
  • the insulating layer 104 of the reference element 502a becomes thicker than the insulating layer 104 of the memory element 501a, so that the resistance area product RA and the inversion voltage Vc of the reference element 502a become higher than those of the memory element 501a. Therefore, it is possible to increase resistance to erroneous writing (read disturb), and suppress the occurrence of erroneous writing.
  • the lower insulating layer 32 may have a plane M1 and an inclined plane M3, and the plurality of reference elements 502a may be provided on the plane M1 and the inclined plane M3. Even in such a case, it is possible to suppress the occurrence of erroneous writing.
  • the resistance value of the reference element 502a is the same as the resistance value of the memory element 501a, and the area of the planar shape of the reference element 502a parallel to the plane M1 is the area of the planar shape of the memory element 501a parallel to the inclined plane M2. can be larger.
  • the plurality of memory elements 501a may be provided on the inclined surface M2 and the plane M1. Accordingly, the thickness of the insulating layer 104 of the memory element 501a on the inclined surface M2 is different from the thickness of the insulating layer 104 of the memory element 501a on the plane M1. Therefore, it is possible to simultaneously form a plurality of memory elements 501a having insulating layers 104 with different thicknesses, that is, a plurality of memory elements 501a having different write (hold) characteristics. In other words, it is possible to reduce the number of manufacturing steps and improve productivity.
  • the plurality of memory elements 501a may be provided on the inclined surface M3 in addition to the inclined surface M2 and the plane M1.
  • the thickness of the insulating layer 104 of the memory element 501a on the inclined plane M2 the thickness of the insulating layer 104 of the memory element 501a on the plane M1, and the thickness of the insulating layer 104 of the memory element 501a on the inclined plane M3 are different. Therefore, it is possible to simultaneously form a plurality of MTJ elements 10 having different write (retention) characteristics, thereby improving productivity.
  • the lower insulating layer 32 may include a contact layer 208, which is an example of a through-wiring electrically connected to the reference element 502a provided on the plane M1 or the inclined plane M3. This simplifies the electrical wiring for the reference element 502a.
  • the plane M1 or the inclined plane M3 includes an exposed surface 208a where the contact layer 208 is exposed from the lower insulating layer 32, and the reference element 502a electrically connected to the contact layer 208 is provided in the exposed surface 208a. (See FIG. 9). Even in such a case, it is possible to suppress the occurrence of erroneous writing.
  • the lower insulating layer 32 may also include a contact layer 208, which is an example of a through-wiring electrically connected to the memory element 501a provided on the inclined surface M2. This can simplify the electrical wiring for the storage element 501a.
  • the inclined surface M2 may include an exposed surface 208a where the contact layer 208 is exposed from the lower insulating layer 32, and the memory element 501a electrically connected to the contact layer 208 may be provided in the exposed surface 208a ( See Figure 9). Even in such a case, it is possible to suppress the occurrence of erroneous writing.
  • FIG. 13 and 14 are cross-sectional views for explaining an example of the manufacturing process of the MTJ element 10 according to the second embodiment.
  • FIG. 15 is a cross-sectional view for explaining a comparative example of the manufacturing process of the MTJ element 10 according to the second embodiment.
  • a lower insulating layer 32 is laminated on the surface 200a of the substrate (upper surface of the semiconductor substrate 200).
  • the lower insulating layer 32 has a convex portion including a plane M1 and a plurality of inclined surfaces M2 and M4.
  • a contact layer 208 is positioned on each of the inclined surfaces M2 and M4 and formed to extend in the vertical direction.
  • the multiple inclined surfaces M2 and M4 correspond to a first inclined surface and a third inclined surface.
  • the contact layer 208 is exposed from the lower insulating layer 32 on the exposed surface 208a that is the upper surface of the contact layer 208 .
  • the exposed surface 208a within the inclined surface M2 is a surface that is inclined at the same inclination angle and in the same inclination direction as the inclined surface M2.
  • the exposed surface 208a within the inclined surface M4 is a surface that is inclined at the same inclination angle and in the same inclination direction as the inclined surface M4. These exposed surfaces 208a are included in the inclined surfaces M2 and M4, respectively.
  • a film forming method such as sputtering (for example, DC magnetron sputtering or RF sputtering). It is laminated by a magnetron sputtering method, etc.).
  • a photomask 40 is formed on the cap layer 108 .
  • the photomask 40 is formed by, for example, laminating a photoresist layer on the cap layer 108 by spin coating or the like, and patterning the photoresist layer according to the shape and size of the MTJ element 10 .
  • the cap layer 108, the memory layer 106, the insulating layer 104, the fixed layer 102, the base layer 100, etc. are sequentially etched, and the MTJ element 10 is formed as shown in FIG. It is formed on the upper surface of the lower insulating layer 32, that is, on each of the inclined surfaces M2 and M4.
  • etching for example, ion beam etching (IBE) may be used, reactive ion etching (RIE) may be used, or a combination thereof may be used.
  • the layers from the base layer 100 to the cap layer 108 are continuously formed in a vacuum apparatus, and then patterned by etching or the like.
  • the MTJ element 10 is formed on top of the lower insulating layer 32 as shown at 14 .
  • the MTJ elements 10 are formed on the inclined surfaces M2 and M4 of the lower insulating layer 32, respectively.
  • the inclination angles of the respective inclined surfaces M2 and M4 are the same. Therefore, the thickness (film thickness) of the insulating layer 104 of the MTJ element 10 on the inclined surface M2 is the same as the thickness of the insulating layer 104 of the MTJ element 10 on the inclined surface M4.
  • two inclined planes M2 and M4 are provided in the lower insulating layer 32 where the MTJ elements 10 are to be formed (for example, the narrowest place) where the distance between the MTJ elements 10 is narrowed.
  • the lower insulating layer 32 between adjacent MTJ elements 10 is formed in a convex shape as shown in FIG.
  • the two inclined surfaces M2 and M4 are formed such that the distance between the surfaces gradually widens toward the surface 200a of the semiconductor substrate 200. As shown in FIG.
  • One of the two inclined surfaces M2 and M4 is +a degrees (positive value) with respect to the in-plane direction (for example, wafer film surface direction), and the other of them is -b degrees with respect to the in-plane direction. (negative value).
  • the numbers a and b may be the same or different. In this way, the individual inclination directions of the two inclined surfaces M2 are different. Note that "+" and "-" indicate that the tilt directions are opposite.
  • the tilt direction may be defined two-dimensionally or three-dimensionally, for example.
  • the upper limit of the angle at which the ion beam is shielded can be increased by the inclination angle B (deg) of the inclined surface M2.
  • the upper angle limit is Y+B (deg).
  • the lower insulating layer 32 has only the plane M1, and each MTJ element 10 is formed on the plane M1.
  • the ion beam is laid Y (deg) or more, it is shielded by the adjacent MTJ element 10 and the photomask 40 thereon. That is, in a place where the element spacing is narrow, an ion beam during IBE (ion beam etching) processing may be blocked by one of the adjacent elements.
  • the ion beam can be irradiated with the ion beam relatively tilted by expanding the incident angle range of the ion beam to remove the re-deposited material adhering to the side wall of the MTJ element 10 . can.
  • the lower insulating layer 32 has a plurality of inclined surfaces (first inclined surface and third inclined surface) M2 and M4 whose inclination directions are different with respect to the surface 200a of the semiconductor substrate 200. (see FIG. 14), and the plurality of memory elements 501a are provided on the inclined surfaces M2 and M4.
  • the re-deposited material re-deposited material
  • each of the inclined surfaces M2 and M4 may be two inclined surfaces in which the separation distance between the surfaces gradually widens toward the surface 200a of the semiconductor substrate 200.
  • This layout makes it possible to further suppress shielding of ion beams by the adjacent memory elements 501a when forming films, and facilitates removal of re-deposited materials that cause short-circuit failure elements from the memory elements 501a. Therefore, it is possible to suppress a decrease in yield and to improve productivity reliably.
  • the individual inclination angles of the inclined surfaces M2 and M4 may be the same or different. At this time, by adjusting the inclination angles of the inclined surfaces M2 and M4, for example, it is possible to change the thickness of the insulating layer 104 of each memory element 501a. 501a can be formed.
  • each component of each device illustrated is functionally conceptual and does not necessarily need to be physically configured as illustrated.
  • the specific form of distribution and integration of each device is not limited to the one shown in the figure, and all or part of them can be functionally or physically distributed and integrated in arbitrary units according to various loads and usage conditions. Can be integrated and configured.
  • each MTJ element 10 may be used as a magnetoresistive element, and a storage device such as an HDD (hard disk drive) may be configured as the storage device 1 .
  • HDD hard disk drive
  • Configuration example of electronic device> An imaging device 300 and a game machine 900 will be described with reference to FIGS. 16 to 18 as electronic devices including the storage device 1 according to each of the above-described embodiments (including modifications).
  • the imaging device 300 and the game device 900 use the storage device 1 according to each of the above embodiments as a memory. Examples of memory include flash memory and the like.
  • FIG. 16 is a diagram showing an example of a schematic configuration of an imaging device 300 including the storage device 1 according to any one of the above-described embodiments.
  • Examples of the imaging device 300 include electronic devices such as digital still cameras, video cameras, and smartphones and mobile phones having an imaging function.
  • the imaging device 300 includes an optical system 301, a shutter device 302, an imaging element 303, a control circuit (drive circuit) 304, a signal processing circuit 305, a monitor 306 and a memory 307.
  • This imaging device 300 can capture still images and moving images.
  • the optical system 301 has one or more lenses.
  • the optical system 301 guides light (incident light) from an object to the imaging element 303 and forms an image on the light receiving surface of the imaging element 303 .
  • the shutter device 302 is arranged between the optical system 301 and the imaging device 303 .
  • the shutter device 302 controls a light irradiation period and a light shielding period for the imaging device 303 under the control of the control circuit 304 .
  • the imaging element 303 accumulates signal charges for a certain period of time according to the light imaged on the light receiving surface via the optical system 301 and the shutter device 302 .
  • the signal charges accumulated in the image sensor 303 are transferred according to the drive signal (timing signal) supplied from the control circuit 304 .
  • the control circuit 304 drives the image sensor 303 and the shutter device 302 by outputting drive signals for controlling the transfer operation of the image sensor 303 and the shutter operation of the shutter device 302 .
  • the signal processing circuit 305 performs various signal processing on the signal charges output from the image sensor 303 .
  • An image (image data) obtained by signal processing by the signal processing circuit 305 is supplied to the monitor 306 and the memory 307 .
  • a monitor 306 displays a moving image or a still image captured by the image sensor 303 based on the image data supplied from the signal processing circuit 305 .
  • a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel is used.
  • the memory 307 stores image data supplied from the signal processing circuit 305, that is, image data of moving images or still images captured by the image sensor 303.
  • the memory 307 includes the storage device 1 according to any of the embodiments described above.
  • productivity can be improved by using the storage device 1 described above as the memory 307 .
  • FIG. 17 is a perspective view (appearance perspective view) showing an example of a schematic configuration of a game machine 900 including the storage device 1 according to any one of the above-described embodiments.
  • FIG. 18 is a block diagram showing an example of a schematic configuration of the game machine 900. As shown in FIG.
  • the game device 900 has an appearance in which components are arranged inside and outside an outer casing 901 formed in a horizontally long flat shape, for example.
  • a display panel 902 is provided at the center in the longitudinal direction on the front surface of the outer casing 901 . Further, on the left and right sides of the display panel 902, operation keys 903 and 904 are arranged separately in the circumferential direction. An operation key 905 is provided at the lower end of the front surface of the outer casing 901 . Operation keys 903 , 904 , and 905 function as direction keys, enter keys, or the like, and are used to select menu items displayed on the display panel 902 , progress the game, and the like.
  • a connection terminal 906 for connecting an external device, a supply terminal 907 for power supply, a light receiving window 908 for infrared communication with an external device, and the like are provided on the upper surface of the outer casing 901 .
  • the game machine 900 includes an arithmetic processing unit 910 including a CPU (Central Processing Unit), a storage unit 920 for storing various information, and a control unit 930 for controlling each component of the game machine 900.
  • arithmetic processing unit 910 including a CPU (Central Processing Unit), a storage unit 920 for storing various information, and a control unit 930 for controlling each component of the game machine 900.
  • Power is supplied to the arithmetic processing unit 910 and the control unit 930 from, for example, a battery (not shown).
  • the arithmetic processing unit 910 generates a menu screen for allowing the user to set various information or select an application. Further, the arithmetic processing unit 910 executes an application selected by the user.
  • the storage unit 920 holds various information set by the user.
  • the storage unit 920 includes the storage device 1 according to any one of the above embodiments.
  • the control unit 930 has an input reception unit 931 , a communication processing unit 933 and a power control unit 935 .
  • the input reception unit 931 detects the states of the operation keys 903, 904, and 905, for example.
  • the communication processing unit 933 performs communication processing with an external device.
  • the power control section 935 controls power supplied to each section of the game machine 900 .
  • the storage device 1 may be mounted on the same semiconductor chip together with a semiconductor circuit forming an arithmetic device or the like to constitute a semiconductor device (System-on-a-Chip: SoC).
  • SoC System-on-a-Chip
  • the storage device 1 can be mounted in various electronic devices in which the memory (storage unit) can be mounted as described above.
  • the storage device 1 can also be used for notebook PCs (Personal Computers), mobile devices (for example, smartphones, tablet PCs, etc.), PDAs (Personal Digital Assistants), wearable devices, music devices, etc. etc., and may be installed in various electronic devices.
  • the storage device 1 is used as various memories such as storage.
  • the present technology can also take the following configuration.
  • a storage element and a reference element each having a fixed layer whose magnetization direction is fixed, a storage layer whose magnetization direction can be changed, and an insulating layer provided between the fixed layer and the storage layer; a base layer provided with the storage element and the reference element; a semiconductor substrate having the underlying layer laminated on its surface; with The underlying layer is a first inclined surface that is inclined with respect to the surface; a second inclined surface that is parallel to the surface or inclined at an inclination angle smaller than the inclination angle of the first inclined surface with respect to the surface; has The memory element is provided on the first inclined surface, The reference element is provided on the flat surface or the second inclined surface, Storage device.
  • the underlying layer has the flat surface and the second inclined surface,
  • the plurality of reference elements are provided on the flat surface and the second inclined surface,
  • (3) the resistance value of the reference element is the same as the resistance value of the storage element;
  • the area of the planar shape of the reference element parallel to the plane is larger than the area of the planar shape of the storage element parallel to the first inclined plane,
  • the plurality of memory elements are provided on the first inclined surface and the flat surface, The storage device according to any one of (1) to (3) above.
  • the plurality of memory elements are provided on the second inclined surface in addition to the first inclined surface and the flat surface, The storage device according to (4) above.
  • the underlying layer has a third inclined surface whose inclination direction with respect to the surface is different from that of the first inclined surface;
  • the plurality of memory elements are provided on the first inclined surface and the third inclined surface,
  • the storage device according to any one of (1) to (5) above.
  • the first inclined surface and the third inclined surface are two inclined surfaces in which the separation distance between the surfaces gradually widens toward the surface.
  • the storage device according to (6) above.
  • the inclination angles of the first inclined surface and the third inclined surface are the same.
  • the respective inclination angles of the first inclined surface and the third inclined surface are different, The storage device according to (6) or (7) above.
  • the underlying layer includes a through wire electrically connected to the reference element provided on the flat surface or the second inclined surface;
  • the flat surface or the second inclined surface includes an exposed surface where the through wiring is exposed from the underlying layer;
  • the reference element electrically connected to the through wire is provided within the exposed surface,
  • the underlying layer includes a through wire electrically connected to the memory element provided on the first inclined surface;
  • the storage device according to any one of (1) to (11) above. (13) the first inclined surface includes an exposed surface where the through wiring is exposed from the underlying layer;
  • the memory element electrically connected to the through-wiring is provided within the exposed surface,
  • the storage device comprising a storage device for storing information,
  • the storage device a storage element and a reference element each having a fixed layer whose magnetization direction is fixed, a storage layer whose magnetization direction can be changed, and an insulating layer provided between the fixed layer and the storage layer; a base layer provided with the storage element and the reference element; a semiconductor substrate having the underlying layer laminated on its surface; with The underlying layer is a first inclined surface that is inclined with respect to the surface; a second inclined surface that is parallel to the surface or inclined at an inclination angle smaller than the inclination angle of the first inclined surface with respect to the surface; has The memory element is provided on the first inclined surface,
  • the reference element is provided on the flat surface or the second inclined surface, Electronics.
  • a base layer having a memory element having, on the first inclined surface, a fixed layer whose magnetization direction is fixed, a memory layer whose magnetization direction is changeable, and an insulating layer provided between the fixed layer and the memory layer; a fixed layer whose magnetization direction is fixed, a memory layer whose magnetization direction is changeable, and an insulating layer provided between the fixed layer and the memory layer, on the plane or the second inclined plane; forming a reference element having A method for manufacturing a storage device.
  • An electronic device comprising the storage device according to any one of (1) to (13).

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Abstract

本開示の一形態に係る記憶装置（１）は、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、前記記憶素子及びリファレンス素子が設けられた下地層（例えば下部絶縁層３２）と、前記下地層が表面（２００ａ）に積層された半導体基板（２００）と、を備え、前記下地層は、前記表面（２００ａ）に対して傾斜する第１傾斜面（Ｍ２）と、前記表面（２００ａ）に平行な平面（Ｍ１）又は前記表面（２００ａ）に対して前記第１傾斜面（Ｍ２）の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、を有し、前記記憶素子は、前記第１傾斜面（Ｍ２）に設けられており、前記リファレンス素子は、前記平面（Ｍ１）又は前記第２傾斜面に設けられている。

Description

記憶装置、電子機器及び記憶装置の製造方法
　本開示は、記憶装置、電子機器及び記憶装置の製造方法に関する。
　大容量サーバからモバイル端末に至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。特に不揮発性半導体メモリの進歩は著しく、例えば、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用途さらにはワーキングメモリへの適用を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ（Dynamic　Random　Access　Memory）等を置き換えるべくＦｅＲＡＭ（Ferroelectric　random　access　Memory)、ＭＲＡＭ（Magnetic　Random　Access　Memory）、ＰＣＲＡＭ（Phase-Change　Random　Access　Memory）等の様々なタイプの半導体メモリの開発が進められている。なお、これらのうちの一部は既に実用化されている。
　上述したうちの１つであるＭＲＡＭは、ＭＲＡＭの有する磁気記憶素子の磁性体の磁化状態を変化させる（磁化方向を反転させる）ことにより電気抵抗が変化することを利用して、情報の記憶を行う。従って、磁化状態の変化によって決定される上記磁気記憶素子の抵抗状態、詳細には、磁気記憶素子の電気抵抗の大小を判別することにより、記憶された情報を読み出すことができる。このようなＭＲＡＭは、高速動作が可能でありつつ、ほぼ無限（１０１５回以上）の書き換えが可能であり、さらには信頼性も高いことから、すでに産業オートメーションや航空機等の分野で使用されている。加えて、ＭＲＡＭは、その高速動作と高い信頼性とから、今後コードストレージやワーキングメモリへの展開が期待されている。
　上述のようなＭＲＡＭのうち、スピントルク磁化反転を用いて磁性体の磁化を反転させるＭＲＡＭについては、高速動作等の上述の利点を有しつつ、低消費電力化、大容量化が可能であることから、更なる大きな期待が寄せられている。なお、このようなスピントルク磁化反転を利用したＭＲＡＭは、ＳＴＴ－ＭＲＡＭ（Spin　Transfer　Torque-Magnetic　Random　Access　Memory：スピン注入型ＭＲＡＭ）と呼ばれている。ＳＴＴ－ＭＲＡＭは、磁気記憶素子として、２つの磁性層（記憶層及び固定層）と、これら磁性層に挟まれた絶縁層（例えばＭｇＯ）とを持つＭＴＪ（Magnetic　Tunnel　Junction）素子を有している。なお、ＭＴＪ素子は、ＴＭＲ（Tunneling　Magneto　Resistive）素子と呼ばれることもある。
　このようなＳＴＴ－ＭＲＡＭのメモリアレイ内には、情報を記録するメモリセルと、記録した情報の抵抗値をＨ／Ｌ（Ｈｉｇｈ／Ｌｏｗ）判定するためのリファレンスセルとが存在している（例えば、特許文献１参照）。メモリセルは、磁気記憶素子（記憶素子）としてＭＴＪ素子を有している。また、リファレンスセルは、基準抵抗値を生み出すためのリファレンス素子としてＭＴＪ素子を有している。
特開２００９－４４４０号公報
Ｓ.Ｍａｎｇｉｎ　ｅｔ　ａｌ.　Ｎａｔｕｒｅ　ｍａｔｅｒｉａｌｓ,ｖｏｌ.５　Ｍａｒｃｈ２００６,ｐ.２１０
　しかしながら、リファレンスセルの動作を考慮すると、例えば、複数のメモリセルに対してリファレンスセルが共通化されており、情報の読み出し時にリファレンスセルへのアクセス回数が増大する。このため、読み出し時に書き込みが行われてしまう誤書き込み（リードディスターブ：ｒｅａｄ－ｄｉｓｔｕｒｂ）が発生することがある。
　そこで、本開示では、誤書き込みの発生を抑えることが可能な記憶装置、電子機器及び記憶装置の製造方法を提供する。
　本開示の一形態に係る記憶装置は、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、前記記憶素子及びリファレンス素子が設けられた下地層と、前記下地層が表面に積層された半導体基板と、を備え、前記下地層は、前記表面に対して傾斜する第１傾斜面と、前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、を有し、前記記憶素子は、前記第１傾斜面に設けられており、前記リファレンス素子は、前記平面又は前記第２傾斜面に設けられている。
　本開示の一形態に係る電子機器は、情報を記憶する記憶装置を備え、前記記憶装置は、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、前記記憶素子及びリファレンス素子が設けられた下地層と、前記下地層が表面に積層された半導体基板と、を備え、前記下地層は、前記表面に対して傾斜する第１傾斜面と、前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、を有し、前記記憶素子は、前記第１傾斜面に設けられており、前記リファレンス素子は、前記平面又は前記第２傾斜面に設けられている。
　本開示の一形態に係る記憶装置の製造方法は、半導体基板の表面に、前記表面に対して傾斜する第１傾斜面と、前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と有する下地層を形成し、前記第１傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有する記憶素子を、前記平面又は前記第２傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有するリファレンス素子を形成する。
第１の実施形態に係る記憶装置の概略構成の一例を示す図である。 第１の実施形態に係る記憶装置のセル構造の概略構成の一例を示す斜視図である。 第１の実施形態に係る記憶装置のセル構造の概略構成の一例を示す断面図である。 第１の実施形態に係るＭＴＪ素子の概略構成の一例を示す断面図である。 第１の実施形態に係るＭＴＪ素子の製造工程の一例を説明するための第１の断面図である。 第１の実施形態に係るＭＴＪ素子の製造工程の一例を説明するための第２の断面図である。 第１の実施形態に係るＭｇＯ成膜レートの角度依存性を示すグラフである。 第１の実施形態に係る下地の変形例１を説明するための断面図である。 第１の実施形態に係る下地の変形例２を説明するための断面図である。 第１の実施形態に係る下地の傾斜面の形成工程の一例を説明するための第１の説明図である。 第１の実施形態に係る下地の傾斜面の形成工程の一例を説明するための第２の説明図である。 第１の実施形態に係る下地の傾斜面の形成工程の一例を説明するための第３の説明図である。 第２の実施形態に係るＭＴＪ素子の製造工程の一例を説明するための第１の断面図である。 第２の実施形態に係るＭＴＪ素子の製造工程の一例を説明するための第２の断面図である。 第２の実施形態に係るＭＴＪ素子の製造工程の比較例を説明するための断面図である。 第１又は第２の実施形態に係る記憶装置を備える撮像装置の概略構成の一例を示す図である。 第１又は第２の実施形態に係る記憶装置を備えるゲーム機器の外観の一例を示す斜視図である。 図１７に係るゲーム機器の概略構成の一例を示すブロック図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、この実施形態により本開示に係る装置や機器、方法等が限定されるものではない。また、以下の各実施形態において、基本的に同一の部位には同一の符号を付することにより重複する説明を省略する。
　以下に説明される１又は複数の実施形態（実施例、変形例を含む）は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的又は課題を解決することに寄与し得、互いに異なる効果を奏し得る。なお、各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される素子等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、素子等の積層構造の上下方向は、素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
　また、以下の説明においては、磁化方向（磁気モーメント）や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向、もしくは積層構造の積層方向）及び「面内方向」（膜面に対して平行な方向、もしくは積層構造の積層方向に対して垂直な方向）等の用語を用いる。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
　以下に示す項目順序に従って本開示を説明する。
　１．第１の実施形態
　１－１．記憶装置の構成例
　１－２．記憶装置のセル構造の構成例
　１－３．ＭＴＪ素子の構成例
　１－４．ＭＴＪ素子の書き込み及び読み出し
　１－５．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ
　１－６．ＭＴＪ素子の製造方法
　１－７．下地の変形例１
　１－８．下地の変形例２
　１－９．下地の傾斜面の形成方法
　１－１０．作用・効果
　２．第２の実施形態
　２－１．ＭＴＪ素子の製造方法
　２－２．作用・効果
　３．他の実施形態
　４．電子機器の構成例
　４－１．撮像装置
　４－２．ゲーム機器
　５．付記
　＜１．第１の実施形態＞
　＜１－１．記憶装置の構成例＞
　第１の実施形態に係る記憶装置（磁気記憶装置）１の構成例について図１を参照して説明する。図１は、第１の実施形態に係る記憶装置１の概略構成の一例を示す図である。記憶装置１は、情報を磁性体の磁化方向により保持する記憶装置である。
　図１に示すように、記憶装置１は、メモリセル５０１と、リファレンスセル５０２と、複数のセンスアンプ（ＳＡ）５１１、５１２、５１３とを備える。なお、図１の例では、メモリセル５０１やリファレンスセル５０２が一つであるが、実際には複数個存在しており、その個数に合わせて各センスアンプ５１１、５１２、５１３の個数も決定される。
　メモリセル５０１は、記憶素子５０１ａと、選択トランジスタ５０１ｂと有する。記憶素子５０１ａ及び選択トランジスタ５０１ｂは、直列に接続されている。このメモリセル５０１は、記憶素子５０１ａを用いて情報を記録するセルである。
　リファレンスセル５０２は、複数のリファレンス素子５０２ａと、複数の選択トランジスタ５０２ｂと有する。各リファレンス素子５０２ａ及び各選択トランジスタ５０２ｂは、それぞれ直列に接続されている。図１の例では、リファレンス素子５０２ａの数は八個であり、同様に、選択トランジスタ５０２ｂの数も八個である。
　このリファレンスセル５０２は、記録した情報の抵抗値をＨ／Ｌ（Ｈｉｇｈ／Ｌｏｗ）判定するためのセルである。リファレンス素子５０２ａは、基準抵抗値を生み出すための素子である。例えば、リファレンスセル５０２は、八個の抵抗値を平均化して基準抵抗値として用いる。なお、リファレンスセル５０２は、複数（例えば八個）のメモリセル５０１に共用される。
　センスアンプ５１１は、メモリセル５０１に対する第１段目のセンスアンプである。このセンスアンプ５１１は、電圧を増幅するアンプである。
　センスアンプ５１２は、リファレンスセル５０２に対する第１段目のセンスアンプである。このセンスアンプ５１２は、センスアンプ５１１と同様、電圧を増幅するアンプである。
　センスアンプ５１３は、メモリセル５０１及びリファレンスセル５０２の両方に対する第２段目のセンスアンプである。このセンスアンプ５１３は、メモリセル５０１を流れる読み出し電流による抵抗値（電圧）を、リファレンスセル５０２を流れる読み出し電流による基準抵抗値（基準電圧）と比較することで、読み出し対象のメモリセル５０１が保持する情報を判別する。
　このような記憶装置１では、メモリセル５０１及びリファレンスセル５０２は、アレイ状（例えば行列状）に配置されている。この記憶装置１は、所望のメモリセル５０１及びリファレンスセル５０２に対して読み出し電流を流すとともに、その所望のメモリセル５０１の抵抗状態をリファレンスセル５０２の抵抗状態を基準として判定することが可能に構成されている。なお、このような機能を実現することが可能であれば、その構成は図１に示す構成に限定されるものではない。
　＜１－２．記憶装置のセル構造の構成例＞
　第１の実施形態に係る記憶装置１のセル構造の構成例について図２及び図３を参照して説明する。図２は、第１の実施形態に係る記憶装置１のセル構造の概略構成の一例を示す斜視図である。図３は、第１の実施形態に係る記憶装置１のセル構造の概略構成の一例を示す断面図である。
　ここで、第１の実施形態に係る記憶装置１のセル構造は、上述したメモリセル５０１及びリファレンスセル５０２に共通となる。メモリセル５０１では、記憶素子５０１ａ（図１参照）がＭＴＪ素子１０（図２参照）により構成され、選択トランジスタ５０１ｂ（図１参照）が選択トランジスタ２０（図２参照）により構成される。同じように、リファレンスセル５０２では、リファレンス素子５０２ａ（図１参照）がＭＴＪ素子１０（図２参照）により構成され、選択トランジスタ５０２ｂ（図１参照）が選択トランジスタ２０（図２参照）により構成される。
　図２及び図３に示すように、第１の実施形態に係る記憶装置１のセル構造では、複数のＭＴＪ素子１０が存在する。各ＭＴＪ素子１０は、互いに交差（直交）する２種類のアドレス配線、例えば、ビット線７０及びゲート電極（ワード線）７２の交点付近にそれぞれ配置され、例えば行列状に設けられている。ＭＴＪ素子１０は二つの端子を有しており、一方の端子はビット線７０に電気的に接続され、他方の端子は選択トランジスタ２０に電気的に接続される。
　選択トランジスタ２０は、シリコン基板等の半導体基板２００に設けられており、半導体基板２００に設けられた素子分離層２０６により分離された領域に形成されている。この選択トランジスタ２０は、ＭＴＪ素子１０を選択するためのトランジスタである。選択トランジスタ２０は、ゲート電極（ワード線）７２、ソース領域２０２及びドレイン領域２０４を有する。
　なお、記憶装置１においては、半導体基板２００上に複数のセル（メモリセル５０１又はリファレンスセル５０２）が配列される。図２及び図３の例では、１つのセルは、ＭＴＪ素子１０と、そのＭＴＪ素子１０を選択するための１つの選択トランジスタ２０とを含む。このため、図２では、４つのセルに対応する部分が抜き出されて示されている。
　ゲート電極７２は、図２及び図３中の奥行き方向に延伸するように設けられ、ワード線を兼ねている。ドレイン領域２０４上には配線７４が設けられており、配線７４はドレイン領域２０４に電気的に接続されている。ドレイン領域２０４は、配線７４を介して適宜その電位を変更可能に構成されている。図２及び図３の例では、ドレイン領域２０４は、隣り合って配置される選択トランジスタ２０に共通して形成されている。
　ソース領域２０２上にはコンタクト層２０８が設けられており、コンタクト層２０８はソース領域２０２に電気的に接続されている。コンタクト層２０８上にはＭＴＪ素子１０が設けられており、ＭＴＪ素子１０はコンタクト層２０８に電気的に接続されている。コンタクト層２０８は、選択トランジスタ２０のソース領域２０２とＭＴＪ素子１０とを電気的に接続する。コンタクト層２０８は、例えば、コンタクトビアであり、貫通配線の一例である。コンタクト層２０８は下部電極として機能する。
　ＭＴＪ素子１０上にはコンタクト層２１０が設けられており、コンタクト層２１０はＭＴＪ素子１０に電気的に接続されている。コンタクト層２１０上にはビット線７０がゲート電極（ワード線）７２と直交する方向に延伸するように設けられており、ビット線７０はコンタクト層２１０に電気的に接続されている。コンタクト層２１０は、ＭＴＪ素子１０とビット線７０とを電気的に接続する。コンタクト層２１０は、例えば、コンタクトビアであり、貫通配線の一例である。コンタクト層２１０は上部電極として機能する。
　図３に示すように、半導体基板２００の上面である表面２００ａには絶縁層３０が設けられている。この絶縁層３０は、下部絶縁層３２と、上部絶縁層３４とを有する。下部絶縁層３２は、各コンタクト層２０８や各ゲート電極（ワード線）７２、配線７４などを含む。上部絶縁層３４は、各ＭＴＪ素子１０や各コンタクト層２１０、各ビット線７０などを含む。
　下部絶縁層３２は、平面Ｍ１と、傾斜面Ｍ２とを有している。平面Ｍ１は、半導体基板２００の表面（例えば、ウェハ面）２００ａに平行な面である。傾斜面Ｍ２は、半導体基板２００の表面２００ａに対して傾斜する平面である。これらの平面Ｍ１や傾斜面Ｍ２上には、各ＭＴＪ素子１０が設けられている。下部絶縁層３２は、各ＭＴＪ素子１０を形成するときの下地層として機能する。下部絶縁層３２は、下地層の一例である。傾斜面Ｍ２は、第１傾斜面に相当する。
　つまり、ＭＴＪ素子１０を形成するための下地となる下部絶縁層３２には、半導体基板２００の表面に対する平面Ｍ１と傾斜面Ｍ２が混在する。例えば、平面Ｍ１上のＭＴＪ素子１０はリファレンス素子５０２ａ（図１参照）に相当し、傾斜面Ｍ２上のＭＴＪ素子１０は記憶素子５０１ａ（図１参照）に相当する。また、ＭＴＪ素子１０は、トンネル絶縁層（トンネルバリア層）を有しており、このトンネル絶縁層は、後述する絶縁層１０４（図４参照）に相当する。なお、ＭＴＪ素子１０は、一例として、同一ＭＴＪ材料と同一素子加工を用いて形成される。
　ここで、傾斜面Ｍ２に形成したＭＴＪ素子１０では、平面Ｍ１に形成した時よりもトンネル絶縁層（例えばＭｇＯ）の成膜レートが低下する。この成膜レートの低下を利用して傾斜の無いエリア（あるいは緩いエリア）である平面Ｍ１にＭＴＪ素子１０をリファレンス素子５０２ａとして形成することで、トンネル絶縁層の膜厚が厚い（抵抗面積積ＲＡが高く、反転電圧Ｖｃが高い）リファレンス素子５０２ａを形成することが可能となる。つまり、平面Ｍ１上のリファレンス素子５０２ａのトンネル絶縁層の厚さは、傾斜面Ｍ２上の記憶素子５０１ａのトンネル絶縁層の厚さよりも厚くなる。これにより、誤書き込み（リードディスターブ）への耐性を高めることができる。なお、上述の抵抗面積積ＲＡは、磁気抵抗効果素子の抵抗面積積（Ω・ｍ２）であり、面積抵抗とも呼ばれる。
　このような記憶装置１には、ゲート電極（ワード線）７２及びビット線７０に対して所望の電流を印加可能な電源回路（不図示）が設けられている。情報の書き込み時には、電源回路は、書き込みを行いたい所望のセル（メモリセル５０１）に対応するアドレス配線、すなわち、ゲート電極（ワード線）７２及びビット線７０に電圧を印加し、ＭＴＪ素子１０に電流を流す。なお、ＭＴＪ素子１０は、所定層（後述の記憶層１０６）の磁気モーメントをスピントルク磁化反転により反転させることにより、１／０の情報の書き込みを行うことができる（詳しくは後述する）。
　一方、情報の読み出し時には、記憶装置１は、電源回路によって読み出しを行いたい所望のセル（メモリセル５０１及びリファレンスセル５０２）に対応するゲート電極（ワード線）７２に電圧を印加し、ビット線７０からＭＴＪ素子１０を通過して選択トランジスタ２０に流れる電流を検出する。詳しくは、記憶装置１は、所望のメモリセル５０１及びリファレンスセル５０２に対して読み出し電流を流し、その所望のメモリセル５０１の抵抗状態（抵抗値）をリファレンスセル５０２の抵抗状態（基準抵抗値）を基準として判定する。
　なお、ＴＭＲ（トンネル磁気抵抗）効果により、ＭＴＪ素子１０の所定層（後述の記憶層１０６）における磁気モーメントの方向に応じてＭＴＪ素子１０の電気抵抗が変化するため、検出された電流値の大きさに基づいて１／０の情報を読み出すことができる。このとき、読み出し時の電流は、書き込み時に流れる電流に比べてずっと小さいため、読み出し時にはＭＴＪ素子１０の所定層における磁気方向は変化しない。つまり、ＭＴＪ素子１０は、非破壊での情報の読み出しが可能である。
　＜１－３．ＭＴＪ素子の構成例＞
　第１の実施形態に係るＭＴＪ素子１０、例えば、スピントルク磁化反転を用いたＳＴＴ－ＭＲＡＭのＭＴＪ素子１０の構成例（基本構造）について図４を参照して説明する。図４は、ＭＴＪ素子１０の概略構成の一例を示す断面図である。ＭＴＪ素子１０は、１つの情報（１／０）を記憶する磁気記憶素子である。
　図４に示すように、ＭＴＪ素子１０は、下地層１００と、固定層１０２と、絶縁層１０４と、記憶層１０６と、キャップ層１０８とを備えている。これらの下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８は、その記載順序で積層されている。絶縁層１０４は、トンネル絶縁層（トンネルバリア層）に相当する。
　ＭＴＪ素子１０は、固定層１０２の磁化と記憶層１０６の磁化の相対的な角度によって情報の「０」、「１」を規定する。例えば、ＭＴＪ素子１０は、垂直磁化方式のＳＴＴ－ＭＲＡＭを構成する。すなわち、ＭＴＪ素子１０の積層構造に含まれる磁性層（固定層１０２及び記憶層１０６）の磁化方向は、膜面（層面）に対して垂直な方向、言い換えると積層構造の積層方向である。
　図４の例では、図示が省略されているが、ＭＴＪ素子１０は上部電極と下部電極（各コンタクト層２１０、２０８）により挟まれる。ＭＴＪ素子１０において、ゲート電極（ワード線）７２及びビット線７０を介して、ＭＴＪ素子１０の下部電極と上部電極との間に電圧が印加され、そのＭＴＪ素子１０の記憶層１０６に対する情報の書き込み及び読み出しが行われる。
　なお、ＭＴＪ素子１０においては、スピントルク磁化反転により、記憶層１０６の磁化方向は反転するが、固定層１０２の磁化方向配は反転しない、すなわち磁化方向が固定されているものとして説明する。また、絶縁層１０４は、固定層１０２と記憶層１０６とに挟持されているものとする。
　下地層１００は、半導体基板２００上に下部電極（例えばコンタクト層２０８）を介して設けられる。例えば、下地層１００は、固定層１０２の結晶配向制御や下部電極に対する付着強度を向上させるための膜により構成されている。
　固定層１０２は、磁化方向が固定された層（磁化固定層）である。この固定層１０２は、磁化方向が垂直方向に固定された磁気モーメントを有する強磁性体により形成されており、高い保磁力等によって磁気モーメントの方向が固定されている。固定層１０２は、例えば、少なくとも２層の強磁性層と、非磁性層とを有する積層フェリピン構造に形成されている。
　絶縁層１０４は、各種の非磁性体等から形成され、固定層１０２と記憶層１０６との間に挟持されるように設けられる。絶縁層１０４は、ＭｇＯ等の絶縁材料で形成された層である。絶縁層１０４は、上述の材料の他にも、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、Ａｌ－Ｎ－Ｏ等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。
　記憶層１０６は、磁化方向が変更可能、例えば、反転可能な層である。この記憶層１０６は、磁化の方向が垂直方向に自由に変化する磁気モーメントを有する強磁性体により形成されており、記憶する情報に対応して磁気モーメントの方向が変化する。記憶層１０６は、磁性体の磁化状態により情報を記憶するものであり、１つの層から形成されてもよく、複数の層が積層された構造であってもよい。情報の記憶は、一軸異方性を有する記憶層１０６の磁化の向きにより行われる。
　例えば、書込みは、垂直方向に電流を記憶層１０６に印加し、スピントルク磁化反転を起こすことにより行われる。つまり、記憶層１０６及び固定層１０２の積層方向に流す書き込み電流が印加されると、記憶層１０６の磁化の向きが変化し、記憶層１０６に情報が記憶される。なお、スピン注入により磁化の向きが反転する記憶層１０６に対し、トンネルバリア膜の絶縁層１０４を介して固定層１０２が設けられ、記憶層１０６の記憶情報（磁化方向）の基準とされる。
　キャップ層１０８は、例えば、Ｔａ等の各種金属材料、合金材料、酸化物材料等により形成されている。このキャップ層１０８は、ＭＴＪ素子１０の製造中において各積層を保護する。なお、キャップ層１０８は、ハードマスクとして機能してもよい。
　このような積層構造のＭＴＪ素子１０は、例えば、下地層１００からキャップ層１０８までを真空装置内で連続的に形成し、その後、エッチング等の加工によりＭＴＪ素子１０のパターンを形成することによって製造される。ＭＴＪ素子１０は行列状（マトリクス状）に配置される（図２参照）。
　ここで、例えば、記憶層１０６及び固定層１０２としては、Ｃｏ－Ｆｅ－Ｂが用いられる。固定層１０２は情報の基準であるので、記録や読み出しによって磁化の方向が変化してはいけないが、必ずしも特定の方向に固定されている必要はなく、記憶層１０６よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして記憶層１０６よりも磁化を動きにくくすればよい。
　また、磁化を固定する場合には、ＰｔＭｎやＩｒＭｎ等の反強磁性体を固定層１０２に接触させるか、あるいは、それらの反強磁性体に接触した磁性体をＲｕ等の非磁性体を介して磁気的に結合させ、固定層１０２を間接的に固定しても良い。
　また、記憶層１０６における垂直磁化膜では、垂直磁化膜が受ける実効的な反磁界の大きさが飽和磁化量Ｍｓよりも小さくなるように、組成が調整されている。前述したように、記憶層１０６の強磁性材料Ｃｏ－Ｆｅ－Ｂ組成を選定し、記憶層１０６が受ける実効的な反磁界の大きさを低くして、記憶層１０６の飽和磁化量Ｍｓよりも小さくなるようにする。これにより、記憶層１０６の磁化は垂直方向を向くことになる。
　また、トンネルバリア層である絶縁層１０４をＭｇＯ（酸化マグネシウム）で形成した場合には、磁気抵抗変化率（ＭＲ比）を高くすることができる。このようにＭＲ比を高くすることによって、ＭＴＪ素子１０におけるスピン注入の効率を向上し、記憶層１０６の磁化の向きを反転させるために必要な電流密度を低減することができる。また、本実施形態においては、中間層としての絶縁層１０４の材料を金属材料に置き換え、巨大磁気抵抗（ＧＭＲ）効果によるスピン注入を行ってもよい。
　上述のＭＴＪ素子１０の構成によれば、記憶層１０６は、その記憶層１０６が受ける実効的な反磁界の大きさが記憶層１０６の飽和磁化量Ｍｓよりも小さくなるように構成されている。これにより、記憶層１０６が受ける反磁界が低くなっており、記憶層１０６の磁化の向きを反転させるために必要な書き込み電流量を低減することができる。これは、記憶層１０６が垂直磁気異方性をもつために垂直磁化型ＳＴＴ－ＭＲＡＭの反転電流が適用され、反磁界の点で有利になるためである。また、記憶層１０６の飽和磁化量Ｍｓを低減しなくても書き込み電流量を低減することができるため、記憶層１０６の飽和磁化量Ｍｓを充分な量として、記憶層１０６の熱安定性を確保することが可能になる。その結果、特性バランスに優れたＭＴＪ素子１０を構成することができる。
　また、固定層１０２は積層フェリピン構造になっていることから、固定層１０２の感度を外部磁界に対して鈍化させ、固定層１０２に起因する漏洩磁界を遮断するとともに、複数の磁性層の層間結合により、固定層１０２の垂直磁気異方性の強化を図ることができる。このように、情報保持能力である熱安定性を充分に確保することができるため、特性バランスに優れたＭＴＪ素子１０を構成することができる。なお、このような固定層１０２の磁化方向の固定の手法は、固定層１０２が、記憶層１０６に対して下方にある場合であっても、上方にある場合であっても用いることができる。
　ここで、積層フェリピン構造が記憶層１０６に対して下側（すなわち、下地層１００側）に設けられる構造は、ボトムピン構造とも称され、積層フェリピン構造が記憶層１０６に対して上側（すなわち、キャップ層１０８側）に設けられる構造は、トップピン構造とも称される。つまり、ＭＴＪ素子１０は、ボトムピン構造及びトップピン構造のいずれの構造であってもよい。
　なお、図４の例では、ＭＴＪ素子１０の積層構造として、記憶層１０６を基準として下方向に絶縁層１０４及び固定層１０２が積層された構造を示したが、ＭＴＪ素子１０の構造は特に限定されるものではない。例えば、ＭＴＪ素子１０に他の層を追加してもよく、また、固定層１０２と記憶層１０６との位置を入れ替えてＭＴＪ素子１０を構成してもよい。一例として、記憶層１０６とキャップ層１０８との間に絶縁層（上部トンネルバリア層）及び固定層（上部磁化固定層）をその記載順序で追加してＭＴＪ素子１０を構成してもよい。この場合、固定層１０２が下部磁化固定層として機能し、絶縁層１０４が下部トンネルバリア層として機能する。
　＜１－４．ＭＴＪ素子の書き込み及び読み出し＞
　ＭＴＪ素子１０における情報の書き込み及び読み出しの仕組みについて説明する。まずは、ＭＴＪ素子１０における情報の書き込みの仕組みについて説明する。ＭＴＪ素子１０では、記憶層１０６への情報の書き込みは、先に説明したように、スピントルク磁化反転を用いて行われる。
　ここで、スピントルク磁化反転の詳細について説明する。電子は、２種類のスピン角運動量をもつことが知られている。そこで、スピン角運動量を、仮に上向きのスピン角運動量と、下向きのスピン角運動量との２種類のスピン角運動量として定義する。非磁性体内部では、上向きのスピン角運動量と下向きのスピン角運動量とが同数であり、強磁性体内部では、これら両者の数に差がある。
　さらに、ここでは、ＭＴＪ素子１０において、固定層１０２と記憶層１０６との磁気モーメントの向きが互いに異なる反平行状態にあり、この状態において、電子を固定層１０２から記憶層１０６へ進入させる場合について考える。
　電子が固定層１０２を通過した場合には、スピン偏極が生じ、すなわち、上向きのスピン角運動量と下向きのスピン角運動量との数に差が生じる。さらに、絶縁層１０４の厚さが十分に薄い場合には、このスピン偏極が緩和して通常の非磁性体における非偏極（上向きと下向きの電子の数が同数）状態になる前に、当該電子は、記憶層１０６に進入することができる。
　記憶層１０６では、スピン偏極の方向は進入した電子と逆になっている。従って、系全体のエネルギーを下げるために、進入した電子の一部は、反転、すなわちスピン角運動量の向きが変化する。この際、系全体ではスピン角運動量が保存されることから、反転した電子によるスピン角運動量の変化の合計と等価な反作用が記憶層１０６の磁気モーメント（磁化方向）に与えられる。
　電流、すなわち、単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記憶層１０６の磁気モーメントに発生するスピン角運動量変化も小さい。一方、電流、すなわち、単位時間に通過する電子の数を多くすると、記憶層１０６の磁気モーメントに所望するスピン角運動量変化を単位時間内に与えることができる。スピン角運動量の時間変化はトルクであり、トルクが所定の閾値を超えると記憶層１０６の磁気モーメントは反転を開始し、１８０度反転した状態で安定となる。なお、記憶層１０６の磁気モーメントが１８０度反転した状態で安定となるのは、記憶層１０６を構成する磁性体に磁化容易軸が存在し、一軸異方性があるためである。上記のような仕組みにより、ＭＴＪ素子１０は、反平行状態から、固定層１０２と記憶層１０６との磁気モーメントの向きが互いに同じとなる平行状態へと変化する。
　また、平行状態において、電流を逆に記憶層１０６から固定層１０２へ電子を侵入させるような向きで流した場合には、固定層１０２へ到達した際に固定層１０２で反射されて反転した電子が、記憶層１０６に進入する際に記憶層１０６にトルクを与える。従って、与えられたトルクにより、記憶層１０６の磁気モーメントは反転し、ＭＴＪ素子１０は平行状態から反平行状態へと変化する。
　ただし、平行状態から反平行状態への反転を起こすための反転電流の電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。なお、平行状態から反平行状態への反転については、簡単に述べると、固定層１０２の磁気モーメントが固定されているために、固定層１０２での反転が難しく、系全体のスピン角運動量を保存するために記憶層１０６の磁気モーメントが反転するためである。このように、ＭＴＪ素子１０における１／０の記憶は、固定層１０２から記憶層１０６に向かう方向又はその逆向きに、それぞれの極性に対応する所定の閾値以上の電流を流すことによって行われる。このように、ＭＴＪ素子１０における記憶層１０６の磁気モーメントを反転させて、ＭＴＪ素子１０の抵抗状態を変化させることにより、ＭＴＪ素子１０における１／０の書き込みが行われる。
　次に、ＭＴＪ素子１０における情報の読み出しの仕組みについて説明する。ＭＴＪ素子１０においては、記憶層１０６からの情報の読み出しは、磁気抵抗効果を用いて行われる。詳細には、ＭＴＪ素子１０を挟む下部電極（図示省略）と上部電極（図示省略）との間に電流を流した場合、固定層１０２と記憶層１０６との磁気モーメントの方向が互いに平行状態であるのか、反平行状態であるのかに基づいて、ＭＴＪ素子１０の抵抗状態が変化する。そして、ＭＴＪ素子１０の抵抗状態、すなわち、ＭＴＪ素子１０が示す電気抵抗の大小を判別することによって、記憶層１０６に記憶された情報を読み出すことができる。
　＜１－５．面内磁化方式及び垂直磁化方式のＳＴＴ－ＭＲＡＭ＞
　ＳＴＴ－ＭＲＡＭにおいては、面内方向に磁気異方性を有する磁性体を用いた面内磁化方式のＳＴＴ－ＭＲＡＭと、垂直方向に磁性異方性を有する磁性体を用いた垂直磁化方式のＳＴＴ－ＭＲＡＭとがある。一般的には、面内磁化方式のＳＴＴ－ＭＲＡＭよりも垂直磁化方式のＳＴＴ－ＭＲＡＭの方が低電力化、大容量化に適しているとされている。これは、垂直磁化方式のＳＴＴ－ＭＲＡＭの方が、スピントルク磁化反転の際に超えるべきエネルギバリアが低く、また垂直磁化膜の有する高い磁気異方性が大容量化により微細化した記憶担体の熱安定性を保持するのに有利なためである。
　詳細には、面内磁化方式のＳＴＴ－ＭＲＡＭの反転電流をＩｃ＿ｐａｒａとすると、
　平行状態から反平行状態への反転電流は、
　Ｉｃ＿ｐａｒａ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ＋２πＭｓ）となり、
　反平行状態から平行状態への反転電流は、
　Ｉｃ＿ｐａｒａ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ＋２πＭｓ）となる。
　また、垂直磁化方式のＳＴＴ－ＭＲＡＭの反転電流をＩｃ＿ｐｅｒｐとすると、
　平行状態から反平行状態への反転電流は、
　Ｉｃ＿ｐｅｒｐ＝（Ａ・α・Ｍｓ・Ｖ／ｇ（０）／Ｐ）（Ｈｋ－４πＭｓ）となり、
　反平行状態から平行状態への反転電流は、
　Ｉｃ＿ｐｅｒｐ＝－（Ａ・α・Ｍｓ・Ｖ／ｇ（π）／Ｐ）（Ｈｋ－４πＭｓ）となる。
　なお、Ａは定数、αはダンピング定数、Ｍｓは飽和磁化、Ｖは素子体積、ｇ（０）Ｐ、ｇ（π）Ｐはそれぞれ平行状態、反平行状態時にスピントルクが相手の磁性層に伝達される効率に対応する係数、Ｈｋは磁気異方性である（非特許文献１参照）。
　上記各式において、垂直磁化型の場合の（Ｈｋ－４πＭｓ）と面内磁化型の場合の（Ｈｋ＋２πＭｓ）とを比較すると、垂直磁化型が低記憶電流化により適していることが理解できる。すなわち、垂直磁化方式のＳＴＴ－ＭＲＡＭの場合の（Ｈｋ－４πＭｓ）は、面内磁化方式のＳＴＴ－ＭＲＡＭの場合の（Ｈｋ＋２πＭｓ）に比べて小さい。従って、垂直磁化方式のＳＴＴ－ＭＲＡＭのほうが、反転電流が小さく、書き込みの際の反転電流を低減させるという観点においては、適していることがわかる。
　＜１－６．ＭＴＪ素子の製造方法＞
　第１の実施形態に係るＭＴＪ素子１０の製造方法（記憶装置１の製造方法）の一例について図５から図６を参照して説明する。図５及び図６は、第１の実施形態に係るＭＴＪ素子１０の製造工程の一例を説明するための断面図である。図７は、第１の実施形態に係るＭｇＯ成膜レートの角度依存性を示すグラフである。
　図５に示すように、基板の表面２００ａ（半導体基板２００の上面）には、下部絶縁層３２が積層される。下部絶縁層３２は、平面Ｍ１及び傾斜面Ｍ２を含む凸部を有している。平面Ｍ１及び傾斜面Ｍ２には、それぞれコンタクト層２０８が位置付けられ、垂直方向に延伸するように形成されている。なお、コンタクト層２０８の上面である露出面２０８ａは、コンタクト層２０８が下部絶縁層３２から露出する。傾斜面Ｍ２内の露出面２０８ａは、傾斜面Ｍ２と同じ傾斜角度及び傾斜方向で傾斜する面である。この露出面２０８ａは、傾斜面Ｍ２に含まれる。このような下部絶縁層３２上に、下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８が、その記載順序でスパッタリング等の成膜方法（例えば、ＤＣマグネトロンスパッタ法やＲＦマグネトロンスパッタ法等）により積層される。
　さらに、キャップ層１０８の上には、フォトマスク４０が形成される。フォトマスク４０は、例えば、キャップ層１０８上にフォトレジスト層をスピンコート法等により積層し、そのフォトレジスト層をＭＴＪ素子１０の形状及びサイズに合わせてパターニングすることによって形成される。このフォトマスク４０がマスクとして用いられ、キャップ層１０８、記憶層１０６、絶縁層１０４、固定層１０２、下地層１００等に対して順次エッチングが行われ、図６に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面、すなわち平面Ｍ１及び傾斜面Ｍ２にそれぞれ形成される。なお、エッチングとしては、例えば、イオンビームエッチング（ＩＢＥ）を用いても良く、また、リアクティブイオンエッチング（ＲＩＥ）を用いても良いし、それらを組み合わせても良い。
　このような製造工程によれば、図５に示すように、下地層１００からキャップ層１０８までが真空装置内で連続的に成膜され、その後、エッチング等によるパターニング加工が行われることで、図６に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面に形成される。このとき、ＭＴＪ素子１０は、下部絶縁層３２の平面Ｍ１や傾斜面Ｍ２上にそれぞれ形成される。平面Ｍ１上のＭＴＪ素子１０の絶縁層１０４の厚さ（膜厚）と、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さは、異なっている。さらに、平面Ｍ１上のＭＴＪ素子１０の平面形状（平面Ｍ１に平行な平面形状）の面積と、傾斜面Ｍ２上のＭＴＪ素子１０の平面形状（傾斜面Ｍ２に平行な平面形状）の面積は、異なっている。
　ここで、上述したように、平面Ｍ１上のＭＴＪ素子１０はリファレンス素子５０２ａ（図１参照）に相当し、傾斜面Ｍ２上のＭＴＪ素子１０は記憶素子５０１ａ（図１参照）に相当する。このため、平面Ｍ１上のリファレンス素子５０２ａの絶縁層１０４の厚さは、傾斜面Ｍ２上の記憶素子５０１ａの絶縁層１０４の厚さよりも厚い。これにより、リファレンス素子５０２ａでは、記憶素子５０１ａに比べて抵抗面積積ＲＡが高く、反転電圧Ｖｃが高くなるので、誤書き込み（リードディスターブ）への耐性を高めることができる。
　なお、リファレンス素子５０２ａの抵抗値と記憶素子５０１ａの抵抗値とが同じであり、平面Ｍ１上のリファレンス素子５０２ａの平面形状の面積が傾斜面Ｍ２上の記憶素子５０１ａの平面形状の面積より大きくてもよい。
　図６に示すように、傾斜面Ｍ２の傾斜角度が大きくなると、ＭｇＯの成膜レート、すなわち絶縁層１０４の成膜レートは低くなる。つまり、傾斜面Ｍ２の傾斜角度が大きくなるほど、絶縁層１０４の厚さは薄くなる。この特性を利用して、絶縁層１０４の厚さが異なる複数のＭＴＪ素子１０、すなわち、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することができる。
　ここで、傾斜角度に関して、傾斜角度をθとすると、０（ｄｅｇ）＜θ≦４５（ｄｅｇ）の関係式を満たすことが望ましい。傾斜角度を４５（ｄｅｇ）まで傾けた場合、絶縁層１０４の厚さ（例えば、ＭｇＯの膜厚）がＣＯＳ則に基づいて半分程度になり、ＳＴＴ－ＭＲＡＭとして想定される絶縁層１０４の厚さ範囲（例えば、ＭｇＯ膜厚範囲）をカバーすることが可能である。一方、傾斜角度を大きくし過ぎると、エッチングによりＭＴＪ素子１０の側壁に付着した再デポ物を十分に除去できない懸念があるため、一般的なビーム角度から４５（ｄｅｇ）が上限に設定される。
　なお、前述の製造工程において、特段の断りが無い限りは、酸化物からなる層以外の層については、ＤＣマグネトロンスパッタ法を用いて成膜することが好ましい。また、特段の断りが無い限りは、酸化物層は、ＲＦマグネトロンスパッタ法、もしくは、ＤＣマグネトロンスパッタ法を用いて金属層を成膜し、成膜後に、酸化処理（熱処理）を行い、成膜した金属層を酸化物層に変換することで形成することが好ましい。
　＜１－７．下地の変形例１＞
　第１の実施形態に係る下地（下部絶縁層３２）の変形例１について図８を参照して説明する。図８は、第１の実施形態に係る下地（下部絶縁層３２）の変形例１を説明するための断面図である。
　図８に示すように、下部絶縁層３２は、平面Ｍ１と、傾斜角度が異なる２つの傾斜面Ｍ２、Ｍ３とを有している。この場合、絶縁層１０４の厚さが異なる３つのＭＴＪ素子１０、すなわち、書込み（保持）特性が異なる３つのＭＴＪ素子１０を同時に形成することができる。２つの傾斜面Ｍ２、Ｍ３は、第１傾斜面及び第２傾斜面に相当する。
　変形例１では、傾斜面Ｍ３は、傾斜面Ｍ２の傾斜角度より小さい傾斜角度で傾斜する面である。例えば、傾斜面Ｍ３や平面Ｍ１上のＭＴＪ素子１０がリファレンス素子５０２ａ（図１参照）として用いられ、また、傾斜面Ｍ２上のＭＴＪ素子１０が記憶素子５０１ａ（図１参照）として用いられる。つまり、リファレンス素子５０２ａは、少なくとも、記憶素子５０１ａが設けられる傾斜面Ｍ２よりも傾斜角度が小さい傾斜面Ｍ３あるいは平面Ｍ１に設けられる。このため、リファレンス素子５０２ａの絶縁層１０４の厚さが記憶素子５０１ａの絶縁層１０４の厚さよりも厚くなり、リファレンス素子５０２ａの抵抗面積積ＲＡ及び反転電圧Ｖｃは記憶素子５０１ａに比べて高くなるので、誤書き込み（リードディスターブ）への耐性を高めることができる。
　なお、傾斜角度が異なる傾斜面Ｍ２、Ｍ３の数は、特に限定されるものではなく、例えば、必要とする異なる書込み特性の数に応じて変更される。つまり、傾斜をｎ（ｎは２以上の整数）段階にすることで、書込み特性が異なるｎ種類のＭＴＪ素子１０を同時に形成することができる。
　＜１－８．下地の変形例２＞
　第１の実施形態に係る下地（下部絶縁層３２）の変形例２について図９を参照して説明する。図９は、第１の実施形態に係る下地（下部絶縁層３２）の変形例２を説明するための断面図である。
　図９に示すように、下部絶縁層３２は、図６に比べて幅（面内方向の長さ）が広い複数のコンタクト層２０８を有している。コンタクト層２０８の上面である露出面２０８ａ内に、ＭＴＪ素子１０が設けられている。露出面２０８ａの面積は、ＭＴＪ素子１０の下面の面積以上である。傾斜面Ｍ２内の露出面２０８ａは、傾斜面Ｍ２に含まれる。この露出面２０８ａは、傾斜面Ｍ２として機能する。
　変形例２でも、平面Ｍ１上のＭＴＪ素子１０はリファレンス素子５０２ａ（図１参照）に相当し、傾斜面Ｍ２上のＭＴＪ素子１０は記憶素子５０１ａ（図１参照）に相当する。このため、リファレンス素子５０２ａの絶縁層１０４の厚さは記憶素子５０１ａの絶縁層１０４の厚さよりも厚くなり、リファレンス素子５０２ａの抵抗面積積ＲＡ及び反転電圧Ｖｃは記憶素子５０１ａに比べて高くなるので、誤書き込み（リードディスターブ）への耐性を高めることができる。
　＜１－９．下地の傾斜面の形成方法＞
　第１の実施形態に係る下地（下部絶縁層３２）の傾斜面Ｍ２の形成方法の一例について図１０から図１２を参照して説明する。図１０から図１２は、第１の実施形態に係る下地の傾斜面Ｍ２の形成工程の一例を説明するための図である。
　図１０に示すように、下地の下部絶縁層３２上にレジスト層５０がパターニングされ、図１１に示すように、下部絶縁層３２の上面に対して所定の傾斜角度で入射するイオンビーム（下部絶縁層３２の上面に対する斜めイオンビーム入射）により下部絶縁層３２がエッチングされる。このとき、イオンビームの一部がレジスト層５０により遮蔽され、下部絶縁層３２上に傾斜面Ｍ２が形成される。そして、図１２に示すように、エッチング後にレジスト層５０が除去される。これにより、傾斜面Ｍ２を有する下部絶縁層３２を得ることができる。このような形成工程では、レジスト層５０のパターニングとイオンビームの入射角度を制御することで、傾斜面Ｍ２の傾斜角度と傾斜方向を調整することが可能であり、また、傾斜面Ｍ２の有無を選択することが可能である。
　なお、傾斜面Ｍ２の形成工程は、傾斜面Ｍ２を形成できる手法であれば、図１０から図１２に示す形成工程に限られるものではない。また、下地（下地層）が傾斜面Ｍ２を有することが可能であれば、下地は下部絶縁層３２に限られるものではない。
　＜１－１０．作用・効果＞
　以上説明したように、第１の実施形態によれば、下地層の一例である下部絶縁層３２は、半導体基板２００の表面２００ａに対して傾斜する傾斜面（第１傾斜面）Ｍ２と、表面２００ａに平行な平面Ｍ１（図１参照）又は表面２００ａに対して傾斜面Ｍ２の傾斜角度より小さい傾斜角度で傾斜する傾斜面（第２傾斜面）Ｍ３（図８参照）と、を有する。記憶素子５０１ａは傾斜面Ｍ２に設けられており、リファレンス素子５０２ａは平面Ｍ１又は傾斜面Ｍ３に設けられている。これにより、リファレンス素子５０２ａの絶縁層１０４が記憶素子５０１ａの絶縁層１０４よりも厚くなるので、リファレンス素子５０２ａの抵抗面積積ＲＡ及び反転電圧Ｖｃは記憶素子５０１ａに比べて高くなる。したがって、誤書き込み（リードディスターブ）への耐性を高めることが可能になり、誤書き込みの発生を抑えることができる。
　また、下部絶縁層３２は、平面Ｍ１及び傾斜面Ｍ３を有し、複数のリファレンス素子５０２ａは、平面Ｍ１及び傾斜面Ｍ３に設けられてもよい。このような場合でも、誤書き込みの発生を抑えることができる。
　また、リファレンス素子５０２ａの抵抗値は、記憶素子５０１ａの抵抗値と同じであり、リファレンス素子５０２ａにおける平面Ｍ１に平行な平面形状の面積は、記憶素子５０１ａにおける傾斜面Ｍ２に平行な平面形状の面積より大きくてもよい。
　また、複数の記憶素子５０１ａは、傾斜面Ｍ２及び平面Ｍ１に設けられてもよい。これにより、傾斜面Ｍ２上の記憶素子５０１ａの絶縁層１０４の厚さと、平面Ｍ１上の記憶素子５０１ａの絶縁層１０４の厚さとは異なる。したがって、絶縁層１０４の厚さが異なる複数の記憶素子５０１ａ、すなわち、書込み（保持）特性が異なる複数の記憶素子５０１ａを同時に形成することができる。つまり、製造工程数を抑えることが可能となり、生産性を向上させることができる。
　また、複数の記憶素子５０１ａは、傾斜面Ｍ２及び平面Ｍ１に加え、傾斜面Ｍ３に設けられてもよい。これにより、傾斜面Ｍ２上の記憶素子５０１ａの絶縁層１０４の厚さと、平面Ｍ１上の記憶素子５０１ａの絶縁層１０４の厚さと、傾斜面Ｍ３上の記憶素子５０１ａの絶縁層１０４の厚さとは異なる。したがって、書込み（保持）特性が異なる複数のＭＴＪ素子１０を同時に形成することが可能となり、生産性を向上させることができる。
　また、下部絶縁層３２は、平面Ｍ１又は傾斜面Ｍ３に設けられたリファレンス素子５０２ａに電気的に接続される貫通配線の一例であるコンタクト層２０８を含んでもよい。これにより、リファレンス素子５０２ａに対する電気配線を簡略化することができる。
　また、平面Ｍ１又は傾斜面Ｍ３は、コンタクト層２０８が下部絶縁層３２から露出する露出面２０８ａを含み、コンタクト層２０８に電気的に接続されたリファレンス素子５０２ａは、露出面２０８ａ内に設けられてもよい（図９参照）。このような場合でも、誤書き込みの発生を抑えることができる。
　また、下部絶縁層３２は、傾斜面Ｍ２に設けられた記憶素子５０１ａに電気的に接続される貫通配線の一例であるコンタクト層２０８を含んでもよい。これにより、記憶素子５０１ａに対する電気配線を簡略化することができる。
　また、傾斜面Ｍ２は、コンタクト層２０８が下部絶縁層３２から露出する露出面２０８ａを含み、コンタクト層２０８に電気的に接続された記憶素子５０１ａは、露出面２０８ａ内に設けられてもよい（図９参照）。このような場合でも、誤書き込みの発生を抑えることができる。
　＜２．第２の実施形態＞
　＜２－１．ＭＴＪ素子の製造方法＞
　第２の実施形態に係るＭＴＪ素子１０の製造方法（記憶装置１の製造方法）の一例について図１３から図１５を参照して説明する。図１３及び図１４は、第２の実施形態に係るＭＴＪ素子１０の製造工程の一例を説明するための断面図である。図１５は、第２の実施形態に係るＭＴＪ素子１０の製造工程の比較例を説明するための断面図である。
　図１３に示すように、基板の表面２００ａ（半導体基板２００の上面）には、下部絶縁層３２が積層される。下部絶縁層３２は、平面Ｍ１及び複数の傾斜面Ｍ２、Ｍ４を含む凸部を有している。各傾斜面Ｍ２、Ｍ４には、それぞれコンタクト層２０８が位置付けられ、垂直方向に延伸するように形成されている。複数の傾斜面Ｍ２、Ｍ４は、第１傾斜面及び第３傾斜面に相当する。
　なお、コンタクト層２０８の上面である露出面２０８ａは、コンタクト層２０８が下部絶縁層３２から露出する。傾斜面Ｍ２内の露出面２０８ａは、傾斜面Ｍ２と同じ傾斜角度及び傾斜方向で傾斜する面である。傾斜面Ｍ４内の露出面２０８ａは、傾斜面Ｍ４と同じ傾斜角度及び傾斜方向で傾斜する面である。これらの露出面２０８ａは、それぞれ傾斜面Ｍ２、Ｍ４に含まれる。このような下部絶縁層３２上に、下地層１００、固定層１０２、絶縁層１０４、記憶層１０６及びキャップ層１０８が、その記載順序でスパッタリング等の成膜方法（例えば、ＤＣマグネトロンスパッタ法やＲＦマグネトロンスパッタ法等）により積層される。
　さらに、キャップ層１０８の上には、フォトマスク４０が形成される。フォトマスク４０は、例えば、キャップ層１０８上にフォトレジスト層をスピンコート法等により積層し、そのフォトレジスト層をＭＴＪ素子１０の形状及びサイズに合わせてパターニングすることによって形成される。このフォトマスク４０がマスクとして用いられ、キャップ層１０８、記憶層１０６、絶縁層１０４、固定層１０２、下地層１００等に対して順次エッチングが行われ、図１４に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面、すなわち各傾斜面Ｍ２、Ｍ４にそれぞれ形成される。なお、エッチングとしては、例えば、イオンビームエッチング（ＩＢＥ）を用いても良く、また、リアクティブイオンエッチング（ＲＩＥ）を用いても良いし、それらを組み合わせても良い。
　このような製造工程によれば、図１３に示すように、下地層１００からキャップ層１０８までが真空装置内で連続的に成膜され、その後、エッチング等によるパターニング加工が行われることで、図１４に示すように、ＭＴＪ素子１０が下部絶縁層３２の上面に形成される。このとき、ＭＴＪ素子１０は、下部絶縁層３２の各傾斜面Ｍ２、Ｍ４上にそれぞれ形成される。各傾斜面Ｍ２、Ｍ４の傾斜角度は同じである。このため、傾斜面Ｍ２上のＭＴＪ素子１０の絶縁層１０４の厚さ（膜厚）と、傾斜面Ｍ４上のＭＴＪ素子１０の絶縁層１０４の厚さは、同じである。
　図１３の例では、ＭＴＪ素子１０の間隔を狭くする場所（例えば、最も狭くする場所）において、それらのＭＴＪ素子１０を形成する場所の下部絶縁層３２に２つの傾斜面Ｍ２、Ｍ４が設けられる。例えば、隣接するＭＴＪ素子１０の間の下部絶縁層３２が図１３のような凸状に形成される。２つの傾斜面Ｍ２、Ｍ４は、互いの面間の離間距離が半導体基板２００の表面２００ａに向かって徐々に広がるように形成されている。
　２つの傾斜面Ｍ２、Ｍ４のうち一方は、面内方向（例えば、ウェハ膜面方向）に対して＋ａ度（正の値）を、それらのうち他方は、面内方向に対して－ｂ度（負の値）を持つ。数値ａ及びｂは同じでもよく、また、異なっていてもよい。このように２つの傾斜面Ｍ２の個々の傾斜方向は異なる。なお、「＋」と「－」は、傾斜方向が逆であることを示す。傾斜方向は、例えば、二次元で規定されるものでもよく、あるいは、三次元で規定されるものでもよい。
　このようなレイアウトによれば、傾斜面Ｍ２の傾斜角度Ｂ（ｄｅｇ）分だけ、イオンビームが遮蔽される角度上限を増やすことができる。この角度上限はＹ＋Ｂ（ｄｅｇ）である。つまり、イオンビームの入射角度範囲の拡張により、イオンビームを相対的に寝かして照射し、ＭＴＪ素子１０の側壁に付着する再デポ物を除去することができる。したがって、イオンビームエッチング（ＩＢＥ）による素子加工を行う場合、ＭＴＪ素子１０によりイオンビームが遮蔽されることが軽減され、ＭＴＪ素子１０の間隔を狭くしてもショート不良を抑えることが可能になるので、より高密度な記憶装置１を作成することができる。
　一方、図１５に示す比較例では、下部絶縁層３２は平面Ｍ１だけを有しており、各ＭＴＪ素子１０は平面Ｍ１上に形成される。このレイアウトでは、イオンビームをＹ（ｄｅｇ）以上寝かせると、隣接するＭＴＪ素子１０やその上のフォトマスク４０により遮蔽される。つまり、素子間隔が狭くなる場所では、ＩＢＥ（イオンビームエッチング）加工時のイオンビームが隣接する一方の素子に遮られることがある。
　このように、比較例では、イオンビームの角度が水平に近づいた場合、隣接するＭＴＪ素子１０やその上のフォトマスク４０によってイオンビームが遮蔽され、ＭＴＪ素子１０の側壁に付着した付着物、すなわち再デポ物の除去が不十分となり、ショート不良を引き起こすことがある。このショート不良を回避するため、前述のように、イオンビームの入射角度範囲の拡張により、イオンビームを相対的に寝かして照射し、ＭＴＪ素子１０の側壁に付着する再デポ物を除去することができる。
　＜２－２．作用・効果＞
　以上説明したように、第２の実施形態によれば、下部絶縁層３２は、半導体基板２００の表面２００ａに対する傾斜方向が異なる複数の傾斜面（第１傾斜面、第３傾斜面）Ｍ２、Ｍ４（図１４参照）を有しており、複数の記憶素子５０１ａは、各傾斜面Ｍ２、Ｍ４に設けられている。このレイアウトにより、隣接する記憶素子５０１ａの成膜時、互いの素子がイオンビームを遮蔽することが抑えられ、ショート不良素子の原因となる再デポ物（再付着のデポ物）を記憶素子５０１ａから除去することが容易となる。したがって、歩留まりの低下を抑えることが可能になるので、生産性を向上させることができる。
　また、各傾斜面Ｍ２、Ｍ４は、互いの面間の離間距離が半導体基板２００の表面２００ａに向かって徐々に広がる二つの傾斜面であってもよい。このレイアウトにより、隣接する記憶素子５０１ａの成膜時、互いの素子がイオンビームを遮蔽することがより抑えられ、ショート不良素子の原因となる再デポ物を記憶素子５０１ａから除去することが容易となるので、歩留まりの低下を抑え、生産性を確実に向上させることができる。
　また、各傾斜面Ｍ２、Ｍ４の個々の傾斜角度は、同じであってもよく、異なっていてもよい。このとき、各傾斜面Ｍ２、Ｍ４の傾斜角度を調整することで、例えば、各記憶素子５０１ａの絶縁層１０４の厚さを変えることが可能であり、書込み（保持）特性が異なる複数の記憶素子５０１ａを形成することができる。
　＜３．他の実施形態＞
　上記の実施形態に係る構成は、上記の実施形態以外にも種々の異なる形態にて実施されてもよい。例えば、構成は、上述した例に限らず、種々の態様であってもよい。また、例えば、上記文書中や図面中で示した構成、処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
　また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
　例えば、上記の各実施形態及びそれらの変形例に係る各ＭＴＪ素子１０を磁気抵抗素子として使用し、記憶装置１として、ＨＤＤ（ハードディスクドライブ）等の記憶装置を構成してもよい。
　＜４．電子機器の構成例＞
　前述の各実施形態（各変形例も含む）に係る記憶装置１を備える電子機器として、撮像装置３００及びゲーム機器９００について図１６から図１８を参照して説明する。例えば、撮像装置３００及びゲーム機器９００は、前述の各実施形態に係る記憶装置１をメモリとして用いる。メモリとしては、例えば、フラッシュメモリ等が挙げられる。
　＜４－１．撮像装置＞
　前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００について図１６を参照して説明する。図１６は、前述の各実施形態のいずれかに係る記憶装置１を備える撮像装置３００の概略構成の一例を示す図である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
　図１６に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。
　光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
　シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。
　撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。
　信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、また、メモリ３０７に供給される。
　モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネル等のパネル型表示装置が用いられる。
　メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７は、前述の各実施形態のいずれかに係る記憶装置１を含む。
　このように構成されている撮像装置３００においても、メモリ３０７として、上述した記憶装置１を用いることにより、生産性の向上を実現することができる。
　＜４－２．ゲーム機器＞
　前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００について図１７及び図１８を参照して説明する。図１７は、前述の各実施形態のいずれかに係る記憶装置１を備えるゲーム機器９００の概略構成の一例を示す斜視図（外観斜視図）である。図１８は、ゲーム機器９００の概略構成の一例を示すブロック図である。
　図１７に示すように、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。
　外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３及び操作キー９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４、９０５は、方向キー又は決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
　外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
　図１８に示すように、ゲーム機器９００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０及び制御部９３０には、例えば、図示しないバッテリー等から電力が供給される。
　演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。
　記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、前述の各実施形態のいずれかに係る記憶装置１を含む。
　制御部９３０は、入力受付部９３１、通信処理部９３３及び電力制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４及び９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電力制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
　このように構成されているゲーム機器９００においても、記憶部９２０として、上述した記憶装置１を用いることにより、生産性の向上を実現することができる。
　なお、前述の各実施形態に係る記憶装置１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ:ＳｏＣ）を構成してもよい。
　また、前述の各実施形態に係る記憶装置１は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、記憶装置１は、撮像装置３００やゲーム機器９００の他にも、ノートＰＣ（Personal　Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal　Digital　Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、記憶装置１は、ストレージ等の各種メモリとして用いられる。
　＜５．付記＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、
　前記記憶素子及びリファレンス素子が設けられた下地層と、
　前記下地層が表面に積層された半導体基板と、
を備え、
　前記下地層は、
　前記表面に対して傾斜する第１傾斜面と、
　前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、
を有し、
　前記記憶素子は、前記第１傾斜面に設けられており、
　前記リファレンス素子は、前記平面又は前記第２傾斜面に設けられている、
　記憶装置。
（２）
　前記下地層は、前記平面及び前記第２傾斜面を有し、
　複数の前記リファレンス素子は、前記平面及び前記第２傾斜面に設けられている、
　上記（１）に記載の記憶装置。
（３）
　前記リファレンス素子の抵抗値は、前記記憶素子の抵抗値と同じであり、
　前記リファレンス素子における前記平面に平行な平面形状の面積は、前記記憶素子における前記第１傾斜面に平行な平面形状の面積よりも大きい、
　上記（１）又は（２）に記載の記憶装置。
（４）
　複数の前記記憶素子は、前記第１傾斜面及び前記平面に設けられている、
　上記（１）から（３）のいずれか一つに記載の記憶装置。
（５）
　複数の前記記憶素子は、前記第１傾斜面及び前記平面に加え、前記第２傾斜面に設けられている、
　上記（４）に記載の記憶装置。
（６）
　前記下地層は、前記表面に対する傾斜方向が前記第１傾斜面と異なる第３傾斜面を有し、
　複数の前記記憶素子は、前記第１傾斜面及び前記第３傾斜面に設けられている、
　上記（１）から（５）のいずれか一つに記載の記憶装置。
（７）
　前記第１傾斜面及び前記第３傾斜面は、互いの面間の離間距離が前記表面に向かって徐々に広がる二つの傾斜面である、
　上記（６）に記載の記憶装置。
（８）
　前記第１傾斜面及び前記第３傾斜面のそれぞれの傾斜角度は、同じである、
　上記（６）又は（７）に記載の記憶装置。
（９）
　前記第１傾斜面及び前記第３傾斜面のそれぞれの傾斜角度は、異なる、
　上記（６）又は（７）に記載の記憶装置。
（１０）
　前記下地層は、前記平面又は前記第２傾斜面に設けられた前記リファレンス素子に電気的に接続される貫通配線を含む、
　上記（１）から（９）のいずれか一つに記載の記憶装置。
（１１）
　前記平面又は前記第２傾斜面は、前記貫通配線が前記下地層から露出する露出面を含み、
　前記貫通配線に電気的に接続された前記リファレンス素子は、前記露出面内に設けられている、
　上記（１０）に記載の記憶装置。
（１２）
　前記下地層は、前記第１傾斜面に設けられた前記記憶素子に電気的に接続される貫通配線を含む、
　上記（１）から（１１）のいずれか一つに記載の記憶装置。
（１３）
　前記第１傾斜面は、前記貫通配線が前記下地層から露出する露出面を含み、
　前記貫通配線に電気的に接続された前記記憶素子は、前記露出面内に設けられている、
　上記（１２）に記載の記憶装置。
（１４）
　情報を記憶する記憶装置を備え、
　前記記憶装置は、
　磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、
　前記記憶素子及びリファレンス素子が設けられた下地層と、
　前記下地層が表面に積層された半導体基板と、
を備え、
　前記下地層は、
　前記表面に対して傾斜する第１傾斜面と、
　前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、
を有し、
　前記記憶素子は、前記第１傾斜面に設けられており、
　前記リファレンス素子は、前記平面又は前記第２傾斜面に設けられている、
　電子機器。
（１５）
　半導体基板の表面に、前記表面に対して傾斜する第１傾斜面と、前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と有する下地層を形成し、
　前記第１傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有する記憶素子を、前記平面又は前記第２傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有するリファレンス素子を形成する、
　記憶装置の製造方法。
（１６）
　前記（１）から（１３）のいずれか一つに記載の記憶装置を備える電子機器。
（１７）
　前記（１）から（１３）のいずれか一つに記載の記憶装置を製造する記憶装置の製造方法。
　１　　　　記憶装置
　１０　　　ＭＴＪ素子
　２０　　　選択トランジスタ
　３０　　　絶縁層
　３２　　　下部絶縁層
　３４　　　上部絶縁層
　４０　　　フォトマスク
　５０　　　レジスト層
　７０　　　ビット線
　７２　　　ゲート電極
　７４　　　配線
　１００　　下地層
　１０２　　固定層
　１０４　　絶縁層
　１０６　　記憶層
　１０８　　キャップ層
　２００　　半導体基板
　２００ａ　表面
　２０２　　ソース領域
　２０４　　ドレイン領域
　２０６　　素子分離層
　２０８　　コンタクト層
　２０８ａ　露出面
　２１０　　コンタクト層
　５０１　　メモリセル
　５０１ａ　記憶素子
　５０１ｂ　選択トランジスタ
　５０２　　リファレンスセル
　５０２ａ　リファレンス素子
　５０２ｂ　選択トランジスタ
　５１１　　センスアンプ
　５１２　　センスアンプ
　５１３　　センスアンプ
　Ｍ１　　　平面
　Ｍ２　　　傾斜面
　Ｍ３　　　傾斜面

Claims (15)

  1. 　磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、
    　前記記憶素子及びリファレンス素子が設けられた下地層と、
    　前記下地層が表面に積層された半導体基板と、
    を備え、
    　前記下地層は、
    　前記表面に対して傾斜する第１傾斜面と、
    　前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、
    を有し、
    　前記記憶素子は、前記第１傾斜面に設けられており、
    　前記リファレンス素子は、前記平面又は前記第２傾斜面に設けられている、
    　記憶装置。
  2. 　前記下地層は、前記平面及び前記第２傾斜面を有し、
    　複数の前記リファレンス素子は、前記平面及び前記第２傾斜面に設けられている、
    　請求項１に記載の記憶装置。
  3. 　前記リファレンス素子の抵抗値は、前記記憶素子の抵抗値と同じであり、
    　前記リファレンス素子における前記平面に平行な平面形状の面積は、前記記憶素子における前記第１傾斜面に平行な平面形状の面積よりも大きい、
    　請求項１に記載の記憶装置。
  4. 　複数の前記記憶素子は、前記第１傾斜面及び前記平面に設けられている、
    　請求項１に記載の記憶装置。
  5. 　複数の前記記憶素子は、前記第１傾斜面及び前記平面に加え、前記第２傾斜面に設けられている、
    　請求項４に記載の記憶装置。
  6. 　前記下地層は、前記表面に対する傾斜方向が前記第１傾斜面と異なる第３傾斜面を有し、
    　複数の前記記憶素子は、前記第１傾斜面及び前記第３傾斜面に設けられている、
    　請求項１に記載の記憶装置。
  7. 　前記第１傾斜面及び前記第３傾斜面は、互いの面間の離間距離が前記表面に向かって徐々に広がる二つの傾斜面である、
    　請求項６に記載の記憶装置。
  8. 　前記第１傾斜面及び前記第３傾斜面のそれぞれの傾斜角度は、同じである、
    　請求項６に記載の記憶装置。
  9. 　前記第１傾斜面及び前記第３傾斜面のそれぞれの傾斜角度は、異なる、
    　請求項６に記載の記憶装置。
  10. 　前記下地層は、前記平面又は前記第２傾斜面に設けられた前記リファレンス素子に電気的に接続される貫通配線を含む、
    　請求項１に記載の記憶装置。
  11. 　前記平面又は前記第２傾斜面は、前記貫通配線が前記下地層から露出する露出面を含み、
    　前記貫通配線に電気的に接続された前記リファレンス素子は、前記露出面内に設けられている、
    　請求項１０に記載の記憶装置。
  12. 　前記下地層は、前記第１傾斜面に設けられた前記記憶素子に電気的に接続される貫通配線を含む、
    　請求項１に記載の記憶装置。
  13. 　前記第１傾斜面は、前記貫通配線が前記下地層から露出する露出面を含み、
    　前記貫通配線に電気的に接続された前記記憶素子は、前記露出面内に設けられている、
    　請求項１２に記載の記憶装置。
  14. 　情報を記憶する記憶装置を備え、
    　前記記憶装置は、
    　磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とをそれぞれ有する記憶素子及びリファレンス素子と、
    　前記記憶素子及びリファレンス素子が設けられた下地層と、
    　前記下地層が表面に積層された半導体基板と、
    を備え、
    　前記下地層は、
    　前記表面に対して傾斜する第１傾斜面と、
    　前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と、
    を有し、
    　前記記憶素子は、前記第１傾斜面に設けられており、
    　前記リファレンス素子は、前記平面又は前記第２傾斜面に設けられている、
    　電子機器。
  15. 　半導体基板の表面に、前記表面に対して傾斜する第１傾斜面と、前記表面に平行な平面又は前記表面に対して前記第１傾斜面の傾斜角度より小さい傾斜角度で傾斜する第２傾斜面と有する下地層を形成し、
    　前記第１傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有する記憶素子を、前記平面又は前記第２傾斜面上に、磁化方向が固定された固定層と、磁化方向が変更可能な記憶層と、前記固定層と前記記憶層との間に設けられた絶縁層とを有するリファレンス素子を形成する、
    　記憶装置の製造方法。
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