TW202333165A - 半導體記憶體及操作半導體記憶體的方法 - Google Patents

半導體記憶體及操作半導體記憶體的方法 Download PDF

Info

Publication number
TW202333165A
TW202333165A TW111124017A TW111124017A TW202333165A TW 202333165 A TW202333165 A TW 202333165A TW 111124017 A TW111124017 A TW 111124017A TW 111124017 A TW111124017 A TW 111124017A TW 202333165 A TW202333165 A TW 202333165A
Authority
TW
Taiwan
Prior art keywords
matrix
data
parity
error
syndrome
Prior art date
Application number
TW111124017A
Other languages
English (en)
Inventor
宋英杰
金成來
李起準
李明奎
李恩愛
趙誠慧
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202333165A publication Critical patent/TW202333165A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0626—Reducing size or complexity of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Algebra (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Error Detection And Correction (AREA)

Abstract

本發明提供一種半導體記憶體裝置，包含緩衝器晶粒及多個記憶體晶粒。記憶體晶粒中的一者中的錯誤校正碼（ECC）引擎對主要資料執行RS編碼以產生同位資料且使用同位核對矩陣對主要資料及同位資料執行RS解碼。同位核對矩陣包含子矩陣，且子矩陣中的各者對應於兩個不同符號。子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣在子矩陣的第一對角線方向上安置且兩個相同α矩陣在第二對角線方向上安置。同位核對矩陣的第y列中的高階值元素的數目與第（y+p）列中的高階值元素的數目相同。

Description

半導體存儲器及操作半導體存儲器的方法
實例實施例是關於記憶體，且更特定而言是關於能夠增強效能的半導體記憶體裝置及操作半導體記憶體裝置的方法。 相關申請案的交叉參考
本申請案主張2021年11月30日在韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2021-0168234號的優先權，其揭露內容以全文引用的方式併入本文中。
可用作最新記憶體系統中的儲存裝置的半導體記憶體的容量及速度兩者皆增加。此外，正在進行各種嘗試以用於在較小空間內安裝具有較大容量的記憶體且有效地操作記憶體。
最近，以便增加半導體記憶體的整合，正在應用包含多個堆疊記憶體晶片的3維（3-dimensional；3D）結構代替2維（2-dimensional；2D）結構。基於對大整合及大容量記憶體的需求，已開發一種採用記憶體晶片的3D堆疊結構來增加記憶體容量、藉由減小半導體晶片的大小來增加整合以及減小製造其的成本的結構。
一些實例實施例提供一種能夠減小與計算錯誤校正碼（error correction code；ECC）引擎的校正子及同位資料相關聯的延遲的半導體記憶體裝置。
一些實例實施例提供一種操作能夠減小與計算錯誤校正碼（ECC）引擎的校正子及同位資料相關聯的延遲的半導體記憶體裝置的方法。
根據一些實例實施例，一種半導體記憶體裝置包含緩衝器晶粒及多個緩衝器晶粒。緩衝器晶粒與外部裝置通信。多個記憶體晶粒堆疊於緩衝器晶粒上且經由多個基底穿孔連接至緩衝器晶粒。多個記憶體晶粒中的各者包含記憶胞陣列及錯誤校正碼（ECC）引擎。記憶胞陣列包含耦接至多個字元線及多個字元線的多個揮發性記憶胞。ECC引擎使用同位產生矩陣對儲存於記憶胞陣列的目標頁面中的主要資料執行里德索羅門（Reed-Solomon；RS）編碼以產生同位資料，且使用同位核對矩陣對自目標頁面讀取的主要資料及同位資料執行RS解碼來以符號為單位校正主要資料的錯誤。同位核對矩陣包含第一部分及第二部分。第一部分包含多個子矩陣且多個子矩陣中的各者對應於主要資料中的多個符號中的兩個不同符號。第二部分與同位資料相關聯。多個子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣在子矩陣的第一對角線方向上安置，且兩個相同α矩陣在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。各單位子矩陣及各α矩陣包含p個元素，p為大於一的自然數且p對應於多個符號中的各者中的資料位元的數目。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列的高階值元素的數目相同，且y為等於或小於p的自然數。
根據一些實例實施例，一種半導體記憶體裝置包含記憶胞陣列及錯誤校正碼（ECC）引擎。記憶胞陣列包含耦接至多個字元線及多個字元線的多個揮發性記憶胞。ECC引擎使用同位產生矩陣對儲存於記憶胞陣列的目標頁面中的主要資料執行里德索羅門（RS）編碼以產生同位資料，且使用同位核對矩陣對自目標頁面讀取的主要資料及同位資料執行RS解碼來以符號為單位校正主要資料的錯誤。同位核對矩陣包含第一部分及第二部分。第一部分包含多個子矩陣且多個子矩陣中的各者對應於主要資料中的多個符號中的兩個不同符號。第二部分與同位資料相關聯。多個子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣在子矩陣的第一對角線方向上安置，且兩個相同α矩陣在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。各單位子矩陣及各α矩陣包含p個元素，p為大於一的自然數且p對應於多個符號中的各者中的資料位元的數目。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列的高階值元素的數目相同，且y為等於或小於p的自然數。
根據一些實例實施例，提供一種操作半導體記憶體裝置的方法，其中半導體記憶體裝置包含與外部裝置通信的緩衝器晶粒及堆疊於緩衝器晶粒上且經由多個基底穿孔連接至緩衝器晶粒的多個記憶體晶粒。根據方法，由錯誤校正碼（ECC）引擎在多個記憶體晶粒的第一記憶體晶粒中使用同位產生矩陣對主要資料執行里德索羅門（RS）編碼以產生同位資料，主要資料及同位資料儲存於第一記憶體晶粒的記憶胞陣列的目標頁面中，且由ECC引擎使用同位核對矩陣對自目標頁面讀取的主要資料及同位資料執行RS解碼來以符號為單位校正主要資料的錯誤。同位核對矩陣包含第一部分及第二部分。第一部分包含多個子矩陣且多個子矩陣中的各者對應於主要資料中的多個符號中的兩個不同符號。第二部分與同位資料相關聯。多個子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣在子矩陣的第一對角線方向上安置，且兩個相同α矩陣在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。各單位子矩陣及各α矩陣包含p個元素，p為大於一的自然數且p對應於多個符號中的各者中的資料位元的數目。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列的高階值元素的數目相同，且y為等於或小於p的自然數。
因此，同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣可在子矩陣的第一對角線方向上安置且兩個相同α矩陣可在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列中的高階值元素的數目相同。因此，ECC引擎可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
將在下文中參考隨附圖式更充分地描述實例實施例。
圖1為示出根據實例實施例的記憶體系統的方塊圖。
參考圖1，記憶體系統10可包含記憶體控制器20及半導體記憶體裝置60。記憶體控制器20可包含中央處理單元（central processing unit；CPU）21，可將命令（信號）CMD、位址（信號）ADDR提供至半導體記憶體裝置60，且可與半導體記憶體裝置60交換主要資料MD。
記憶體控制器20可基於來自外部主機的請求而存取半導體記憶體裝置60。記憶體控制器20可經由各種協定與主機通信。CPU 21可控制記憶體控制器20的總體操作。
半導體記憶體裝置60可包含記憶胞陣列（memory cell array；MCA）65、控制邏輯電路67以及錯誤校正碼（ECC）引擎400。
記憶胞陣列65可包含多個記憶體胞列，多個記憶體胞列中的各者包含耦接至多個字元線及多個位元線的多個揮發性記憶胞。
在寫入操作中，ECC引擎400可對主要資料MD執行里德索羅門（RS）編碼以產生同位資料且可將主要資料MD及同位資料儲存於記憶胞陣列62的目標頁面中。在讀取操作中，ECC引擎400可對自目標頁面讀取的主要資料MD及同位資料執行RS解碼來以符號為單位校正主要資料MD的錯誤。
貫穿本說明書，符號為RS編碼及RS解碼的基本單位，且指代包含預定資料位元的資料。舉例而言，一個符號可包含8位元或16位元資料位元。片語『以符號為單位』意謂ECC引擎400在主要資料MD中的各符號中執行RS編碼以產生同位資料且在主要資料MD中的各符號中執行RS解碼以偵測及/或校正各符號中的錯誤。
ECC引擎400及描述為引擎、區塊、單元或模組的其它組件，或以er或or結尾的組件在物理上由諸如邏輯電路、離散組件、微處理器、硬佈線電路、記憶體元件、佈線連接以及類似者的電子（或光學）電路實施，其可使用基於半導體的製造技術或其它製造技術形成。在引擎、區塊、單元以及/或模組由微處理器或類似者實施的情況下，其可使用軟體（例如微碼）來程式化以執行本文中所論述的各種功能且可視情況由韌體及/或軟體驅動。替代地，各引擎、區塊、單元以及/或模組可由專用硬體實施，或實施為執行一些功能的專用硬體與執行其它功能的處理器（例如一或多個程式化微處理器及相關聯的電路）的組合。
控制邏輯電路67可基於來自記憶體控制器20的命令CMD及位址ADDR來控制ECC引擎400。控制邏輯電路67可控制ECC引擎400的RS編碼操作及RS解碼操作。
如稍後將描述，ECC引擎400可使用同位核對矩陣來控制RS編碼及RS解碼。同位核對矩陣包含多個子矩陣且多個子矩陣中的各者可對應於主要資料MD中的多個符號中的兩個不同符號。同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣可在子矩陣的第一對角線方向上安置且兩個相同α矩陣可在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。在一些實施例中，單位子矩陣及α矩陣中的各者包含p個元素，p為大於一的自然數且p對應於多個符號中的各者中的資料位元的數目。同位核對矩陣的第y列中的高階值元素的數目可與同位核對矩陣的第（y+p）列的高階值元素的數目相同，且y為等於或小於p的自然數。因此，ECC引擎400可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
圖2為示出根據實例實施例的記憶體系統的方塊圖。
參考圖2，記憶體系統10a可包含記憶體控制器20及堆疊記憶體裝置70。可將堆疊記憶體裝置70稱為半導體記憶體裝置。記憶體控制器20的描述與參考圖1的描述相同，且因此將省略記憶體控制器20的描述。
堆疊記憶體裝置70可包含緩衝器晶粒100及堆疊於緩衝器晶粒100上的多個記憶體晶粒200。緩衝器晶粒100及記憶體晶粒200可依序堆疊於彼此上。堆疊於緩衝器晶粒100上的記憶體晶粒200可經由導電部件電連接至緩衝器晶粒100。導電部件可為一或多個矽穿孔，更一般而言描述為基底穿孔（through substrate via；TSV）120。可將記憶體晶粒200稱為核心晶粒。
緩衝器晶粒100可與記憶體控制器20通信，且記憶體晶粒100中的各者可為包含多個動態記憶胞的動態隨機存取記憶體（dynamic random access memory；DRAM）裝置，諸如雙倍資料速率（Double Data Rate；DDR）同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory；SDRAM）。記憶體晶粒200中的各者可包含記憶胞陣列、ECC引擎以及控制邏輯電路。
ECC引擎可使用同位核對矩陣來控制RS編碼及RS解碼。同位核對矩陣可包含多個子矩陣且多個子矩陣中的各者可對應於主要資料MD中的多個符號中的兩個不同符號。同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣可在子矩陣的第一對角線方向上安置且兩個相同α矩陣可在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。單位子矩陣及α矩陣中的各者可包含p個元素，p為大於一的自然數且p對應於多個符號中的各者中的資料位元的數目。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列中的高階值元素的數目相同，其中y為等於或小於p的自然數。因此，ECC引擎可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
緩衝器晶粒100可包含介面電路130。介面電路130可耦接至TSV 120，且可為記憶體控制器20提供來自記憶體晶粒200中的一者的主要資料MD或經校正主要資料。
圖3為示出根據實例實施例的圖2中的記憶體控制器的實例的方塊圖。
參考圖3，記憶體控制器20可包含CPU 21、資料緩衝器23、ECC解碼器30、命令緩衝器25以及位址緩衝器27。在實例實施例中，ECC解碼器30可不包含於記憶體控制器20中。
CPU 21可自主機接收請求REQ及資料DTA，且可將資料DTA提供至資料緩衝器23。
資料緩衝器23可緩衝資料DTA以將主要資料MD提供至堆疊記憶體裝置70（或半導體記憶體裝置60）。
在讀取操作中，ECC解碼器30可自堆疊記憶體裝置70接收主要資料MD，可對主要資料MD執行ECC解碼以校正主要資料MD中的至少一個錯誤且可將經校正資料C_MD提供至CPU 21。
命令緩衝器25可儲存對應於請求REQ的命令CMD且可在CPU 21的控制下將命令CMD傳輸至堆疊記憶體裝置70。位址緩衝器27可儲存位址ADDR且可在CPU 21的控制下將位址ADDR傳輸至堆疊記憶體裝置70。
圖4為示出根據實例實施例的資料處理系統的方塊圖。
參考圖4，資料處理系統（或者記憶體系統）10b可包含應用程式處理器20b及堆疊記憶體裝置70。應用程式處理器20b可包含記憶體控制器模組40，且包含於應用程式處理器20b中的記憶體控制器模組40及堆疊記憶體裝置70可構成記憶體系統。堆疊記憶體裝置70可包含緩衝器晶粒100及記憶體裝置200，且記憶體裝置200包含堆疊於另一記憶體晶粒的頂部上的多個記憶體晶粒200a至記憶體晶粒200r。此處，r為大於一的整數。
應用程式處理器20b可執行主機的功能。此外，應用程式處理器20b可實施為系統晶片（system on chip；SoC）。SoC可包含系統匯流排（未示出），具有預定標準匯流排規範的協定應用至所述系統匯流排，且可包含連接至系統匯流排的各種類型的智慧財產權（intellectual property；IP）核心。
記憶體控制器模組40可執行圖2中的記憶體控制器20的功能。
在實例實施例中，應用程式處理器20b可包含代替記憶體控制器模組40的圖形處理單元（graphics processing unit；GPU），且GPU可執行圖2中的記憶體控制器20的功能。GPU可將在圖形處理期間產生的資料儲存於堆疊記憶體裝置70中。
圖5為示出根據實例實施例的圖2中的堆疊記憶體裝置的實例的方塊圖。
在圖5中，示出藉由包含具有獨立介面的多個獨立通道而具有增加的頻寬的高頻寬記憶體（high bandwidth memory；HBM）形成的記憶體裝置。
參考圖5，堆疊記憶體裝置70a可包含多個層。舉例而言，堆疊記憶體裝置70a可包含緩衝器晶粒100及堆疊於緩衝器晶粒100上的一或多個記憶體晶粒200。在圖5的實例中，儘管第一記憶體晶粒200a至第四記憶體晶粒200d示出為被提供，但核心晶粒的數目可不同地改變。
此外，記憶體晶粒200中的各者可包含一或多個通道。在圖5的實例中單個記憶體晶粒包含兩個通道，且因此示出堆疊記憶體裝置70a具有八個通道CH1至通道CH8的實例。然而，在實例實施例中單個記憶體晶粒可包含四個通道。
舉例而言，第一記憶體晶粒200a可包含第一通道CH1及第三通道CH3，第二記憶體晶粒200b可包含第二通道CH2及第四通道CH4，第三記憶體晶粒200c可包含第五通道CH5及第七通道CH7且第四記憶體晶粒200d可包含第六通道CH6及第八通道CH8。
緩衝器晶粒100可與記憶體控制器（例如外部裝置）通信，可自記憶體控制器接收命令、位址以及資料，且可將接收到的命令、位址以及資料提供至記憶體晶粒200。緩衝器晶粒100可經由形成於其外部表面上的諸如凸塊及類似者的導電構件（未示出）與記憶體控制器通信。緩衝器晶粒100可緩衝命令、位址以及資料，且因此記憶體控制器可藉由僅驅動緩衝器晶粒100的負載而與記憶體晶粒200介接。
此外，堆疊記憶體裝置70a可包含穿過層的多個TSV 120。
TSV 120可對應於多個通道CH1至CH8安置，可安置以穿過第一記憶體晶粒200a至第四記憶體晶粒200d，且第一記憶體晶粒200a至第四記憶體晶粒200d中的各者可包含連接至TSV 120的傳輸器/接收器。當針對各通道獨立地執行資料的輸入及輸出的正常操作時，關於TSV 120中的各者可僅啟用任一核心晶粒的傳輸器/接收器，且因此TSV 120中的各者可獨立地僅遞送任一記憶體晶粒或任一通道的資料，作為一個記憶體晶粒或通道的獨立通道。
緩衝器晶粒100可包含內部命令產生器110、介面電路130、TSV區域TSVR 112實體區域PHYR 113以及直接存取區域DAR 114。內部命令產生器110可基於命令CMD而產生內部命令。
TSV區域112為形成用於與記憶體晶粒200通信的TSV 120的區域。此外，實體區域113為包含用於與外部記憶體控制器通信的多個輸入及輸出（input-and-output；IO）電路的區域，且可經由實體區域113將來自記憶體控制器的各種類型的信號提供至TSV區域112且經由TSV 120將所述各種類型的信號提供至記憶體晶粒200。
直接存取區域114可在堆疊記憶體裝置70a的測試模式中經由安置於堆疊記憶體裝置70a的外部表面上的導電構件與外部測試裝置直接通信。可經由直接存取區域114及TSV區域112將自測試器提供的各種類型的信號提供至記憶體晶粒200。
介面電路130可將位址及資料自外部裝置提供至目標記憶體晶粒（亦即，記憶體晶粒200中的一者）且可為外部裝置提供來自目標記憶體晶粒的主要資料。
另外，介面電路130可為外部裝置提供指示來自目標記憶體晶粒的資料中的錯誤狀態的解碼狀態旗標。
圖6示出圖5的堆疊記憶體裝置中的介面電路的操作。
參考圖5及圖6，緩衝器晶粒100可包含內部命令產生器110及介面電路130。可將來自內部命令產生器110的內部命令ICMD經由針對各通道獨立地形成的TSV命令TSV_C提供至記憶體晶粒200。內部命令產生器110可基於命令CMD為介面電路130提供指定多個操作模式中的一者的模式信號MS。
介面電路130可回應於模式信號MS而經由在寫入操作中針對各通道共同形成的資料TSV TSV_D將主要資料MD提供至對應記憶體晶粒。
介面電路130可回應於模式信號MS而經由讀取操作中的資料TSV TSV_D為外部裝置提供主要資料MD或具有自目標記憶體晶粒提供的解碼狀態旗標DSF的經校正主要資料C_MD。
記憶體晶粒200a至記憶體晶粒200d中的各者可分別包含藉由解碼內部命令ICMD輸出內部控制信號的命令解碼器211a至命令解碼器211d，及將資料提供至資料TSV TSV_D/自資料TSV TSV_D接收資料的資料輸入/輸出（I/O）緩衝器（input/output buffer；IOB）295a至資料輸入/輸出緩衝器295d。
參考記憶體晶粒200a至記憶體晶粒200d中的一者（例如第一記憶體晶粒200a），第一記憶體晶粒200a可根據命令解碼器211a的解碼結果執行記憶體操作，且例如可讀取儲存於第一記憶體晶粒200a內部的記憶胞區域中的多個位元的資料且將所述資料提供至資料I/O緩衝器295a。資料I/O緩衝器295a可並行地處理多個位元的資料，且並行地輸出與多個資料TSV TSV_D並行處理的資料。
圖7為示出根據實例實施例的圖6中的堆疊記憶體裝置中的記憶體晶粒中的一者的實例的方塊圖。
在圖7中，示出記憶體晶粒200a的組態，且多個記憶體晶粒200b至記憶體晶粒200d中的各組態可與記憶體晶粒200a的組態實質上相同。
參考圖7，記憶體晶粒200a可包含控制邏輯電路210、位址暫存器220、組控制邏輯230、列位址多工器240、行位址鎖存器250、列解碼器260、行解碼器270、記憶胞陣列300、感測放大器單元285、I/O閘控電路290、ECC引擎400a、測試電路500a、資料I/O緩衝器295a以及刷新計數器245。
記憶胞陣列300可包含第一組陣列310a至第八組陣列310h。
列解碼器260可包含分別耦接至第一組陣列310a至第八組陣列310h的第一列解碼器260a至第八列解碼器260h，行解碼器270可包含分別耦接至第一組陣列310a至第八組陣列310h的第一行解碼器270a至第八行解碼器270h，且感測放大器單元285可包含分別耦接至第一組陣列310a至第八組陣列310h的第一感測放大器285a至第八感測放大器285h。
第一組陣列310a至第八組陣列310h、第一列解碼器260a至第八列解碼器260h、第一行解碼器270a至第八行解碼器270h以及第一感測放大器285a至第八感測放大器285h可形成第一組至第八組。第一組陣列310a至第八組陣列310h中的各者可包含多個字元線WL、多個位元線BL以及形成於字元線WL與位元線BTL的相交點處的多個記憶胞MC。
儘管圖7中將記憶體晶粒200a示出為包含八個組，但記憶體晶粒200a可包含任何數目個組。
位址暫存器220可自記憶體控制器20接收包含組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR的位址ADDR。位址暫存器220可將接收到的組位址BANK_ADDR提供至組控制邏輯230，可將接收到的列位址ROW_ADDR提供至列位址多工器240，以及可將接收到的行位址COL_ADDR提供至行位址鎖存器250。
組控制邏輯230可回應於組位址BANK_ADDR而產生組控制信號。可回應於組控制信號而啟動對應於組位址BANK_ADDR的第一組列解碼器260a至第八組列解碼器260h中的一者，且可回應於組控制信號而啟動對應於組位址BANK_ADDR的第一組行解碼器270a至第八組行解碼器270h中的一者。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自刷新計數器245接收刷新列位址REF_ADDR。列位址多工器240可將列位址ROW_ADDR或刷新列位址REF_ADDR選擇性地輸出為列位址RA。可將自列位址多工器240輸出的列位址RA應用於第一組列解碼器260a至第八組列解碼器260h。
第一列解碼器260a至第八列解碼器260h中的經啟動一者可解碼自列位址多工器240輸出的列位址RA，且可啟動對應於列位址RA的字元線WL。舉例而言，經啟動列解碼器可產生字元線驅動電壓，且可將字元線驅動電壓施加至對應於列位址RA的字元線WL。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可暫時儲存接收到的行位址COL_ADDR。在實例實施例中，在突發模式中，行位址鎖存器250可產生自接收到的行位址COL_ADDR遞增的行位址COL_ADDR'。行位址鎖存器250可將暫時儲存的或產生的行位址COL_ADDR'應用於第一行解碼器270a至第八行解碼器270h。
第一行解碼器270a至第八行解碼器270h中的經啟動一者可解碼自行位址鎖存器250輸出的行位址COL_ADDR'，且可控制I/O閘控電路290以輸出對應於行位址COL_ADDR'的資料。
I/O閘控電路290可包含用於閘控輸入/輸出資料的電路。I/O閘控電路290可更包含用於儲存自第一組陣列310a至第八組陣列310h輸出的資料的讀取資料鎖存器，及用於將資料寫入至第一組陣列310a至第八組陣列310h的寫入控制裝置。
可由耦接至自其中讀取資料的一個組陣列的感測放大器來感測自第一組陣列310a至第八組陣列310h中的一者讀取的碼字CW，且可儲存於讀取資料鎖存器中。
可將儲存於讀取資料鎖存器中的碼字CW提供至ECC引擎400a。ECC引擎400a可對碼字CW執行RS解碼來以符號為單位校正錯誤且可經由資料I/O緩衝器295a為記憶體控制器20提供經校正主要資料MD。
可將待儲存於第一組陣列310a至第八組陣列310h中的一者中的主要資料MD自記憶體控制器20提供至資料I/O緩衝器295a。資料I/O緩衝器295a將主要資料MD提供至ECC引擎400a。ECC引擎400a對主要資料MD執行RS編碼以產生同位資料且為I/O閘控電路290提供包含主要資料MD及同位資料的碼字CW。
ECC引擎400a可產生指示碼字CW中的錯誤狀態的解碼狀態旗標DSF且可將解碼狀態旗標DSF提供至記憶體控制器20。
控制邏輯電路210可控制記憶體晶粒200a的操作。舉例而言，控制邏輯電路210可產生記憶體晶粒200a的控制信號以執行寫入操作或讀取操作。
控制邏輯電路210可包含解碼自記憶體控制器20接收到的命令CMD的命令解碼器211a及設置記憶體晶粒200a的操作模式的模式暫存器212。控制邏輯電路210可產生控制I/O閘控電路290的第一控制信號CTL1及控制ECC引擎400a的第二控制信號CTL2，可將第一控制信號CTL1提供至I/O閘控電路290且可將第二控制信號CTL2提供至ECC引擎400a。
圖8示出根據實例實施例的圖7的記憶體晶粒中的第一組陣列。
參考圖8，第一組陣列310a可包含多個字元線WL1至字元線WL2m（其中m為大於二的自然數）、多個位元線BTL1至位元線BTL2n（其中n為大於二的自然數）以及安置於字元線WL1至字元線WL2m與位元線BTL1至位元線BTL2n之間的相交點附近的多個記憶胞MC。在實例實施例中，多個記憶胞MC中的各者可包含DRAM單元結構。多個記憶胞MC連接至的多個字元線WL1至字元線WL2m可稱為第一組陣列310a的列，且多個記憶胞MC連接至的多個位元線BL1至位元線BL2n可稱為第一組陣列310a的行。
圖9A為示出根據實例實施例的圖7的記憶體晶粒中的ECC引擎的實例的方塊圖。
參考圖9A，ECC引擎400a可包含記憶體410、多工器411、校正子產生器420、解多工器415以及RS解碼器425。
回應於指定編碼操作及解碼操作的寫碼模式信號CM，多工器411可在寫入操作的編碼操作中選擇主要資料MD，可將主要資料MD提供至校正子產生器420，可在讀取操作的解碼操作中選擇讀取碼字RCW且可將讀取碼字RCW提供至校正子產生器420。
記憶體410可儲存同位產生矩陣PGM及同位核對矩陣PCM。
校正子產生器420可在編碼操作中基於同位產生矩陣PGM及主要資料MD產生同位資料，且可在解碼操作中基於同位核對矩陣PCM及讀取碼字RCW產生校正子。
回應於寫碼模式信號CM，解多工器415可將校正子產生器420的輸出提供至目標頁面作為編碼操作中的同位資料PRT，且可將校正子產生器420的輸出提供至RS解碼器425作為解碼操作中的校正子SDR。
RS解碼器425可包含錯誤定位器校正子產生器430、比較器450、解碼狀態旗標（DSF）產生器460、錯誤位置產生器470、緩衝器480以及資料校正器490。
校正子SDR可包含指示讀取碼字RCW中的錯誤的數目的錯誤量值校正子SDR_M及指示包含錯誤的符號的位置的錯誤定位器校正子SDR_L。
在解碼操作中錯誤定位器校正子產生器430可藉由將錯誤量值校正子SDR_M與對應於校正子SDR中的錯誤的α矩陣相乘來產生比較錯誤定位器校正子C_SDR_L。
比較器450可藉由比較錯誤定位器校正子SDR_L與比較錯誤定位器校正子C_SDR_L來輸出比較信號CS。比較信號CS可指示錯誤定位器校正子SDR_L匹配比較錯誤定位器校正子C_SDR_L。
當符號包含可校正錯誤時，錯誤定位器校正子SDR_L匹配比較錯誤定位器校正子C_SDR_L（與其相同）。另外，當符號不包含錯誤時，與不包含錯誤的符號相關聯的錯誤定位器校正子SDR_L不同於比較錯誤定位器校正子C_SDR_L。
當讀取碼字RCW包含超出ECC引擎400a的錯誤校正能力時，與所有符號相關聯的錯誤定位器校正子SDR_L不同於比較錯誤定位器校正子C_SDR_L。
DSF產生器460可基於校正子SDR及比較信號CS來產生指示校正子SDR的錯誤狀態的解碼狀態旗標DSF，且可將解碼狀態旗標DSF提供至控制邏輯電路210a或外部裝置。
錯誤位置產生器470可基於比較信號CS來產生指示讀取碼字RCW中的錯誤的位置的錯誤位置信號EPS。
緩衝器480可儲存讀取碼字RCW且可將讀取碼字RCW提供至資料校正器490。
資料校正器490可基於錯誤位置信號EPS校正讀取碼字RCW中的錯誤以輸出經校正碼字C_CW。
圖9B示出根據實例實施例的圖9A的ECC引擎中的錯誤定位器校正子產生器的實例。
參考圖9B，錯誤定位器校正子產生器430可包含多個乘法器431、乘法器432、…、乘法器43（u-1）以及乘法器43u以及緩衝器440。此處，u為大於3的自然數。
多個乘法器431、乘法器432、…、乘法器43（u-1）以及乘法器43u中的各者可將錯誤量值校正子SDR_M與k個α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）中的相應一者相乘以為緩衝器440提供各相乘的結果。k個α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）可對應於讀取碼字RCW中的k個符號。
緩衝器440可暫時儲存乘法器431、乘法器432、…、乘法器43（u-1）以及乘法器43u的相應輸出，且可輸出乘法器431、乘法器432、…、乘法器43（u-1）以及乘法器43u的相應輸出作為比較錯誤定位器校正子C_SDR_L的整體。
參考圖10及圖13提供關於α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）的進一步描述。
圖10示出儲存於圖9A的ECC引擎中的記憶體中的同位核對矩陣的實例。
參考圖10，同位核對矩陣PCM可包含第一部分PT1及第二部分PT2。
第一部分PT1可與讀取碼字RCW中的主要資料MD中的資料位元相關聯且第二部分PT2可與讀取碼字RCW中的同位資料PRT中的同位位元相關聯。
第一部分PT1可包含多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1），且多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1）中的各者可對應於主要資料MD中的多個符號中的兩個不同符號。第二部分PT2可包含兩個單位子矩陣ISM及與同位資料PRT相關聯的兩個零子矩陣ZSM。
多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1）中的各者可包含在子矩陣的第一對角線方向DR1上安置的兩個單位子矩陣ISM及對應於α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）中的相應一者在與子矩陣的第一對角線方向DR1交叉的第二對角線方向DR2上安置的兩個相同α矩陣。
此處，α矩陣α i0可基於p階質性多項式而獲得。α矩陣α i1可由α矩陣α i0的功率獲得，且α矩陣的元素可基於RS碼而產生。
多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1）中的各者具有兩個單位子矩陣ISM及兩個相同α矩陣在交叉方向上重複的組態。
α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）可屬於加洛亞場的元素，且可藉由自對應於k個符號的k個候選α矩陣當中選擇高階值元素的數目最小的k/2候選α矩陣而獲得。
α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）可由α i表示且i等於或大於一且等於或小於2 p-1。指數i為i0、i1、…、i（k/2）-2以及i（k/2）-2中的一個，選自指數i0、i1、…、i（k/2）-2以及i（k/2）-2的兩個指數的總和不同於2 p-1，且指數i0、i1、…、i（k/2）-2以及i（k/2）-2中的各者不為零。
在此等條件下，同位核對矩陣PCM的第y列中的高階值元素的數目與同位核對矩陣PCM的第（y+p）列中的高階值元素的數目相同且y為等於或小於p的自然數。
可藉由對讀取碼字RCW及同位核對矩陣PCM的向量表示的轉置矩陣執行矩陣乘法來產生校正子SDR。ECC引擎400a可減小與計算校正子SDR及同位資料PRT相關聯而產生的延遲，此是由於簡化同位核對矩陣PCM的組態。
習知RS解碼器藉由使用對應於主要資料中的符號的數目的α矩陣來產生同位核對矩陣，且藉由對讀取碼字及同位核對矩陣執行矩陣乘法來產生校正子及同位資料。因此，當計算校正子及同位資料時根據α矩陣中的高階值元素的數目計算偏斜發生在校正子中的校正子位元與同位資料中的同位位元之間。偏斜對應於與校正子相關聯的計算時序與同位資料之間的差異。
然而，當ECC引擎400a使用圖10中的同位核對矩陣PCM時，同位核對矩陣PCM可基於對應於主要資料中的符號的數目的一半的α矩陣而構成，可減少校正子及同位資料的計算時間，此是由於自k個候選α矩陣當中選擇高階值元素的數目最小的k/2個候選α矩陣，且可減少校正子及同位資料之間的計算偏斜，此是由於同位核對矩陣PCM的第y列中的高階值元素的數目與同位核對矩陣PCM的第（y+p）列中的高階值元素的數目相同。
同位核對矩陣PCM的第一部分PT1可對應於圖9A中的同位產生矩陣PGM。
同位核對矩陣PCM可包含第一子核對矩陣HS 11及第二子核對矩陣HS 12。第一子核對矩陣HS 11可包含多個單位子矩陣ISM及在第一方向D1上交替地安置的α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）。第二子核對矩陣HS 12可包含多個單位子矩陣及相對於第一子核對矩陣HS 11在第一方向D1上以反向交替次序交替地安置的α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）。因此，同位核對矩陣PCM的第y列中的高階值元素的數目與同位核對矩陣PCM的第（y+p）列中的高階值元素的數目相同。
在圖10中，k為偶數自然數。
圖11示出儲存於圖9A的ECC引擎中的記憶體中的同位核對矩陣的另一實例。
圖11示出當k為奇數自然數時同位核對矩陣PCMa的實例。
參考圖11，同位核對矩陣PCMa可包含第一部分PT11及第二部分PT12。
第一部分PT11可在與圖10中的第一部分PT1相比較時更包含對應於額外符號的兩個單位子矩陣ISM。額外符號可與元資料相關聯。第二部分PT12可與圖10中的第二部分PT2相同。
圖12示出圖10中的同位產生矩陣中的單位子矩陣及零子矩陣。
在圖12中，假定p為8。
參考圖12，單位子矩陣ISM1包含在對角線方向上安置的p個高階元素及來自p×p個元素當中的零值剩餘元素。另外，零子矩陣ZSM1包含p×p個元素且p×p個元素中的各者具有零值。
圖13示出圖10中的同位產生矩陣中的α矩陣中的一者。
在圖13中，假定p為8且自α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）當中示出α矩陣α i （ k/2-1 ）。
參考圖13，α矩陣α i （ k/2-1 ）可包含其中各者具有一個高階值元素的5個列及其中各者具有兩個高階值元素的3個列。
圖14示出圖10中的同位產生矩陣中的子矩陣中的一者。
在圖14中，假定p為8且自子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1）當中示出子矩陣SMT（k/2-1）。
參考圖14，子矩陣SMT（k/2-1）可包含在第一對角線方向DR1上安置的圖12的兩個單位子矩陣ISM1及在第二對角線方向DR2上安置的圖13的兩個α矩陣α i （ k/2-1 ）。
因此，子矩陣SMT（k/2-1）的第y列中的高階值元素的數目與子矩陣SMT（k/2-1）的第（y+p）列中的高階值元素的數目相同。此處，y對應於1至8中的一者。
舉例而言，子矩陣SMT（k/2-1）的第一列511中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第九列513中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第二列中的高階值元素的數目為『3』，其與子矩陣SMT（k/2-1）的第十列中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第三列中的高階值元素的數目為『3』，其與子矩陣SMT（k/2-1）的第十一列中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第四列中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第十二列中的高階值元素的數目相同。
子矩陣SMT（k/2-1）的第五列中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第十三列中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第六列中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第十四列中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第七列中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第十五列中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第八列中的高階值元素的數目為『3』，其與子矩陣SMT（k/2-1）的第十六列中的高階值元素的數目相同。
舉例而言，假定對應於子矩陣SMT（k/2-1）的兩個符號包含資料位元d[15]至資料位元d[00]，對應於子矩陣SMT（k/2-1）的校正子包含校正子位元SB[00]至校正子位元SB[15]且同位資料PRT包含校正子位元PB[00]至校正子位元PB[15]。
校正子位元SB[00]可由d[15]×d[00]×PB[00]表示且校正子位元SB[08]可由d[08]×d[07]×PB[08]表示。
校正子位元SB[01]可由d[14]×d[07]×d[00]×PB[01]表示且校正子位元SB[09]可由d[15]×d[08]×d[06]×PB[09]表示。
校正子位元SB[07]可由d[08]×d[01]×d[00]×PB[07]表示且校正子位元SB[15]可由d[09]×d[08]×d[00]×PB[15]表示。
由於用於產生具有p個指數差異的兩個校正子位元的乘法操作的數目相對於彼此相同，因此用於產生具有p個指數差異的兩個校正子位元的互斥OR閘控的數目相對於彼此相同。
圖15示出圖10中的同位產生矩陣中的單位子矩陣及零子矩陣。
在圖15中，假定p為16。
參考圖16，單位子矩陣ISM2包含在對角線方向上安置的p個高階元素及來自p×p個元素當中的零值剩餘元素。
圖16示出圖10中的同位產生矩陣中的α矩陣中的一者。
在圖16中，假定p為16且示出α矩陣α i （ k/2-1 ） '。
參考圖16，α矩陣α i （ k/2-1 ） '可包含其中各者具有一個高階值元素的13個列及其中各者具有兩個高階值元素的3個列。
圖17示出圖10中的同位產生矩陣中的零子矩陣及零子矩陣。
在圖17中，假定p為16。
參考圖17，零子矩陣ZSM2包含p×p個元素且p×p個元素中的各者具有零值。
圖18示出根據實例實施例的校正子產生器在圖9的ECC引擎中產生校正子。
參考圖18，校正子產生器420可藉由執行同位核對矩陣的向量表示H與讀取碼字RCW的向量表示C的轉置矩陣C T的矩陣乘法來產生校正子SDR。
讀取碼字RCW的向量表示C可包含第一符號SBL0至第k符號SBL（k-1）及同位資料PRT。
圖19示出圖10中的同位產生矩陣中的子矩陣中的一者。
在圖19中，假定p為16且示出子矩陣SMT（k/2-1）'。
參考圖19，子矩陣SMT（k/2-1）'可包含在第一對角線方向DR1上安置的圖15的兩個單位子矩陣ISM2及在第二對角線方向DR2上安置的圖16的兩個α矩陣αi（k/2-1）。
因此，子矩陣SMT（k/2-1）'的第y列中的高階值元素的數目與子矩陣SMT（k/2-1）'的第（y+p）列中的高階值元素的數目相同。此處，y對應於1至16中的一者。
舉例而言，子矩陣SMT（k/2-1）'的第一列521中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）第十七列523中的高階值元素的數目相同。子矩陣SMT（k/2-1）'的第二列中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第十八列中的高階值元素的數目相同。子矩陣SMT（k/2-1）的第三列中的高階值元素的數目為『2』，其與子矩陣SMT（k/2-1）的第十九列中的高階值元素的數目相同。
由於子矩陣SMT（k/2-1）'的第y列中的高階值元素的數目與子矩陣SMT（k/2-1）'的第（y+p）列中的高階值元素的數目相同，因此使用子矩陣SMT（k/2-1）'的同位核對矩陣PCM的第y列中的高階值元素的數目與同位核對矩陣PCM的第（y+p）列中的高階值元素的數目相同。因此，ECC引擎400a可減小用於產生對應於第y列的校正子SDR中的校正子位元及對應於第（y+p）列的校正子SDR中的校正子位元的計算偏斜，且可減小與計算校正子相關聯而產生的延遲。
圖20示出圖9的ECC引擎基於同位核對矩陣產生錯誤量值校正子及錯誤定位器校正子。
參考圖20，錯誤量值校正子SDR_M可藉由圖10的同位核對矩陣的第一子核對矩陣HS 11及讀取碼字RCW的向量表示C的轉置矩陣C T的矩陣乘法獲得。另外，錯誤定位器校正子SDR_L可藉由圖10的同位核對矩陣的第二子核對矩陣HS 12及讀取碼字RCW的向量表示C的轉置矩陣C T的矩陣乘法獲得。
如參考圖10所描述，由於第一子核對矩陣HS 11可包含多個單位子矩陣及在第一方向D1上交替地安置的α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ），且第二子核對矩陣HS 12可包含多個單位子矩陣ISM及相對於第一子核對矩陣HS 11在第一方向D1上以反向交替次序交替地安置的α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ），錯誤量值校正子SDR_M可基於讀取碼字RCW中的錯誤的數目而具有不同值且錯誤定位器校正子SDR_L可表示包含讀取碼字RCW中的錯誤的符號的位置。
圖21示出根據實例實施例的校正子的實例。
在圖21中，假定輸入至圖9中的ECC引擎400a的讀取碼字RCW包含多個符號，符號中的各者包含16個位元且符號中的一者包含錯誤。在讀取碼字RCW中的不包含錯誤的各符號對應於『0000000000000000』，且在讀取碼字RCW中包含錯誤的符號對應於『0000000000000001』。
參考圖21，校正子SDR包含錯誤量值校正子SDR_M及錯誤定位器校正子SDR_L，錯誤量值校正子SDR_M由與一個符號中的錯誤相關聯的『0000000000000001』表示且錯誤定位器校正子SDR_L由指示包含錯誤的符號的位置的『1001000100100000』表示。
圖22示出錯誤量值校正子與對應於包含錯誤的符號的α矩陣相乘的結果。
參考圖22，錯誤量值校正子SDR_M與對應於包含錯誤的符號的α矩陣α i （ k/2-1 ） '的轉置矩陣（α i （ k/2-1 ） '） T相乘的結果與錯誤定位器校正子SDR_L相同。
亦即，應注意錯誤發生於對應於α矩陣α i （ k/2-1 ） '的符號中。
圖23示出圖9中的ECC引擎執行RS解碼。
參考圖9及圖23，在解碼操作中，將來自目標頁面的校正子SDR提供至ECC引擎400a。
錯誤定位器校正子產生器430可藉由將校正子SDR中的錯誤量值校正子SDR_M與對應於校正子SDR中的錯誤的α矩陣相乘來產生比較錯誤定位器校正子C_SDR_L。比較器450可藉由比較錯誤定位器校正子SDR_L與比較測試錯誤定位器校正子C_SDR_L來輸出比較信號CS。比較信號CS可指示錯誤定位器校正子T_SDR_L是否匹配比較錯誤定位器校正子C_SDR_L（與所述比較錯誤定位器校正子C_SDR_L相同）。
DSF產生器460可基於比較信號CS產生指示校正子SDR的錯誤狀態的解碼狀態旗標DSF。錯誤位置產生器470可基於比較信號CS產生指示讀取碼字RCW中的錯誤的位置的錯誤位置信號EPS。
資料校正器490可藉由對錯誤位置信號EPS及讀取碼字RCW執行互斥OR運算以輸出經校正碼字C_CW來校正符號SBL（k-1）中的錯誤。
在圖23中，假定讀取碼字RCW包含多個符號SBL0至符號SBL（k-1）、錯誤量值同位PRT_M以及錯誤定位器同位PRT_L，且多個符號SBL0至符號SBL（k-1）中的符號SBL（k-1）包含錯誤。符號SBL（k-1）可表示為『0000000000000001』且多個符號SBL0至符號SBL（k-1）中的除符號SBL（k-1）外的其他符號中的各者可表示為『0000000000000000』。因此，錯誤位置產生器470可產生指示符號SBL（k-1）中的錯誤的位置的錯誤位置信號EPS。
資料校正器490可對錯誤位置信號EPS及讀取碼字RCW執行互斥OR運算以輸出經校正碼字C_CW。
回應於包含錯誤的符號SBL（k-1），資料校正器490可藉由對錯誤位置信號EPS及讀取碼字RCW執行互斥OR運算以輸出經校正碼字C_CW來校正符號SBL（k-1）中的錯誤。資料校正器490可校正對應於一個符號中的資料位元的數目的錯誤。
圖24為示出操作根據實例實施例的半導體記憶體裝置的方法的流程圖。
參考圖5至圖24，提供一種操作半導體記憶體裝置70的方法，所述半導體記憶體裝置70包含緩衝器晶粒100及堆疊於緩衝器晶粒100上的多個記憶體晶粒200a至記憶體晶粒200r。記憶體晶粒200a至記憶體晶粒200r經由TSV 120電連接至緩衝器晶粒100。記憶體晶粒200a至記憶體晶粒200d中的各者包含記憶胞陣列、控制邏輯電路以及ECC引擎。
根據方法，多個記憶體晶粒200a至記憶體晶粒200r中的第一記憶體晶粒中的ECC引擎400a對包含多個符號的主要資料執行RS編碼以產生同位資料（操作S110）。
ECC引擎400a將主要資料及同位資料儲存於第一記憶體晶粒的目標頁面中（操作S120）。
ECC引擎400a使用同位核對矩陣PCM對自目標頁面讀取的主要資料及同位資料執行RS解碼來以符號為單位校正主要資料中的錯誤（操作S130）。
第一記憶體晶粒經由緩衝器晶粒將經校正主要資料及指示錯誤狀態的解碼狀態旗標傳輸至外部裝置（亦即，記憶體控制器）（操作S140）。
同位核對矩陣PCM可包含第一部分PT1及第二部分PT2。第一部分PT1可包含多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1），且多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1）中的各者可對應於主要資料MD中的多個符號中的兩個不同符號。第一部分PT2可與同位資料相關聯。
多個子矩陣SMT0、子矩陣SMT1、…、子矩陣SMT（k/2-2）以及子矩陣SMT（k/2-1）中的各者可包含在子矩陣的第一對角線方向上安置的兩個單位子矩陣ISM及對應於α矩陣α i0、α矩陣α i1、…、α矩陣α i （ k/2-2 ）以及α矩陣α i （ k/2-1 ）中的相應一者在與子矩陣的第一對角線方向交叉的第二對角線方向上安置的兩個相同α矩陣。
單位子矩陣及α矩陣中的各者可包含p×p個元素且p表示符號中的各者中的資料位元的數目。同位核對矩陣PCM的第y列中的高階值元素的數目與同位核對矩陣PCM的第（y+p）列中的高階值元素的數目相同。
因此，在半導體記憶體裝置及操作半導體記憶體裝置的方法中，同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及兩個相同α矩陣，兩個單位子矩陣可在子矩陣的第一對角線方向上安置且兩個相同α矩陣可在與子矩陣的第一對角線方向交叉的第二對角線方向上安置。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列中的高階值元素的數目相同。因此，ECC引擎400可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
圖25為示出根據實例實施例的半導體記憶體裝置的方塊圖。
參考圖25，半導體記憶體裝置800可包含至少一個緩衝器晶粒810及堆疊於至少一個緩衝器晶粒810上從而提供堆疊晶片結構的多個記憶體晶粒820-1至記憶體晶粒820-s（s為大於二的整數）。
多個記憶體晶粒820-1至記憶體晶粒820-s堆疊於至少一個緩衝器晶粒810上且經由多個基底穿孔（或矽穿孔（through silicon via；TSV））線傳送資料。
記憶體晶粒820-1至記憶體晶粒820-s中的各者可包含儲存資料及同位的單元核心822及ECC引擎824。ECC引擎824可採用圖9中或其他圖中的ECC引擎400a。
因此，ECC引擎824可對待儲存於單元核心824中的資料執行RS編碼且可對自單元核心822讀取的資料執行RS解碼以使用同位核對矩陣來以符號為單位校正讀取資料中的錯誤。同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及在對角線方向上彼此對稱的兩個相同α矩陣。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列中的高階值元素的數目相同。因此，ECC引擎824可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
緩衝器晶粒810可包含介面電路812且介面電路812可包含ECC引擎814。
ECC引擎814可稱為通孔ECC引擎，且可校正自記憶體晶粒820-1至記憶體晶粒820-s中的至少一者提供的傳輸錯誤。
形成於一個記憶體晶粒620-s處的資料TSV線群組832可包含多個TSV線L1至TSV線Lt，且同位TSV線群組834可包含多個TSV線L10至TSV線Lt。資料TSV線群組832的TSV線L1至TSV線Ls及同位TSV線群組834的同位TSV線L10至同位TSV線Lt可連接至對應地形成於記憶體晶粒820-1至記憶體晶粒820-s當中的微型凸塊MCB。
半導體記憶體裝置800可具有三維（3D）晶片結構或2.5D晶片結構，以經由資料匯流排B10與主機通信。緩衝器晶粒810可經由資料匯流排B10與記憶體控制器連接。
圖26為示出包含根據實例實施例的堆疊記憶體裝置的半導體封裝的圖。
參考圖26，半導體封裝900可包含一或多個堆疊記憶體裝置910及GPU 920。
堆疊記憶體裝置910及GPU 920可安裝於插入件930上，且其上安裝有堆疊記憶體裝置910及GPU 920的插入件可安裝於封裝基底940上。
GPU 920可執行與圖2中的記憶體控制器20相同的操作或可包含記憶體控制器20。GPU 920可將在圖形處理中產生或使用的資料儲存於堆疊記憶體裝置910中。
堆疊記憶體裝置910可以各種形式實施，且堆疊記憶體裝置910可為呈其中堆疊有多個層的高頻寬記憶體（HBM）形式的記憶體裝置。因此，堆疊記憶體裝置910可包含緩衝晶粒及多個記憶體晶粒。
記憶體晶粒中的各者包含記憶胞陣列、控制邏輯電路以及ECC引擎。
因此，ECC引擎可對待儲存於單元核心824中的資料執行RS編碼且可對自單元核心822讀取的資料執行RS解碼以使用同位核對矩陣來以符號為單位校正讀取資料中的錯誤。
同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及在對角線方向上彼此對稱的兩個相同α矩陣。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列中的高階值元素的數目相同。因此，ECC引擎824可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
控制邏輯電路可控制ECC引擎。
多個堆疊記憶體裝置910可安裝於插入件930上，且GPU 920可與多個堆疊記憶體裝置910通信。舉例而言，堆疊記憶體裝置910中的各者及GPU 920可包含實體區域，且可經由實體區域在堆疊記憶體裝置910與GPU 920之間執行通信。
圖27為示出包含根據實例實施例的記憶體模組的行動系統的方塊圖。
參考圖27，行動系統1000可包含應用程式處理器（application processor；AP）1010、連接性模組1020、揮發性記憶體裝置（volatile memory device；VM）1050、非揮發性記憶體裝置1040、使用者介面1030及/或電源供應器1070。
應用程式處理器1010可包含記憶體控制器（memory controller；MCT）1011。記憶體控制器1011可採用圖2中的記憶體控制器20。
應用程式處理器1010可執行應用程式，諸如網路瀏覽器、遊戲應用程式、視訊播放器等。連接性模組1020可與外部裝置執行有線及/或無線通信。
揮發性記憶體裝置1050可儲存由應用程式處理器1010處理的資料及/或操作為工作記憶體。揮發性記憶體裝置可具有類似於圖7的記憶體晶粒200a的組態且可包含記憶胞陣列1051及ECC引擎1053。ECC引擎1053可採用圖9A的ECC引擎400a。
因此，ECC引擎1053可對儲存於記憶胞陣列1051中的資料執行RS編碼且可對自記憶胞陣列1051讀取的資料執行RS解碼以使用同位核對矩陣來以符號為單位校正讀取資料中的錯誤。
同位核對矩陣可經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及在對角線方向上彼此對稱的兩個相同α矩陣。同位核對矩陣的第y列中的高階值元素的數目與同位核對矩陣的第（y+p）列中的高階值元素的數目相同。因此，ECC引擎824可減小與計算校正子及同位資料相關聯而產生的延遲，此是由於簡化同位核對矩陣的組態。
非揮發性記憶體裝置1040可儲存用於啟動行動系統1000的啟動影像。
使用者介面1030可包含至少一個輸入裝置，諸如小鍵盤、觸控式螢幕等，以及至少一個輸出裝置，諸如揚聲器、顯示裝置等。
電源供應器1070可將操作電壓供應至行動系統1000。
可使用各種類型的封裝安裝行動系統1000或行動系統1000的組件。
一些實例實施例可應用於包含半導體記憶體裝置及堆疊記憶體裝置的各種系統，用於ECC引擎的同位核對矩陣經組態以使得多個子矩陣中的各者可包含兩個單位子矩陣及對稱的兩個相同α矩陣，且可減小與計算校正子及同位資料相關聯而產生的延遲。
本發明概念的態樣可應用於採用半導體記憶體裝置及堆疊記憶體裝置的各種系統，且基於各種錯誤模式而判定ECC引擎是否具有偵測。
前述內容示出實例實施例，且並不解釋為對其的限制。儘管已描述了幾個實施例，但所屬領域中具有通常知識者將容易理解，在不實質上脫離本揭露內容的新穎教示及優點的情況下，對實例實施例的許多修改是可能的。因此，所有此類修改意欲包含於如申請專利範圍中定義的本揭露內容的範疇內。
10、10a:記憶體系統 10b:資料處理系統/記憶體系統 20、1011:記憶體控制器 20b、1010:應用程式處理器 21:中央處理單元 23:資料緩衝器 25:命令緩衝器 27:位址緩衝器 30:ECC解碼器 40:記憶體控制器模組 43u、43(u-1)、431、432:乘法器 60、800:半導體記憶體裝置 65:記憶胞陣列 67:控制邏輯電路 70:堆疊記憶體裝置 70a、910:堆疊記憶體裝置 100、810:緩衝器晶粒 110:內部命令產生器 112、TSVR:TSV區域 113、PHYR:實體區域 114、DAR:直接存取區域 120:基底穿孔 130、812:介面電路 200、820-1、820-s:記憶體晶粒 200a:第一記憶體晶粒 200b:第二記憶體晶粒 200c:第三記憶體晶粒 200d:第四記憶體晶粒 200r:記憶體晶粒 210:控制邏輯電路 211a、211d:命令解碼器 212:模式暫存器 220:位址暫存器 230:組控制邏輯 240:列位址多工器 245:刷新計數器 250:行位址鎖存器 260:列解碼器 260a:第一列解碼器 260h:第八列解碼器 270:行解碼器 270a:第一行解碼器 270h:第八行解碼器 285:感測放大器單元 285a:第一感測放大器 285h:第八感測放大器 290:I/O閘控電路 295a、295d:資料I/O緩衝器 300、1051:記憶胞陣列 310a:第一組陣列 310h:第八組陣列 400、400a、814、824、1053:錯誤校正碼引擎 410:記憶體 411:多工器 415:解多工器 420:校正子產生器 425:RS解碼器 430:錯誤定位器校正子產生器 440、480:緩衝器 450:比較器 460:DSF產生器 470:錯誤位置產生器 490:資料校正器 500a:測試電路 511、521:第一列 513:第九列 523:第十七列 822:單元核心 832:資料TSV線群組 834:同位TSV線群組 900:半導體封裝 920:圖形處理單元 930:插入件 940:封裝基底 1000:行動系統 1020:連接性模組 1030:使用者介面 1040:非揮發性記憶體裝置 1050:揮發性記憶體裝置 1060:電源供應器 ADDR:位址（信號） B10:資料匯流排 BANK_ADDR:組位址 BTL、BTL1、BTL2n:位元線 C_CW:經校正碼字 C_MD:經校正主要資料 C_SDR_L:比較錯誤定位器校正子 CELL_CH1:第一通道 CELL_CH2:第二通道 CELL_CH3:第三通道 CELL_CH4:第四通道 CELL_CH5:第五通道 CELL_CH6:第六通道 CELL_CH7:第七通道 CELL_CH8:第八通道 CM:寫碼模式信號 CMD:命令 COL_ADDR、COL_ADDR':行位址 CS:比較信號 CTL1:第一控制信號 CTL2:第二控制信號 CW:碼字 D1:第一方向 DR1:第一對角線方向 DR2:第二對角線方向 DSF:解碼狀態旗標 DTA:資料 EPS:錯誤位置信號 HBM:高頻寬記憶體 HS 11:第一子核對矩陣 HS 12:第二子核對矩陣 ICMD:內部命令 ISM、ISM1、ISM2:單位子矩陣 L1、Ls:TSV線 L10、Lt:同位TSV線 MC:記憶胞 MCB:微型凸塊 MD:主要資料 MS:模式信號 RA、ROW_ADDR:列位址 PCM、PCMa:同位核對矩陣 PGM:同位產生矩陣 PRT:同位資料 PRT_L:錯誤定位器同位 PRT_M:錯誤量值同位 PT1、PT11:第一部分 PT2、PT12:第二部分 RCW:讀取碼字 REF_ADDR:刷新列位址 REQ:請求 S110、S120、S130、S140:操作 SBL0、SBL(k-1):符號 SDR:校正子 SDR_L:錯誤定位器校正子 SDR_M:錯誤量值校正子 SMT0、SMT1、…、SMT（k/2-2）、SMT（k/2-1）:子矩陣 TSV_C:TSV命令 TSV_D:資料TSV WL、WL1、WL2m:字元線 ZSM、ZSM1、ZSM2:零子矩陣 α i0、α i1、…、α i （ k/2-2 ）、α i （ k/2-1 ）:α矩陣
說明性的，自結合隨附圖式的以下詳細描述將更清楚地理解非限制性實例實施例。 圖1為示出根據實例實施例的記憶體系統的方塊圖。 圖2為示出根據實例實施例的記憶體系統的方塊圖。 圖3為示出根據實例實施例的圖2中的記憶體控制器的實例的方塊圖。 圖4為示出根據實例實施例的資料處理系統的方塊圖。 圖5為示出根據實例實施例的圖2中的堆疊記憶體裝置的實例的方塊圖。 圖6示出根據實例實施例的圖5的堆疊記憶體裝置中的介面電路的操作。 圖7為示出根據實例實施例的圖6中的堆疊記憶體裝置中的記憶體晶粒中的一者的實例的方塊圖。 圖8示出根據實例實施例的圖7的記憶體晶粒中的第一組陣列。 圖9A為示出根據實例實施例的圖7的記憶體晶粒中的ECC引擎的實例的方塊圖。 圖9B示出根據實例實施例的圖9A的ECC引擎中的錯誤定位器校正子產生器的實例。 圖10示出儲存於圖9A的ECC引擎中的記憶體中的同位核對矩陣的實例。 圖11示出儲存於圖9A的ECC引擎中的記憶體中的同位核對矩陣的另一實例。 圖12示出圖10中的同位產生矩陣中的單位子矩陣及零子矩陣。 圖13示出圖10中的同位產生矩陣中的αα矩陣中的一者。 圖14示出圖10中的同位產生矩陣中的子矩陣中的一者。 圖15示出圖10中的同位產生矩陣中的單位子矩陣及零子矩陣。 圖16示出圖10中的同位產生矩陣中的α矩陣中的一者。 圖17示出圖10中的同位產生矩陣中的零子矩陣及零子矩陣。 圖18示出根據實例實施例的校正子產生器在圖9的ECC引擎中產生校正子。 圖19示出圖10中的同位產生矩陣中的子矩陣中的一者。 圖20示出圖9的ECC引擎基於同位核對矩陣產生錯誤量值校正子及錯誤定位器校正子。 圖21示出根據實例實施例的校正子的實例。 圖22示出錯誤量值校正子與對應於包含錯誤的符號的α矩陣相乘的結果。 圖23示出圖9中的ECC引擎執行RS解碼。 圖24為示出操作根據實例實施例的半導體記憶體裝置的方法的流程圖。 圖25為示出根據實例實施例的半導體記憶體裝置的方塊圖。 圖26為示出包含根據實例實施例的堆疊記憶體裝置的半導體封裝的圖。 圖27為示出包含根據實例實施例的記憶體模組的行動系統的方塊圖。
200a:第一記憶體晶粒
210:控制邏輯電路
211a:命令解碼器
212:模式暫存器
220:位址暫存器
230:組控制邏輯
240:列位址多工器
245:刷新計數器
250:行位置鎖存器
260:列解碼器
260a:第一列解碼器
260h:第八列解碼器
270:行解碼器
270a:第一行解碼器
270h:第八行解碼器
285:感測放大器單元
285a:第一感測放大器
285h:第八感測放大器
290:I/O閘控電路
295a:資料I/O緩衝器
300:記憶胞陣列
310a:第一組陣列
310h:第八組陣列
400a:錯誤校正碼引擎
ADDR:位址
BANK_ADDR:組位址
BTL:位元線
CMD:命令
COL_ADDR、COL_ADDR':行位址
CTL1:第一控制信號
CTL2:第二控制信號
CW:碼字
DSF:解碼狀態旗標
MC:記憶胞
MD:主要資料
RA、ROW_ADDR:列位址
REF_ADDR:刷新列位址
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括： 緩衝器晶粒，經組態以與外部裝置通信；以及 多個記憶體晶粒，堆疊於所述緩衝器晶粒上且經組態以經由多個基底穿孔連接至所述緩衝器晶粒， 其中所述多個記憶體晶粒中的各者包含： 記憶胞陣列，包含耦接至多個字元線及多個字元線的多個揮發性記憶胞；以及 錯誤校正碼（ECC）引擎，經組態以使用同位產生矩陣對儲存於所述記憶胞陣列的目標頁面中的主要資料執行里德索羅門（Reed-Solomon）（RS）編碼以產生同位資料，且經組態以使用同位核對矩陣對自所述目標頁面讀取的所述主要資料及所述同位資料執行里德索羅門解碼來以符號為單位校正所述主要資料的錯誤， 其中所述同位核對矩陣包含： 第一部分，包含多個子矩陣，所述多個子矩陣中的各者對應於所述主要資料中的多個符號中的兩個不同符號；以及 第二部分，與所述同位資料相關聯， 其中所述多個子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，所述兩個單位子矩陣在所述子矩陣的第一對角線方向上安置，所述兩個相同α矩陣在與所述子矩陣的所述第一對角線方向交叉的第二對角線方向上安置， 其中各單位子矩陣及各α矩陣包含p個元素，p為大於一的自然數且p對應於所述多個符號中的各者中的資料位元的數目，以及 其中所述同位核對矩陣的第y列中的高階值元素的數目與所述同位核對矩陣的第（y+p）列中的高階值元素的數目相同，且y為等於或小於p的自然數。
  2. 如請求項1所述的半導體記憶體裝置，其中： 各單位子矩陣包含在所述第一對角線方向上具有值為1的p個元素及除所述p個元素外具有值為0的剩餘元素， 各α矩陣屬於加洛亞場（Galois field）的元素，以及 當所述多個符號的數目對應於k時，k為等於或大於二的偶數自然數，所述α矩陣的數目對應於k。
  3. 如請求項2所述的半導體記憶體裝置，其中各α矩陣由α i表示且i等於或大於一且等於或小於2 p-1。
  4. 如請求項2所述的半導體記憶體裝置，其中 所述多個子矩陣包含第一至k/2子矩陣， 所述第一至k/2子矩陣中的各者包含第一至第k/2α矩陣中的一者的兩個相同矩陣，以及 所述第一α矩陣由α i0表示且所述第k/2α矩陣由α i （ k/2-1 ）表示。
  5. 如請求項2所述的半導體記憶體裝置，其中所述錯誤校正碼引擎經組態以使用k/2α矩陣對所述k個符號執行所述里德索羅門編碼及對所述k個符號執行所述里德索羅門解碼。
  6. 如請求項1所述的半導體記憶體裝置，其中所述錯誤校正碼引擎包含： 校正子產生器，經組態以： 在寫入操作中，使用所述同位產生矩陣對所述主要資料執行所述里德索羅門編碼以產生所述同位資料，以及 在讀取操作中，使用所述同位核對矩陣基於包含自所述目標頁面讀取的所述主要資料及所述同位資料的讀取碼字而產生包含錯誤量值校正子及錯誤定位器校正子的校正子，以及 里德索羅門解碼器，經組態以基於所述校正子來對所述讀取碼字執行所述里德索羅門解碼， 其中所述錯誤量值校正子指示所述讀取碼字的錯誤的數目，以及 其中所述錯誤定位器校正子指示包含所述錯誤的符號的位置。
  7. 如請求項6所述的半導體記憶體裝置，其中所述里德索羅門解碼器包含： 錯誤定位器校正子產生器，經組態以藉由將所述錯誤量值校正子與對應α矩陣相乘來產生比較錯誤定位器校正子； 比較器，經組態以藉由比較所述錯誤定位器校正子與所述比較錯誤定位器校正子來輸出比較信號； 錯誤位置產生器，經組態以基於所述比較信號來產生指示所述讀取碼字中的錯誤的位置的錯誤位置信號；以及 資料校正器，經組態以基於所述錯誤位置信號來校正所述讀取碼字中的所述錯誤以輸出校正碼字。
  8. 如請求項7所述的半導體記憶體裝置，其中當所述符號中的所述錯誤為可校正的時，與所述符號相關聯的所述錯誤定位器校正子與同所述符號相關聯的所述比較錯誤定位器校正子相同。
  9. 如請求項7所述的半導體記憶體裝置，其中當所述讀取碼字包含超出所述錯誤校正碼引擎的錯誤校正能力的錯誤時，與所述多個符號中的各者相關聯的錯誤定位器校正子不同於與所述多個符號中的各者相關聯的比較錯誤定位器校正子。
  10. 如請求項7所述的半導體記憶體裝置，其中所述里德索羅門解碼器更包含： 解碼狀態旗標產生器，經組態以基於所述校正子及所述比較信號來產生指示所述讀取碼字的錯誤狀態的解碼狀態旗標。
  11. 如請求項6所述的半導體記憶體裝置，其中所述校正子產生器經組態以藉由對所述讀取碼字及所述同位核對矩陣執行矩陣乘法來產生所述校正子。
  12. 如請求項6所述的半導體記憶體裝置，其中所述錯誤校正碼引擎更包含： 多工器，經組態以基於寫碼模式信號將所述主要資料及所述讀取碼字中的一者輸出至所述校正子產生器；以及 解多工器，經組態以基於所述寫碼模式信號而將所述校正子產生器的輸出提供至所述目標頁面及所述里德索羅門解碼器中的一者。
  13. 如請求項12所述的半導體記憶體裝置，其中所述多工器回應於所述寫碼模式信號而經組態以： 在編碼操作中選擇所述主要資料；以及 在解碼操作中選擇所述讀取碼字。
  14. 如請求項12所述的半導體記憶體裝置，其中所述解多工器回應於所述寫碼模式信號而經組態以： 將所述校正子產生器的所述輸出提供至所述目標頁面作為編碼操作中的所述同位資料；以及 將所述校正子產生器的所述輸出提供至所述里德索羅門解碼器作為解碼操作中的所述校正子。
  15. 如請求項1所述的半導體記憶體裝置，其中所述同位產生矩陣對應於所述同位核對矩陣的所述第一部分。
  16. 如請求項1所述的半導體記憶體裝置，其中回應於對應於奇數自然數的所述多個符號的數目，所述第一部分更包含兩個單位子矩陣。
  17. 如請求項1所述的半導體記憶體裝置， 其中所述半導體記憶體裝置包括高頻寬記憶體（HBM）3，以及 其中所述緩衝器晶粒包含經組態以基於所述里德索羅門解碼來校正自所述多個記憶體晶粒中的至少一者傳輸的資料中的傳輸錯誤的錯誤校正碼引擎。
  18. 一種半導體記憶體裝置，包括： 記憶胞陣列，包含耦接至多個字元線及多個字元線的多個揮發性記憶胞； 錯誤校正碼（ECC）引擎，經組態以使用同位產生矩陣對儲存於所述記憶胞陣列的目標頁面中的主要資料執行里德索羅門（RS）編碼以產生同位資料，且經組態以使用同位核對矩陣對自所述目標頁面讀取的所述主要資料及所述同位資料執行里德索羅門解碼來以符號為單位校正所述主要資料的錯誤；以及 控制邏輯電路，經組態以基於自外部裝置接收到的命令及位址來控制所述錯誤校正碼引擎， 其中所述同位核對矩陣包含： 第一部分，包含多個子矩陣，所述多個子矩陣中的各者對應於所述主要資料中的多個符號中的兩個不同符號；以及 第二部分，與所述同位資料相關聯， 其中所述多個子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，所述兩個單位子矩陣在所述子矩陣的第一對角線方向上安置，所述兩個相同α矩陣在與所述子矩陣的所述第一對角線方向交叉的第二對角線方向上安置， 其中各單位子矩陣及各α矩陣包含p個元素，p為大於一的自然數且p對應於所述多個符號中的各者中的資料位元的數目，以及 其中所述同位核對矩陣的第y列中的高階值元素的數目與所述同位核對矩陣的第（y+p）列中的高階值元素的數目相同，且y為等於或小於p的自然數。
  19. 如請求項18所述的半導體記憶體裝置，其中： 各單位子矩陣包含在所述第一對角線方向上具有值為1的p個元素及除所述p個元素外具有值為0的剩餘元素， 各α矩陣屬於加洛亞場，以及 當所述多個符號的數目對應於k時，k為等於或大於二的偶數自然數，所述α矩陣的數目對應於k。
  20. 一種操作半導體記憶體裝置的方法，其中所述半導體記憶體裝置包含：緩衝器晶粒，經組態以與外部裝置通信；以及多個記憶體晶粒，堆疊於所述緩衝器晶粒上且經組態以經由多個基底穿孔連接至所述緩衝器晶粒，所述方法包括： 由錯誤校正碼（ECC）引擎在所述多個記憶體晶粒的第一記憶體晶粒中使用同位產生矩陣對主要資料執行里德索羅門（RS）編碼以產生同位資料； 將所述主要資料及所述同位資料儲存於所述第一記憶體晶粒的記憶胞陣列的目標頁面中；以及 由所述錯誤校正碼引擎使用同位核對矩陣對自所述目標頁面讀取的所述主要資料及所述同位資料執行里德索羅門解碼來以符號為單位校正所述主要資料的錯誤， 其中所述同位核對矩陣包含： 第一部分，包含多個子矩陣，所述多個子矩陣中的各者對應於所述主要資料中的多個符號中的兩個不同符號；以及 第二部分，與所述同位資料相關聯， 其中所述多個子矩陣中的各者包含兩個單位子矩陣及兩個相同α矩陣，所述兩個單位子矩陣在所述子矩陣的第一對角線方向上安置，所述兩個相同α矩陣在與所述子矩陣的所述第一對角線方向交叉的第二對角線方向上安置， 其中各單位子矩陣及各α矩陣包含p個元素，p為大於一的自然數且p對應於所述多個符號中的各者中的資料位元的數目，以及 其中所述同位核對矩陣的第y列中的高階值元素的數目與所述同位核對矩陣的第（y+p）列中的高階值元素的數目相同，且y為等於或小於p的自然數。
TW111124017A 2021-11-30 2022-06-28 半導體記憶體及操作半導體記憶體的方法 TW202333165A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210168234A KR20230080769A (ko) 2021-11-30 2021-11-30 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR10-2021-0168234 2021-11-30

Publications (1)

Publication Number Publication Date
TW202333165A true TW202333165A (zh) 2023-08-16

Family

ID=86500080

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111124017A TW202333165A (zh) 2021-11-30 2022-06-28 半導體記憶體及操作半導體記憶體的方法

Country Status (4)

Country Link
US (1) US11829614B2 (zh)
KR (1) KR20230080769A (zh)
CN (1) CN116206666A (zh)
TW (1) TW202333165A (zh)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3755779A (en) * 1971-12-14 1973-08-28 Ibm Error correction system for single-error correction, related-double-error correction and unrelated-double-error detection
EP0386506A3 (en) 1989-03-06 1991-09-25 International Business Machines Corporation Low cost symbol error correction coding and decoding
US5099484A (en) 1989-06-09 1992-03-24 Digital Equipment Corporation Multiple bit error detection and correction system employing a modified Reed-Solomon code incorporating address parity and catastrophic failure detection
KR20050123336A (ko) 2004-06-24 2005-12-29 엘지전자 주식회사 Ｌｄｐｃ 코드를 이용한 가변 코드 레이트 적응 부호화 방법
KR20070063851A (ko) 2005-12-15 2007-06-20 삼성전자주식회사 패리티 검사 행렬, 패리티 검사 행렬 생성 방법, 인코딩방법 및 에러 정정 장치
JP5215537B2 (ja) 2006-06-28 2013-06-19 三星電子株式会社 情報符号化装置、情報復号装置、情報符号化方法、および情報復号方法
EP2667512B1 (en) * 2011-01-21 2017-10-25 Sun Patent Trust Encoding and decoding of tail-biting rate (n-1)/n low-density parity check convolutional codes (ldpc-cc)
US9317352B2 (en) * 2012-09-12 2016-04-19 Samsung Electronics Co., Ltd. Galois field arithmetic operation circuit and memory device
KR20140037443A (ko) 2012-09-18 2014-03-27 삼성전자주식회사 메모리 장치 및 그 튜닝 방법
KR102608908B1 (ko) 2016-06-23 2023-12-04 에스케이하이닉스 주식회사 데이터의 오류를 정정하는 방법 및 이를 이용하는 반도체장치
JP2020504505A (ja) 2016-12-27 2020-02-06 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． データ送信方法、データ受信方法、送信デバイス、受信デバイス、及び無線通信システム
KR20210080807A (ko) * 2019-12-23 2021-07-01 삼성전자주식회사 메모리 컨트롤러 및 메모리 시스템
US10937453B1 (en) * 2020-03-26 2021-03-02 International Business Machines Corporation Magnetic tape device capable of selecting codeword rewrite based on determined threshold

Also Published As

Publication number Publication date
US20230168819A1 (en) 2023-06-01
US11829614B2 (en) 2023-11-28
KR20230080769A (ko) 2023-06-07
CN116206666A (zh) 2023-06-02

Similar Documents

Publication Publication Date Title
KR102629405B1 (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
CN111327331B (zh) 纠错码电路、半导体存储器装置以及存储器系统
KR102479212B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
CN110995289B (zh) 错误检测码生成电路
KR102258140B1 (ko) 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 메모리 시스템
US11170868B2 (en) Semiconductor memory devices and memory systems
US11681579B2 (en) Semiconductor memory devices and memory systems including the same
US10846171B2 (en) Error correction code decoders, semiconductor memory devices and memory systems
KR20190097657A (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
CN112992257A (zh) 半导体存储器装置和存储器系统
KR20210089016A (ko) 메모리 컨트롤러 및 메모리 시스템
KR20210092391A (ko) 반도체 메모리 장치의 에러 정정 회로 및 반도체 메모리 장치
CN112527549A (zh) 存储器控制器和包括该存储器控制器的存储器系统
US20210133028A1 (en) Memory controllers, memory systems including the same and memory modules
CN113094203A (zh) 半导体存储器装置和操作半导体存储器装置的方法
KR20200142213A (ko) 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 메모리 시스템
US11841763B2 (en) Semiconductor memory devices with ECC engine defect determination based on test syndrome, test parity, expected decoding status and received decoding status
KR20210076606A (ko) SoC, 메모리 장치, 전자 장치 및 전자 장치의 데이터 저장 방법
TWI819606B (zh) 半導體記憶體裝置以及包括其的記憶體系統
TW202333165A (zh) 半導體記憶體及操作半導體記憶體的方法
TW202405817A (zh) 半導體記憶體裝置和包括其的記憶體系統
KR20240062654A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
TW202329106A (zh) 記憶體系統及其操作方法
CN117667499A (zh) 差错校正码解码器、存储器件和存储系统
CN117437966A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统