TW202332063A - 半導體裝置 - Google Patents

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TW202332063A
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TW
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drain
contact
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drain contact
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TW112101663A
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申洪湜
徐政延
康誠右
金東權
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南韓商三星電子股份有限公司
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Abstract

可提供半導體裝置，所述半導體裝置包括：主動圖案，位於基板上且在第一方向上延伸；閘極結構，位於主動圖案上，包括在不同於第一方向的第二方向上延伸的閘電極；源極/汲極圖案，位於閘極結構的至少一側上；以及源極/汲極接觸件，位於源極/汲極圖案上且連接至源極/汲極圖案，其中相對於主動圖案的上表面而言，閘電極的上表面的高度相同於源極/汲極接觸件的上表面的高度，並且源極/汲極接觸件包括下部源極/汲極接觸件及位於下部源極/汲極接觸件上的上部源極/汲極接觸件。

Description

半導體裝置
本揭露是有關於半導體裝置及/或其製作方法。 [相關申請案的交叉參考]
本申請案主張於2022年1月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0007928號的優先權及由此產生的所有權益，所述韓國專利申請案的內容全文併入本案供參考。
作為用於增加半導體裝置密度的按比例縮放技術中的一種技術，已經提出了一種多閘極電晶體，在多閘極電晶體中在基板上形成有鰭形狀或奈米線形狀的多通道主動圖案（或矽本體）且在多通道主動圖案的表面上形成有閘極。
由於多閘極電晶體使用三維（three-dimensional，3D）通道，因此可輕易地達成多閘極電晶體的按比例縮放。此外，可在不增加多閘極電晶體的閘極長度的情況下提高電流控制能力。另外，可有效地抑制其中通道區的電位會受到汲極電壓影響的短通道效應（short channel effect，SCE）。
本揭露的一些態樣提供能夠提高元件效能及可靠性的半導體裝置。
本揭露的一些態樣亦提供用於製作能夠提高元件效能及可靠性的半導體裝置的方法。
然而，本揭露的態樣不限於本文中所闡述的此等態樣。藉由參照下面給出的本揭露的詳細說明，本揭露的以上及其他態樣對於本揭露所屬技術中具有通常知識者而言將變得更顯而易見。
根據本揭露的一個態樣，一種半導體裝置包括：主動圖案，位於基板上且在第一方向上延伸；閘極結構，位於主動圖案上，閘極結構包括閘電極，閘電極在不同於第一方向的第二方向上延伸；源極/汲極圖案，位於閘極結構的至少一側上；以及源極/汲極接觸件，位於源極/汲極圖案上且連接至源極/汲極圖案，其中相對於主動圖案的上表面而言，閘電極的上表面的高度相同於源極/汲極接觸件的上表面的高度，並且源極/汲極接觸件包括下部源極/汲極接觸件及位於下部源極/汲極接觸件上的上部源極/汲極接觸件。
根據本揭露的另一態樣，一種半導體裝置包括：主動圖案，位於基板上且在第一方向上延伸；閘極結構，位於主動圖案上，閘極結構包括閘極間隔件及閘電極，閘電極在不同於第一方向的第二方向上延伸；源極/汲極圖案，位於閘極結構的至少一側上；源極/汲極接觸件，位於源極/汲極圖案上且連接至源極/汲極圖案；第一配線走線，位於源極/汲極接觸件上，第一配線走線接觸源極/汲極接觸件且在第一方向上延伸；以及配線結構，位於第一配線走線上且連接至第一配線走線，配線結構包括通孔及第二配線走線，其中源極/汲極接觸件包括下部源極/汲極接觸件及位於下部源極/汲極接觸件上的上部源極/汲極接觸件，閘電極包括在第二方向上延伸的線部分及自閘電極的線部分突出的突出部分，並且閘電極的突出部分包括閘電極的上表面。
根據本揭露的又一態樣，一種半導體裝置包括：第一主動圖案，位於基板上且在第一方向上延伸；第二主動圖案，位於基板上且在第一方向上延伸，第二主動圖案在第二方向上與第一主動圖案間隔開；閘電極，在第二方向上延伸，閘電極位於第一主動圖案及第二主動圖案上；第一源極/汲極圖案，位於第一主動圖案上；第二源極/汲極圖案，位於第二主動圖案上；第一源極/汲極接觸件，位於第一源極/汲極圖案上且連接至第一源極/汲極圖案；第二源極/汲極接觸件，位於第二源極/汲極圖案上且連接至第二源極/汲極圖案；接觸件隔離結構，位於第一源極/汲極接觸件與第二源極/汲極接觸件之間；以及配線走線，位於第一源極/汲極接觸件上，配線走線在第一方向上延伸且接觸第一源極/汲極接觸件，其中閘電極的上表面與第一源極/汲極接觸件的上表面及第二源極/汲極接觸件的上表面共面，並且第一源極/汲極接觸件及第二源極/汲極接觸件中的每一者包括下部源極/汲極接觸件及位於下部源極/汲極接觸件上的上部源極/汲極接觸件。
根據本揭露的再一態樣，一種用於製作半導體裝置的方法包括：在位於相鄰的預閘電極之間的源極/汲極圖案上形成預源極/汲極接觸件，預源極/汲極接觸件包括預源極/汲極障壁層及位於預源極/汲極障壁層上的預源極/汲極填充層；移除預源極/汲極接觸件的一部分以在源極/汲極圖案上形成下部源極/汲極接觸件；在下部源極/汲極接觸件上形成預上部源極/汲極接觸件以使得預上部源極/汲極接觸件的上表面與預閘電極的上表面共面；在預閘電極及預源極/汲極接觸件上形成遮罩圖案；以及使用遮罩圖案作為遮罩移除預閘電極的一部分及預源極/汲極接觸件的一部分以形成閘電極及上部源極/汲極接觸件。
儘管在實例性實施例的說明中使用用語「相同（same）」、「相等（equal）」或「等同（identical）」，然而應理解，可能會存在一些不精確性。因此，當稱一個元件相同於另一元件時，應理解，一個元件或值是在期望的製造或操作容差範圍（例如，±10%）內相同於另一元件。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，其旨在使相關聯的數值包括所陳述數值的製造或操作容差（例如，±10%）。此外，當詞語「約」及「實質上」與幾何形狀結合使用時，其旨在並不要求幾何形狀的精確性，而是所述形狀的寬容度亦處於本揭露的範圍內。此外，不管數值或形狀是被修改為「約」還是「實質上」，應理解，該些值及形狀應被解釋為包括所陳述數值或形狀的製造或操作容差（例如，±10%）。
在根據一些實例性實施例的半導體裝置的圖式中，示出例如包括鰭狀圖案的通道區的鰭狀電晶體（鰭式場效電晶體（fin field-effect transistor，finFET））、包括奈米線或奈米片材的電晶體以及多橋通道場效電晶體（multi-bridge channel field effect transistor，MBCFET TM）或者垂直電晶體（垂直場效電晶體（field-effect transistor，FET）），但本揭露不限於此。根據一些實例性實施例的半導體裝置可包括穿遂場效電晶體（tunneling field effect transistor，TFET）或三維（3D）電晶體。不言而喻，根據一些實例性實施例的半導體裝置可包括平面電晶體。另外，可將本揭露的技術精神應用於基於二維（two-dimensional，2D）材料的電晶體（基於FET）及其異質結構。
此外，根據一些實例性實施例的半導體裝置可包括雙極性接面電晶體（bipolar junction transistor）、側向雙擴散金屬氧化物半導體（metal oxide semiconductor，MOS）（laterally double diffused MOS，LDMOS）電晶體或類似電晶體。
將參照圖1至圖8闡述根據一些實例性實施例的半導體裝置。
圖1是示出根據實例性實施例的半導體裝置的實例性佈局圖。圖2至圖5是沿圖1的線A-A、B-B、C-C及D-D截取的實例性剖視圖。圖6至圖8是圖2的部分P的放大視圖。為了簡化說明起見，圖1中未示出第一配線走線205及第二配線結構206。
參照圖1至圖8，根據實例性實施例的半導體裝置可包括至少一個第一主動圖案AP1、至少一個第二主動圖案AP2、至少一個第一閘電極120、第一源極/汲極接觸件170、第二源極/汲極接觸件270、第一配線走線205及第二配線結構206。
基板100可包括第一主動區RX1、第二主動區RX2及場區FX。場區FX可被形成為緊鄰於第一主動區RX1及第二主動區RX2。場區FX可與第一主動區RX1及第二主動區RX2形成邊界。
第一主動區RX1與第二主動區RX2彼此間隔開。第一主動區RX1與第二主動區RX2可藉由場區FX而分隔開。
換言之，可在彼此間隔開的第一主動區RX1與第二主動區RX2周圍設置元件隔離層。在此種情形中，元件隔離層的位於第一主動區RX1與第二主動區RX2之間的部分可為場區FX。舉例而言，其中形成有電晶體（其可為半導體裝置的實例）的通道區的部分可為主動區，且對主動區中形成的電晶體的通道區進行劃分的部分可為場區。在一些實例性實施例中，主動區可為其中形成有用作電晶體通道區的鰭狀圖案或奈米片材的部分，且場區可為其中未形成用作通道區的鰭狀圖案或奈米片材的區。
如圖3及圖4所示，場區FX可由深溝渠DT界定，但不限於此。另外，很明顯，本揭露所屬技術中具有通常知識者可區分哪部分是場區及哪部分是主動區。
在一個實例中，第一主動區RX1及第二主動區RX2中的一者可為P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）形成區，而另一者可為N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）形成區。在另一實例中，第一主動區RX1及第二主動區RX2可為PMOS形成區。在又一實例中，第一主動區RX1及第二主動區RX2可為NMOS形成區。
基板100可為矽基板或絕緣體上矽（silicon-on-insulator，SOI）基板。在一些實例性實施例中，基板100可包含矽鍺、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但不限於此。
可在第一主動區RX1中形成至少一個第一主動圖案AP1。第一主動圖案AP1可自第一主動區RX1的基板100突出。第一主動圖案AP1可沿第一方向X在基板100上伸長。第一主動圖案AP1的側壁可由在第一方向X上延伸的鰭溝渠FT界定。舉例而言，第一主動圖案AP1可包括在第一方向X上延伸的長側及在第二方向Y上延伸的短側。此處，第一方向X可與第二方向Y及第三方向Z交叉。另外，第二方向Y可與第三方向Z交叉。第三方向Z可為基板100的厚度方向。
可在第二主動區RX2中形成至少一個第二主動圖案AP2。對第二主動圖案AP2的說明可相同於或實質上相似於對第一主動圖案AP1的說明。
第一主動圖案AP1及第二主動圖案AP2中的每一者可為多通道主動圖案。在根據一些實例性實施例的半導體裝置中，第一主動圖案AP1及第二主動圖案AP2中的每一者可為例如鰭狀圖案。第一主動圖案AP1及第二主動圖案AP2中的每一者可用作電晶體的通道區。儘管為了簡化說明起見，第一主動圖案AP1及第二主動圖案AP2中的每一者被示出為包括三個主動圖案，但本揭露不限於此。第一主動圖案AP1及第二主動圖案AP2中的每一者可為一或多個主動圖案。
第一主動圖案AP1及第二主動圖案AP2中的每一者可為基板100的一部分或者可包括自基板100生長的磊晶層。第一主動圖案AP1及第二主動圖案AP2可包含例如作為元素半導體材料的矽或鍺。在一些實例性實施例中，第一主動圖案AP1及第二主動圖案AP2可包含化合物半導體，例如，IV-IV族化合物半導體或III-V族化合物半導體。
IV-IV族化合物半導體可為包括選自由碳（C）、矽（Si）、鍺（Ge）及錫（Sn）組成的群組中的至少兩種元素的二元化合物或三元化合物或者摻雜有IV族元素的上述化合物。
III-V族化合物半導體可為例如藉由將作為III族元素的鋁（Al）、鎵（Ga）及銦（In）中的至少一者與作為V族元素的磷（P）、砷（As）及銻（Sb）中的一者進行組合而形成的二元化合物、三元化合物或四元化合物。
舉例而言，第一主動圖案AP1與第二主動圖案AP2可包含相同的材料。舉例而言，第一主動圖案AP1及第二主動圖案AP2中的每一者可為矽鰭狀圖案。在一些實例性實施例中，例如，第一主動圖案AP1及第二主動圖案AP2中的每一者可為包括矽鍺圖案的鰭狀圖案。作為另一實例，第一主動圖案AP1與第二主動圖案AP2可包含不同的材料。舉例而言，第一主動圖案AP1可為矽鰭狀圖案，且第二主動圖案AP2可為包括矽鍺圖案的鰭狀圖案。
可在基板100上形成場絕緣層105。場絕緣層105可形成於第一主動區RX1、第二主動區RX2及場區FX之上。場絕緣層105可填充深溝渠DT及鰭溝渠FT的至少一部分。
場絕緣層105可形成於第一主動圖案AP1的側壁的一部分及第二主動圖案AP2的側壁的一部分上。第一主動圖案AP1及第二主動圖案AP2中的每一者可在場絕緣層105的上表面上方突出。場絕緣層105可包括例如氧化物層、氮化物層、氮氧化物層或其組合層。
可在基板100上設置至少一個閘極結構GS。舉例而言，至少一個閘極結構GS可設置於場絕緣層105上。閘極結構GS可在第二方向Y上延伸。相鄰的閘極結構GS可在第一方向X上間隔開。
閘極結構GS可設置於第一主動圖案AP1及第二主動圖案AP2上。閘極結構GS可與第一主動圖案AP1及第二主動圖案AP2相交。
儘管閘極結構GS被示出為設置於第一主動區RX1及第二主動區RX2之上，但此僅是為了便於說明起見且不限於此。亦即，閘極結構GS中的一些閘極結構GS可被設置於場絕緣層105上的閘極隔離結構分隔成兩部分且可設置於第一主動區RX1及第二主動區RX2上。
閘極結構GS可包括例如第一閘電極120、第一閘極絕緣層130及第一閘極間隔件140。
可在第一主動圖案AP1及第二主動圖案AP2上設置第一閘電極120。第一閘電極120可與第一主動圖案AP1及第二主動圖案AP2相交。第一閘電極120可包繞自場絕緣層105的上表面突出的第一主動圖案AP1及第二主動圖案AP2。第一閘電極120可包括在第二方向Y上延伸的長側及在第一方向X上延伸的短側。
第一閘電極120可包括線部分120LP及突出部分120PP。第一閘電極的線部分120LP可在第二方向Y上伸長。第一閘電極120的與第一主動圖案AP1及第二主動圖案AP2相交的部分可為第一閘電極的線部分120LP。
可在第一閘電極的線部分120LP上設置第一閘電極的突出部分120PP。第一閘電極的突出部分120PP可在第三方向Z上自第一閘電極的線部分120LP突出。基於（或相對於）第一主動圖案的上表面AP1_US，第一閘電極的突出部分120PP的上表面高於第一閘電極的線部分的上表面120LP_US。
第一閘電極的突出部分120PP包括第一閘電極的上表面120US。第一閘電極的突出部分120PP的上表面是第一閘電極的上表面120US。
在圖2中，第一閘電極的線部分的上表面120LP_US可為相對於第一主動圖案的上表面AP1_US凹陷的凹狀表面，但不限於此。亦即，不同於所示實例，第一閘電極的線部分的上表面120LP_US可為平坦表面。
在圖3中，第一閘電極的線部分的上表面120LP_US被示出為平坦表面，但不限於此。不同於所示實例，第一閘電極的線部分的上表面120LP_US可包括凹狀表面。第一閘電極的突出部分120PP的在第二方向Y上的寬度可隨著突出部分120PP越來越遠離基板100而減小。不同於所示實例，第一閘電極的突出部分120PP的在第二方向Y上的寬度可為恆定的而與距基板100的距離無關。
第一閘電極120可包含例如選自由以下材料組成的群組中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）及其組合。
第一閘電極120可包含導電金屬氧化物、導電金屬氮氧化物及類似材料，並且可包含前述材料的氧化形式。
可在稍後欲闡述的第一源極/汲極圖案150的兩側上設置第一閘電極120。閘極結構GS可在第一方向X上設置於第一源極/汲極圖案150的兩側上。
舉例而言，設置於第一源極/汲極圖案150兩側上的第一閘電極120可為用作電晶體的閘極的正常閘電極。作為另一實例，設置於第一源極/汲極圖案150一側上的第一閘電極120可用作電晶體的閘極，而設置於第一源極/汲極圖案150另一側上的第一閘電極120可用作虛設閘電極。
儘管未示出，但可在稍後欲闡述的第二源極/汲極圖案250的兩側上設置第一閘電極120。閘極結構GS可在第一方向X上設置於第二源極/汲極圖案250的兩側上。如上所述，設置於第二源極/汲極圖案250的兩側上的第一閘電極120可為正常閘電極或虛設閘電極。
可在第一閘電極120的側壁上設置第一閘極間隔件140。第一閘極間隔件140可在第二方向Y上延伸。第一閘極間隔件140可為閘極結構的側壁GS_SW。
第一閘極間隔件140可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、氮氧化矽硼（SiOBN）、碳氧化矽（SiOC）或其組合中的至少一者。
舉例而言，第一閘極間隔件的上表面140US可與第一閘電極的上表面120US共面。換言之，基於（或相對於）第一主動圖案的上表面AP1_US，第一閘電極的上表面120US的高度H11可相同於第一閘極間隔件的上表面140US的高度H12。此處，「相同的高度」的含義不僅包括在被比較的兩個位置處高度完全相同的情形，而且亦包括由於製程中的裕度等原因而可能導致的兩個位置之間的高度存在微小差異的情形。
第一閘極絕緣層130可沿第一閘電極120的側壁及底表面延伸。第一閘極絕緣層130可形成於第一主動圖案AP1、第二主動圖案AP2及場絕緣層105上。第一閘極絕緣層130可形成於第一閘電極120與第一閘極間隔件140之間。
可沿在場絕緣層105上方突出的第一主動圖案AP1的輪廓、第二主動圖案AP2的輪廓及場絕緣層105的上表面形成第一閘極絕緣層130。儘管未示出，但可沿第二主動圖案AP2的輪廓及在場絕緣層105上方突出的第一主動圖案AP1的輪廓進一步形成介面層。第一閘極絕緣層130中的每一者可形成於介面層上。
第一閘極絕緣層130可包含氧化矽、氮氧化矽、氮化矽或介電常數高於氧化矽的高介電常數（high-k）材料。高介電常數材料可包含例如選自由氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅組成的群組中的至少一者。
根據一些實例性實施例的半導體裝置可包括使用負電容器（negative capacitor，NC）的負電容器（NC）FET。舉例而言，第一閘極絕緣層130可包括具有鐵電性質的鐵電材料層及具有順電性質的順電材料層。
鐵電材料層可具有負電容，且順電材料層可具有正電容。舉例而言，當二或更多個電容器串聯連接且每一電容器的電容具有正值時，總電容變得小於每一電容器的電容。另一方面，當串聯連接的二或更多個電容器的電容中的至少一者具有負值時，總電容可具有正值且可大於每一電容的絕對值。
當具有負電容的鐵電材料層與具有正電容的順電材料層串聯連接時，串聯連接的鐵電材料層與順電材料層的總電容值可增加。利用總電容值增加的原理，包含鐵電材料層的電晶體在室溫下可具有低於或等於臨限電壓的次臨限擺幅（subthreshold swing，SS），所述臨限電壓低於60毫伏/十倍漏電流變化（mV/decade）。
鐵電材料層可具有鐵電性質。鐵電材料層可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦或氧化鉛鋯鈦中的至少一者。在此種情形中，作為一個實例，氧化鉿鋯可為含有摻雜有鋯（Zr）的氧化鉿的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）及氧（O）的化合物。
鐵電材料層可更包含摻雜於其中的摻雜劑。舉例而言，摻雜劑可包括鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）或錫（Sn）中的至少一者。鐵電材料層中包含的摻雜劑的類型可端視鐵電材料層中包含的鐵電材料而變化。
當鐵電材料層包含氧化鉿時，鐵電材料層中包含的摻雜劑可包括例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）或釔（Y）中的至少一者。
當摻雜劑是鋁（Al）時，鐵電材料層可包含3原子%（at%）至8原子%的鋁。在此種情形中，摻雜劑的比率可為鋁對鉿與鋁的總和的比率。
當摻雜劑是矽（Si）時，鐵電材料層可包含2原子%至10原子%的矽。當摻雜劑是釔（Y）時，鐵電材料層可包含2原子%至10原子%的釔。當摻雜劑是釓（Gd）時，鐵電材料層可包含1原子%至7原子%的釓。當摻雜劑是鋯（Zr）時，鐵電材料層可包含50原子%至80原子%的鋯。
順電材料層可具有順電性質。順電材料層可包含例如具有高介電常數的氧化矽或金屬氧化物中的至少一者。順電材料層中包含的金屬氧化物可包括例如氧化鉿、氧化鋯或氧化鋁中的至少一者，但不限於此。
鐵電材料層與順電材料層可包含相同的材料。鐵電材料層可具有鐵電性質，但順電材料層可不具有鐵電性質。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，鐵電材料層中包含的氧化鉿的晶體結構不同於順電材料層中包含的氧化鉿的晶體結構。
鐵電材料層可具有展現出鐵電性質的厚度。鐵電材料層的厚度可處於例如0.5奈米至10奈米的範圍內，但不限於此。由於每一鐵電材料展現出鐵電性質的臨界厚度可不同，因此鐵電材料層的厚度可端視鐵電材料而變化。
在一個實例中，第一閘極絕緣層130可包括一個鐵電材料層。在另一實例中，第一閘極絕緣層130可包括彼此間隔開的多個鐵電材料層。第一閘極絕緣層130可具有疊層結構，在所述疊層結構中多個鐵電材料層與多個順電材料層交替層疊。
可在第一主動圖案AP1上設置第一源極/汲極圖案150。第一源極/汲極圖案150可定位於基板100上。第一源極/汲極圖案150可設置於閘極結構GS的側表面上。第一源極/汲極圖案150可設置於閘極結構GS之間。第一源極/汲極圖案150包括連接至第一主動圖案AP1的底表面150BS。
舉例而言，可在閘極結構GS的兩側上設置第一源極/汲極圖案150。不同於所示實例，第一源極/汲極圖案150可設置於閘極結構GS的一側上且可不設置於閘極結構GS的另一側上。
可在第二主動圖案AP2上設置第二源極/汲極圖案250。第二源極/汲極圖案250可定位於基板100上。作為實例，儘管未示出，但第二源極/汲極圖案250可設置於閘極結構GS的兩側上。作為另一實例，第二源極/汲極圖案250可設置於閘極結構GS的一側上且可不設置於閘極結構GS的另一側上。第二源極/汲極圖案250包括連接至第二主動圖案AP2的底表面250BS。
第一源極/汲極圖案150及第二源極/汲極圖案250中的每一者可包括磊晶圖案。第一源極/汲極圖案150及第二源極/汲極圖案250可包含例如半導體材料。
第一源極/汲極圖案150可連接至用作第一主動圖案AP1之中的通道的通道圖案部分。第二源極/汲極圖案250可連接至用作第二主動圖案AP2之中的通道的通道圖案部分。
第一源極/汲極圖案150被示出為形成於相應的第一主動圖案AP1上的三個磊晶圖案的合併。然而，此僅是為了簡化說明起見且本揭露不限於此。亦即，形成於相應的第一主動圖案AP1上的磊晶圖案可彼此分隔開。
舉例而言，可在與場絕緣層105進行組合的第一源極/汲極圖案150之間的空間中設置空氣隙。作為另一實例，可在與場絕緣層105進行組合的第一源極/汲極圖案150之間的空間中填充絕緣材料。
對第二源極/汲極圖案250的說明可相同於或實質上相似於上述對第一源極/汲極圖案150的說明。
可在場絕緣層105的上表面、閘極結構的側壁GS_SW、第一源極/汲極圖案150的上表面、第一源極/汲極圖案150的側壁、第二源極/汲極圖案250的上表面及第二源極/汲極圖案250的側壁上設置源極/汲極蝕刻終止層156。
源極/汲極蝕刻終止層156可包含基於（或相對於）稍後欲闡述的第一層間絕緣層190的第一部分190A具有蝕刻選擇性的材料。源極/汲極蝕刻終止層156可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、氮氧化矽硼（SiOBN）、碳氧化矽（SiOC）或其組合中的至少一者。不同於所示實例，可不形成源極/汲極蝕刻終止層156。
可在場絕緣層105上形成第一層間絕緣層190。第一層間絕緣層190可設置於第一源極/汲極圖案150上。第一層間絕緣層的上表面190US可與第一閘電極的上表面120US及第一閘極間隔件的上表面140US共面。
第一層間絕緣層190可包括第一部分190A及第二部分190B。第一層間絕緣層的第一部分190A位於稍後欲闡述的第一源極/汲極接觸件170及第二源極/汲極接觸件270下方。第一層間絕緣層的第二部分190B可設置於第一閘電極的線部分的上表面120LP_US、第一下部源極/汲極接觸件的上表面171US及第二下部源極/汲極接觸件271的上表面上。第一層間絕緣層的第二部分190B覆蓋第一閘電極的突出部分120PP的側壁、第一上部源極/汲極接觸件172的側壁及第二上部源極/汲極接觸件272的側壁。
第一層間絕緣層190可包含例如氧化矽、氮化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、碳氮化矽或低介電常數（low-k）材料中的至少一者。低介電常數材料可包括例如氟化四乙基正矽酸鹽（fluorinated tetraethylorthosilicate，FTEOS）、氫倍半矽氧烷（hydrogen silsesquioxane，HSQ）、雙苯並環丁烯（bis-benzocyclobutene，BCB）、四甲基正矽酸鹽（tetramethylorthosilicate，TMOS）、八甲基乙基環四矽氧烷（octamethyleyclotetrasiloxane，OMCTS）、六甲基二矽氧烷（hexamethyldisiloxane，HMDS）、三甲基矽基硼酸鹽（trimethylsilyl borate，TMSB）、二乙醯氧基二第三丁基矽氧烷（diacetoxyditertiarybutosiloxane，DADBS）、三甲基矽基磷酸鹽（trimethylsilil phosphate，TMSP）、聚四氟乙烯（polytetrafluoroethylene，PTFE）、東燃矽氮烷（tonen silazene，TOSZ）、氟化矽酸鹽玻璃（fluoride silicate glass，FSG）、聚醯亞胺奈米泡沫（polyimide nanofoam）（例如聚丙烯氧化物（polypropylene oxide））、摻雜碳的氧化矽（carbon doped silicon oxide，CDO）、有機矽酸鹽玻璃（organo silicate glass，OSG）、西爾克（SiLK）、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、中孔二氧化矽（mesoporous silica）或其組合，但不限於此。
基板100上設置有接觸件隔離結構160。舉例而言，接觸件隔離結構160設置於場絕緣層105上。接觸件隔離結構160設置於在第一方向X上彼此相鄰的閘極結構GS之間。
第一層間絕緣層190中設置有接觸件隔離結構160。接觸件隔離結構160可接觸閘極結構GS。接觸件隔離結構160可接觸例如閘極間隔件140。接觸件隔離結構160可設置於稍後欲闡述的第一源極/汲極接觸件170與第二源極/汲極接觸件270之間。
接觸件隔離結構的上表面160US可與例如第一層間絕緣層的上表面190US共面。接觸件隔離結構160可包括第一側壁及第二側壁。接觸件隔離結構160的第一側壁可在第一方向X上彼此相對。接觸件隔離結構160的第二側壁可在第二方向Y上彼此相對。接觸件隔離結構160的第一側壁可接觸閘極結構GS，且接觸件隔離結構160的第二側壁可面對第一源極/汲極接觸件170及第二源極/汲極接觸件270。
舉例而言，接觸件隔離結構160的高度H41可小於自第一源極/汲極圖案的底表面150BS至接觸件隔離結構的上表面160US的高度H42。
接觸件隔離結構160的在第二方向Y上的寬度可隨著接觸件隔離結構160在第三方向Z上越來越遠離接觸件隔離結構的上表面160US而減小。接觸件隔離結構160的第二側壁之間的距離可隨著接觸件隔離結構160在第三方向Z上越來越遠離接觸件隔離結構的上表面160US而減小。不同於所示實例，接觸件隔離結構160的在第二方向Y上的寬度可為恆定的而與在第三方向Z上距接觸件隔離結構的上表面160US的距離無關。
接觸件隔離結構160可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、氮氧化矽硼（SiOBN）、碳氧化矽（SiOC）或其組合中的至少一者。儘管示出了接觸件隔離結構160是單層，但此僅是為了簡化說明起見且本揭露不限於此。
可在第一主動區RX1上設置第一源極/汲極接觸件170。可在第二主動區RX2上設置第二源極/汲極接觸件270。第一源極/汲極接觸件170可連接至設置於第一主動區RX1中的第一源極/汲極圖案150。
第二源極/汲極接觸件270可連接至設置於第二主動區RX2中的第二源極/汲極圖案250。第一源極/汲極接觸件170及第二源極/汲極接觸件270穿透蝕刻終止層156且分別連接至源極/汲極圖案150及250。
基於（或相對於）基板100的上表面，接觸件隔離結構的上表面160US的高度可相同於第一源極/汲極接觸件的上表面170US的高度及第二源極/汲極接觸件的上表面270US的高度。第一源極/汲極接觸件的上表面170US及第二源極/汲極接觸件的上表面270US可與接觸件隔離結構的上表面160US共面。
基於（或相對於）第一主動圖案的上表面AP1_US，第一源極/汲極接觸件的上表面170US的高度H13可相同於第一閘電極的上表面120US的高度H11。亦即，自第一主動圖案的上表面AP1_US至第一源極/汲極接觸件的上表面170US的高度H13可相同於自第一主動圖案的上表面AP1_US至第一閘電極的上表面120US的高度H11。第一源極/汲極接觸件的上表面170US可與第一閘電極的上表面120US共面。
儘管未示出，但基於（或相對於）第二主動圖案AP2的上表面，第二源極/汲極接觸件的上表面270US的高度可相同於第一閘電極的上表面120US的高度H11。第二源極/汲極接觸件的上表面270US可與第一閘電極的上表面120US共面。
在根據一些實例性實施例的半導體裝置中，第一源極/汲極接觸件170及第二源極/汲極接觸件270可接觸接觸件隔離結構160。
第一源極/汲極接觸件170包括第一下部源極/汲極接觸件171及第一上部源極/汲極接觸件172。第一上部源極/汲極接觸件172設置於第一下部源極/汲極接觸件171上。第一上部源極/汲極接觸件172包括第一源極/汲極接觸件的上表面170US。第一上部源極/汲極接觸件172的上表面是第一源極/汲極接觸件的上表面170US。
第二源極/汲極接觸件270包括第二下部源極/汲極接觸件271及第二上部源極/汲極接觸件272。第二上部源極/汲極接觸件272設置於第二下部源極/汲極接觸件271上。第二上部源極/汲極接觸件272包括第二源極/汲極接觸件的上表面270US。第二上部源極/汲極接觸件272的上表面是第二源極/汲極接觸件的上表面270US。
第一下部源極/汲極接觸件171可包括第一下部源極/汲極填充層171b及第一下部源極/汲極障壁層171a。第一下部源極/汲極填充層171b設置於第一下部源極/汲極障壁層171a上。
第一下部源極/汲極障壁層171a沿第一下部源極/汲極填充層的側壁171b_SW延伸。在根據一些實例性實施例的半導體裝置中，第一下部源極/汲極障壁層171a可沿第一下部源極/汲極填充層的底表面171b_BS延伸。第一下部源極/汲極障壁層171a可沿第一下部源極/汲極填充層171b與第一源極/汲極圖案150之間的邊界延伸。
第一下部源極/汲極接觸件的上表面171US低於第一閘電極的上表面120US。第一層間絕緣層190覆蓋第一下部源極/汲極接觸件的上表面171US。第一下部源極/汲極接觸件的上表面171US包括第一下部源極/汲極障壁層的上表面171_AU及第一下部源極/汲極填充層的上表面171_BU。
在根據一些實例性實施例的半導體裝置中，第一下部源極/汲極障壁層171a可沿第一下部源極/汲極填充層的側壁171b_SW的一部分延伸。第一下部源極/汲極填充層的側壁171b_SW包括未被第一下部源極/汲極障壁層171a覆蓋的部分。
基於（或相對於）第一主動圖案的上表面AP1_US，第一下部源極/汲極填充層的上表面171_BU高於第一下部源極/汲極障壁層的上表面171_AU。自第一主動圖案的上表面AP1_US至第一下部源極/汲極填充層的上表面171_BU的高度H22大於自第一主動圖案的上表面AP1_US至第一下部源極/汲極障壁層的上表面171_AU的高度H21。第一下部源極/汲極填充層171b的一部分可在第一下部源極/汲極障壁層171a上方突出。
儘管第一下部源極/汲極填充層的上表面171_BU在圖2中被示出為平坦的，但此僅是為了簡化說明起見且不限於此。第一下部源極/汲極填充層171b的在第一方向X上的寬度可隨著第一下部源極/汲極填充層171b在第三方向Z上越來越遠離第一源極/汲極圖案150而增加。在第一方向X上彼此相對的第一下部源極/汲極填充層的側壁171b_SW之間的距離可隨著第一下部源極/汲極填充層在第三方向Z上越來越遠離第一源極/汲極圖案150而增加。第一下部源極/汲極填充層的上表面171_BU與第一下部源極/汲極填充層的側壁171b_SW交會的點被示出為成角度的，但本揭露不限於此。
第一源極/汲極填充層171b的在第二方向Y上的寬度可隨著第一源極/汲極填充層171b在第三方向Z上越來越遠離第一源極/汲極圖案150而減小。不同於所示實例，第一源極/汲極填充層171b的在第二方向Y上的寬度可維持恆定而與距第一源極/汲極圖案150的距離無關。
在圖4中，第一下部源極/汲極填充層的上表面被示出為平坦表面，但本揭露不限於此。在第二方向Y上切割的剖視圖中，第一下部源極/汲極填充層的上表面171_BU可包括凹狀表面。第一層間絕緣層的第二部分190B可填充第一源極/汲極填充層171b與接觸件隔離結構160之間的空間。
儘管第一下部源極/汲極填充層的底表面171b_BS被示出為具有波形狀，但本揭露不限於此。不同於所示實例，第一下部源極/汲極填充層的底表面171b_BS可具有平坦形狀。
第一下部源極/汲極接觸件171包括第一側壁171_SW1及第二側壁171_SW2。第一下部源極/汲極接觸件的第一側壁171_SW1可在第一方向X上延伸。第一下部源極/汲極接觸件的第二側壁171_SW2可在第二方向Y上延伸。第一下部源極/汲極接觸件的第一側壁171_SW1面對接觸件隔離結構160。第一下部源極/汲極接觸件的第二側壁171_SW2面對閘極結構GS。
在圖6中，第一下部源極/汲極障壁層的上表面171_AU可為平坦表面。
在圖7及圖8中，第一下部源極/汲極障壁層的上表面171_AU可包括凹狀表面。第一下部源極/汲極障壁層的上表面171_AU可為凹狀表面。第一下部源極/汲極接觸件的第二側壁171_SW2的最上部分的高度可為第一突出高度H31，且第一下部源極/汲極障壁層171a與第一下部源極/汲極填充層171b交會的點的高度可為第二突出高度H32。第一突出高度H31及第二突出高度H32可基於第一下部源極/汲極障壁層的上表面171_AU的最低部分來量測。
在圖7中，第一突出高度H31可等於第二突出高度H32。在圖8中，第二突出高度H32大於第一突出高度H31。
第一下部源極/汲極接觸件的上表面171US上設置有第一上部源極/汲極接觸件172。在根據一些實例性實施例的半導體裝置中，第一上部源極/汲極接觸件172可具有單一材料層結構。第一上部源極/汲極接觸件172可由單一導電材料形成。在此種情形中，第一上部源極/汲極接觸件172可包含在形成第一上部源極/汲極接觸件172的製程中無意引入的雜質。
作為實例，第一上部源極/汲極接觸件172可由單個晶粒形成。作為另一實例，第一上部源極/汲極接觸件172可包括藉由晶界而分隔開的多個晶粒。
第一上部源極/汲極接觸件172的在第二方向Y上的寬度可隨著第一上部源極/汲極接觸件172在第三方向Z上越來越遠離第一源極/汲極圖案150而減小。不同於所示實例，第一上部源極/汲極接觸件172的在第二方向Y上的寬度可維持恆定而與在第三方向Z上距第一源極/汲極圖案150的距離無關。
第二下部源極/汲極接觸件271可包括第二下部源極/汲極填充層271b及第二下部源極/汲極障壁層271a。第二下部源極/汲極填充層271b設置於第二下部源極/汲極障壁層271a上。第二下部源極/汲極接觸件271包括面對接觸件隔離結構160的第一側壁271_SW1。
第二下部源極/汲極接觸件271的上表面上設置有第二上部源極/汲極接觸件272。
由於對第二下部源極/汲極接觸件271的說明相同於或實質上相似於對第一下部源極/汲極接觸件171的說明，因此下面將不再贅述。由於對第二上部源極/汲極接觸件272的說明相同於或實質上相似於對第一上部源極/汲極接觸件172的說明，因此下面將不再贅述。
第一下部源極/汲極障壁層171a及第二下部源極/汲極障壁層271a可包含例如鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、氮化鈦矽（TiSiN）、釕（Ru）、鈷（Co）、鎳（Ni）、鎳硼（NiB）、鎢（W）、氮化鎢（WN）、碳氮化鎢（WCN）、鋯（Zr）、氮化鋯（ZrN）、釩（V）、氮化釩（VN）、鈮（Nb）、氮化鈮（NbN）、鉑（Pt）、銥（Ir）或銠（Rh）中的至少一者，但不限於此。第一下部源極/汲極障壁層171a與第二下部源極/汲極障壁層271a包含相同的材料。
第一下部源極/汲極填充層171b及第二下部源極/汲極填充層271b可包含例如鋁（Al）、鎢（W）、鈷（Co）、銅（Cu）、釕（Ru）、銀（Ag）、金（Au）、錳（Mn）或鉬（Mo）中的至少一者，但不限於此。第一下部源極/汲極填充層171b與第二下部源極/汲極填充層271b包含相同的材料。
第一上部源極/汲極接觸件172及第二上部源極/汲極接觸件272可包含例如鈦（Ti）、鎢（W）、鉬（Mo）、釕（Ru）及鈷（Co）中的一者，但不限於此。第一上部源極/汲極接觸件172與第二上部源極/汲極接觸件272包含相同的材料。
第一源極/汲極接觸件170與第一源極/汲極圖案150之間設置有第一接觸件矽化物層155。第一源極/汲極接觸件170設置於第一接觸件矽化物層155上。
第二源極/汲極接觸件270與第二源極/汲極圖案250之間設置有第二接觸件矽化物層255。第二源極/汲極接觸件270設置於第二接觸件矽化物層255上。
第一接觸件矽化物層155及第二接觸件矽化物層255包含金屬矽化物材料。作為實例，第一接觸件矽化物層155及第二接觸件矽化物層255可包含含有第一下部源極/汲極障壁層171a中包含的金屬的金屬矽化物材料。作為另一實例，第一接觸件矽化物層155及第二接觸件矽化物層255可包含含有第一下部源極/汲極障壁層171a中不包含的金屬的金屬矽化物材料。
第一層間絕緣層190上設置有第二層間絕緣層191。可在第一層間絕緣層190與第二層間絕緣層191之間設置第一配線蝕刻終止層195。第一配線蝕刻終止層195可沿第一閘電極的上表面120US、第一層間絕緣層的上表面190US、接觸件隔離結構的上表面160US、第一源極/汲極接觸件的上表面170US及第二源極/汲極接觸件的上表面270US延伸。
可在第二層間絕緣層191中設置第一配線結構。第一配線結構包括第一配線走線205。第一配線走線205的至少一部分可具有在第一方向X上延伸的線形狀。第一配線結構可不包括連接至第一源極/汲極接觸件170、第二源極/汲極接觸件270及第一閘電極120的通孔。
可在第二層間絕緣層191中設置第一配線走線205。第一配線走線205穿透第一配線蝕刻終止層195。第一配線走線205可接觸第一源極/汲極接觸件170、第二源極/汲極接觸件270及第一閘電極120。第一配線走線205可直接連接至第一閘電極的上表面120US、第一源極/汲極接觸件的上表面170US及第二源極/汲極接觸件的上表面270US。
儘管第一配線走線205被示出為單層，但此僅是為了簡化說明起見且本揭露不限於此。作為實例，第一配線走線205可包括障壁層及位於障壁層上部上的填充層。作為另一實例，第一配線走線205可包括填充層而不包括障壁層。
第二層間絕緣層191上設置有第三層間絕緣層192。可在第二層間絕緣層191與第三層間絕緣層192之間設置第二配線蝕刻終止層196。第二配線蝕刻終止層196可沿第二層間絕緣層191的上表面及第一配線走線205的上表面延伸。
可在第三層間絕緣層192中設置第二配線結構206。第二配線結構206設置於第一配線走線205上。第二配線結構206連接至第一配線走線205。
第二配線結構206可包括第二配線走線208及通孔207。第二配線走線208可經由通孔207連接至第一配線走線205。通孔207被形成為穿過第二配線蝕刻終止層196且連接至第一配線走線205。第二配線走線208的至少一部分可具有在第二方向Y上延伸的線形狀。
儘管第二配線結構206被示出為單層，但此僅是為了簡化說明起見且本揭露不限於此。舉例而言，第二配線結構206可包括障壁層及位於障壁層上部上的填充層。作為另一實例，第一配線走線205可包括填充層而不包括障壁層。作為又一實例，第二配線走線208及通孔207中的一者可包括障壁層及填充層，而另一者可包括填充層而不包括障壁層。
第二層間絕緣層191及第三層間絕緣層192中的每一者可包含例如氧化矽、氮化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、碳氮化矽或低介電常數材料中的至少一者。
第一配線蝕刻終止層195可包含基於（或相對於）第二層間絕緣層191具有蝕刻選擇性的材料。第二配線蝕刻終止層196可包含基於（或相對於）第三層間絕緣層192具有蝕刻選擇性的材料。第一配線蝕刻終止層195及第二配線蝕刻終止層196中的每一者可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、氧化矽硼（SiBN）、氮氧化矽硼（SiOBN）、碳氧化矽（SiOC）、氧化鋁（AlO）、氮化鋁（AlN）及碳氧化鋁（AlOC）或其組合中的至少一者。儘管第一配線蝕刻終止層195及第二配線蝕刻終止層196中的每一者被示出為單層，但本揭露不限於此。不同於所示實例，可不形成第一配線蝕刻終止層195或第二配線蝕刻終止層196中的至少一者。
第一配線走線205及第二配線結構206中的每一者可包含導電材料。第一配線走線205及第二配線結構206中的每一者可包含例如金屬、金屬合金、金屬氮化物、金屬碳氮化物、二維（2D）材料或導電半導體材料中的至少一者。
圖9及圖10是示出根據實例性實施例的半導體裝置的圖。圖11是示出根據實例性實施例的半導體裝置的圖。圖12及圖13是示出根據實例性實施例的半導體裝置的圖。圖14及圖15是示出根據實例性實施例的半導體裝置的圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8的說明的不同之處。
作為參照，圖13是圖12的部分Q的放大圖。另外，由於對第二源極/汲極接觸件270的說明實質上相同於對第一源極/汲極接觸件170的說明，因此以下說明將集中於第一源極/汲極接觸件170。
參照圖9及圖10，在根據實例性實施例的半導體裝置中，第一下部源極/汲極障壁層171a不沿第一下部源極/汲極填充層171b與第一源極/汲極圖案150之間的邊界延伸。
第一下部源極/汲極障壁層171a可不設置於第一接觸件矽化物層155與第一下部源極/汲極填充層171b之間。第一下部源極/汲極障壁層171a不沿第一下部源極/汲極填充層的底表面171b_BS的至少一部分延伸。第一下部源極/汲極填充層的底表面171b_BS的所述至少一部分可接觸第一接觸件矽化物層155。
換言之，第一下部源極/汲極填充層171b可包括插置於第一源極/汲極圖案150中的插入部分。第一下部源極/汲極障壁層171a可不沿第一下部源極/汲極填充層171b的插入部分的底表面171b_BS及/或側壁171b_SW延伸。
不同於所示實例，第一下部源極/汲極障壁層171a可不沿第一下部源極/汲極填充層的整個底表面171b_BS延伸。第一下部源極/汲極障壁層171a可沿第一下部源極/汲極填充層的整個側壁171b_SW延伸。
參照圖11，在根據實例性實施例的半導體裝置中，第一上部源極/汲極接觸件172可包括第一上部源極/汲極填充層172b及第一上部源極/汲極障壁層172a。
第一上部源極/汲極填充層172b設置於第一上部源極/汲極障壁層172a上。第一上部源極/汲極接觸件172可具有類似於第一下部源極/汲極接觸件171的多層導電結構。
對第一上部源極/汲極填充層172b及第一上部源極/汲極障壁層172a中包含的材料的說明可相同於對第一下部源極/汲極填充層171b及第一下部源極/汲極障壁層171a中包含的材料的說明。
參照圖12及圖13，在根據實例性實施例的半導體裝置中，第一下部源極/汲極填充層171b可包括下部部分171b_LO及突出部分171b_UP。
第一下部源極/汲極填充層的下部部分171b_LO可為被第一下部源極/汲極障壁層171a覆蓋的部分。第一下部源極/汲極填充層的突出部分171b_UP設置於第一下部源極/汲極填充層的下部部分171b_LO上。第一下部源極/汲極填充層的突出部分171b_UP可為在第一下部源極/汲極障壁層的上表面171_AU上方突出的部分。
舉例而言，第一源極/汲極填充層的突出部分171b_UP的在第一方向X上的寬度可隨著突出部分171b_UP在第三方向Z上越來越遠離第一源極/汲極圖案150而減小。
儘管第一源極/汲極填充層的突出部分171b_UP的上表面被示出為包括平坦部分，但本揭露不限於此。
參照圖14及圖15，根據實例性實施例的半導體裝置可更包括第一接觸件絕緣襯裡175及第二接觸件絕緣襯裡275。
第一接觸件絕緣襯裡175沿第一下部源極/汲極接觸件的側壁171_SW1及171_SW2延伸。第一接觸件絕緣襯裡175沿接觸件隔離結構160的第二側壁延伸。在圖14中，第一層間絕緣層190的一部分可夾置於第一接觸件絕緣襯裡175與源極/汲極蝕刻終止層156之間。
第一接觸件絕緣襯裡175可延伸至接觸件隔離結構的上表面160US。第一接觸件絕緣襯裡175不覆蓋接觸件隔離結構的上表面160US。舉例而言，基於（或相對於）第一主動圖案的上表面AP1_US，第一接觸件絕緣襯裡的上表面175US的高度可相同於第一源極/汲極接觸件的上表面170US的高度。
第一接觸件絕緣襯裡175接觸第一下部源極/汲極接觸件171及第一上部源極/汲極接觸件172。舉例而言，第一接觸件絕緣襯裡175接觸第一下部源極/汲極接觸件的側壁171_SW1及171_SW2。
第二接觸件絕緣襯裡275沿第二下部源極/汲極接觸件的側壁271_SW1延伸。第二接觸件絕緣襯裡275沿接觸件隔離結構160的第二側壁延伸。第二接觸件絕緣襯裡275可延伸至接觸件隔離結構的上表面160US。
第二接觸件絕緣襯裡275接觸第二下部源極/汲極接觸件271。舉例而言，第二接觸件絕緣襯裡275接觸第二下部源極/汲極接觸件的側壁271_SW1。儘管未示出，但相似於圖14所示，第二接觸件絕緣襯裡275接觸第二上部源極/汲極接觸件272。
第一接觸件絕緣襯裡175及第二接觸件絕緣襯裡275可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、氮氧化矽硼（SiOBN）、碳氧化矽（SiOC）或其組合中的至少一者。
不同於所示實例，第一接觸件絕緣襯裡的上表面175US的高度可低於接觸件隔離結構的上表面160US及第一源極/汲極接觸件的上表面170US。另外，第二接觸件絕緣襯裡275的上表面的高度可低於接觸件隔離結構的上表面160US及第二源極/汲極接觸件的上表面270US。
當第一接觸件絕緣襯裡175及第二接觸件絕緣襯裡275包含與接觸件隔離結構160相同的材料時，在如圖15所示的剖視圖中，第一接觸件絕緣襯裡175及第二接觸件絕緣襯裡275可能無法與接觸件隔離結構160區分開。
圖16及圖17是各自示出根據一些實例性實施例的半導體裝置的圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8的說明的不同之處。
參照圖16，在根據實例性實施例的半導體裝置中，自第一主動圖案的上表面AP1_US至第一下部源極/汲極填充層的上表面171_BU的高度H22可相同於自第一主動圖案的上表面AP1_US至第一下部源極/汲極障壁層的上表面171_AU的高度H21。
第一下部源極/汲極填充層的上表面171_BU可與第一下部源極/汲極障壁層的上表面171_AU共面。第一下部源極/汲極填充層171b不在第一下部源極/汲極障壁層171a上方突出。
參照圖17，在根據實例性實施例的半導體裝置中，自第一主動圖案的上表面AP1_US至第一下部源極/汲極填充層的上表面171_BU的高度H22小於自第一主動圖案的上表面AP1_US至第一下部源極/汲極障壁層的上表面171_AU的高度H21。
基於（或相對於）第一主動圖案的上表面AP1_US，第一下部源極/汲極填充層的上表面171_BU低於第一下部源極/汲極障壁層的上表面171_AU。第一下部源極/汲極障壁層171a的一部分可在第一下部源極/汲極填充層171b上方突出。
圖18至圖23是各自示出根據一些實例性實施例的半導體裝置的圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8的說明的不同之處。
參照圖18，在根據實例性實施例的半導體裝置中，第一上部源極/汲極接觸件172的側壁中的至少一者及第二上部源極/汲極接觸件272的側壁中的至少一者可包括凹狀表面。
若第二上部源極/汲極接觸件272被闡述為實例，則第二上部源極/汲極接觸件272的在第二方向Y上的寬度可隨著第二上部源極/汲極接觸件272在第三方向Z上越來越遠離第二下部源極/汲極接觸件271而首先減小且然後增加。
當藉由濕法蝕刻製程形成第一上部源極/汲極接觸件172及第二上部源極/汲極接觸件272時，上部源極/汲極接觸件172及272的側壁中的至少一者可包括如上所述的凹狀表面。
參照圖19，在根據實例性實施例的半導體裝置中，第一下部源極/汲極填充層171b及第二下部源極/汲極填充層271b中的每一者可包括突出部分。
若第一下部源極/汲極接觸件171被闡述為實例，則第一下部源極/汲極填充層171b可包括第一部分及第二部分。第一下部源極/汲極填充層171b的第一部分可在第三方向Z上與第一上部源極/汲極接觸件172交疊。第一下部源極/汲極填充層171b的第二部分在第三方向Z上不與第一上部源極/汲極接觸件172交疊。亦即，第一上部源極/汲極接觸件172連接至第一下部源極/汲極填充層171b的第一部分。
第一下部源極/汲極填充層171b的第一部分的上表面高於第一下部源極/汲極填充層171b的第二部分的上表面。
在形成第一上部源極/汲極接觸件172的製程中，可對第一下部源極/汲極填充層171b的一部分進行蝕刻。因此，第一下部源極/汲極填充層171b的第一部分的上表面變得高於第一下部源極/汲極填充層171b的第二部分的上表面。第一下部源極/汲極填充層171b的第一部分可包括在第三方向Z上在第一下部源極/汲極填充層171b的第二部分的上表面上方突出的突出部分。
參照圖20，在根據實例性實施例的半導體裝置中，接觸件隔離結構160的底表面可在第三方向Z上與第一源極/汲極圖案150及第二源極/汲極圖案250中的至少一者交疊。
在形成接觸件隔離結構160的製程中，接觸件隔離結構160可與第一源極/汲極圖案150或第二源極/汲極圖案250中的至少一者接觸。
參照圖21，在根據實例性實施例的半導體裝置中，第一下部源極/汲極接觸件171或第二下部源極/汲極接觸件271中的至少一者可包括相較於接觸件隔離結構160的底表面而言更向基板100突出的下部突出部分。
第一下部源極/汲極接觸件171及/或第二下部源極/汲極接觸件271中包括的下部突出部分設置於第一層間絕緣層的第一部分190A中。
儘管第一下部源極/汲極接觸件171及/或第二下部源極/汲極接觸件271中包括的下部突出部分被示出為未延伸至場絕緣層105的上表面，但本揭露不限於此。
參照圖22，在根據實例性實施例的半導體裝置中，第一源極/汲極接觸件170可更包括夾置於接觸件隔離結構160與第一下部源極/汲極填充層171b之間的第一上部接觸件殘餘物172R。
第二源極/汲極接觸件270可更包括夾置於接觸件隔離結構160與第二下部源極/汲極填充層271b之間的第二上部接觸件殘餘物272R。
第一上部接觸件殘餘物172R及第二上部接觸件殘餘物272R包含與第一上部源極/汲極接觸件172及第二上部源極/汲極接觸件272相同的材料。
參照圖23，在根據實例性實施例的半導體裝置中，接觸件隔離結構160可延伸至場絕緣層105。
接觸件隔離結構160可接觸場絕緣層105。接觸件隔離結構160的高度H41可大於自第一源極/汲極圖案的底表面150BS至接觸件隔離結構的上表面160US的高度H42。
圖24及圖25是各自示出根據一些實例性實施例的半導體裝置的圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8的說明的不同之處。
參照圖24，根據實例性實施例的半導體裝置可更包括設置於場區FX中的虛設突出圖案DPF。
圖2中的深溝渠DT未形成於場區FX中。第一主動區RX1及第二主動區RX2可界定於虛設突出圖案DPF之間。
虛設突出圖案DPF可在第一方向X上伸長。虛設突出圖案DPF的上表面被場絕緣層105覆蓋。虛設突出圖案DPF可包含半導體材料。
參照圖25，根據實例性實施例的半導體裝置可更包括沿第一主動區RX1的邊界設置的突出結構PRT。
突出結構PRT可設置於在第一方向X上延伸的第一主動區RX1的邊界處。突出結構PRT的第一側壁可由鰭溝渠FT界定，且突出結構PRT的第二側壁可由深溝渠DT界定。突出結構PRT可在第一方向X上伸長。
突出結構PRT被場絕緣層105覆蓋。突出結構PRT可包含與第一主動圖案AP1相同的半導體材料。
儘管突出結構PRT被示出為沿在第一方向X上延伸的第一主動區RX1的兩個邊界中的一者設置，但本揭露不限於此。不同於所示實例，顯而易見的是，突出結構PRT可沿第一主動區RX1的兩個邊界設置，第一主動區RX1沿第一方向X延伸。
儘管未示出，但突出結構PRT可設置於第二主動區RX2的邊緣處。
圖26是示出根據實例性實施例的半導體裝置的圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8的說明的不同之處。
參照圖26，在根據實例性實施例的半導體裝置中，接觸件隔離結構160（參見圖4）不設置於第一源極/汲極接觸件170與第二源極/汲極接觸件270之間。
第一源極/汲極填充層171b的在第二方向Y上的寬度可隨著第一源極/汲極填充層171b在第三方向Z上越來越遠離第一源極/汲極圖案150而增加。第二源極/汲極填充層271b的在第二方向Y上的寬度可隨著第二源極/汲極填充層271b在第三方向Z上越來越遠離第二源極/汲極圖案250而增加。
不同於所示實例，第一源極/汲極接觸件170可直接連接至第二源極/汲極接觸件270。亦即，在根據一些實例性實施例的半導體裝置中，至少一個源極/汲極接觸件可設置於第一主動區RX1及第二主動區RX2之上。
圖27至圖31是示出根據一些實例性實施例的半導體裝置的圖。圖27是示出根據實例性實施例的半導體裝置的實例性佈局圖。圖28及圖29是沿圖27的線A-A截取的剖視圖。圖30是沿圖27的線B-B截取的剖視圖。圖31是沿圖27的線C-C截取的剖視圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8的說明的不同之處。
參照圖27至圖31，在根據一些實例性實施例的半導體裝置中，第一主動圖案AP1可包括第一下部圖案BP1及第一片材圖案NS1。第二主動圖案AP2可包括第二下部圖案BP2及第二片材圖案NS2。
第一下部圖案BP1及第二下部圖案BP2中的每一者可在第一方向X上延伸。第一片材圖案NS1可設置於第一下部圖案BP1上同時與第一下部圖案BP1間隔開。第二片材圖案NS2可設置於第二下部圖案BP2上同時與第二下部圖案BP2間隔開。
儘管三個第一片材圖案NS1及三個第二片材圖案NS2被示出為在第三方向Z上排列，但此僅是為了簡化說明起見且本揭露不限於此。舉例而言，第一主動圖案的上表面AP1_US可為第一片材圖案NS1之中的最上部的第一片材圖案NS1的上表面。
第一下部圖案BP1及第二下部圖案BP2中的每一者可藉由對基板100的一部分進行蝕刻而形成，或者可包括自基板100生長的磊晶層。第一下部圖案BP1及第二下部圖案BP2中的每一者可包含作為元素半導體材料的矽或鍺。另外，第一下部圖案BP1及第二下部圖案BP2中的每一者可包含化合物半導體，例如，IV-IV族化合物半導體或III-V族化合物半導體。
第一片材圖案NS1及第二片材圖案NS2中的每一者可包含作為元素半導體材料的矽或鍺、IV-IV族化合物半導體或III-V族化合物半導體中的任一者。第一片材圖案NS1可包含與第一下部圖案BP1相同的材料，或者可包含與第一下部圖案BP1不同的材料。同樣，第二片材圖案NS2可包含與第二下部圖案BP2相同的材料，或者可包含與第二下部圖案BP2不同的材料。
第一片材圖案NS1可連接至第一源極/汲極圖案150。第二片材圖案NS2可連接至第二源極/汲極圖案250。第一片材圖案NS1及第二片材圖案NS2可為用作電晶體的通道區的通道圖案。舉例而言，第一片材圖案NS1及第二片材圖案NS2可為奈米片材或奈米線。
第一閘極絕緣層130可沿第一下部圖案BP1的上表面、第二下部圖案BP2的上表面及場絕緣層105的上表面延伸。第一閘極絕緣層130可包繞第一片材圖案NS1的周邊及第二片材圖案NS2的周邊。
第一閘電極120可設置於第一下部圖案BP1及第二下部圖案BP2上。第一閘電極120可與第一下部圖案BP1及第二下部圖案BP2相交。第一閘電極120可包繞第一片材圖案NS1的周邊及第二片材圖案NS2的周邊。
舉例而言，第一閘電極的線部分120LP可包繞第一片材圖案NS1的周邊及第二片材圖案NS2的周邊。第一閘電極的線部分120LP可設置於第一下部圖案BP1與第一片材圖案NS1之間以及相鄰的第一片材圖案NS1之間。第一閘電極的線部分120LP可設置於第二下部圖案BP2與第二片材圖案NS2之間以及相鄰的第二片材圖案NS2之間。
在圖28中，第一閘極間隔件140可僅包括外部間隔件。第一閘極間隔件140不設置於第一下部圖案BP1與第一片材圖案NS1之間以及相鄰的第一片材圖案NS1之間。
在圖29中，第一閘極間隔件140可包括外部間隔件及內部間隔件。第一閘極間隔件140可設置於第一下部圖案BP1與第一片材圖案NS1之間以及相鄰的第一片材圖案NS1之間。
圖32是示出根據實例性實施例的半導體裝置的佈局圖。圖33是沿圖32的線E-E截取的實例性剖視圖。為了簡化說明起見，以下說明將集中於與參照圖1至圖8及圖27至圖31的說明的不同之處。
參照圖32及圖33，根據實例性實施例的半導體裝置可包括第三主動圖案AP3、至少一個第二閘電極320、第三源極/汲極接觸件370、第一配線走線205及第二配線結構206。
第三主動圖案AP3可包括第三下部圖案BP3、第三下部片材圖案NS3_BP及第三上部片材圖案NS3_UP。
第三下部圖案BP3可在第一方向X上延伸。第三下部片材圖案NS3_BP可設置於第三下部圖案BP3上。第三下部片材圖案NS3_BP可被設置成在第三方向Z上與第三下部圖案BP3間隔開。第三上部片材圖案NS3_UP可設置於第三下部片材圖案NS3_BP上。第三上部片材圖案NS3_UP可被設置成在第三方向Z上與第三下部片材圖案NS3_BP間隔開。
儘管三個第三下部片材圖案NS3_BP及三個第三上部片材圖案NS3_UP被示出為在第三方向Z上排列，但此僅是為了簡化說明起見且本揭露不限於此。第三主動圖案AP3的上表面可為第三上部片材圖案NS3_UP之中的最上部的第三上部片材圖案NS3_UP的上表面。
第三下部圖案BP3、第三下部片材圖案NS3_BP及第三上部片材圖案NS3_UP中的每一者可包含作為元素半導體材料的矽或鍺、IV-IV族化合物半導體及III-V族化合物半導體中的任一者。第三下部片材圖案NS3_BP與第三上部片材圖案NS3_UP可包含相同的材料或者可包含不同的材料。
舉例而言，第三下部片材圖案NS3_BP及第三上部片材圖案NS3_UP中的一者可為PMOS通道區，而另一者可為NMOS通道區。作為另一實例，第三下部片材圖案NS3_BP及第三上部片材圖案NS3_UP可為PMOS通道區。作為又一實例，第三下部片材圖案NS3_BP及第三上部片材圖案NS3_UP可為NMOS通道區。
如圖30所示，第二閘極絕緣層330可包繞第三下部片材圖案NS3_BP的周邊及第三上部片材圖案NS3_UP的周邊。
第二閘電極320可設置於第三主動圖案AP3上。第二閘電極320可在第二方向Y上延伸且與第三主動圖案AP3交叉。第二閘電極320設置於第二閘極絕緣層330上。如圖30所示，第二閘電極320可包繞第三下部片材圖案NS3_BP的周邊及第三上部片材圖案NS3_UP的周邊。
儘管未示出，但第二閘電極320可包括線部分及突出部分。第二閘電極320的線部分可在第二方向Y上伸長。第二閘電極320的突出部分可在第三方向Z上自第二閘電極320的線部分突出。
可在第二閘電極320的側壁上設置第二閘極間隔件340。第二閘極間隔件340可在第二方向Y上延伸。舉例而言，第二閘極間隔件的上表面340US可與第二閘電極的上表面320US共面。
可在第三下部圖案BP3上設置第三下部源極/汲極圖案350_LP。第三下部源極/汲極圖案350_LP可連接至第三下部片材圖案NS3_BP。
可在第三下部源極/汲極圖案350_LP上設置第三上部源極/汲極圖案350_UP。第三上部源極/汲極圖案350_UP可連接至第三上部片材圖案NS3_UP。
第三上部源極/汲極圖案350_UP在第三方向Z上與第三下部源極/汲極圖案350_LP間隔開。
舉例而言，第三上部源極/汲極圖案350_UP及第三下部源極/汲極圖案350_LP可接觸第二閘極絕緣層330。不同於所示實例，第三上部源極/汲極圖案350_UP或第三下部源極/汲極圖案350_LP中的至少一者可不接觸第二閘極絕緣層330。
可在第三上部源極/汲極圖案350_UP與第三下部源極/汲極圖案350_LP之間設置插入層間絕緣層193。
插入層間絕緣層193可包含絕緣材料。插入層間絕緣層193可包含例如氧化矽、氮化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、碳氮化矽或低介電常數材料中的至少一者，但不限於此。
第三源極/汲極接觸件370可連接至第三上部源極/汲極圖案350_UP或第三下部源極/汲極圖案350_LP中的一者。第三源極/汲極接觸件370的一部分可連接至第三下部源極/汲極圖案350_LP，且第三源極/汲極接觸件370的剩餘部分可連接至第三上部源極/汲極圖案350_UP。
不同於所示實例，第三上部源極/汲極圖案350_UP及第三下部源極/汲極圖案350_LP可連接至在第三方向Z上伸長的單個第三源極/汲極接觸件370。
第三源極/汲極接觸件370包括第三下部源極/汲極接觸件371及第三上部源極/汲極接觸件372。第三上部源極/汲極接觸件372設置於第三下部源極/汲極接觸件371上。第三上部源極/汲極接觸件372包括第三源極/汲極接觸件的上表面370US。第三源極/汲極接觸件的上表面370US可與第二閘電極的上表面320US共面。第三源極/汲極接觸件的上表面370US可與第一層間絕緣層的上表面190US共面。
第三下部源極/汲極接觸件371可包括第三下部源極/汲極填充層371b及第三下部源極/汲極障壁層371a。第三下部源極/汲極填充層371b設置於第三下部源極/汲極障壁層371a上。
第三下部源極/汲極接觸件的上表面371US低於第二閘電極的上表面320US。第一層間絕緣層190覆蓋第三下部源極/汲極接觸件的上表面371US。第三下部源極/汲極接觸件的上表面371US包括第三下部源極/汲極障壁層的上表面371_AU及第三下部源極/汲極填充層的上表面371_BU。基於（或相對於）第三主動圖案AP3的上表面，第三下部源極/汲極填充層的上表面371_BU可高於第三下部源極/汲極障壁層的上表面371_AU，但不限於此。
第三上部源極/汲極接觸件372設置於第三下部源極/汲極接觸件的上表面371US上。在根據一些實例性實施例的半導體裝置中，第三上部源極/汲極接觸件372可具有單一材料層結構。
連接至第三下部源極/汲極圖案350_LP的第三源極/汲極接觸件370可穿透第三上部源極/汲極圖案350_UP及插入層間絕緣層193。第三下部源極/汲極接觸件371可穿透第三上部源極/汲極圖案350_UP及插入層間絕緣層193。第三上部源極/汲極接觸件372不穿透第三上部源極/汲極圖案350_UP及插入層間絕緣層193。
可在第三上部源極/汲極圖案350_UP的側壁及穿透插入層間絕緣層193的第三源極/汲極接觸件370的側壁上設置第三接觸件絕緣襯裡375。不同於所示實例，當第三源極/汲極接觸件370連接至第三上部源極/汲極圖案350_UP及第三下部源極/汲極圖案350_LP時，第三接觸件絕緣襯裡375可不設置於第三源極/汲極接觸件370的側壁上。
第三源極/汲極接觸件370與第三上部源極/汲極圖案350_UP之間設置有第三上部接觸件矽化物層355_UP。第三源極/汲極接觸件370與第三下部源極/汲極圖案350_LP之間設置有第三下部接觸件矽化物層355_LP。
第一配線走線205及第二配線結構206可依序設置於第三源極/汲極接觸件370上。
圖34至圖43是示出根據實例性實施例的用於製作半導體裝置的方法的中間步驟的視圖。
作為參考，圖35及圖38至圖43可為沿圖34的線A-A截取的剖視圖。圖36及圖37是沿圖34的線C-C截取的剖視圖。
參照圖34至圖36，可在第一主動圖案AP1上形成預閘電極120P及第一源極/汲極圖案150。
可在第二主動圖案AP2上形成預閘電極120P及第二源極/汲極圖案250。
可在第一方向X上彼此相鄰的預閘電極120P之間形成第一源極/汲極圖案150及第二源極/汲極圖案250。
預閘電極120P的側壁上設置有第一閘極間隔件140。預閘電極120P形成於預閘極絕緣層130P上。
可沿第一源極/汲極圖案150的輪廓及第二源極/汲極圖案250的輪廓形成源極/汲極蝕刻終止層156。
源極/汲極蝕刻終止層156上形成有第一預層間絕緣層190P1。第一預層間絕緣層190P1可與預閘電極120P的上表面共面。
參照圖37，可在第一預層間絕緣層190P1中形成接觸件隔離結構160。
在第二方向Y上彼此相鄰的第一源極/汲極圖案150與第二源極/汲極圖案250之間設置有接觸件隔離結構160。
在下文中，將參照沿圖34的線A-A截取的剖視圖來提供說明。
參照圖38，可形成覆蓋預閘電極120P的上表面的第一附加絕緣層以在第一源極/汲極圖案150上形成第二預層間絕緣層190P2。
可在第二預層間絕緣層190P2中形成暴露出第一源極/汲極圖案150的接觸件孔170h。
參照圖39，在第一源極/汲極圖案150上形成預源極/汲極接觸件170P。
接觸件孔170h中形成有預源極/汲極接觸件170P。預源極/汲極接觸件170P可包括預源極/汲極障壁層171a_P及預源極/汲極填充層171b_P。預源極/汲極填充層171b_P形成於預源極/汲極障壁層171a_P上。
第一源極/汲極圖案150與預源極/汲極接觸件170P之間形成有第一接觸件矽化物層155。
儘管未示出，但在接觸件孔170h中形成預源極/汲極接觸件170P之前，可進一步形成圖14的第一接觸件絕緣襯裡175。
參照圖39及圖40，移除預源極/汲極接觸件170P的一部分以在接觸件孔170h中形成第一下部源極/汲極接觸件171。
第一源極/汲極圖案150上形成有第一下部源極/汲極接觸件171。第一下部源極/汲極接觸件171包括第一下部源極/汲極障壁層171a及第一下部源極/汲極填充層171b。
參照圖40及圖41，在第一下部源極/汲極接觸件171上形成預上部源極/汲極圖案172P。
在接觸件孔170h中形成第一下部源極/汲極接觸件171之後，預上部源極/汲極圖案172P填充接觸件孔170h的剩餘部分。預上部源極/汲極圖案的上表面172P_US可與預閘電極的上表面120P_US共面。
舉例而言，預上部源極/汲極圖案172P可填充接觸件孔170h。隨後，可藉由平坦化製程移除預上部源極/汲極圖案172P的一部分及預閘電極120P上的第二預層間絕緣層190P2。因此，預閘電極120P可被暴露出。
當預閘電極120P被暴露出時，可形成包繞預上部源極/汲極圖案172P的側壁及第一下部源極/汲極接觸件171的側壁的第三預層間絕緣層190P3。第三預層間絕緣層190P3可為第二預層間絕緣層190P2的一部分。
參照圖41及圖42，可在預閘電極120P及預上部源極/汲極圖案172P上形成遮罩圖案MASK。
遮罩圖案MASK覆蓋預閘電極的上表面120P_US的一部分及預上部源極/汲極圖案的上表面172P_US的一部分。
可使用遮罩圖案MASK作為遮罩來移除預閘電極120P的一部分及預上部源極/汲極圖案172P的一部分。因此，形成第一閘電極120及第一上部源極/汲極接觸件172。
第一源極/汲極圖案150上形成有第一源極/汲極接觸件170。第一源極/汲極接觸件170包括第一下部源極/汲極接觸件171及第一上部源極/汲極接觸件172。
可移除預閘電極120P的一部分及預上部源極/汲極圖案172P的一部分以形成閘極凹槽120R及接觸件孔170h。
參照圖42及圖43，在閘極凹槽120R及接觸件孔170h中填充絕緣材料以在基板100上形成第一層間絕緣層190。
當形成層間絕緣層190時，可移除遮罩圖案MASK。
隨後，參照圖2，在第一閘電極120及第一源極/汲極接觸件170上形成第一配線走線205及第二配線結構206。
綜上所述，熟習此項技術者將意識到，可在實質上不背離本發明概念的原理的條件下，對所揭露的實例性實施例做出諸多變化及修改。因此，本發明概念所揭露的實例性實施例僅用於一般說明意義而不是出於限制的目的。
100:基板 105:場絕緣層 120:第一閘電極 120LP:線部分 120LP_US、120P_US、120US、140US、160US、170US、171_AU、171_BU、171US、172P_US、175US、190US、270US、320US、340US、370US、371_AU、371_BU、371US、AP1_US:上表面 120P:預閘電極 120PP、171b_UP:突出部分 120R:閘極凹槽 130:第一閘極絕緣層 130P:預閘極絕緣層 140:第一閘極間隔件/閘極間隔件 150:第一源極/汲極圖案/源極/汲極圖案 150BS、171b_BS、250BS:底表面 155:第一接觸件矽化物層 156:源極/汲極蝕刻終止層/蝕刻終止層 160:接觸件隔離結構 170:第一源極/汲極接觸件 170h:接觸件孔 170P:預源極/汲極接觸件 171:第一下部源極/汲極接觸件 171_SW1、271_SW1:第一側壁/側壁 171_SW2:第二側壁/側壁 171a:第一下部源極/汲極障壁層 171a_P:預源極/汲極障壁層 171b:第一下部源極/汲極填充層/第一源極/汲極填充層 171b_LO:下部部分 171b_P:預源極/汲極填充層 171b_SW、GS_SW:側壁 172:第一上部源極/汲極接觸件/上部源極/汲極接觸件 172a:第一上部源極/汲極障壁層 172b:第一上部源極/汲極填充層 172P:預上部源極/汲極圖案 172R:第一上部接觸件殘餘物 175:第一接觸件絕緣襯裡 190:第一層間絕緣層/層間絕緣層 190A:第一部分 190B:第二部分 190P1:第一預層間絕緣層 190P2:第二預層間絕緣層 190P3:第三預層間絕緣層 191:第二層間絕緣層 192:第三層間絕緣層 193:插入層間絕緣層 195:第一配線蝕刻終止層 196:第二配線蝕刻終止層 205:第一配線走線 206:第二配線結構 207:通孔 208:第二配線走線 250:第二源極/汲極圖案/源極/汲極圖案 255:第二接觸件矽化物層 270:第二源極/汲極接觸件 271:第二下部源極/汲極接觸件 271a:第二下部源極/汲極障壁層 271b:第二下部源極/汲極填充層/第二源極/汲極填充層 272:第二上部源極/汲極接觸件/上部源極/汲極接觸件 272R:第二上部接觸件殘餘物 275:第二接觸件絕緣襯裡 320:第二閘電極 330:第二閘極絕緣層 340:第二閘極間隔件 350_LP:第三下部源極/汲極圖案 350_UP:第三上部源極/汲極圖案 355_LP:第三下部接觸件矽化物層 355_UP:第三上部接觸件矽化物層 370:第三源極/汲極接觸件 371:第三下部源極/汲極接觸件 371a:第三下部源極/汲極障壁層 371b:第三下部源極/汲極填充層 372:第三上部源極/汲極接觸件 375:第三接觸件絕緣襯裡 A-A、B-B、C-C、D-D、E-E:線 AP1:第一主動圖案 AP2:第二主動圖案 AP3:第三主動圖案 BP1:第一下部圖案 BP2:第二下部圖案 BP3:第三下部圖案 DPF:虛設突出圖案 DT:深溝渠 FT:鰭溝渠 FX:場區 GS:閘極結構 H11、H12、H13、H21、H22、H41、H42:高度 H31:第一突出高度 H32:第二突出高度 MASK:遮罩圖案 NS1:第一片材圖案 NS2:第二片材圖案 NS3_BP:第三下部片材圖案 NS3_UP:第三上部片材圖案 P、Q:部分 PRT:突出結構 RX1:第一主動區 RX2:第二主動區 X:第一方向 Y:第二方向 Z:第三方向
藉由參照附圖詳細闡述本揭露的一些實例性實施例，本揭露的以上及其他態樣及特徵將變得更顯而易見，在附圖中： 圖1是示出根據實例性實施例的半導體裝置的實例性佈局圖。 圖2至圖5是分別沿圖1的線A-A、B-B、C-C及D-D截取的實例性剖視圖。 圖6至圖8是圖2的部分P的放大視圖。 圖9及圖10是示出根據實例性實施例的半導體裝置的圖。 圖11是示出根據實例性實施例的半導體裝置的圖。 圖12及圖13是示出根據實例性實施例的半導體裝置的圖。 圖14及圖15是示出根據實例性實施例的半導體裝置的圖。 圖16及圖17是各自示出根據一些實例性實施例的半導體裝置的圖。 圖18至圖23是各自示出根據一些實例性實施例的半導體裝置的圖。 圖24及圖25是各自示出根據一些實例性實施例的半導體裝置的圖。 圖26是示出根據實例性實施例的半導體裝置的圖。 圖27至圖31是示出根據一些實例性實施例的半導體裝置的圖。 圖32是示出根據實例性實施例的半導體裝置的佈局圖。 圖33是沿圖32的線E-E截取的實例性剖視圖。 圖34至圖43是示出根據實例性實施例的用於製作半導體裝置的方法的中間步驟的視圖。
100:基板
120:第一閘電極
120LP_US、120US、140US、170US、171_AU、171_BU、171US、190US、AP1_US:上表面
130:第一閘極絕緣層
140:第一閘極間隔件/閘極間隔件
150:第一源極/汲極圖案/源極/汲極圖案
155:第一接觸件矽化物層
156:源極/汲極蝕刻終止層/蝕刻終止層
170:第一源極/汲極接觸件
171:第一下部源極/汲極接觸件
171_SW2:第二側壁/側壁
171a:第一下部源極/汲極障壁層
171b:第一下部源極/汲極填充層/第一源極/汲極填充層
171b_BS:底表面
171b_SW、GS_SW:側壁
172:第一上部源極/汲極接觸件/上部源極/汲極接觸件
190:第一層間絕緣層/層間絕緣層
191:第二層間絕緣層
192:第三層間絕緣層
195:第一配線蝕刻終止層
196:第二配線蝕刻終止層
205:第一配線走線
206:第二配線結構
207:通孔
208:第二配線走線
AP1:第一主動圖案
GS:閘極結構
H11、H12、H13、H21、H22:高度
P:部分
X:第一方向
Y:第二方向
Z:第三方向

Claims (20)

  1. 一種半導體裝置，包括： 主動圖案，在基板上且在第一方向上延伸； 閘極結構，在所述主動圖案上，所述閘極結構包括閘電極，所述閘電極在不同於所述第一方向的第二方向上延伸； 源極/汲極圖案，在所述閘極結構的至少一側上；以及 源極/汲極接觸件，在所述源極/汲極圖案上且連接至所述源極/汲極圖案， 其中相對於所述主動圖案的上表面而言，所述閘電極的上表面的高度相同於所述源極/汲極接觸件的上表面的高度，並且 所述源極/汲極接觸件包括下部源極/汲極接觸件及在所述下部源極/汲極接觸件上的上部源極/汲極接觸件。
  2. 如請求項1所述的半導體裝置，其中 所述閘電極包括在所述第二方向上延伸的線部分及自所述閘電極的所述線部分突出的突出部分，且 所述閘電極的所述突出部分包括所述閘電極的所述上表面。
  3. 如請求項1所述的半導體裝置，其中所述下部源極/汲極接觸件包括下部源極/汲極填充層及沿所述下部源極/汲極填充層的側壁延伸的下部源極/汲極障壁層。
  4. 如請求項3所述的半導體裝置，其中所述下部源極/汲極障壁層沿所述下部源極/汲極填充層與所述源極/汲極圖案之間的邊界延伸。
  5. 如請求項3所述的半導體裝置，其中相對於所述主動圖案的所述上表面而言，所述下部源極/汲極填充層的上表面高於所述下部源極/汲極障壁層的上表面。
  6. 如請求項5所述的半導體裝置，其中 所述下部源極/汲極填充層包括自所述下部源極/汲極障壁層的所述上表面突出的突出部分，且 所述下部源極/汲極填充層的所述突出部分的在所述第一方向上的寬度隨著所述突出部分在垂直於所述基板的第三方向上越來越遠離所述源極/汲極圖案而減小。
  7. 如請求項3所述的半導體裝置，其中所述上部源極/汲極接觸件具有單一材料層結構。
  8. 如請求項1所述的半導體裝置，更包括： 接觸件絕緣襯裡，沿所述下部源極/汲極接觸件的側壁延伸且接觸所述下部源極/汲極接觸件。
  9. 如請求項1所述的半導體裝置，更包括： 接觸件隔離結構，在所述基板上， 其中所述下部源極/汲極接觸件包括在所述第一方向上延伸的第一側壁及在所述第二方向上延伸的第二側壁， 所述接觸件隔離結構面對所述下部源極/汲極接觸件的所述第一側壁，且 相對於所述基板的上表面而言，所述接觸件隔離結構的上表面的高度相同於所述源極/汲極接觸件的所述上表面的高度。
  10. 如請求項1所述的半導體裝置，更包括： 配線走線，在所述源極/汲極接觸件上且在所述第一方向上延伸， 其中所述配線走線接觸所述源極/汲極接觸件。
  11. 一種半導體裝置，包括： 主動圖案，在基板上且在第一方向上延伸； 閘極結構，在所述主動圖案上，所述閘極結構包括閘極間隔件及閘電極，所述閘電極在不同於所述第一方向的第二方向上延伸； 源極/汲極圖案，在所述閘極結構的至少一側上； 源極/汲極接觸件，在所述源極/汲極圖案上且連接至所述源極/汲極圖案； 第一配線走線，在所述源極/汲極接觸件上，所述第一配線走線接觸所述源極/汲極接觸件且在所述第一方向上延伸；以及 配線結構，在所述第一配線走線上且連接至所述第一配線走線，所述配線結構包括通孔及第二配線走線， 其中所述源極/汲極接觸件包括下部源極/汲極接觸件及在所述下部源極/汲極接觸件上的上部源極/汲極接觸件， 所述閘電極包括在所述第二方向上延伸的線部分及自所述閘電極的所述線部分突出的突出部分，並且 所述閘電極的所述突出部分包括所述閘電極的上表面。
  12. 如請求項11所述的半導體裝置，其中相對於所述主動圖案的上表面而言，所述閘電極的所述上表面的高度相同於所述源極/汲極接觸件的上表面的高度及所述閘極間隔件的上表面的高度。
  13. 如請求項11所述的半導體裝置，其中 所述下部源極/汲極接觸件包括下部源極/汲極填充層及沿所述下部源極/汲極填充層的側壁延伸的下部源極/汲極障壁層，且 相對於所述主動圖案的上表面而言，所述下部源極/汲極填充層的上表面高於所述下部源極/汲極障壁層的上表面。
  14. 如請求項11所述的半導體裝置，更包括： 源極/汲極蝕刻終止層，沿所述閘極結構的側壁延伸；以及 接觸件絕緣襯裡，沿所述下部源極/汲極接觸件的側壁延伸且接觸所述下部源極/汲極接觸件。
  15. 如請求項11所述的半導體裝置，更包括： 接觸件隔離結構，在所述基板上， 其中所述下部源極/汲極接觸件包括在所述第一方向上延伸的第一側壁及在所述第二方向上延伸的第二側壁，並且 所述接觸件隔離結構面對所述下部源極/汲極接觸件的所述第一側壁且接觸所述閘極間隔件。
  16. 一種半導體裝置，包括： 第一主動圖案，在基板上且在第一方向上延伸； 第二主動圖案，在所述基板上且在所述第一方向上延伸，所述第二主動圖案在第二方向上與所述第一主動圖案間隔開； 閘電極，在所述第二方向上延伸，所述閘電極在所述第一主動圖案及所述第二主動圖案上； 第一源極/汲極圖案，在所述第一主動圖案上； 第二源極/汲極圖案，在所述第二主動圖案上； 第一源極/汲極接觸件，在所述第一源極/汲極圖案上且連接至所述第一源極/汲極圖案； 第二源極/汲極接觸件，在所述第二源極/汲極圖案上且連接至所述第二源極/汲極圖案； 接觸件隔離結構，在所述第一源極/汲極接觸件與所述第二源極/汲極接觸件之間；以及 配線走線，在所述第一源極/汲極接觸件上，所述配線走線在所述第一方向上延伸且接觸所述第一源極/汲極接觸件， 其中所述閘電極的上表面與所述第一源極/汲極接觸件的上表面及所述第二源極/汲極接觸件的上表面共面，並且 所述第一源極/汲極接觸件及所述第二源極/汲極接觸件中的每一者包括下部源極/汲極接觸件及在所述下部源極/汲極接觸件上的上部源極/汲極接觸件。
  17. 如請求項16所述的半導體裝置，其中 所述下部源極/汲極接觸件包括下部源極/汲極填充層及沿所述下部源極/汲極填充層的側壁延伸的下部源極/汲極障壁層，且 相對於所述第一主動圖案的上表面而言，所述下部源極/汲極填充層的上表面高於所述下部源極/汲極障壁層的上表面。
  18. 如請求項16所述的半導體裝置，其中 所述閘電極包括在所述第二方向上延伸的線部分及自所述閘電極的所述線部分突出的突出部分，且 所述閘電極的所述突出部分包括所述閘電極的所述上表面。
  19. 如請求項16所述的半導體裝置，其中所述接觸件隔離結構的上表面與所述第一源極/汲極接觸件的所述上表面及所述第二源極/汲極接觸件的所述上表面共面。
  20. 如請求項16所述的半導體裝置，更包括： 接觸件絕緣襯裡，沿所述下部源極/汲極接觸件的側壁延伸且接觸所述下部源極/汲極接觸件。
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KR20210152849A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20220045314A (ko) * 2020-10-05 2022-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
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