CN116469922A - 半导体器件 - Google Patents

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CN116469922A
CN116469922A CN202310091806.5A CN202310091806A CN116469922A CN 116469922 A CN116469922 A CN 116469922A CN 202310091806 A CN202310091806 A CN 202310091806A CN 116469922 A CN116469922 A CN 116469922A
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CN
China
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drain
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layer
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CN202310091806.5A
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申洪湜
徐政延
康诚右
金东权
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

可以提供半导体器件，其包括：有源图案，在基板上并在第一方向上延伸；在有源图案上的栅极结构，包括在不同于第一方向的第二方向上延伸的栅电极；在栅极结构的至少一侧的源极/漏极图案；以及在源极/漏极图案上并且连接到源极/漏极图案的源极/漏极接触，其中相对于有源图案的上表面，栅电极的上表面的高度与源极/漏极接触的上表面的高度相同，并且源极/漏极接触包括下源极/漏极接触和在下源极/漏极接触上的上源极/漏极接触。

Description

半导体器件
技术领域
本公开涉及半导体器件和/或用于制造半导体器件的方法。
背景技术
作为用于增大半导体器件的密度的缩放技术中的一种，已经提出多栅极晶体管，其中在基板上形成鳍形或纳米线形的多沟道有源图案(或硅体)并且在多沟道有源图案的表面上形成栅极。
由于多栅极晶体管使用三维(3D)沟道，所以能够容易地实现多栅极晶体管的缩放。此外，能够在不增大多栅极晶体管的栅极长度的情况下提高电流控制能力。此外，能够有效地抑制短沟道效应(SCE)(其中沟道区的电势受到漏极电压的影响)。
发明内容
本公开的一些方面提供能够提高元件性能和可靠性的半导体器件。
本公开的一些方面还提供用于制造能够改善元件性能和可靠性的半导体器件的方法。
然而，本公开的方面不限于这里阐述的那些。通过参照下面给出的本公开的详细描述，本公开的以上和其它的方面对于本公开所属的领域内的普通技术人员将变得更加明显。
根据本公开的一方面，一种半导体器件包括：在基板上并在第一方向上延伸的有源图案；在有源图案上的栅极结构，该栅极结构包括栅电极，该栅电极在不同于第一方向的第二方向上延伸；在栅极结构的至少一侧的源极/漏极图案；以及源极/漏极接触，在源极/漏极图案上并且连接到源极/漏极图案，其中相对于有源图案的上表面，栅电极的上表面的高度与源极/漏极接触的上表面的高度相同，源极/漏极接触包括下源极/漏极接触和在下源极/漏极接触上的上源极/漏极接触。
根据本公开的另一方面，一种半导体器件包括：在基板上并在第一方向上延伸的有源图案；在有源图案上的栅极结构，该栅极结构包括栅极间隔物和栅电极，该栅电极在不同于第一方向的第二方向上延伸；在栅极结构的至少一侧的源极/漏极图案；在源极/漏极图案上并且连接到源极/漏极图案的源极/漏极接触；在源极/漏极接触上的第一布线线路，该第一布线线路与源极/漏极接触接触并在第一方向上延伸；以及在第一布线线路上并且连接到第一布线线路的布线结构，该布线结构包括通路和第二布线线路，其中源极/漏极接触包括下源极/漏极接触和在下源极/漏极接触上的上源极/漏极接触，栅电极包括在第二方向上延伸的线部分和从栅电极的线部分突出的突出部分，栅电极的突出部分包括栅电极的上表面。
根据本公开的又一方面，一种半导体器件包括：在基板上并在第一方向上延伸的第一有源图案；在基板上并在第一方向上延伸的第二有源图案，第二有源图案在第二方向上与第一有源图案隔开；在第二方向上延伸的栅电极，栅电极在第一有源图案和第二有源图案上；在第一有源图案上的第一源极/漏极图案；在第二有源图案上的第二源极/漏极图案；在第一源极/漏极图案上并且连接到第一源极/漏极图案的第一源极/漏极接触；在第二源极/漏极图案上并且连接到第二源极/漏极图案的第二源极/漏极接触；在第一源极/漏极接触和第二源极/漏极接触之间的接触隔离结构；以及在第一源极/漏极接触上的布线线路，该布线线路在第一方向上延伸并与第一源极/漏极接触接触，其中栅电极的上表面与第一源极/漏极接触的上表面和第二源极/漏极接触的上表面共面，第一源极/漏极接触和第二源极/漏极接触中的每个包括下源极/漏极接触和在下源极/漏极接触上的上源极/漏极接触。
根据本公开的又一方面，一种用于制造半导体器件的方法包括：在相邻初始栅电极之间的源极/漏极图案上形成初始源极/漏极接触，初始源极/漏极接触包括初始源极/漏极阻挡层和在初始源极/漏极阻挡层上的初始源极/漏极填充层；去除初始源极/漏极接触的一部分以在源极/漏极图案上形成下源极/漏极接触；在下源极/漏极接触上形成初始上源极/漏极接触，使得初始上源极/漏极接触的上表面与初始栅电极的上表面共面；在初始栅电极和初始源极/漏极接触上形成掩模图案；以及使用掩模图案作为掩模去除初始栅电极的一部分和初始源极/漏极接触的一部分以形成栅电极和上源极/漏极接触。
附图说明
通过参照附图详细描述本公开的一些示例实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
图1是示出根据一示例实施方式的半导体器件的示例布局图。
图2至图5分别是沿着图1的线A-A、B-B、C-C和D-D截取的示例剖视图。
图6至图8是图2的部分P的放大图。
图9和图10是示出根据一示例实施方式的半导体器件的图。
图11是示出根据一示例实施方式的半导体器件的图。
图12和图13是示出根据一示例实施方式的半导体器件的图。
图14和图15是示出根据一示例实施方式的半导体器件的图。
图16和图17是每个示出根据一些示例实施方式的半导体器件的图。
图18至图23是每个示出根据一些示例实施方式的半导体器件的图。
图24和图25是每个示出根据一些示例实施方式的半导体器件的图。
图26是示出根据一示例实施方式的半导体器件的图。
图27至图31是示出根据一些示例实施方式的半导体器件的图。
图32是示出根据一示例实施方式的半导体器件的布局图。
图33是沿着图32的线E-E截取的示例剖视图。
图34至图43是示出根据一示例实施方式的用于制造半导体器件的方法的中间步骤的视图。
具体实施方式
尽管在示例实施方式的描述中使用了术语“相同”、“相等”或“等同”，但是应当理解，可以存在一些不精确之处。因此，当一个元件被称为与另一个元件相同时，应当理解，在期望的制造或操作公差范围(例如±10％)内，一元件或值与另一元件相同。
当术语“约”或“基本上”在本说明书中与数值一起使用时，意味着相关的数值包括在所述数值附近的制造或操作公差(例如±10％)。此外，当词语“约”和“基本上”与几何形状结合使用时，意味着不要求几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些数值和形状应当被解释为包括在所述数值或形状附近的制造或操作公差(例如±10％)。
在根据一些示例实施方式的半导体器件的附图中，例如，示出了包括鳍形图案的沟道区的鳍形晶体管(FinFET)、包括纳米线或纳米片的晶体管以及多桥沟道场效应晶体管(MBCFETTM)或垂直晶体管(垂直FET)，但是本公开不限于此。根据一些示例实施方式的半导体器件可以包括隧穿场效应晶体管(TFET)或三维(3D)晶体管。不用说，根据一些示例实施方式的半导体器件可以包括平面晶体管。此外，本公开的技术思想可以应用于基于二维(2D)材料基FET及其异质结构的晶体管。
此外，根据一些示例实施方式的半导体器件可以包括双极结型晶体管、横向双扩散MOS(LDMOS)晶体管等。
将参照图1至图8描述根据一些示例实施方式的半导体器件。
图1是示出根据一示例实施方式的半导体器件的示例布局图。图2至图5是沿着图1的线A-A、B-B、C-C和D-D截取的示例剖视图。图6至图8是图2的部分P的放大图。为了简化描述，在图1中没有示出第一布线线路205和第二布线结构206。
参照图1至图8，根据一示例实施方式的半导体器件可以包括至少一个第一有源图案AP1、至少一个第二有源图案AP2、至少一个第一栅电极120、第一源极/漏极接触170、第二源极/漏极接触270、第一布线线路205和第二布线结构206。
基板100可以包括第一有源区RX1、第二有源区RX2和场区FX。场区FX可以形成为紧邻第一有源区RX1和第二有源区RX2。场区FX可以与第一有源区RX1和第二有源区RX2形成边界。
第一有源区RX1和第二有源区RX2彼此间隔开。第一有源区RX1和第二有源区RX2可以通过场区FX分隔开。
换句话说，元件隔离层可以设置在彼此间隔开的第一有源区RX1和第二有源区RX2周围。在这种情况下，元件隔离层的在第一有源区RX1和第二有源区RX2之间的部分可以是场区FX。例如，其中形成晶体管的沟道区的部分可以是有源区，并且划分形成在有源区中的晶体管的沟道区的部分可以是场区，该晶体管可以是半导体器件的示例。在一些示例实施方式中，有源区可以是其中形成用作晶体管的沟道区的鳍形图案或纳米片的部分，场区可以是其中不形成用作沟道区的鳍形图案或纳米片的区域。
如图3和图4所示，场区FX可以由深沟槽DT限定，但是不限于此。此外，明显的，本公开所属的领域内的普通技术人员可以区分哪个部分是场区，哪个部分是有源区。
在一个示例中，第一有源区RX1和第二有源区RX2中的一个可以是PMOS形成区，另一个可以是NMOS形成区。在另一示例中，第一有源区RX1和第二有源区RX2可以是PMOS形成区。在又一示例中，第一有源区RX1和第二有源区RX2可以是NMOS形成区。
基板100可以是硅基板或绝缘体上硅(SOI)基板。在一些示例实施方式中，基板100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但是不限于此。
至少一个第一有源图案AP1可以形成在第一有源区RX1中。第一有源图案AP1可以从第一有源区RX1的基板100突出。第一有源图案AP1可以沿着第一方向X在基板100上伸长。第一有源图案AP1的侧壁可以由在第一方向X上延伸的鳍沟槽FT限定。例如，第一有源图案AP1可以包括在第一方向X上延伸的长侧和在第二方向Y上延伸的短侧。这里，第一方向X可以与第二方向Y和第三方向Z交叉。此外，第二方向Y可以与第三方向Z交叉。第三方向Z可以是基板100的厚度方向。
至少一个第二有源图案AP2可以形成在第二有源区RX2中。对第二有源图案AP2的描述可以与对第一有源图案AP1的描述相同或基本上相似。
第一有源图案AP1和第二有源图案AP2中的每个可以是多沟道有源图案。在根据一些示例实施方式的半导体器件中，第一有源图案AP1和第二有源图案AP2中的每个可以是例如鳍形图案。第一有源图案AP1和第二有源图案AP2中的每个可以用作晶体管的沟道区。尽管为了描述的简单起见，第一有源图案AP1和第二有源图案AP2中的每个被示出为包括三个有源图案，但是本公开不限于此。第一有源图案AP1和第二有源图案AP2中的每个可以是一个或更多个有源图案。
第一有源图案AP1和第二有源图案AP2中的每个可以是基板100的一部分，或者可以包括从基板100生长的外延层。第一有源图案AP1和第二有源图案AP2可以包括例如硅或锗，其是元素半导体材料。在一些示例实施方式中，第一有源图案AP1和第二有源图案AP2可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是包括从由碳(C)、硅(Si)、锗(Ge)和锡(Sn)组成的组中选择的至少两种元素的二元化合物或三元化合物，或者掺有IV族元素的上述化合物。
III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种结合而形成的二元化合物、三元化合物或四元化合物。
例如，第一有源图案AP1和第二有源图案AP2可以包括相同的材料。例如，第一有源图案AP1和第二有源图案AP2中的每个可以是硅鳍形图案。在一些示例实施方式中，例如，第一有源图案AP1和第二有源图案AP2中的每个可以是包括硅锗图案的鳍形图案。作为另一示例，第一有源图案AP1和第二有源图案AP2可以包括不同的材料。例如，第一有源图案AP1可以是硅鳍形图案，第二有源图案AP2可以是包括硅锗图案的鳍形图案。
场绝缘层105可以形成在基板100上。场绝缘层105可以形成在第一有源区RX1、第二有源区RX2和场区FX上。场绝缘层105可以填充鳍沟槽FT的至少一部分和深沟槽DT。
场绝缘层105可以形成在第一有源图案AP1的侧壁的一部分和第二有源图案AP2的侧壁的一部分上。第一有源图案AP1和第二有源图案AP2中的每个可以突出在场绝缘层105的上表面之上。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或其组合层。
至少一个栅极结构GS可以设置在基板100上。例如，至少一个栅极结构GS可以设置在场绝缘层105上。栅极结构GS可以在第二方向Y上延伸。相邻的栅极结构GS可以在第一方向X上间隔开。
栅极结构GS可以设置在第一有源图案AP1和第二有源图案AP2上。栅极结构GS可以与第一有源图案AP1和第二有源图案AP2交叉。
尽管栅极结构GS被示出为设置在第一有源区RX1和第二有源区RX2上，但是这仅是为了描述的方便，并不限于此。也就是，栅极结构GS中的一些可以被设置在场绝缘层105上的栅极隔离结构分成两部分并且可以设置在第一有源区RX1和第二有源区RX2上。
栅极结构GS可以包括例如第一栅电极120、第一栅极绝缘层130和第一栅极间隔物140。
第一栅电极120可以设置在第一有源图案AP1和第二有源图案AP2上。第一栅电极120可以与第一有源图案AP1和第二有源图案AP2交叉。第一栅电极120可以包裹从场绝缘层105的上表面突出的第一有源图案AP1和第二有源图案AP2。第一栅电极120可以包括在第二方向Y上延伸的长侧和在第一方向X上延伸的短侧。
第一栅电极120可以包括线部分120LP和突出部分120PP。第一栅电极的线部分120LP可以在第二方向Y上伸长。第一栅电极120的与第一有源图案AP1和第二有源图案AP2交叉的部分可以是第一栅电极的线部分120LP。
第一栅电极的突出部分120PP可以设置在第一栅电极的线部分120LP上。第一栅电极的突出部分120PP可以在第三方向Z上从第一栅电极的线部分120LP突出。基于(或相对于)第一有源图案的上表面AP1_US，第一栅电极的突出部分120PP的上表面高于第一栅电极的线部分的上表面120LP_US。
第一栅电极的突出部分120PP包括第一栅电极的上表面120US。第一栅电极的突出部分120PP的上表面是第一栅电极的上表面120US。
在图2中，第一栅电极的线部分的上表面120LP_US可以是相对于第一有源图案的上表面AP1_US凹陷的凹入表面，但是不限于此。也就是，不同于所示的示例，第一栅电极的线部分的上表面120LP_US可以是平坦表面。
在图3中，第一栅电极的线部分的上表面120LP_US被示出为平坦表面，但是不限于此。不同于所示的示例，第一栅电极的线部分的上表面120LP_US可以包括凹入表面。第一栅电极的突出部分120PP在第二方向Y上的宽度可以随着突出部分120PP变得远离基板100而减小。与图示的示例不同，第一栅电极的突出部分120PP在第二方向Y上的宽度可以是恒定的，而与距基板100的距离无关。
第一栅电极120可以包括例如从由钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合组成的组中选择的至少一种。
第一栅电极120可以包括导电的金属氧化物、导电的金属氮氧化物等，并可以包括前述材料的氧化形式。
第一栅电极120可以设置在稍后将描述的第一源极/漏极图案150的两侧。栅极结构GS可以在第一方向X上设置在第一源极/漏极图案150的两侧。
例如，设置在第一源极/漏极图案150的两侧的第一栅电极120可以是用作晶体管的栅极的普通栅电极。作为另一示例，设置在第一源极/漏极图案150的一侧的第一栅电极120可以用作晶体管的栅极，而设置在第一源极/漏极图案150的另一侧的第一栅电极120可以用作虚设栅电极。
尽管没有示出，但是第一栅电极120可以设置在稍后将描述的第二源极/漏极图案250的两侧。栅极结构GS可以在第一方向X上设置在第二源极/漏极图案250的两侧。如上所述，设置在第二源极/漏极图案250两侧的第一栅电极120可以是正常栅电极或虚设栅电极。
第一栅极间隔物140可以设置在第一栅电极120的侧壁上。第一栅极间隔物140可以在第二方向Y上延伸。第一栅极间隔物140可以形成栅极结构的侧壁GS_SW。
第一栅极间隔物140可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)及其组合中的至少一种。
例如，第一栅极间隔物的上表面140US可以与第一栅电极的上表面120US共面。换句话说，基于(或相对于)第一有源图案的上表面AP1_US，第一栅电极的上表面120US的高度H11可以与第一栅间隔物的上表面140US的高度H12相同。这里,“相同的高度”的含义不仅包括在被比较的两个位置处高度完全相同的情况，还包括由于工艺中的余量等而可能导致的在其间的高度存在微小差异的情况。
第一栅极绝缘层130可以沿着第一栅电极120的侧壁和底表面延伸。第一栅极绝缘层130可以形成在第一有源图案AP1、第二有源图案AP2和场绝缘层105上。第一栅极绝缘层130可以形成在第一栅电极120和第一栅极间隔物140之间。
第一栅极绝缘层130可以沿着突出在场绝缘层105之上的第一有源图案AP1的轮廓、第二有源图案AP2的轮廓和场绝缘层105的上表面形成。尽管没有示出，但是界面层可以进一步沿着突出到场绝缘层105之上的第二有源图案AP2的轮廓和第一有源图案AP1的轮廓形成。每个第一栅极绝缘层130可以形成在界面层上。
第一栅极绝缘层130可以包括硅氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物更高的介电常数的高k材料。高k材料可以包括例如从由硼氮化物、铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌组成的组中选择的至少一种。
根据一些示例实施方式的半导体器件可以包括使用负电容器(NC)的负电容器(NC)FET。例如，第一栅极绝缘层130可以包括具有铁电性质的铁电材料层和具有顺电性质的顺电材料层。
铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容变得小于每个电容器的电容。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有正值并可以大于每个电容的绝对值。
当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容值可以增大。通过使用总电容值增大的原理，包含铁电材料层的晶体管可以在室温具有低于或等于60mV/decade的亚阈值摆幅(SS)。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。在这种情况下，作为一个示例，铪锆氧化物可以是包含掺有锆(Zr)的铪氧化物的材料。作为另一示例，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺在其中的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包含在铁电材料层中的掺杂剂的类型可以根据包含在铁电材料层中的铁电材料而变化。
当铁电材料层包括铪氧化物时，包含在铁电材料层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料层可以包括3至8原子百分比(at％)的铝。在这种情况下，掺杂剂的比率可以是铝与铪和铝的总和的比率。
当掺杂剂是硅(Si)时，铁电材料层可以包括2至10at％的硅。当掺杂剂是钇(Y)时，铁电材料层可以包括2至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料层可以包括1至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料层可以包括50至80at％的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如硅氧化物和具有高介电常数的金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如铪氧化物、锆氧化物和铝氧化物中的至少一种，但是不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括铪氧化物时，包含在铁电材料层中的铪氧化物的晶体结构不同于包含在顺电材料层中的铪氧化物的晶体结构。
铁电材料层可以具有呈现铁电性质的厚度。铁电材料层的厚度可以例如在0.5nm至10nm的范围内，但是不限于此。由于每种铁电材料呈现铁电性质的临界厚度可以是不同的，所以铁电材料层的厚度可以根据铁电材料而变化。
在一个示例中，第一栅极绝缘层130可以包括一个铁电材料层。在另一示例中，第一栅极绝缘层130可以包括彼此间隔开的多个铁电材料层。第一栅极绝缘层130可以具有层叠的层结构，其中多个铁电材料层和多个顺电材料层交替层叠。
第一源极/漏极图案150可以设置在第一有源图案AP1上。第一源极/漏极图案150可以位于基板100上。第一源极/漏极图案150可以设置在栅极结构GS的侧表面上。第一源极/漏极图案150可以设置在栅极结构GS之间。第一源极/漏极图案150包括连接到第一有源图案AP1的底表面150BS。
例如，第一源极/漏极图案150可以设置在栅极结构GS的两侧。与所示的示例不同，第一源极/漏极图案150可以设置在栅极结构GS的一侧并可以不设置在栅极结构GS的另一侧。
第二源极/漏极图案250可以设置在第二有源图案AP2上。第二源极/漏极图案250可以位于基板100上。作为一示例，尽管没有示出，但是第二源极/漏极图案250可以设置在栅极结构GS的两侧。作为另一示例，第二源极/漏极图案250可以设置在栅极结构GS的一侧并且可以不设置在栅极结构GS的另一侧。第二源极/漏极图案250包括连接到第二有源图案AP2的底表面250BS。
第一源极/漏极图案150和第二源极/漏极图案250中的每个可以包括外延图案。第一源极/漏极图案150和第二源极/漏极图案250可以包括例如半导体材料。
第一源极/漏极图案150可以连接到第一有源图案AP1当中的用作沟道的沟道图案部分。第二源极/漏极图案250可以连接到第二有源图案AP2当中的用作沟道的沟道图案部分。
第一源极/漏极图案150被示出为形成在相应的第一有源图案AP1上的三个外延图案的合并。然而，这仅是为了描述的简单，本公开不限于此。也就是，形成在相应的第一有源图案AP1上的外延图案可以彼此分隔开。
例如，气隙可以与场绝缘层105结合地设置在第一源极/漏极图案150之间的空间中。作为另一示例，绝缘材料可以与场绝缘层105结合地填充在第一源极/漏极图案150之间的空间中。
第二源极/漏极图案250的描述可以与上述第一源极/漏极图案150的描述相同或基本上相似。
源极/漏极蚀刻停止层156可以设置在场绝缘层105的上表面、栅极结构的侧壁GS_SW、第一源极/漏极图案150的上表面、第一源极/漏极图案150的侧壁、第二源极/漏极图案250的上表面和第二源极/漏极图案250的侧壁上。
源极/漏极蚀刻停止层156可以包括基于(或相对于)稍后将描述的第一层间绝缘层190的第一部分190A具有蚀刻选择性的材料。源极/漏极蚀刻停止层156可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)及其组合中的至少一种。与所示的示例不同，可以不形成源极/漏极蚀刻停止层156。
第一层间绝缘层190可以形成在场绝缘层105上。第一层间绝缘层190可以设置在第一源极/漏极图案150上。第一层间绝缘层的上表面190US可以与第一栅电极的上表面120US和第一栅极间隔物的上表面140US共面。
第一层间绝缘层190可以包括第一部分190A和第二部分190B。第一层间绝缘层的第一部分190A位于稍后将描述的第一源极/漏极接触170和第二源极/漏极接触270下面。第一层间绝缘层的第二部分190B可以设置在第一栅电极的线部分的上表面120LP_US、第一下源极/漏极接触的上表面171US和第二下源极/漏极接触271的上表面上。第一层间绝缘层的第二部分190B覆盖第一栅电极的突出部分120PP的侧壁、第一上源极/漏极接触172的侧壁和第二上源极/漏极接触272的侧壁。
第一层间绝缘层190可以包括例如硅氧化物、硅氮化物、硅氮氧化物、硅氧碳化物、硅氧碳氮化物、硅碳氮化物和低k材料中的至少一种。低k材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、四甲氧基硅烷(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅烷硼酸酯(TMSB)、二乙酰氧基二叔丁氧基硅氧烷(DADBS)、三甲基硅烷磷酸酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(TOSZ)、氟硅酸盐玻璃(FSG)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、掺碳的硅氧化物(CDO)、有机硅酸盐玻璃(OSG)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但是不限于此。
接触隔离结构160设置在基板100上。例如，接触隔离结构160设置在场绝缘层105上。接触隔离结构160设置在沿第一方向X彼此相邻的栅极结构GS之间。
接触隔离结构160设置在第一层间绝缘层190中。接触隔离结构160可以与栅极结构GS接触。接触隔离结构160可以与例如栅极间隔物140接触。接触隔离结构160可以设置在稍后将描述的第一源极/漏极接触170和第二源极/漏极接触270之间。
接触隔离结构的上表面160US可以与例如第一层间绝缘层的上表面190US共面。接触隔离结构160可以包括第一侧壁和第二侧壁。接触隔离结构160的第一侧壁可以在第一方向X上彼此相对。接触隔离结构160的第二侧壁可以在第二方向Y上彼此相对。接触隔离结构160的第一侧壁可以与栅极结构GS接触，接触隔离结构160的第二侧壁可以面对第一源极/漏极接触170和第二源极/漏极接触270。
例如，接触隔离结构160的高度H41可以小于从第一源极/漏极图案的底表面150BS到接触隔离结构的上表面160US的高度H42。
当接触隔离结构160在第三方向Z上变得远离接触隔离结构的上表面160US时，接触隔离结构160在第二方向Y上的宽度可以减小。当接触隔离结构160在第三方向Z上变得远离接触隔离结构的上表面160US时，在接触隔离结构160的第二侧壁之间的距离可以减小。与所示的示例不同，接触隔离结构160在第二方向Y上的宽度可以是恒定的，而与在第三方向Z上距接触隔离结构的上表面160US的距离无关。
接触隔离结构160可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)及其组合中的至少一种。尽管示出接触隔离结构160是单层，但是这仅是为了描述的简单，本公开不限于此。
第一源极/漏极接触170可以设置在第一有源区RX1上。第二源极/漏极接触270可以设置在第二有源区RX2上。第一源极/漏极接触170可以连接到设置在第一有源区RX1中的第一源极/漏极图案150。
第二源极/漏极接触270可以连接到设置在第二有源区RX2中的第二源极/漏极图案250。第一源极/漏极接触170和第二源极/漏极接触270穿透蚀刻停止层156并分别连接到源极/漏极图案150和250。
基于(或相对于)基板100的上表面，接触隔离结构的上表面160US的高度可以与第一源极/漏极接触的上表面170US的高度和第二源极/漏极接触的上表面270US的高度相同。第一源极/漏极接触的上表面170US和第二源极/漏极接触的上表面270US可以与接触隔离结构的上表面160US共面。
基于(或相对于)第一有源图案的上表面AP1_US，第一源极/漏极接触的上表面170US的高度H13可以与第一栅电极的上表面120US的高度H11相同。也就是，从第一有源图案的上表面AP1_US到第一源极/漏极接触的上表面170US的高度H13可以与从第一有源图案的上表面AP1_US到第一栅电极的上表面120US的高度H11相同。第一源极/漏极接触的上表面170US可以与第一栅电极的上表面120US共面。
尽管没有示出，但是基于(或相对于)第二有源图案AP2的上表面，第二源极/漏极接触的上表面270US的高度可以与第一栅电极的上表面120US的高度H11相同。第二源极/漏极接触的上表面270US可以与第一栅电极的上表面120US共面。
在根据一些示例实施方式的半导体器件中，第一源极/漏极接触170和第二源极/漏极接触270可以与接触隔离结构160接触。
第一源极/漏极接触170包括第一下源极/漏极接触171和第一上源极/漏极接触172。第一上源极/漏极接触172设置在第一下源极/漏极接触171上。第一上源极/漏极接触172包括第一源极/漏极接触的上表面170US。第一上源极/漏极接触172的上表面是第一源极/漏极接触的上表面170US。
第二源极/漏极接触270包括第二下源极/漏极接触271和第二上源极/漏极接触272。第二上源极/漏极接触272设置在第二下源极/漏极接触271上。第二上源极/漏极接触272包括第二源极/漏极接触的上表面270US。第二上源极/漏极接触272的上表面是第二源极/漏极接触的上表面270US。
第一下源极/漏极接触171可以包括第一下源极/漏极填充层171b和第一下源极/漏极阻挡层171a。第一下源极/漏极填充层171b设置在第一下源极/漏极阻挡层171a上。
第一下源极/漏极阻挡层171a沿着第一下源极/漏极填充层的侧壁171b_SW延伸。在根据一些示例实施方式的半导体器件中，第一下源极/漏极阻挡层171a可以沿着第一下源极/漏极填充层的底表面171b_BS延伸。第一下源极/漏极阻挡层171a可以沿着在第一下源极/漏极填充层171b和第一源极/漏极图案150之间的边界延伸。
第一下源极/漏极接触的上表面171US低于第一栅电极的上表面120US。第一层间绝缘层190覆盖第一下源极/漏极接触的上表面171US。第一下源极/漏极接触的上表面171US包括第一下源极/漏极阻挡层的上表面171_AU和第一下源极/漏极填充层的上表面171_BU。
在根据一些示例实施方式的半导体器件中，第一下源极/漏极阻挡层171a可以沿着第一下源极/漏极填充层的侧壁171b_SW的一部分延伸。第一下源极/漏极填充层的侧壁171b_SW包括未被第一下源极/漏极阻挡层171a覆盖的部分。
基于(或相对于)第一有源图案的上表面AP1_US，第一下源极/漏极填充层的上表面171_BU高于第一下源极/漏极阻挡层的上表面171_AU。从第一有源图案的上表面AP1_US到第一下源极/漏极填充层的上表面171_BU的高度H22大于从第一有源图案的上表面AP1_US到第一下源极/漏极阻挡层的上表面171_AU的高度H21。第一下源极/漏极填充层171b的一部分可以突出到第一下源极/漏极阻挡层171a之上。
尽管在图2中第一下源极/漏极填充层的上表面171_BU被示出为平坦的，但是这仅是为了图示的简化并且不限于此。随着第一下源极/漏极填充层171b在第三方向Z上变得远离第一源极/漏极图案150，第一下源极/漏极填充层171b在第一方向X上的宽度可以增大。随着第一下源极/漏极填充层在第三方向Z上变得远离第一源极/漏极图案150，在第一下源极/漏极填充层的在第一方向X上彼此相对的侧壁171b_SW之间的距离可以增大。第一下源极/漏极填充层的上表面171_BU与第一下源极/漏极填充层的侧壁171b_SW相交的点被示出为有角度的，但是本公开不限于此。
随着第一源极/漏极填充层171b在第三方向Z上变得远离第一源极/漏极图案150，第一源极/漏极填充层171b在第二方向Y上的宽度可以减小。与所示的示例不同，第一源极/漏极填充层171b在第二方向Y上的宽度可以保持恒定，而与距第一源极/漏极图案150的距离无关。
在图4中，第一下源极/漏极填充层的上表面被示出为平坦表面，但是本公开不限于此。在沿第二方向Y剖切的剖视图中，第一下源极/漏极填充层的上表面171_BU可以包括凹入表面。第一层间绝缘层的第二部分190B可以填充第一源极/漏极填充层171b和接触隔离结构160之间的空间。
尽管第一下源极/漏极填充层的底表面171b_BS被示出为具有波状形状，但是本公开不限于此。不同于所示的示例，第一下源极/漏极填充层的底表面171b_BS可以具有平坦的形状。
第一下源极/漏极接触171包括第一侧壁171_SW1和第二侧壁171_SW2。第一下源极/漏极接触的第一侧壁171_SW1可以在第一方向X上延伸。第一下源极/漏极接触的第二侧壁171_SW2可以在第二方向Y上延伸。第一下源极/漏极接触的第一侧壁171_SW1面对接触隔离结构160。第一下源极/漏极接触的第二侧壁171_SW2面对栅极结构GS。
在图6中，第一下源极/漏极阻挡层的上表面171_AU可以是平坦表面。
在图7和图8中，第一下源极/漏极阻挡层的上表面171_AU可以包括凹入表面。第一下源极/漏极阻挡层的上表面171_AU可以是凹入表面。第一下源极/漏极接触的第二侧壁171_SW2的最上部的高度可以是第一突出高度H31，并且第一下源极/漏极阻挡层171a与第一下源极/漏极填充层171b相交的点的高度可以是第二突出高度H32。第一突出高度H31和第二突出高度H32可以基于第一下源极/漏极阻挡层的上表面171_AU的最下部分来测量。
在图7中，第一突出高度H31可以等于第二突出高度H32。在图8中，第二突出高度H32大于第一突出高度H31。
第一上源极/漏极接触172设置在第一下源极/漏极接触的上表面171US上。在根据一些示例实施方式的半导体器件中，第一上源极/漏极接触172可以具有单一材料层结构。第一上源极/漏极接触172可以由单一导电材料形成。在这种情况下，第一上源极/漏极接触172可以包括在形成第一上源极/漏极接触172的工艺中被无意引入的杂质。
作为一示例，第一上源极/漏极接触172可以由单个晶粒形成。作为另一示例，第一上源极/漏极接触172可以包括由晶界分隔的多个晶粒。
随着第一上源极/漏极接触172在第三方向Z上变得远离第一源极/漏极图案150，第一上源极/漏极接触172在第二方向Y上的宽度可以减小。与所示的示例不同，第一上源极/漏极接触172在第二方向Y上的宽度可以保持恒定，而不管在第三方向Z上与第一源极/漏极图案150的距离。
第二下源极/漏极接触271可以包括第二下源极/漏极填充层271b和第二下源极/漏极阻挡层271a。第二下源极/漏极填充层271b设置在第二下源极/漏极阻挡层271a上。第二下源极/漏极接触271包括面对接触隔离结构160的第一侧壁271_SW1。
第二上源极/漏极接触272设置在第二下源极/漏极接触271的上表面上。
由于对第二下源极/漏极接触271的描述与对第一下源极/漏极接触171的描述相同或基本上相似，所以下面将省略对其的冗余描述。由于对第二上源极/漏极接触272的描述与对第一上源极/漏极接触172的描述相同或基本上相似，所以下面将省略对其的冗余描述。
第一下源极/漏极阻挡层171a和第二下源极/漏极阻挡层271a可以包括例如钽(Ta)、钽氮化物(TaN)、钛(Ti)、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、钨氮化物(WN)、钨碳氮化物(WCN)、锆(Zr)、锆氮化物(ZrN)、钒(V)、钒氮化物(VN)、铌(Nb)、铌氮化物(NbN)、铂(Pt)、铱(Ir)和铑(Rh)中的至少一种，但是不限于此。第一下源极/漏极阻挡层171a和第二下源极/漏极阻挡层271a包括相同的材料。
第一下源极/漏极填充层171b和第二下源极/漏极填充层271b可以包括例如铝(Al)、钨(W)、钴(Co)、铜(Cu)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和钼(Mo)中的至少一种，但是不限于此。第一下源极/漏极填充层171b和第二下源极/漏极填充层271b包括相同的材料。
第一上源极/漏极接触172和第二上源极/漏极接触272可以包括例如钛(Ti)、钨(W)、钼(Mo)、钌(Ru)和钴(Co)中的一种，但是不限于此。第一上源极/漏极接触172和第二上源极/漏极接触272包括相同的材料。
第一接触硅化物层155设置在第一源极/漏极接触170和第一源极/漏极图案150之间。第一源极/漏极接触170设置在第一接触硅化物层155上。
第二接触硅化物层255设置在第二源极/漏极接触270和第二源极/漏极图案250之间。第二源极/漏极接触270设置在第二接触硅化物层255上。
第一接触硅化物层155和第二接触硅化物层255包括金属硅化物材料。作为一示例，第一接触硅化物层155和第二接触硅化物层255可以包括金属硅化物材料，该金属硅化物材料包含第一下源极/漏极阻挡层171a中包括的金属。作为另一示例，第一接触硅化物层155和第二接触硅化物层255可以包括金属硅化物材料，该金属硅化物材料包含不包括在第一下源极/漏极阻挡层171a中的金属。
第二层间绝缘层191设置在第一层间绝缘层190上。第一布线蚀刻停止层195可以设置在第一层间绝缘层190和第二层间绝缘层191之间。第一布线蚀刻停止层195可以沿着第一栅电极的上表面120US、第一层间绝缘层的上表面190US、接触隔离结构的上表面160US、第一源极/漏极接触的上表面170US和第二源极/漏极接触的上表面270US延伸。
第一布线结构可以设置在第二层间绝缘层191中。第一布线结构包括第一布线线路205。第一布线线路205的至少一部分可以具有在第一方向X上延伸的线形。第一布线结构可以不包括连接到第一源极/漏极接触170、第二源极/漏极接触270和第一栅电极120的通路。
第一布线线路205可以设置在第二层间绝缘层191中。第一布线线路205穿透第一布线蚀刻停止层195。第一布线线路205可以与第一源极/漏极接触170、第二源极/漏极接触270和第一栅电极120接触。第一布线线路205可以直接连接到第一栅电极的上表面120US、第一源极/漏极接触的上表面170US和第二源极/漏极接触的上表面270US。
尽管第一布线线路205被示出为单层，但是这仅是为了简化描述，本公开不限于此。作为一示例，第一布线线路205可以包括阻挡层和在阻挡层上的填充层。作为另一示例，第一布线线路205可以包括填充层而没有阻挡层。
第三层间绝缘层192设置在第二层间绝缘层191上。第二布线蚀刻停止层196可以设置在第二层间绝缘层191和第三层间绝缘层192之间。第二布线蚀刻停止层196可以沿着第二层间绝缘层191的上表面和第一布线线路205的上表面延伸。
第二布线结构206可以设置在第三层间绝缘层192中。第二布线结构206设置在第一布线线路205上。第二布线结构206连接到第一布线线路205。
第二布线结构206可以包括第二布线线路208和通路207。第二布线线路208可以通过通路207连接到第一布线线路205。通路207穿过第二布线蚀刻停止层196形成并且连接到第一布线线路205。第二布线线路208的至少一部分可以具有在第二方向Y上延伸的线形。
尽管第二布线结构206被示出为单层，但是这仅是为了描述的简单，本公开不限于此。例如，第二布线结构206可以包括阻挡层和在阻挡层上的填充层。作为另一示例，第一布线线路205可以包括填充层而没有阻挡层。作为又一示例，第二布线线路208和通路207中的一个可以包括阻挡层和填充层，另一个可以包括填充层而没有阻挡层。
第二层间绝缘层191和第三层间绝缘层192中的每个可以包括例如硅氧化物、硅氮化物、硅氮氧化物、硅氧碳化物、硅氧碳氮化物、硅碳氮化物和低k材料中的至少一种。
第一布线蚀刻停止层195可以包括基于(或相对于)第二层间绝缘层191具有蚀刻选择性的材料。第二布线蚀刻停止层196可以包括基于(或相对于)
第三层间绝缘层192具有蚀刻选择性的材料。第一布线蚀刻停止层195和第二布线蚀刻停止层196中的每个可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)、铝氧化物(AlO)、铝氮化物(AlN)、铝氧碳化物(AlOC)及其组合中的至少一种。尽管第一布线蚀刻停止层195和第二布线蚀刻停止层196中的每个被示出为单层，但是本公开不限于此。不同于所示的示例，可以不形成第一布线蚀刻停止层195和第二布线蚀刻停止层196中的至少一个。
第一布线线路205和第二布线结构206中的每个可以包括导电材料。第一布线线路205和第二布线结构206中的每个可以包括例如金属、金属合金、金属氮化物、金属碳氮化物、二维(2D)材料和导电半导体材料中的至少一种。
图9和图10是示出根据一示例实施方式的半导体器件的图。图11是示出根据一示例实施方式的半导体器件的图。图12和图13是示出根据一示例实施方式的半导体器件的图。图14和图15是示出根据一示例实施方式的半导体器件的图。为了简化描述，以下描述将集中在与参照图1至图8的描述的不同之处。
作为参考，图13是图12的部分Q的放大图。此外，由于对第二源极/漏极接触270的描述与对第一源极/漏极接触170的描述基本上相同，所以下面的描述将集中在第一源极/漏极接触170上。
参照图9和图10，在根据一示例实施方式的半导体器件中，第一下源极/漏极阻挡层171a不沿着在第一下源极/漏极填充层171b和第一源极/漏极图案150之间的边界延伸。
第一下源极/漏极阻挡层171a可以不设置在第一接触硅化物层155和第一下源极/漏极填充层171b之间。第一下源极/漏极阻挡层171a不沿着第一下源极/漏极填充层的底表面171b_BS的至少一部分延伸。第一下源极/漏极填充层的底表面171b_BS的所述至少一部分可以与第一接触硅化物层155接触。
换句话说，第一下源极/漏极填充层171b可以包括插入到第一源极/漏极图案150中的插入部分。第一下源极/漏极阻挡层171a可以不沿着第一下源极/漏极填充层171b的插入部分的底表面171b_BS和/或侧壁171b_SW延伸。
不同于所示的示例，第一下源极/漏极阻挡层171a可以不沿着第一下源极/漏极填充层的整个底表面171b_BS延伸。第一下源极/漏极阻挡层171a可以沿着第一下源极/漏极填充层的整个侧壁171b_SW延伸。
参照图11，在根据一示例实施方式的半导体器件中，第一上源极/漏极接触172可以包括第一上源极/漏极填充层172b和第一上源极/漏极阻挡层172a。
第一上源极/漏极填充层172b设置在第一上源极/漏极阻挡层172a上。第一上源极/漏极接触172可以具有类似于第一下源极/漏极接触171的多层导电结构。
对包括在第一上源极/漏极填充层172b和第一上源极/漏极阻挡层172a中的材料的描述可以与对包括在第一下源极/漏极填充层171b和第一下源极/漏极阻挡层171a中的材料的描述相同。
参照图12和图13，在根据一示例实施方式的半导体器件中，第一下源极/漏极填充层171b可以包括下部分171b_LO和突出部分171b_UP。
第一下源极/漏极填充层的下部分171b_LO可以是被第一下源极/漏极阻挡层171a覆盖的部分。第一下源极/漏极填充层的突出部分171b_UP设置在第一下源极/漏极填充层的下部分171b_LO上。第一下源极/漏极填充层的突出部分171b_UP可以是突出到第一下源极/漏极阻挡层的上表面171_AU之上的部分。
例如，随着突出部分171b_UP在第三方向Z上变得远离第一源极/漏极图案150，第一源极/漏极填充层的突出部分171b_UP在第一方向X上的宽度可以减小。
尽管第一源极/漏极填充层的突出部分171b_UP的上表面被示出为包括平坦部分，但是本公开不限于此。
参照图14和图15，根据一示例实施方式的半导体器件还可以包括第一接触绝缘衬垫175和第二接触绝缘衬垫275。
第一接触绝缘衬垫175沿着第一下源极/漏极接触的侧壁171_SW1和171_SW2延伸。第一接触绝缘衬垫175沿着接触隔离结构160的第二侧壁延伸。在图14中，第一层间绝缘层190的一部分可以插设在第一接触绝缘衬垫175和源极/漏极蚀刻停止层156之间。
第一接触绝缘衬垫175可以延伸到接触隔离结构的上表面160US。第一接触绝缘衬垫175不覆盖接触隔离结构的上表面160US。例如，基于(或相对于)第一有源图案的上表面AP1_US，第一接触绝缘衬垫的上表面175US的高度可以与第一源极/漏极接触的上表面170US的高度相同。
第一接触绝缘衬垫175与第一下源极/漏极接触171和第一上源极/漏极接触172接触。例如，第一接触绝缘衬垫175与第一下源极/漏极接触的侧壁171_SW1和171_SW2接触。
第二接触绝缘衬垫275沿着第二下源极/漏极接触的侧壁271_SW1延伸。第二接触绝缘衬垫275沿着接触隔离结构160的第二侧壁延伸。第二接触绝缘衬垫275可以延伸到接触隔离结构的上表面160US。
第二接触绝缘衬垫275与第二下源极/漏极接触271接触。例如，第二接触绝缘衬垫275与第二下源极/漏极接触的侧壁271_SW1接触。尽管没有示出，但是类似于图14中示出的那些，第二接触绝缘衬垫275与第二上源极/漏极接触272接触。
第一接触绝缘衬垫175和第二接触绝缘衬垫275可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅氧碳化物(SiOC)及其组合中的至少一种。
与所示的示例不同，第一接触绝缘衬垫的上表面175US的高度可以低于接触隔离结构的上表面160US和第一源极/漏极接触的上表面170US。此外，第二接触绝缘衬垫275的上表面的高度可以低于接触隔离结构的上表面160US和第二源极/漏极接触的上表面270US。
当第一接触绝缘衬垫175和第二接触绝缘衬垫275包括与接触隔离结构160相同的材料时，在如图15所示的剖视图中，第一接触绝缘衬垫175和第二接触绝缘衬垫275不能与接触隔离结构160区分开。
图16和图17是每个示出根据一些示例实施方式的半导体器件的图。为了简化描述，下面的描述将集中于与参照图1至图8的描述的不同之处。
参照图16，在根据一示例实施方式的半导体器件中，从第一有源图案的上表面AP1_US到第一下源极/漏极填充层的上表面171_BU的高度H22可以与从第一有源图案的上表面AP1_US到第一下源极/漏极阻挡层的上表面171_AU的高度H21相同。
第一下源极/漏极填充层的上表面171_BU可以与第一下源极/漏极阻挡层的上表面171_AU共面。第一下源极/漏极填充层171b没有突出到第一下源极/漏极阻挡层171a之上。
参照图17，在根据一示例实施方式的半导体器件中，从第一有源图案的上表面AP1_US到第一下源极/漏极填充层的上表面171_BU的高度H22小于从第一有源图案的上表面AP1_US到第一下源极/漏极阻挡层的上表面171_AU的高度H21。
基于(或相对于)第一有源图案的上表面AP1_US，第一下源极/漏极填充层的上表面171_BU低于第一下源极/漏极阻挡层的上表面171_AU。第一下源极/漏极阻挡层171a的一部分可以突出到第一下源极/漏极填充层171b之上。
图18至图23是每个示出根据一些示例实施方式的半导体器件的图。为了简化描述，下面的描述将集中于与参照图1至图8的描述的不同之处。
参照图18，在根据一示例实施方式的半导体器件中，第一上源极/漏极接触172的侧壁中的至少一个和第二上源极/漏极接触272的侧壁中的至少一个可以包括凹入表面。
如果第二上源极/漏极接触272作为示例被描述，则随着第二上源极/漏极接触272在第三方向Z上变得远离第二下源极/漏极接触271，第二上源极/漏极接触272在第二方向Y上的宽度可以先减小然后增大。
当第一上源极/漏极接触172和第二上源极/漏极接触272通过湿蚀刻工艺形成时，上源极/漏极接触172和272的侧壁中的至少一个可以包括如上所述的凹入表面。
参照图19，在根据一示例实施方式的半导体器件中，第一下源极/漏极填充层171b和第二下源极/漏极填充层271b中的每个可以包括突出部分。
如果第一下源极/漏极接触171作示例被描述，则第一下源极/漏极填充层171b可以包括第一部分和第二部分。第一下源极/漏极填充层171b的第一部分可以在第三方向Z上与第一上源极/漏极接触172重叠。第一下源极/漏极填充层171b的第二部分在第三方向Z上不与第一上源极/漏极接触172重叠。也就是，第一上源极/漏极接触172连接到第一下源极/漏极填充层171b的第一部分。
第一下源极/漏极填充层171b的第一部分的上表面高于其第二部分的上表面。
在形成第一上源极/漏极接触172的工艺中，可以蚀刻第一下源极/漏极填充层171b的一部分。结果，第一下源极/漏极填充层171b的第一部分的上表面变得高于其第二部分的上表面。第一下源极/漏极填充层171b的第一部分可以包括在第三方向Z上突出到第一下源极/漏极填充层171b的第二部分的上表面之上的突出部分。
参照图20，在根据一示例实施方式的半导体器件中，接触隔离结构160的底表面可以在第三方向Z上与第一源极/漏极图案150和第二源极/漏极图案250中的至少一个重叠。
在形成接触隔离结构160的工艺中，接触隔离结构160可以与第一源极/漏极图案150和第二源极/漏极图案250中的至少一个接触。
参照图21，在根据一示例实施方式的半导体器件中，第一下源极/漏极接触171和第二下源极/漏极接触271中的至少一个可以包括比接触隔离结构160的底表面更多地朝向基板100突出的下突出部分。
包括在第一下源极/漏极接触171和/或第二下源极/漏极接触271中的下突出部分设置在第一层间绝缘层的第一部分190A中。
尽管包括在第一下源极/漏极接触171和/或第二下源极/漏极接触271中的下突出部分被示出为没有延伸到场绝缘层105的上表面，但是本公开不限于此。
参照图22，在根据一示例实施方式的半导体器件中，第一源极/漏极接触170还可以包括插设在接触隔离结构160和第一下源极/漏极填充层171b之间的第一上接触残留物172R。
第二源极/漏极接触270还可以包括插设在接触隔离结构160和第二下源极/漏极填充层271b之间的第二上接触残留物272R。
第一上接触残留物172R和第二上接触残留物272R包括与第一上源极/漏极接触172和第二上源极/漏极接触272相同的材料。
参照图23，在根据一示例实施方式的半导体器件中，接触隔离结构160可以延伸到场绝缘层105。
接触隔离结构160可以与场绝缘层105接触。接触隔离结构160的高度H41可以大于从第一源极/漏极图案的底表面150BS到接触隔离结构的上表面160US的高度H42。
图24和图25是每个示出根据一些示例实施方式的半导体器件的图。为了简化描述，下面的描述将集中于与参照图1至图8的描述的不同之处。
参照图24，根据一示例实施方式的半导体器件还可以包括设置在场区FX中的虚设突出图案DPF。
图2中的深沟槽DT没有形成在场区FX中。第一有源区RX1和第二有源区RX2可以限定在虚设突出图案DPF之间。
虚设突出图案DPF可以在第一方向X上伸长。虚设突出图案DPF的上表面被场绝缘层105覆盖。虚设突出图案DPF可以包括半导体材料。
参照图25，根据一示例实施方式的半导体器件还可以包括沿着第一有源区RX1的边界设置的突起结构PRT。
突起结构PRT可以设置在第一有源区RX1的沿第一方向X延伸的边界处。突起结构PRT的第一侧壁可以由鳍沟槽FT限定，突起结构PRT的第二侧壁可以由深沟槽DT限定。突起结构PRT可以在第一方向X上伸长。
突起结构PRT覆盖有场绝缘层105。突起结构PRT可以包括与第一有源图案AP1相同的半导体材料。
尽管突起结构PRT被示出为沿着第一有源区RX1的在第一方向X上延伸的两个边界之一设置，但是本公开不限于此。与所示的示例不同，显然的，突起结构PRT可以沿着第一有源区RX1的沿着第一方向X延伸的两个边界设置。
尽管没有示出，但是突起结构PRT可以设置在第二有源区RX2的边缘。
图26是示出根据一示例实施方式的半导体器件的图。为了简化描述，下面的描述将集中于与参照图1至图8的描述的不同之处。
参照图26，在根据一示例实施方式的半导体器件中，接触隔离结构160(见图4)没有设置在第一源极/漏极接触170和第二源极/漏极接触270之间。
随着第一源极/漏极填充层171b在第三方向Z上变得远离第一源极/漏极图案150，第一源极/漏极填充层171b在第二方向Y上的宽度可以增大。随着第二源极/漏极填充层271b在第三方向Z上变得远离第二源极/漏极图案250，第二源极/漏极填充层271b在第二方向Y上的宽度可以增大。
与所示的示例不同，第一源极/漏极接触170可以直接连接到第二源极/漏极接触270。也就是，在根据一些示例实施方式的半导体器件中，至少一个源极/漏极接触可以设置在第一有源区RX1和第二有源区RX2上。
图27至图31是示出根据一些示例实施方式的半导体器件的图。图27是示出根据一示例实施方式的半导体器件的示例布局图。图28和图29是沿着图27的线A-A截取的剖视图。图30是沿着图27的线B-B截取的剖视图。图31是沿着图27的线C-C截取的剖视图。为了简化描述，下面的描述将集中于与参照图1至图8的描述的不同之处。
参照图27至图31，在根据一些示例实施方式的半导体器件中，第一有源图案AP1可以包括第一下部图案BP1和第一片状图案NS1。第二有源图案AP2可以包括第二下部图案BP2和第二片状图案NS2。
第一下部图案BP1和第二下部图案BP2中的每个可以在第一方向X上延伸。第一片状图案NS1可以设置在第一下部图案BP1上，同时与第一下部图案BP1间隔开。第二片状图案NS2可以设置在第二下部图案BP2上，同时与第二下部图案BP2间隔开。
尽管三个第一片状图案NS1和三个第二片状图案NS2被示出为在第三方向Z上排列，但是这仅是为了描述的简单，本发明不限于此。例如，第一有源图案的上表面AP1_US可以是第一片状图案NS1当中的最上面的第一片状图案NS1的上表面。
第一下部图案BP1和第二下部图案BP2中的每个可以通过蚀刻基板100的一部分来形成，或者可以包括从基板100生长的外延层。第一下部图案BP1和第二下部图案BP2中的每个可以包括硅或锗，其是元素半导体材料。此外，第一下部图案BP1和第二下部图案BP2中的每个可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
第一片状图案NS1和第二片状图案NS2中的每个可以包括作为元素半导体材料的硅或锗、IV-IV族化合物半导体或III-V族化合物半导体中的任何一种。第一片状图案NS1可以包括与第一下部图案BP1相同的材料，或者可以包括与第一下部图案BP1的材料不同的材料。同样地，第二片状图案NS2可以包括与第二下部图案BP2相同的材料，或者可以包括与第二下部图案BP2的材料不同的材料。
第一片状图案NS1可以连接到第一源极/漏极图案150。第二片状图案NS2可以连接到第二源极/漏极图案250。第一片状图案NS1和第二片状图案NS2可以是用作晶体管的沟道区的沟道图案。例如，第一片状图案NS1和第二片状图案NS2可以是纳米片或纳米线。
第一栅极绝缘层130可以沿着第一下部图案BP1的上表面、第二下部图案BP2的上表面和场绝缘层105的上表面延伸。第一栅极绝缘层130可以包裹第一片状图案NS1的周边和第二片状图案NS2的周边。
第一栅电极120可以设置在第一下部图案BP1和第二下部图案BP2上。第一栅电极120可以与第一下部图案BP1和第二下部图案BP2交叉。第一栅电极120可以包裹第一片状图案NS1的周边和第二片状图案NS2的周边。
例如，第一栅电极的线部分120LP可以包裹第一片状图案NS1的周边和第二片状图案NS2的周边。第一栅电极的线部分120LP可以设置在第一下部图案BP1和第一片状图案NS1之间以及在相邻的第一片状图案NS1之间。第一栅电极的线部分120LP可以设置在第二下部图案BP2和第二片状图案NS2之间以及在相邻的第二片状图案NS2之间。
在图28中，第一栅极间隔物140可以仅包括外间隔物。第一栅极间隔物140没有设置在第一下部图案BP1和第一片状图案NS1之间以及相邻的第一片状图案NS1之间。
在图29中，第一栅极间隔物140可以包括外间隔物和内间隔物。第一栅极间隔物140可以设置在第一下部图案BP1和第一片状图案NS1之间以及在相邻的第一片状图案NS1之间。
图32是示出根据一示例实施方式的半导体器件的布局图。图33是沿着图32的线E-E截取的示例剖视图。为了简化描述，下面的描述将集中于与参照图1至图8和图27至图31的描述的不同之处。
参照图32和图33，根据一示例实施方式的半导体器件可以包括第三有源图案AP3、至少一个第二栅电极320、第三源极/漏极接触370、第一布线线路205和第二布线结构206。
第三有源图案AP3可以包括第三下部图案BP3、第三下片状图案NS3_BP和第三上片状图案NS3_UP。
第三下部图案BP3可以在第一方向X上延伸。第三下片状图案NS3_BP可以设置在第三下部图案BP3上。第三下片状图案NS3_BP可以设置为在第三方向Z上与第三下部图案BP3间隔开。第三上片状图案NS3_UP可以设置在第三下片状图案NS3_BP上。第三上片状图案NS3_UP可以设置为在第三方向Z上与第三下片状图案NS3_BP间隔开。
尽管三个第三下片状图案NS3_BP和三个第三上片状图案NS3_UP被示出为在第三方向Z上排列，但是这仅是为了描述的简单，本公开不限于此。第三有源图案AP3的上表面可以是第三上片状图案NS3_UP当中的最上面的第三上片状图案NS3_UP的上表面。
第三下部图案BP3、第三下片状图案NS3_BP和第三上片状图案NS3_UP中的每个可以包括作为元素半导体材料的硅或锗、IV-IV族化合物半导体和III-V族化合物半导体中的任何一种。第三下片状图案NS3_BP和第三上片状图案NS3_UP可以包括相同的材料或者可以包括不同的材料。
例如，第三下片状图案NS3_BP和第三上片状图案NS3_UP中的一个可以是PMOS沟道区，另一个可以是NMOS沟道区。作为另一示例，第三下片状图案NS3_BP和第三上片状图案NS3_UP可以是PMOS沟道区。作为又一示例，第三下片状图案NS3_BP和第三上片状图案NS3_UP可以是NMOS沟道区。
如图33所示，第二栅极绝缘层330可以包裹第三下片状图案NS3_BP的周边和第三上片状图案NS3_UP的周边。
第二栅电极320可以设置在第三有源图案AP3上。第二栅电极320可以在第二方向Y上延伸并与第三有源图案AP3交叉。第二栅电极320设置在第二栅极绝缘层330上。如图33所示，第二栅电极320可以包裹第三下片状图案NS3_BP的周边和第三上片状图案NS3_UP的周边。
尽管没有示出，但是第二栅电极320可以包括线部分和突出部分。第二栅电极320的线部分可以在第二方向Y上伸长。第二栅电极320的突出部分可以在第三方向Z上从第二栅电极320的线部分突出。
第二栅极间隔物340可以设置在第二栅电极320的侧壁上。第二栅极间隔物340可以在第二方向Y上延伸。例如，第二栅极间隔物的上表面340US可以与第二栅电极的上表面320US共面。
第三下源极/漏极图案350_LP可以设置在第三下图案BP3上。第三下源极/漏极图案350_LP可以连接到第三下片状图案NS3_BP。
第三上源极/漏极图案350_UP可以设置在第三下源极/漏极图案350_LP上。第三上源极/漏极图案350_UP可以连接到第三上片状图案NS3_UP。
第三上源极/漏极图案350_UP在第三方向Z上与第三下源极/漏极图案350_LP间隔开。
例如，第三上源极/漏极图案350_UP和第三下源极/漏极图案350_LP可以与第二栅极绝缘层330接触。不同于所示的示例，第三上源极/漏极图案350_UP和第三下源极/漏极图案350_LP中的至少一个可以不与第二栅极绝缘层330接触。
插入层间绝缘层193可以设置在第三上源极/漏极图案350_UP和第三下源极/漏极图案350_LP之间。
插入层间绝缘层193可以包括绝缘材料。插入层间绝缘层193可以包括例如硅氧化物、硅氮化物、硅氮氧化物、硅氧碳化物、硅氧碳氮化物、硅碳氮化物和低k材料中的至少一种，但是不限于此。
第三源极/漏极接触370可以连接到第三上源极/漏极图案350_UP或第三下源极/漏极图案350_LP中的一个。第三源极/漏极接触370的一部分可以连接到第三下源极/漏极图案350_LP，第三源极/漏极接触370的剩余部分可以连接到第三上源极/漏极图案350_UP。
不同于所示的示例，第三上源极/漏极图案350_UP和第三下源极/漏极图案350_LP可以连接到在第三方向Z上伸长的单个第三源极/漏极接触370。
第三源极/漏极接触370包括第三下源极/漏极接触371和第三上源极/漏极接触372。第三上源极/漏极接触372设置在第三下源极/漏极接触371上。第三上源极/漏极接触372包括第三源极/漏极接触的上表面370US。第三源极/漏极接触的上表面370US可以与第二栅电极的上表面320US共面。第三源极/漏极接触的上表面370US可以与第一层间绝缘层的上表面190US共面。
第三下源极/漏极接触371可以包括第三下源极/漏极填充层371b和第三下源极/漏极阻挡层371a。第三下源极/漏极填充层371b设置在第三下源极/漏极阻挡层371a上。
第三下源极/漏极接触的上表面371US低于第二栅电极的上表面320US。第一层间绝缘层190覆盖第三下源极/漏极接触的上表面371US。第三下源极/漏极接触的上表面371US包括第三下源极/漏极阻挡层的上表面371_AU和第三下源极/漏极填充层的上表面371_BU。基于(或相对于)第三有源图案AP3的上表面，第三下源极/漏极填充层的上表面371_BU可以高于第三下源极/漏极阻挡层的上表面371_AU，但是不限于此。
第三上源极/漏极接触372设置在第三下源极/漏极接触的上表面371US上。在根据一些示例实施方式的半导体器件中，第三上源极/漏极接触372可以具有单一材料层结构。
连接到第三下源极/漏极图案350_LP的第三源极/漏极接触370可以穿透第三上源极/漏极图案350_UP和插入层间绝缘层193。第三下源极/漏极接触371可以穿透第三上源极/漏极图案350和插入层间绝缘层193。第三上源极/漏极接触372不穿透第三上源极/漏极图案350和插入层间绝缘层193。
第三接触绝缘衬垫375可以设置在穿透插入层间绝缘层193的第三上源极/漏极图案350和第三源极/漏极接触370的侧壁上。不同于所示的示例，当第三源极/漏极接触370连接到第三上源极/漏极图案350_UP和第三下源极/漏极图案350_LP时，第三接触绝缘衬垫375可以不设置在第三源极/漏极接触370的侧壁上。
第三上接触硅化物层355_UP设置在第三源极/漏极接触370和第三上源极/漏极图案350_UP之间。第三下接触硅化物层355_LP设置在第三源极/漏极接触370和第三下源极/漏极图案350_LP之间。
第一布线线路205和第二布线结构206可以依次设置在第三源极/漏极接触370上。
图34至图43是示出根据一示例实施方式的用于制造半导体器件的方法的中间步骤的视图。
作为参考，图35和图38至图43可以是沿着图34的线A-A截取的剖视图。图36和图37是沿着图34的线C-C截取的剖视图。
参照图34至图36，初始栅电极120P和第一源极/漏极图案150可以形成在第一有源图案AP1上。
初始栅电极120P和第二源极/漏极图案250可以形成在第二有源图案AP2上。
第一源极/漏极图案150和第二源极/漏极图案250可以形成在沿第一方向X彼此相邻的初始栅电极120P之间
第一栅极间隔物140设置在初始栅电极120P的侧壁上。初始栅电极120P形成在初始栅极绝缘层130p上。
源极/漏极蚀刻停止层156可以沿着第一源极/漏极图案150的轮廓和第二源极/漏极图案250的轮廓形成。
第一初始层间绝缘层190P1形成在源极/漏极蚀刻停止层156上。第一初始层间绝缘层190P1可以与初始栅电极120P的上表面共面。
参照图37，接触隔离结构160可以形成在第一初始层间绝缘层190P1中。
接触隔离结构160设置在沿第二方向Y彼此相邻的第一源极/漏极图案150和第二源极/漏极图案250之间。
在下文，将参照沿图34的线A-A截取的剖视图进行描述。
参照图38，可以形成覆盖初始栅电极120P的上表面的第一附加绝缘层，以在第一源极/漏极图案150上形成第二初始层间绝缘层190P2。
暴露第一源极/漏极图案150的接触孔170h可以形成在第二初始层间绝缘层190P2内。
参照图39，在第一源极/漏极图案150上形成初始源极/漏极接触170P。
初始源极/漏极接触170P形成在接触孔170h中。初始源极/漏极接触170P可以包括初始源极/漏极阻挡层171a_P和初始源极/漏极填充层171b_P。初始源极/漏极填充层171b_P形成在初始源极/漏极阻挡层171a_P上。
第一接触硅化物层155形成在第一源极/漏极图案150和初始源极/漏极接触170P之间。
尽管没有示出，但是在初始源极/漏极接触170P形成在接触孔170h中之前，可以进一步形成图14的第一接触绝缘衬垫175。
参照图39和图40，去除初始源极/漏极接触170P的一部分以在接触孔170h中形成第一下源极/漏极接触171。
第一下源极/漏极接触171形成在第一源极/漏极图案150上。第一下源极/漏极接触171包括第一下源极/漏极阻挡层171a和第一下源极/漏极填充层171b。
参照图40和图41，初始上源极/漏极图案172P形成在第一下源极/漏极接触171上。
在其中形成第一下源极/漏极接触171之后，初始上源极/漏极图案172P填充接触孔170h的剩余部分。初始上源极/漏极图案的上表面172P_US可以与初始栅电极的上表面120P_US共面。
例如，初始上源极/漏极图案172P可以填充接触孔170h。随后，可以通过平坦化工艺去除初始上源极/漏极图案172P和第二初始层间绝缘层190P2的在初始栅电极120P上的部分。因此，初始栅电极120P可以被暴露。
当初始栅电极120P被暴露时，可以形成包裹初始上源极/漏极图案172P的侧壁和第一下源极/漏极接触171的侧壁的第三初始层间绝缘层190P3。第三初始层间绝缘层190P3可以是第二初始层间绝缘层190P2的一部分。
参照图41和图42，掩模图案MASK可以形成在初始栅电极120P和初始上源极/漏极图案172P上。
掩模图案MASK覆盖初始栅电极的上表面120P_US的一部分和初始上源极/漏极图案的上表面172P_US的一部分。
可以使用掩模图案MASK作为掩模来去除初始栅电极120P的一部分和初始上源极/漏极图案172P的一部分。因此，形成第一栅电极120和第一上源极/漏极接触172。
第一源极/漏极接触170形成在第一源极/漏极图案150上。第一源极/漏极接触170包括第一下源极/漏极接触171和第一上源极/漏极接触172。
可以去除初始栅电极120P的一部分和初始上源极/漏极图案172P的一部分以形成栅极凹陷120R和接触孔170h。
参照图42和图43，绝缘材料填充在栅极凹陷120R和接触孔170h中以在基板100上形成第一层间绝缘层190。
当形成层间绝缘层190时，可以去除掩模图案MASK。
随后，参照图2，第一布线线路205和第二布线结构206形成在第一栅电极120和第一源极/漏极接触170上。
当总结详细描述时，本领域技术人员将意识到，在实质上不脱离本发明构思的原理的情况下，可以对所公开的示例实施方式进行许多变化和修改。因此，本发明构思的公开的示例实施方式仅以一般性和描述性的含义来使用，而不是为了限制的目的。
本申请要求2022年1月19日在韩国知识产权局提交的韩国专利申请第10-2022-0007928号的优先权以及由其产生的所有权益，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
有源图案，在基板上并在第一方向上延伸；
在所述有源图案上的栅极结构，所述栅极结构包括栅电极，所述栅电极在不同于所述第一方向的第二方向上延伸；
源极/漏极图案，在所述栅极结构的至少一侧；以及
源极/漏极接触，在所述源极/漏极图案上并且连接到所述源极/漏极图案，
其中相对于所述有源图案的上表面，所述栅电极的上表面的高度与所述源极/漏极接触的上表面的高度相同，以及
所述源极/漏极接触包括下源极/漏极接触和在所述下源极/漏极接触上的上源极/漏极接触。
2.根据权利要求1所述的半导体器件，其中
所述栅电极包括在所述第二方向上延伸的线部分和从所述栅电极的所述线部分突出的突出部分，以及
所述栅电极的所述突出部分包括所述栅电极的所述上表面。
3.根据权利要求1所述的半导体器件，其中所述下源极/漏极接触包括下源极/漏极填充层和沿着所述下源极/漏极填充层的侧壁延伸的下源极/漏极阻挡层。
4.根据权利要求3所述的半导体器件，其中所述下源极/漏极阻挡层沿着在所述下源极/漏极填充层和所述源极/漏极图案之间的边界延伸。
5.根据权利要求3所述的半导体器件，其中相对于所述有源图案的所述上表面，所述下源极/漏极填充层的上表面高于所述下源极/漏极阻挡层的上表面。
6.根据权利要求5所述的半导体器件，其中
所述下源极/漏极填充层包括从所述下源极/漏极阻挡层的所述上表面突出的突出部分，以及
所述下源极/漏极填充层的所述突出部分在所述第一方向上的宽度随着所述突出部分在垂直于所述基板的第三方向上变得远离所述源极/漏极图案而减小。
7.根据权利要求3所述的半导体器件，其中所述上源极/漏极接触具有单一材料层结构。
8.根据权利要求1所述的半导体器件，还包括：
接触绝缘衬垫，沿着所述下源极/漏极接触的侧壁延伸并与所述下源极/漏极接触接触。
9.根据权利要求1所述的半导体器件，还包括：
在所述基板上的接触隔离结构，
其中所述下源极/漏极接触包括在所述第一方向上延伸的第一侧壁和在所述第二方向上延伸的第二侧壁，
所述接触隔离结构面对所述下源极/漏极接触的所述第一侧壁，以及
相对于所述基板的上表面，所述接触隔离结构的上表面的高度与所述源极/漏极接触的所述上表面的高度相同。
10.根据权利要求1所述的半导体器件，还包括：
在所述源极/漏极接触上并在所述第一方向上延伸的布线线路，
其中所述布线线路与所述源极/漏极接触接触。
11.一种半导体器件，包括：
有源图案，在基板上并在第一方向上延伸；
在所述有源图案上的栅极结构，所述栅极结构包括栅极间隔物和栅电极，所述栅电极在不同于所述第一方向的第二方向上延伸；
源极/漏极图案，在所述栅极结构的至少一侧；
源极/漏极接触，在所述源极/漏极图案上并且连接到所述源极/漏极图案；
在所述源极/漏极接触上的第一布线线路，所述第一布线线路与所述源极/漏极接触接触并在所述第一方向上延伸；以及
在所述第一布线线路上并且连接到所述第一布线线路的布线结构，所述布线结构包括通路和第二布线线路，
其中所述源极/漏极接触包括下源极/漏极接触和在所述下源极/漏极接触上的上源极/漏极接触，
所述栅电极包括在所述第二方向上延伸的线部分和从所述栅电极的所述线部分突出的突出部分，以及
所述栅电极的所述突出部分包括所述栅电极的上表面。
12.根据权利要求11所述的半导体器件，其中相对于所述有源图案的上表面，所述栅电极的所述上表面的高度与所述源极/漏极接触的上表面的高度和所述栅极间隔物的上表面的高度相同。
13.根据权利要求11所述的半导体器件，其中
所述下源极/漏极接触包括下源极/漏极填充层和沿着所述下源极/漏极填充层的侧壁延伸的下源极/漏极阻挡层，以及
相对于所述有源图案的上表面，所述下源极/漏极填充层的上表面高于所述下源极/漏极阻挡层的上表面。
14.根据权利要求11所述的半导体器件，还包括：
沿着所述栅极结构的侧壁延伸的源极/漏极蚀刻停止层；以及
接触绝缘衬垫，沿着所述下源极/漏极接触的侧壁延伸，并与所述下源极/漏极接触接触。
15.根据权利要求11所述的半导体器件，还包括：
在所述基板上的接触隔离结构，
其中所述下源极/漏极接触包括在所述第一方向上延伸的第一侧壁和在所述第二方向上延伸的第二侧壁，以及
所述接触隔离结构面对所述下源极/漏极接触的所述第一侧壁，并与所述栅极间隔物接触。
16.一种半导体器件，包括：
第一有源图案，在基板上并在第一方向上延伸；
第二有源图案，在所述基板上并在所述第一方向上延伸，所述第二有源图案在第二方向上与所述第一有源图案间隔开；
在所述第二方向上延伸的栅电极，所述栅电极在所述第一有源图案和所述第二有源图案上；
在所述第一有源图案上的第一源极/漏极图案；
在所述第二有源图案上的第二源极/漏极图案；
第一源极/漏极接触，在所述第一源极/漏极图案上并且连接到所述第一源极/漏极图案；
第二源极/漏极接触，在所述第二源极/漏极图案上并且连接到所述第二源极/漏极图案；
接触隔离结构，在所述第一源极/漏极接触和所述第二源极/漏极接触之间；以及
在所述第一源极/漏极接触上的布线线路，所述布线线路在所述第一方向上延伸并与所述第一源极/漏极接触接触，
其中所述栅电极的上表面与所述第一源极/漏极接触的上表面和所述第二源极/漏极接触的上表面共面，以及
所述第一源极/漏极接触和所述第二源极/漏极接触中的每个包括下源极/漏极接触和在所述下源极/漏极接触上的上源极/漏极接触。
17.根据权利要求16所述的半导体器件，其中
所述下源极/漏极接触包括下源极/漏极填充层和沿着所述下源极/漏极填充层的侧壁延伸的下源极/漏极阻挡层，以及
相对于所述第一有源图案的上表面，所述下源极/漏极填充层的上表面高于所述下源极/漏极阻挡层的上表面。
18.根据权利要求16所述的半导体器件，其中
所述栅电极包括在所述第二方向上延伸的线部分和从所述栅电极的所述线部分突出的突出部分，以及
所述栅电极的所述突出部分包括所述栅电极的所述上表面。
19.根据权利要求16所述的半导体器件，其中所述接触隔离结构的上表面与所述第一源极/漏极接触的所述上表面和所述第二源极/漏极接触的所述上表面共面。
20.根据权利要求16所述的半导体器件，还包括：
接触绝缘衬垫，沿着所述下源极/漏极接触的侧壁延伸并与所述下源极/漏极接触接触。
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