TW202331951A - 將玻璃貼片整合到電子裝置封裝中 - Google Patents

將玻璃貼片整合到電子裝置封裝中 Download PDF

Info

Publication number
TW202331951A
TW202331951A TW111130753A TW111130753A TW202331951A TW 202331951 A TW202331951 A TW 202331951A TW 111130753 A TW111130753 A TW 111130753A TW 111130753 A TW111130753 A TW 111130753A TW 202331951 A TW202331951 A TW 202331951A
Authority
TW
Taiwan
Prior art keywords
substrate
core
glass layer
solder
die
Prior art date
Application number
TW111130753A
Other languages
English (en)
Inventor
傑瑞米 艾克頓
斯里尼斯 佩安巴恩
布蘭登 馬林
昊博 陳
里歐尼爾 亞拉納
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202331951A publication Critical patent/TW202331951A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

實施例包括電子封裝及形成此種封裝的方法。在實施例中，電子封裝包括第一基底，以及耦合到第一基底的第二基底。在實施例中，第二基底包括核心，以及核心包括有機材料。在實施例中，第三基底耦合到第二基底，並且第三基底包括玻璃層。

Description

將玻璃貼片整合到電子裝置封裝中
本公開的實施例係關於電子封裝，更具體地關於採用分拆(disaggregated)方法組裝以提高製造良率的電子封裝。
隨著電子封裝的複雜度增加，封裝的層數也隨之增加。隨著層數的增加，圖案化產量變得更加關鍵。也就是說，每增加一層，封裝中出現圖案化錯誤的風險就會增加。這對於包括特殊層(諸如玻璃層)的複雜封裝尤其成問題。玻璃層導致封裝成本增加，部分原因是需要特殊處理設備以便最小化損壞玻璃層的風險。
當圖案化錯誤出現在此類封裝架構中時，整個封裝必須報廢或重工。這是昂貴的，因為玻璃層導致處理和材料成本增加。即使昂貴的玻璃層沒有缺陷，當封裝的較低成本層出現良率問題時，整個封裝也需要報廢。
及
本文描述根據各種實施例的電子封裝，其使用分拆方法來組裝，以提高製造良率。在下面的描述中，將使用本領域之技術人士為向本領域之其他技術人士傳達其工作的主要內容而常用的術語來描述說明性實施方式的各種態樣。然而，對於本領域之技術人士而言顯而易見的是，本發明可以僅使用所述態樣的其中一些來實現。為了解釋的目的，闡述了具體的數字、材料和配置，以便提供對說明性實施方式的透徹理解。然而，對於本領域之技術人士而言顯而易見的是，可以在沒有具體細節的情況下實現本發明。在其他情況下，省略或簡化已知的特徵，以便不混淆說明性實施方式。
各種操作將依次以最有助於理解本發明的方式被描述為多個離散操作，然而，描述的順序不應被解釋為暗示這些操作必須是順序相依的。特別是，這些操作不需要按照呈現的順序執行。
如上所述，電子封裝複雜性的增加導致了低良率的組裝製程的問題。在使用昂貴的非有機層，諸如玻璃層，的先進封裝架構中，低良率製程尤其成問題。電子封裝中需要玻璃層，因為它可以為第一級互連(FLI)實現低凸塊厚度變化(bump thickness variation，rBTV)和低凸塊對凸塊(bump-to-bump，BtB)真實位置(true position，TP)誤差。由於在此類架構中需要低rBTV和BtB TP誤差，因此玻璃層特別適用於包含嵌入式橋的封裝基底。
目前，玻璃層與其餘的封裝基底層整合在一單片結構中。當以這種設計製造時，封裝基底層中的任何缺陷都將會造成需要報廢整個電子封裝。由於玻璃層的成本高，這尤其成問題。因此，本文公開的實施例包括Z分拆(disaggregation)。代替單片結構，形成可以接合到底層的玻璃貼片。例如，可以將玻璃貼片接合到有機核心層，以及可以將該核心層接合到層壓疊層。此這種方式分離各層允許僅使用已知良好的模組。由於僅有已知良好的模組才能進入封裝基底，因此良率顯著地提高，並且避免浪費昂貴的玻璃貼片。
現在參考圖1A，示出了根據實施例的電子封裝100的橫截面圖。在實施例中，電子封裝100包括接合在一起的複數個基底模組110、120和130。基底模組110可以是層壓核心，諸如堆疊式通孔層壓核心(stacked via laminate core，SVLC)。基底模組120可以是有機核心基底。基底模組130可以是玻璃貼片。在實施例中，基底模組110可以透過第一焊料116接合到基底模組120，而基底模組120可以透過第二焊料125接合到基底模組130。在實施例中，第一焊料116可以具有與第二焊料125不同的成分。因此，第一焊料116可以具有與第二焊料125不同的回流溫度。
由於基底模組110、120和130被接合在一起(而非單片結構)，因此只有已知良好的模組110、120、130可以被整合到電子封裝100中。因此，低成本基底模組(諸如基底模組110和基底模組120)的良率問題不會造成高成本基底模組(諸如具有玻璃層131的基底模組130)被浪費。因此，可以提高整體良率並且降低電子封裝100的成本。
在實施例中，基底模組110可以包括複數個層壓的介電層113。可以在介電層113中設置導電路由114(例如，跡線、通孔、墊片)。第二級互連(SLI)墊片112可以被設置在基底模組110的底部。SLI墊片112可以被阻焊層111包圍。在實施例中，MLI墊片115可以被設置在基底模組110的頂表面。MLI墊片115可以與第一焊料116接觸。
在實施例中，基底模組120可以包括有機核心121。介電層122可以被設置在核心121之上及/或之下。在實施例中，MLI墊片127可以被設置在基底模組120的底部上。MLI墊片127透過第一焊料116耦合到MLI墊片115。在實施例中，穿過基底模組120的電路徑可以由穿過介電層122的通孔128和穿過核心121的核心穿孔(through core via)123提供。在一些實施例中，核心穿孔123可以被殼124包圍，諸如磁殼。此種核心穿孔123可以用於覆蓋晶粒140的電源電路(例如，電壓調節器的一部分)。在實施例中，MLI墊片126可以被設置在頂部介電層122之上。MLI墊片126可以與第二焊料125接觸。
在實施例中，基底模組130是玻璃貼片。也就是說，玻璃層131可以被設置在基底模組130的底部，而介電層133可以被設置在玻璃層131之上。在實施例中，玻璃穿孔(through glass via)132可以被設置穿過玻璃層131。在圖示的實施例中，玻璃穿孔132的側壁是實質上垂直的。然而，在其他實施例中，玻璃穿孔132的側壁可以是錐形的，或者玻璃穿孔可以具有沙漏形狀的橫截面。在實施例中，玻璃穿孔132耦合到嵌入在介電層133中的電路由134(例如，跡線、墊片、通孔等)。
在實施例中，橋135可以嵌入介電層133中。橋135的背側可以透過焊球136耦合到導電路由134。基底穿孔(through substrate via)141可以穿過橋135的厚度。在實施例中，橋135包括半導體材料，諸如矽。橋135可以是主動元件(例如，包括電晶體等)，或橋135可以是被動的。橋135提供高密度電路由，以便將第一晶粒140通訊地耦合到第二晶粒140。
在實施例中，阻焊層137被設置在介電層133之上。FLI墊片138可以被設置在阻焊層137之上。在實施例中，FLI 139將晶粒140耦合到FLI墊片138。在圖示的實施例中，FLI 139被示出為焊球，但應當理解，可以使用其他FLI架構。例如，在一些實施例中可以使用混合接合。在實施例中，晶粒140可以是任何類型的晶粒。例如，晶粒140可以是處理器、圖形處理器、記憶體晶粒或任何其他類型的半導體晶粒。
現在參考圖1B，示出了根據附加實施例的電子封裝100的橫截面圖。在實施例中，圖1B中的電子封裝100可以與圖1A中的電子封裝100實質上相似，除了基底模組130的架構之外。也就是說，電子封裝100可以包括第一基底模組110、第二基底模組120和第三基底模組130，其全部被接合在一起以提供Z分拆。然而，基底模組130沒有設置嵌入式橋，而是包括高密度封裝(high density package，HDP)路由。也就是說，介電層133中的導電路由134可以提供兩個晶粒140之間的通訊耦合。
現在參考圖1C，示出了根據實施例的電子封裝100的橫截面圖。圖1C中的電子封裝100可以與圖1B中的電子封裝100實質上相似，除了基底模組110與基底模組120整合在一起之外。基底模組110並非透過焊料等與基底模組120接合在一起，而是層壓在基底模組120上。例如，介電層113中的墊片115與介電層122中的通孔128直接接觸。儘管以不同的陰影示出，但應當理解的是，介電層122可以是與介電層113相同的材料。另外，應當理解，組合的基底模組110和基底模組120也可以在基底模組130中具有橋晶粒的情況下使用，類似於圖1A中所示的實施例。
這樣的實施例可以導致封裝100組件的複雜性降低。不需要具有不同回流溫度的一對焊料，而是需要單一焊料125來將基底模組130耦合到組合的基底模組120/110。此外，焊料層的減少可以降低電子封裝100的Z高度。
現在參考圖2A-2E，示出了根據實施例之描繪形成電子封裝的過程的一系列橫截面圖。在實施例中，在圖2A-2E中組裝的電子封裝可以實質上類似於圖1A中的電子封裝100。
現在參考圖2A，示出了根據實施例的在載體201上的玻璃層231的橫截面圖。在實施例中，玻璃層231可以包括玻璃穿孔(TGV)232。TGV 232可以在玻璃層231被附接到載體201之前形成在玻璃層231中。在圖示的實施例中，TGV 232具有垂直的側壁。在其他實施例中，TGV 232可以具有錐形的側壁，或者TGV 232可以具有沙漏形狀的橫截面。在實施例中，TGV 232可以用雷射輔助蝕刻製程形成。也就是說，雷射曝光可以驅動玻璃層231的形態改變，從而降低對蝕刻劑的抵抗力。
在實施例中，玻璃層231透過黏合劑(未示出)黏合到載體201。黏合劑可以是雷射活化的黏合劑。當暴露於雷射時，雷射活化的黏合劑可以釋放玻璃層231。例如，載體201也可以是玻璃層，雷射可以穿過載體201到達黏合劑。
在實施例中，載體201和玻璃層231可以具有不同的形狀因子。例如，載體201可以具有面板級形狀因子，而玻璃層231可以具有較小的形狀因子。在一些實施例中，玻璃層231可以具有四分之一面板的形狀因子。在其他實施例中，玻璃層231可以具有單位級形狀因子。
現在參考圖2B，示出了根據實施例之在玻璃層231上設置重佈層233之後的玻璃層231的橫截面圖。在實施例中，重佈層233可以包括導電路由234(例如，墊片、跡線、通孔等)。在實施例中，導電路由234將TGV 232耦合到在頂端的重佈層233上的墊片。頂端的墊片可以覆蓋有阻焊層237。阻焊層237可以包括開口243以暴露頂端的墊片。
在實施例中，橋235嵌入在重佈層233中。在實施例中，橋235的背面透過焊球236耦合到路由234。然而，在一些實施例中，橋235的背面可以不電耦合到任何特徵。在實施例中，橋235的背面可以耦合到TGV 232上的墊片242。在一些實施例中，橋235還可以包括基底穿孔241。在其他實施例中，橋235可以不包括基底穿孔241。在實施例中，橋235可以是半導體基底，諸如矽。橋235可以是被動基底，或者橋235可以是主動基底(例如，包括電晶體等)。在實施例中，橋235提供高密度路由，以便將一對晶粒(在後續的處理操作中加入)通訊地耦合在一起。
現在參考圖2C，示出了根據實施例之載體201移除後的玻璃層231的橫截面圖。在實施例中，透過將玻璃層231和載體201之間的黏合層(未示出)暴露於雷射，將玻璃層231從載體201剝離。在其他實施例中，可以使用其他黏合劑類型。例如，黏合劑可以是溫度相依的黏合劑等。
現在參考圖2D，示出了根據實施例之FLI和MLI互連形成後的玻璃層231的橫截面圖。在實施例中，MLI墊片244可以形成在TGV 232的底部上。墊片244可以鍍有焊料225。在實施例中，FLI墊片238可以形成在阻焊層237上。FLI焊料239可以鍍在FLI墊片238上。
在實施例中，MLI墊片244和FLI墊片238可以用任何典型的半導體加工製程形成。例如，電鍍製程可以包括晶種層沉積，其中抗蝕層設置在晶種層之上。可以圖案化抗蝕層以形成MLI墊片244或FLI墊片238的開口。然後，可以鍍銅以形成MLI墊片244或FLI墊片238。在實施例中，焊料225或239也被電鍍。然後剝離抗蝕層並蝕刻晶種層。
現在參考圖2E，示出了根據實施例之組裝過程的橫截面圖。如圖所示，一組基底模組210、220和230被接合在一起(如箭頭所示)。在實施例中，第一基底模組210以焊料216附接到第二基底模組220。第二焊料225將第二基底模組220耦合至第三基底模組230。在實施例中，焊料216可以具有與焊料225不同的回流溫度。
在實施例中，第一基底模組210可以包括複數個層壓的介電層213。設置導電路由214穿過介電層213，以將墊片215耦合到SLI墊片212。SLI墊片212可以被阻焊劑211包圍。
在實施例中，第二基底模組220可以包括核心221。介電層222可以被設置在核心221的上方和下方。在實施例中，MLI墊片227被設置在核心221下方並且被焊料216覆蓋。MLI墊片226被設置在核心221上方並且被焊料225覆蓋。在實施例中，墊片227可以透過穿過介電層222的通孔228以及穿過核心221的核心穿孔223耦合到墊片226。在一些實施例中，核心穿孔223中的一或多者可以被包括磁性材料的殼224包圍。
在實施例中，第三基底模組230可以實質上類似於圖2D中所示的結構。如圖所示，晶粒240可以透過焊料239附接到墊片238。也就是說，可以在將基底模組210、220和230接合在一起之前附接晶粒240。在其他實施例中，可以在將基底模組210、220和230接合在一起之後附接晶粒240。
現在參考圖3A-3E，示出了根據實施例之描繪形成電子封裝的過程的一系列橫截面圖。在實施例中，在圖3A-3E中組裝的電子封裝可以實質上類似於圖1B中的電子封裝100。
現在參考圖3A，示出了根據實施例的在載體301上的玻璃層331的橫截面圖。在實施例中，玻璃層331可以包括玻璃穿孔(TGV)332。TGV 332可以在玻璃層331被附接到載體301之前形成在玻璃層331中。在圖示的實施例中，TGV 332具有垂直的側壁。在其他實施例中，TGV 332可以具有錐形的側壁，或者TGV 332可以具有沙漏形狀的橫截面。在實施例中，TGV 332可以用雷射輔助蝕刻製程形成。也就是說，雷射曝光可以驅動玻璃層331的形態改變，從而降低對蝕刻劑的抵抗力。
在實施例中，玻璃層331透過黏合劑(未示出)黏合到載體301。黏合劑可以是雷射活化的黏合劑。當暴露於雷射時，雷射活化的黏合劑可以釋放玻璃層331。例如，載體301也可以是玻璃層，雷射可以穿過載體301到達黏合劑。
在實施例中，載體301和玻璃層331可以具有不同的形狀因子。例如，載體301可以具有面板級形狀因子，而玻璃層331可以具有較小的形狀因子。在一些實施例中，玻璃層331可以具有四分之一面板的形狀因子。在其他實施例中，玻璃層331可以具有單位級形狀因子。
現在參考圖3B，示出了根據實施例之在玻璃層331上設置重佈層333之後的玻璃層331的橫截面圖。在實施例中，重佈層333可以包括導電路由334(例如，墊片、跡線、通孔等)。在實施例中，導電路由334和墊片342將TGV 332耦合到在頂端的重佈層333上的墊片。頂端的墊片可以覆蓋有阻焊層337。阻焊層337可以包括開口343以暴露頂端的墊片。
現在參考圖3C，示出了根據實施例之載體301被移除之後的玻璃層331的橫截面圖。在實施例中，透過將玻璃層331和載體301之間的黏合層(未示出)暴露於雷射，將玻璃層331從載體301剝離。在其他實施例中，可以使用其他黏合劑類型。例如，黏合劑可以是溫度相依的黏合劑等。
現在參考圖3D，示出了根據實施例之FLI和MLI互連形成後的玻璃層331的橫截面圖。在實施例中，MLI墊片344可以形成在TGV 332的底部上。墊片344可以鍍有焊料325。在實施例中，FLI墊片338可以形成在阻焊層337上。FLI焊料339可以鍍在FLI墊片338上。
在實施例中，MLI墊片344和FLI墊片338可以用任何典型的半導體加工製程形成。例如，電鍍製程可以包括晶種層沉積，其中抗蝕層設置在晶種層之上。可以圖案化抗蝕層以形成MLI墊片344或FLI墊片338的開口。然後，可以鍍銅以形成MLI墊片344或FLI墊片338。在實施例中，焊料325或339也被電鍍。然後剝離抗蝕層337並蝕刻晶種層。
現在參考圖3E，示出了根據實施例之組裝過程的橫截面圖。如圖所示，一組基底模組310、320和330被接合在一起(如箭頭所示)。在實施例中，第一基底模組310用焊料316附接到第二基底模組320。第二焊料325將第二基底模組320耦合至第三基底模組330。在實施例中，焊料316可以具有與焊料325不同的回流溫度。
在實施例中，第一基底模組310可以包括複數個層壓的介電層313。導電路由314被設置穿過介電層313以將墊片315耦合到SLI墊片312。SLI墊片312可以被阻焊劑311包圍。
在實施例中，第二基底模組320可以包括核心321。介電層322可以被設置在核心321上方和下方。在實施例中，MLI墊片327被設置在核心321下方並且被焊料316覆蓋。MLI墊片326被設置在核心321上方並且被焊料325覆蓋。在實施例中，墊片327可以透過穿過介電層322的通孔328以及穿過核心321的核心穿孔323耦合到墊片326。在一些實施例中，核心穿孔323中的一或多者可以被包括磁性材料的殼324包圍。
在實施例中，第三基底模組330可以實質上類似於圖3D中所示的結構。如圖所示，晶粒340可以透過焊料339附接到墊片338。也就是說，可以在將基底模組310、320和330接合在一起之前附接晶粒340。在其他實施例中，可以在將基底模組310、320和330接合在一起之後附接晶粒340。
現在參考圖4，示出了根據實施例之電子系統490的橫截面圖。在實施例中，電子系統490可以包括板子491，諸如印刷電路板(PCB)。板子491可以透過SLI互連492耦合到第一基底模組410。例如，SLI互連492可以是焊球等。
在實施例中，電子系統490可以包括接合在一起的複數個基底模組。例如，基底模組410透過焊料416耦合到基底模組420，而基底模組420透過焊料425耦合到基底模組430。
在實施例中，基底模組410可以包括嵌入在複數個介電層413中的導電路由。基底模組410可以包括有機核心421，其中介電層422在核心421的上方和下方。在實施例中，基底模組430可以包括玻璃層431，在玻璃層431上有增層(buildup layer)433。橋435可以嵌入增層433中。可以透過橋435將一對晶粒440通訊地耦合在一起。
在圖示的實施例中，基底模組410、420和430實質上類似於圖1A中的基底模組110、120和130。然而，應當理解，實質上類似的電子系統490可以使用類似於圖1B、圖1C中所示的或根據本文公開的任何實施例的電子封裝來形成。
現在參考圖5A和5B，示出了根據附加實施例之有機核心貼片的橫截面圖。在實施例中，有機核心貼片包括具有標準有機核心材料的核心材料。例如，核心可以包括具有纖維增強的介電材料。有機核心貼片允許良率損失敏感的架構(例如，包括嵌入式橋的層)與其他封裝層隔離。例如，有機核心貼片可以附接在底層的封裝基底以實現Z分拆。
現在參考圖5A，示出了根據實施例之電子封裝500的橫截面圖。在實施例中，電子封裝500可以被認為是有機核心貼片。也就是說，電子封裝包括核心層550。核心層550可以是介電材料。在一些情況下，核心層550包括纖維增強物。在實施例中，模層(mold layer)560 A和560 B可以設置在核心層550的上方和下方。模層560 A和560 B可以包括模材料，或者在一些實施例中，層560 A和560 B可以是典型的介電增層。
在實施例中，核心層550可以包括核心穿孔551。在實施例中，核心穿孔551可以使用雷射鑽孔或機械鑽孔製程形成。在實施例中，核心穿孔551可以被殼552包圍。在一些實施例中，殼552可以包括磁性材料。當核心穿孔551用於電力輸送目的(例如，電感器等)時，可以使用殼552的磁性材料。在實施例中，核心穿孔551的底側可以透過在底部模層560 B中的通孔563和墊片565耦合到MLI墊片564。MLI墊片564可以被阻焊層561覆蓋。
在實施例中，核心穿孔551之上的墊片566可以透過穿過頂部模層560 A的垂直柱562耦合到FLI墊片568。在實施例中，垂直柱562與底層核心穿孔551對齊。因此，電感器(即，核心穿孔551和磁殼552)和上層晶粒540之間的路徑被最小化。這提高了電子封裝500的功率性能。在實施例中，FLI墊片568透過焊料572或其他FLI架構耦合到晶粒540 A和540 B上的墊片547。
在實施例中，電子封裝500可以進一步包括嵌入在頂部模層560 A中的橋570。橋570可以被耦合到FLI墊571。FLI墊片571透過焊料572等耦合到晶粒540 A和540 B上的墊片548。在實施例中，橋570將第一晶粒540 A通訊地耦合到第二晶粒540 B。在一些實施例中，橋570是被動晶粒，而在其他實施例中，橋570是主動晶粒。橋570可以包括半導體材料，諸如矽。
現在參考圖5B，示出了根據附加實施例之電子封裝500的橫截面圖。圖5B中的電子封裝500可以實質上類似於圖5A中的電子封裝500，除了嵌入式橋570的構造之外。如圖5B中所示，橋570還可以包括基底穿孔573。在一些實施例中，橋570是矽橋，而基底穿孔573可被稱為矽穿孔573。然而，在其他實施例中，橋570可以包括有機基底。基底穿孔573可以耦合到在核心層550上的背側墊片574。因此，在一些實施例中，可以通過橋570垂直地進行電連接。
現在參考圖6A-6C，示出了根據實施例之描繪組裝電子封裝的過程的一系列橫截面圖。在實施例中，圖6A-6C中形成的電子封裝可以實質上類似於圖5A中的電子封裝500。然而，應當理解，橋也可以替代類似於圖5B中所示的橋。
現在參考圖6A，示出了根據實施例之核心650的橫截面圖。在實施例中，核心650可以包括使用纖維(例如，玻璃纖維)增強的介電材料。在實施例中，核心穿孔651可以穿過核心650形成。在實施例中，核心穿孔651可以被殼652包圍。殼652可以包括磁性材料。當核心穿孔651用於電力輸送應用(例如，作為電感器)時，使用殼652的磁性材料可能是特別有益的。在實施例中，墊片666可以被設置在核心穿孔651之上，而墊片665可以被設置在核心穿孔651之下。在實施例中，墊片675可以被設置在核心650之上。墊片675可用於在後續的處理操作中放置橋。在實施例中，墊片675可以具有比橋的覆蓋區(footprint)更大的覆蓋區(例如，比橋的覆蓋區大幾十微米)。
現在參考圖6B，示出了根據實施例之進一步組裝後的結構的橫截面圖。在實施例中，模層660 A被施加在核心650之上，而模層660 B被施加在核心650之下。在一些實施例中，模層660 A和660 B是造模材料。然而，在其他實施例中，層660 A和660 B可以是堆積膜層。在實施例中，柱662可以穿過模層660 A並將FLI墊片668耦合到墊片666。在實施例中，柱662在核心穿孔651上方對齊。焊料672可以鍍在FLI墊片668上。在核心650的底側，通孔663可以穿過模層660 B以將墊片665電耦合到MLI墊片664。在實施例中，MLI墊片664可以被阻焊層661包圍。
在實施例中，橋670可以被放置在墊片675上。橋670可以透過通孔耦合到FLI墊片671。在實施例中，示出橋670沒有基底穿孔。然而，在其他實施例中，橋670可以包括基板穿孔，類似於圖5B中所示的實施例。
現在參考圖6C，示出了根據實施例之電子封裝600的橫截面圖。如圖所示，一對晶粒640 A和640 B透過焊料672等耦合到FLI墊668和671。在實施例中，晶粒640 A和640 B可以具有橋式墊片648和標準墊片647。在實施例中，核心貼片可以透過MLI 682耦合到底層封裝基底681。
現在參考圖7，示出了根據實施例之電子系統790的橫截面圖。在實施例中，電子系統790包括一板子791，諸如PCB。在實施例中，封裝基底781透過SLI 792耦合到板子791。SLI 792被示出為焊球，但應當理解，可以使用任何SLI架構(例如，插座等)。在實施例中，封裝基底781透過MLI 782耦合到核心貼片。
在實施例中，核心貼片包括有機核心750。模層760 A和760 B可以形成在核心750上方。在實施例中，核心穿孔751穿過核心750的厚度。柱762被設置穿過模層760 A。柱762與底層的核心穿孔751對齊。在實施例中，橋770可以嵌入模層760 A中。橋770可以將第一晶粒740 A通訊地耦合到第二晶粒740 B。在實施例中，橋770可以沒有基底穿孔。在其他實施例中，基板穿孔可以穿過橋770，類似於圖5B中所示的實施例。
圖8示出了根據本發明之一種實施方式的計算裝置800。計算裝置800內藏有一板子802。板子802可以包括多個元件，包括但不限於，處理器804和至少一個通訊晶片806。處理器804物理地和電子地耦合到板子802。在一些實施方式中，至少一個通訊晶片806亦物理地和電子地耦合到板子802。在其他實施方式中，通訊晶片806是處理器804的一部分。
這些其他的元件包括，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、加速度計、陀螺儀、揚聲器、相機和大容量儲存裝置(諸如硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片806實現了向計算裝置800傳輸資料以及從計算裝置800傳輸資料的無線通訊。術語「無線」及其衍生詞可用於描述可透過使用經調變的電磁輻射通過非固體介質來傳遞資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並不暗示相關聯的裝置不包含任何電線，儘管在一些實施例中其可能不包含。通訊晶片806可以實現多種無線標準或協定，包括但不限於，Wi-Fi (IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生產品，以及被指定為3G、4G、5G及以上的任何其他無線協定。計算裝置800可以包括複數個通訊晶片806。例如，第一通訊晶片806可以專用於短程無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片806可以專用於長程無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
計算裝置800的處理器804包括封裝在處理器804內的積體電路晶粒。在本發明的一些實施方式中，處理器的積體電路晶粒可以是電子封裝的一部分，根據本文所述之實施例，該電子封裝包括複數個接合在一起以形成垂直分拆的電子封裝的基底模組。術語「處理器」可以指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。
通訊晶片806也包括封裝在通訊晶片806內的積體電路晶粒。根據本發明的另一實施方式，通訊晶片的積體電路晶粒可以是電子封裝的一部分，根據本文所述之實施例，該電子封裝包括複數個接合在一起以形成垂直分拆的電子封裝的基底模組。
以上對本發明所示實施方式的描述，包括摘要中所述的內容，並非旨在窮舉或將本發明限制於所揭露的精確形式。儘管本文出於說明性目的描述了本發明的具體實施方式及範例，但是相關領域之技術人士將認知到，在本發明的範圍內可以進行各種等效的修改。
可以根據以上詳細描述對本發明進行這些修改。下面申請專利範圍中所使用的術語不應被解釋為將本發明限制於在說明書及申請專利範圍中揭露的具體實施方式。相反的，本發明的範圍將完全由以下申請專利範圍確定，其係根據解釋申請專利範圍的既定原則來進行解釋。
範例1：一種電子封裝，包括：第一基底；耦合到該第一基底的第二基底，其中該第二基底包括核心，其中該核心包括有機材料；以及耦合到該第二基底的第三基底，其中該第三基底包括玻璃層。
範例2：如範例1的電子封裝，其中該第一基底透過具有第一回流溫度的第一焊料耦合到該第二基底，以及其中該第二基底透過具有第二回流溫度的第二焊料耦合到該第三基底，其中該第一回流溫度不同於該第二回流溫度。
範例3：如範例1或範例2的電子封裝，其中該第三基底還包括複數個增層在該玻璃層上方。
範例4：如範例3的電子封裝，其中該第三基底還包括嵌入在該複數個增層中的橋接晶粒。
範例5：如範例1至4的電子封裝，其中通孔穿過該玻璃層。
範例6：如範例1至5的電子封裝，其中該第二基底包括在該核心上方和下方的增層。
範例7：如範例6的電子封裝，其中核心穿孔穿過該核心。
範例8：如範例1至7的電子封裝，其中該第一基底是堆疊式通孔層壓核心。
範例9：如範例1至8的電子封裝，還包括：耦合到該第三基底的晶粒。
範例10：如範例1至9的電子封裝，其中該第一基底和該第二基底被製造為單一單元。
範例11：一種組裝電子封裝的方法，包括：準備一貼片基底，其中該貼片基底包括：玻璃層；以及複數個增層在該玻璃層上方；使用第一焊料將該貼片基底附接到核心基底；以及使用第二焊料將該核心基底附接到堆疊式通孔層壓核心(SVLC)。
範例12：如範例11的方法，其中在該貼片基底附接到該核心基底之後，將晶粒附接到該貼片基底。
範例13：如範例11的方法，其中在該貼片基底附接到該核心基底之前，將晶粒附接到該貼片基底。
範例14：如範例11至13的方法，其中準備該貼片基底包括：形成穿過玻璃層的通孔；將該玻璃層黏合到載體；在該玻璃層上方形成該些增層；以及從該載體釋放該玻璃層。
範例15：如範例14的方法，其中該載體具有面板大小的形狀因子，以及其中該玻璃層的形狀因子小於該面板大小的形狀因子。
範例16：如範例15的方法，其中該玻璃層的該形狀因子是四分之一面板形狀因子或單位大小的形狀因子。
範例17：如範例11至16的方法，其中該貼片基底還包括：嵌入在該複數個增層中的橋。
範例18：一種電子系統，包括：板子；耦合到該板子的封裝基底，其中該封裝基底包括：第一基底；耦合到該第一基底的第二基底，其中該第二基底包括核心；以及耦合到該第二基底的第三基底，其中該第三基底包括玻璃層；以及耦合到該封裝基底的晶粒。
範例19：如範例18的電子系統，其中該第三基底還包括該玻璃層上方的複數個增層，以及嵌入在該複數個增層中的橋接晶粒。
範例20：如範例18或範例19的電子系統，其中該核心包括有機核心或玻璃核心。
100:電子封裝 110:基底模組 111:阻焊層 112:第二級互連(SLI)墊片 113:介電層 114:導電路由 115:中級互連(MLI)墊片 116:焊料 120:基底模組 121:有機核心 122:介電層 123:核心穿孔 124:殼 125:焊料 126:MLI墊片 127:MLI墊片 128:通孔 130:基底模組 131:玻璃層 132:玻璃穿孔 133:介電層 134:電路由 135:橋 136:焊球 137:阻焊層 138:第一級互連(FLI)墊片 139:第一級互連(FLI) 140:晶粒 141:基底穿孔 201:載體 210:基底模組 211:阻焊劑 212:SLI墊片 213:介電層 214:導電路由 215:墊片 216:焊料 220:基底模組 221:核心 222:介電層 223:核心穿孔 224:殼 225:焊料 226:墊片 227:MLI墊片 228:通孔 230:基底模組 231:玻璃層 232:玻璃穿孔(TGV) 233:重佈層 234:導電路由 235:橋 236:焊球 237:阻焊層 238:FLI墊片 239:FLI焊料 240:晶粒 241:基底穿孔 242:墊片 243:開口 244:MLI墊片 301:載體 310:基底模組 311:阻焊劑 312:SLI墊片 313:介電層 314:導電路由 315:墊片 316:焊料 320:基底模組 321:核心 322:介電層 323:核心穿孔 324:殼 325:焊料 326:MLI墊片 327:墊片 328:通孔 330:基底模組 331:玻璃層 332:玻璃穿孔(TGV) 333:重佈層 334:導電路由 337:阻焊層 338:FLI墊片 339:焊料 340:晶粒 342:墊片 343:開口 344:MLI墊片 410:基底模組 413:介電層 416:焊料 420:基底模組 421:有機核心 422:介電層 425:焊料 430:基底模組 431:玻璃層 433:增層 435:橋 490:電子系統 491:板子 492:SLI互連 500:電子封裝 540 A:晶粒 540 B:晶粒 547:墊片 548:墊片 550:核心層 551:核心穿孔 552:殼 560 A:模層 560 B:模層 561:阻焊層 562:垂直柱 563:通孔 564:MLI墊片 565:墊片 566:墊片 568:FLI墊片 570:橋 571:FLI墊片 572:焊料 573:基底穿孔 574:背側墊片 600:電子封裝 640 A:晶粒 640 B:晶粒 647:標準墊片 648:橋式墊片 650:核心 651:核心穿孔 652:殼 660 A:模層 660 B:模層 661:阻焊層 662:柱 663:通孔 664:MLI墊片 665:墊片 666:墊片 668:FLI墊片 670:橋 671:FLI墊片 672:焊料 675:墊片 681:封裝基底 682:MLI 740 A:晶粒 740 B:晶粒 750:核心 751:核心穿孔 760 A:模層 760 B:模層 762:柱 770:橋 781:封裝基底 782:MLI 790:電子系統 791:板子 792:SLI 800:計算裝置 802:板子 804:處理器 806:通訊晶片
[圖1A]是根據實施例之具有玻璃貼片的電子封裝的橫截面圖，該玻璃貼片具有耦合至低成本封裝層的嵌入式橋。
[圖1B]是根據實施例之具有玻璃貼片的電子封裝的橫截面圖，該玻璃貼片耦合到低成本封裝層。
[圖1C]是根據實施例之具有玻璃貼片的電子封裝的橫截面圖，該玻璃貼片耦合到低成本封裝層。
[圖2A]是根據實施例之在載體上的玻璃層的橫截面圖。
[圖2B]是根據實施例之在玻璃層之上形成具有嵌入式橋的增層之後的玻璃層的橫截面圖。
[圖2C]是根據實施例之從載體剝離的玻璃層的橫截面圖。
[圖2D]是根據實施例之具有第一級互連(FLI)和中級互連(MLI)的玻璃層基底的橫截面圖。
[圖2E]是根據實施例之玻璃層基底與有機核心基底和層壓核心基底組裝的橫截面圖。
[圖3A]是根據實施例之在載體上的玻璃層的橫截面圖。
[圖3B]是根據實施例之在玻璃層之上形成增層之後的玻璃層的橫截面圖。
[圖3C]是根據實施例之玻璃層從載體剝離後的橫截面圖。
[圖3D]是根據實施例之在頂表面和底表面上形成FLI和MLI之後的玻璃層的橫截面圖。
[圖3E]是根據實施例之與有機核心基底和層壓核心基底組裝的玻璃層基底的橫截面圖。
[圖4]是根據實施例之具有耦合到封裝基底層和板子的玻璃貼片的電子系統的橫截面圖。
[圖5A]是根據實施例之具有嵌入式橋的有機核心貼片的橫截面圖。
[圖5B]是根據實施例之具有嵌入式橋的有機核心貼片的橫截面圖，該嵌入式橋具有基底穿孔。
[圖6A]是根據實施例之有機核心貼片的橫截面圖。
[圖6B]是根據實施例之在有機核心上設置模層和嵌入式橋之後的有機核心貼片的橫截面圖。
[圖6C]是根據實施例之耦合到封裝基底的有機核心貼片的橫截面圖。
[圖7]是根據實施例之具有耦合到封裝基底和板子的有機核心貼片的電子系統的橫截面圖。
[圖8]是根據實施例構建之計算裝置的示意圖。
100:電子封裝
110:基底模組
111:阻焊層
112:第二級互連(SLI)墊片
113:介電層
114:導電路由
115:中級互連(MLI)墊片
116:焊料
120:基底模組
121:有機核心
122:介電層
123:核心穿孔
124:殼
125:焊料
126:MLI墊片
127:MLI墊片
128:通孔
130:基底模組
131:玻璃層
132:玻璃穿孔
133:介電層
134:電路由
135:橋
136:焊球
137:阻焊層
138:第一級互連(FLI)墊片
139:第一級互連(FLI)
140:晶粒
141:基底穿孔

Claims (20)

  1. 一種電子封裝，包括： 第一基底； 耦合到該第一基底的第二基底，其中該第二基底包括核心，其中該核心包括有機材料；以及 耦合到該第二基底的第三基底，其中該第三基底包括玻璃層。
  2. 如請求項1的電子封裝，其中該第一基底透過具有第一回流溫度的第一焊料耦合到該第二基底，以及其中該第二基底透過具有第二回流溫度的第二焊料耦合到該第三基底，其中該第一回流溫度不同於該第二回流溫度。
  3. 如請求項1或2的電子封裝，其中該第三基底還包括在該玻璃層上方的複數個增層。
  4. 如請求項3的電子封裝，其中該第三基底還包括嵌入在該複數個增層中的橋接晶粒。
  5. 如請求項1或2的電子封裝，其中通孔穿過該玻璃層。
  6. 如請求項1或2的電子封裝，其中該第二基底包括在該核心上方和下方的增層。
  7. 如請求項6的電子封裝，其中核心穿孔(through core via)穿過該核心。
  8. 如請求項1或2的電子封裝，其中該第一基底是堆疊式通孔層壓核心(stacked via laminate core)。
  9. 如請求項1或2的電子封裝，還包括： 耦合到該第三基底的晶粒。
  10. 如請求項1或2的電子封裝，其中該第一基底和該第二基底被製造為單一單元。
  11. 一種組裝電子封裝的方法，包括： 準備一貼片基底，其中該貼片基底包括： 玻璃層；以及 複數個增層在該玻璃層上方； 用第一焊料將該貼片基底附接到核心基底；以及 用第二焊料將該核心基底附接到堆疊式通孔層壓核心(stacked via laminate core，SVLC)。
  12. 如請求項11的方法，其中在該貼片基底附接到該核心基底之後，將晶粒附接到該貼片基底。
  13. 如請求項11的方法，其中在該貼片基底附接到該核心基底之前，將晶粒附接到該貼片基底。
  14. 如請求項11、12或13的方法，其中準備該貼片基底包括： 形成穿過玻璃層的通孔； 將該玻璃層黏合到載體； 在該玻璃層上方形成該些增層；以及 從該載體釋放該玻璃層。
  15. 如請求項14的方法，其中該載體具有面板大小的形狀因子，以及其中該玻璃層的形狀因子小於該面板大小的形狀因子。
  16. 如請求項15的方法，其中該玻璃層的該形狀因子是四分之一面板形狀因子或單位大小的形狀因子。
  17. 如請求項11、12或13的方法，其中該貼片基底還包括： 嵌入在該複數個增層中的橋。
  18. 一種電子系統，包括： 板子； 耦合到該板子的封裝基底，其中該封裝基底包括： 第一基底； 耦合到該第一基底的第二基底，其中該第二基底包括核心；以及 耦合到該第二基底的第三基底，其中該第三基底包括玻璃層；以及 耦合到該封裝基底的晶粒。
  19. 如請求項18的電子系統，其中該第三基底還包括在該玻璃層上方的複數個增層，以及嵌入在該複數個增層中的橋接晶粒。
  20. 如請求項18或19的電子系統，其中該核心包括有機核心或玻璃核心。
TW111130753A 2021-09-23 2022-08-16 將玻璃貼片整合到電子裝置封裝中 TW202331951A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/482,830 2021-09-23
US17/482,830 US20230093258A1 (en) 2021-09-23 2021-09-23 Glass patch integration into an electronic device package

Publications (1)

Publication Number Publication Date
TW202331951A true TW202331951A (zh) 2023-08-01

Family

ID=85572792

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111130753A TW202331951A (zh) 2021-09-23 2022-08-16 將玻璃貼片整合到電子裝置封裝中

Country Status (4)

Country Link
US (1) US20230093258A1 (zh)
CN (1) CN117642854A (zh)
TW (1) TW202331951A (zh)
WO (1) WO2023048804A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114707B2 (en) * 2010-03-25 2012-02-14 International Business Machines Corporation Method of forming a multi-chip stacked structure including a thin interposer chip having a face-to-back bonding with another chip
DE112016006695T5 (de) * 2016-04-01 2018-12-06 Intel IP Corporation Gehäuse auf Antennengehäuse
US10937736B2 (en) * 2019-06-14 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid integrated circuit package and method
US11978685B2 (en) * 2019-07-25 2024-05-07 Intel Corporation Glass core patch with in situ fabricated fan-out layer to enable die tiling applications
KR20210073903A (ko) * 2019-12-11 2021-06-21 삼성전기주식회사 기판 온 기판 구조 및 이를 포함하는 전자기기

Also Published As

Publication number Publication date
US20230093258A1 (en) 2023-03-23
CN117642854A (zh) 2024-03-01
WO2023048804A1 (en) 2023-03-30

Similar Documents

Publication Publication Date Title
TWI502726B (zh) 具有埋入型已堆疊通矽孔晶粒的基體
JP6679748B2 (ja) バックサイドドリリング埋込みダイ基板
US10790234B2 (en) Embedding known-good component in known-good cavity of known-good component carrier material with pre-formed electric connection structure
US10651050B2 (en) Semiconductor device packages and structures
TWI463635B (zh) 具有堆疊的微電子單元之微電子封裝及其製造方法
US8053276B2 (en) Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
TWI720064B (zh) 用於高帶寬記憶體(hbm)或客製化封裝體堆疊的以嵌入式面板級球閘陣列(eplb)或嵌入式晶圓級球閘陣列(ewlb)為基礎之堆疊式封裝(pop)
KR20230159897A (ko) 이종 다이 집적 애플리케이션들을 위한 emib 및 유리 코어가 있는 하이브리드 팬-아웃 아키텍처
US9721878B2 (en) High density second level interconnection for bumpless build up layer (BBUL) packaging technology
JP5004311B2 (ja) 積層チップパッケージおよびその製造方法
TW201803073A (zh) 電氣互連橋接技術
JP2001352035A (ja) 多層半導体装置の組立治具及び多層半導体装置の製造方法
KR20220090397A (ko) 고밀도 상호접속 브리지를 사용한 2xd 모듈 조립체
US11616044B2 (en) Chip packaging method and particle chips
CN111627878A (zh) 布线结构，封装结构及其制造方法
US20220278032A1 (en) Nested interposer with through-silicon via bridge die
US20230085944A1 (en) Core patch with matched pth to fli pitch for z-disaggregation
CN111916430A (zh) 具有硅上腔桥的分解的管芯互连
TW202331951A (zh) 將玻璃貼片整合到電子裝置封裝中
TWI493682B (zh) 內嵌封裝體之封裝模組及其製造方法
TWI381500B (zh) 嵌埋半導體晶片之封裝基板及其製法
US20240071935A1 (en) Glass die-to-die bridge and interposer for die first architecture
US20230088392A1 (en) Thermally conductive sleeves around tgvs for improved heat dissipation in glass core substrates or glass interposers
US20240213156A1 (en) Liquid metal wells for interconnect architectures
US20230092740A1 (en) Moat protection to prevent crack propagation in glass core substrates or glass interposers