TW202329608A - 混合相位內插器 - Google Patents

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Abstract

一種具有回應於一控制碼輸出一第一值及第二值之一DAC之相位內插器。一第一電流鏡產生與該第一值成正比之一第一電流。一第二電流鏡產生與該第二值成正比之一第二電流。一第一FET對包括一第一FET及一第二FET，使得該第一FET及該第二FET之源極端子電連接且連接至該第一電流鏡。一第二FET對包括一第三FET及一第四FET，使得該第三FET及該第四FET之源極端子電連接且連接至該第二電流鏡。一第一端子自該第一FET及該第三FET輸出與時脈信號相比之一經相位調整時脈信號。一第二端子自該第二FET及該第四FET輸出一經反相經相位調整時脈信號。

Description

混合相位內插器
本發明係關於相位內插器且特定而言係一種用於在無一正交時脈輸入之情況下調整時脈相位之方法及設備。
相位內插器(PI)係一常見裝置以在一信號中建立一時脈延遲調整。先前技術相位內插器需要差分正交相位時脈(其相位分離90 °)來發揮作用。然而，作為先前技術之一缺點，此等差分正交時脈在設計中可能不總是可用的，且產生差分正交時脈需要額外複雜性及功率消耗。圖1圖解說明實例性正交時脈圖表。如圖1中所展示，正交時脈可藉由在相位上偏移90度之一I時脈信號212及一Q時脈信號216來表示。形成正交時脈之其他兩個信號係I時脈信號212及一Q時脈信號216之經反相或差分版本，其形成Ib時脈信號220及Qb時脈信號224。Ib時脈220係I時脈信號212之一經反相版本且Qb時脈信號224係Q時脈信號216之一經反相版本。
用於延遲或相位調整一信號之其他先前技術方法涉及使用加載在緩衝級上LC延遲或可變電容器延遲一時脈信號。然而，此方法具有數個缺點。一種此類缺點係所得時脈調整相當粗略，且因此不準確。此將不準許可自傳統PI獲得之精細解析度延遲。此外，粗略延遲隨程序、電壓及溫度(PVT)而顯著變化。
另一先前技術方法係級摻合，該方法使用一類比相位混合器來摻合或混合兩個時脈相位。然而，先前技術相位摻合需要顯著功率來達成精細解析度延遲，且因此不適合於眾多應用中。
此新混合PI達成精細解析度延遲且維持將自一傳統PI期望之隨程序、電壓及溫度改變之緊密變化，同時提供如下文所論述之額外益處。為克服先前技術之缺點且提供額外優勢，揭示一種相位內插器。在一項實施例中，該相位內插器包括數位轉類比轉換器，其經組態以回應於一控制碼輸出一第一值及一第二值。一第一電流鏡經組態以產生與第一值成正比之一第一電流，而一第二電流鏡經組態以產生與該第二值成正比之一第二電流。亦提供一第一FET對。該第一FET對包括：一第一FET，其具有接收一時脈信號之一第一閘極端子；及一第二FET，其具有接收一經反相時脈信號之第二閘極端子，使得第一FET及第二FET之源極端子電連接且連接至第一電流鏡以接收第一電流。亦提供一第二FET對。該第二FET對包括：一第三FET，其具有接收經反相時脈信號之一第三閘極端子；及一第四FET，其具有接收時脈信號之一第四閘極端子，使得第三FET及第四FET之源極端子電連接且連接至第二電流鏡以接收第二電流。一第一輸出端子經組態以輸出與時脈信號相比之一經相位調整時脈信號。該第一輸出端子連接至第一FET之一第一汲極端子及該第三FET之一第三汲極端子。一第二輸出端子經組態以輸出該經相位調整時脈信號之一經反相版本，經連接至該第二FET之一第二汲極端子及該第四FET之一第四汲極端子。
在一個組態中，第一值不同於第二值。此外，該第一值可與第二值成反比。
在一項實施例中，該控制碼控制經相位調整時脈信號中之相位調整量。審慎考慮相位內插器可進一步包括連接至每一源極端子之一退化電阻器。作為優於先前技術之一益處，所揭示相位內插器僅需要一輸入信號及一經反相輸入信號。審慎考慮第一電流鏡具有一第一鏡像比且第二電流鏡具有一第二鏡像比，且該第一鏡像比不同於該第二鏡像比。
亦揭示一種用於調整一輸入信號之相位之方法，該方法包括接收輸入信號、一經反相輸入信號及指示施加至該輸入信號之一相位調整量之一控制碼。然後，基於該控制碼產生一第一電流且基於該控制碼產生一第二電流，使得第一電流不等於第二電流。將第一電流提供至一第FET對，使得第一電流穿過形成第一FET對之FET之流動由輸入信號及經反相輸入信號控制。將第二電流提供至第二FET對，使得第二電流穿過形成第二FET對之FET之流動由輸入信號及經反相輸入信號控制。此方法然後自第一FET對之一第一電流及第二FET對之一第二FET電流形成一經相位調整輸出信號。同樣，此方法自第一FET對之一第二FET電流及第二FET對之一第二FET電流形成經相位調整輸出信號之一經反相版本。
在一項實施例中，該控制碼係一數位值，且該控制碼藉由一個或多個數位轉類比轉換器轉換成一第一類比值及一第二類比值。審慎考慮基於控制碼產生第一電流可由一第一電流鏡執行，且基於控制碼產生第二電流可由一第二電流鏡執行。
相位調整量亦係藉由第一電流鏡及第二電流鏡之鏡像比判定。此操作方法可進一步包括使用一個或多個退化電阻器及電容器將輸入信號及經反相輸入信號自一方波信號轉換成適合用於混合信號之一更圓正弦波型信號。在一項實施例中，該方法可進一步包括利用一反相器處理經相位調整輸出信號以自經相位調整輸出信號形成一方波信號。該輸入信號可係一時脈信號。
亦揭示一種用於調整一輸入信號之相位之相位內插器。在一項實施例中，該相位內插器包括：一第一電流源，其經組態以產生一第一電流；及一第二電流源，其經組態以產生一第二電流。在此組態中，第一電流不同於第二電流，且第一電流與第二電流之間的差係基於或藉由一控制值判定。一切換區塊經組態以接收第一電流、第二電流、輸入信號及一經反相輸入信號。該等FET藉由輸入信號及經反相輸入信號控制且選擇性地執行切換，以產生且輸出係該輸入信號之一延遲版本之至少一輸出信號，使得輸出信號之一延遲量由第一電流與第二電流之間的差控制。
在一項實施例中，第一電流源包括一第一電流鏡且第二電流源包括一第二電流鏡。控制值可由一DAC處理以產生一第一信號及一第二信號，使得第一信號控制第一電流之一量值且第二信號控制第二電流之一量值。在一個組態中，切換區塊包括兩個交叉連接之FET對，其閘極端子經組態以接收輸入信號或經反相輸入信號。在一項實施例中，該相位內插器進一步包括經組態以降低輸入信號及經反相輸入信號之一改變速率之一個或多個退化電阻器。該輸入信號可係一時脈信號。
在檢驗下列圖及詳細闡述之後，本發明之系統、方法、特徵及優勢將係或將變得為熟習此項技術者所易於瞭解。意欲所有此等額外系統、方法、特徵及優勢皆包含於此闡述內、在本發明之範疇內且由所附申請專利範圍保護。
本文所揭示之混合相位內插器達成精細解析度延遲且維持可自一傳統相位內插器達成之隨程序、電壓及溫度改變之緊密變化。作為對先前技術之一改良，該混合相位內插器能夠僅使用一差分時脈來提供高解析度時序變化，藉此克服先前技術相位內插器對正交時脈之需要。
圖2圖解說明實例性差分時脈信號圖表，其係一時脈信號圖表及一經反相時脈信號圖表。如圖2中所展示，差分時脈包括一時脈信號308及係時脈信號308之一經反相版本之一時脈條(時脈b)信號312。當時脈信號308高時，時脈條信號312低，且當時脈信號308低時，時脈條信號312高。
圖3圖解說明如本文所闡述之一混合相位內插器之一實例操作環境。但此僅係一項實例實施例，且因此，審慎考慮其他實施例。在此實施方案中，一輸入時脈及時脈b (經反相時脈)被提供至輸入314A、314B。儘管出於論述目的闡述為一時脈信號，但審慎考慮可處理任何類型之信號。輸入314A係透過輸入電容器(Cin) 316A AC耦合的，而輸入314B係透過輸入電容器(Cin) 316B AC耦合的，以促進圖4中所展示之輸入差分NFET對(MN0-1及MN2-3)之最佳偏壓。一最佳偏壓電壓係藉由共模輸入電壓VCMin 320設定。此電壓可經設定以將差分NFET對(下文所論述)保持於一線性操作區中，此亦藉由圖4中所展示之退化電阻器(Rdegen)輔助。輸入電阻器318A、318B經提供用於阻抗匹配且適當地設定偏壓。將NFET對維持於線性操作區中且使用退化電阻器提供以下益處：避免不太期望或不適合用於混合/組合時脈輸入之輸出上之尖銳方波形。或者，FET可係諸如NPN裝置之雙極裝置，且可使用諸如但不限於GaAs之其他程序。
如所展示，輸入電容器316A、316B亦連接至用於對輸入時脈信號時脈、時脈b進行進一步低通濾波之低通濾波電阻器324A、324B。電容器C濾波器328A、328B促進高頻率輸入時脈、時脈b之邊緣之圓滑或減緩。此濾波在輸入時脈上完成，促進輸入時脈信號之混合。一混合相位內插器核心332接收濾波後之時脈及時脈b信號。圖4中詳細論述混合相位內插器核心332。
相位內插器核心332具有兩個輸出336A、336B，該兩個輸出將經相位調整時脈信號提供至輸出電容器340A、340B，其阻擋來自相位內插器核心332之任何不需要DC分量且將輸出AC耦合至電阻器344A、344B及反相器352A，352B。輸出可稱為Outp及Outm，其係輸入時脈信號clock、clockb之經相位調整版本。相位內插器核心332右邊之結構可稱為一經AC耦合驅動器。反相器352A、352B可係經組態以放大核心輸出且驅動輸出一全CMOS差分信號(clock_out及clock_outb)之CMOS反相器。反相器352A、352B將輸出信號轉換成一方波信號。此等反相器之最佳偏壓藉由輸出共模電壓(VCMout) 348設定。在一個組態中，最佳偏壓電壓348被建立為供應電壓之一半，其通常係反相器之最佳高增益觸發點。於一複製品偏壓型組態中，節點348處之電壓偏壓亦可藉由一反相器設定，在該組態中一反相器之輸出係回饋至其輸入，從而達到係反相器之最佳觸發電壓之一平衡點。亦可使用一比較器或放大器來代替反相器352A、352B。驅動器輸出356A、356B提供一經相位調整時脈信號。可將經相位調整時脈信號提供至一接收器或傳輸器或得益於或需要一經相位調整信號之任何其他電路元件。此外，可使用本文所闡述之方法及設備對不同於一時脈信號之信號進行相位調整。
圖4係圖3中所展示之相位內插器核心之一實例性電路實施方案之一方塊圖。此係一CMOS實施方案，然而，其他實施例可利用其他類型之技術。在此實例實施例中，兩個差分輸入NFET對(MN0-1及MN2-3) 104A、104B藉由差分時脈108A、108B區別地驅動，其中對MN2-3利用相反極性而驅動。NFET對MN0-1由FET 120、124形成。如所展示，第一FET對104A包括一FET MN0 120及一第二FET MN1 124，其具有透過退化電阻器136連接之源極端子。如所展示，第二FET對104B包括一FET MN2 128及一第二FET MN3 132，其具有透過退化電阻器136連接之源極端子。退化電阻器136發揮作用以減緩信號轉變(自高至低或自低至高)，亦即改變轉變點處信號之斜率。
FET 120之汲極端子連接至對應於圖3中之輸出336A之輸出節點100A。輸出節點100A亦連接至一終端電阻器140，其進而連接至一供應電壓節點144。輸出節點100A亦連接至FET 128之一汲極端子。
FET 132之汲極端子連接至對應於圖3中之輸出336B之輸出節點100B。輸出節點100B亦連接至一終端電阻器148，其進而連接至一供應電壓節點144。如所展示，輸出節點100B亦連接至FET 124之一汲極端子。
下文中，FET對係兩個電流鏡116A、116B。電流鏡116A、116B可係固定比或可程式化的，使得可程式化電流鏡具有可經改變之鏡像比或放大率。電流鏡在此項技術中係已知的且因此不進行詳細闡述。將一輸入提供至電流鏡116A、116B係一個或多個數位轉類比轉換器(DAC) 112。至電流鏡116A、116B之DAC 112之輸出電流藉由一DAC碼150設定。DAC碼150可由一DSP核心、處理器、控制器或任何其他源產生。以實例之方式且不限制地，DAC碼可係可改變以控制引入至輸出信號中之一延遲或相位調整量之一4至8位元碼或值。電流鏡116A連接至兩個退化電阻器136之間的FET 120及FET 124之源極端子。類似地，電流鏡116B連接至兩個退化電阻器136之間的FET 128及FET 132之源極端子。
流動穿過FET對104A、104B之電流量由提供至一DAC 112之一控制碼150控制。DAC 112具有將不同值提供至電流鏡116A、116B之兩個不同輸出。在一項實施例中，DAC 112係一5或6位元DAC，使得在一5位元DAC情況中，存在32個可能值。DAC輸出係差分或反相，使得對於一5位元DAC，若一個DAC輸出係3，則其他DAC輸出係28，或若一個DAC輸出係8，則其他DAC碼係23。在圖4中所展示實施例中，DAC 112因此提供一不同量值信號(諸如輸入電流)至每一電流鏡116A、116B且此進而控制提供至每一FET對104A、104B之一電流量。
差分電流之輸出透過可程式化NFET電流鏡(裝置MNA_MIRROR及MNB_MIRROR) 116A、116B鏡像至差分對104A、104B。在此實施例中，電流鏡116A、116B具有不同鏡像比，從而產生被提供至每一NFET對104A、104B之一不同電流。在一項實施例中，每一鏡116A、116B具有四個可能鏡像比(1、2、3、4)且一個鏡被設定為1:1且其他鏡設定為1:3。重要的是應注意，每一鏡116 (MNA及MNB)之DAC輸出(碼)與鏡像比不應相同。若DAC輸出(碼)與鏡像比相同，則輸出差分時脈(OUTP - OUTM)將具有零振幅，此乃因差分對104A、104B將具有相同加權且其輸出將有效地彼此抵消。
圖4中所展示之系統在差分輸出時脈(clock_out及clock_outb)上提供一時間或相移，該差分輸出時脈由在電流鏡裝置(MNA及MNB) 116A、116B中流動之差分DAC電流指示。相移(延遲、相位調整)可視為自差分輸入時脈clock_in及clock_inb 108A、108B (圖3)至差分輸出時脈OutM 100A及OutN 100B (圖3)之傳播延遲之一改變。當DAC電流因DAC碼150改變而變化時，差分對104A、104B之有效切換速度改變，此進而改變引入輸出信號中之延遲。
以下係一個實例操作方法。當FET MN2 128藉由時脈b上之一上升邊緣接通時，FET MN0 120藉由時脈上之一下降邊緣關閉(歸因於時脈b信號係時脈信號之一經反相版本)。此等動作兩者有助於OUTM輸出110A上之電壓改變。輸出時脈OutM 100A之實際時序之主要貢獻者將取決於在FET 120 MN0中還是在FET MN2 128中流動的電流更多。因此，可能對OUTM 100A轉變上之轉變(電壓)加權以有利於時脈或時脈b信號。電流加權之此改變導致輸出傳播延遲之一改變。
在此實例轉變期間，FET MN3 132藉由時脈輸入108A上之下降邊緣關閉，且FET MN1 124藉由時脈b輸入108B上之上升邊緣接通。由於歸因於不同鏡像比而在FET MN3 132中流動之電流大於在FET MN3 124中流動之電流，因此FET MN3 132將比FET MN1 124轉變(接通或傳導)更快(更早)。此導致較之時脈b之上升邊緣有利於時脈之下降邊緣之一加權因數。加權因數係指提供有利於時脈或時脈b之粗略加權之鏡像比。總之，由於電路之差分性質，存在有利於時脈b之上升邊緣且有利於時脈之下降邊緣之一加權因數，且此加權因數將時脈延遲或相位之改變引入至輸出信號中。改變DAC碼將此加權因數偏斜成或多或少有利於此等轉變。DAC碼改變可視為加權因數之一精細偏斜調整(導致輸出時脈上之一精細傳播延遲調整及相移)。
此外，MNA_mirror 116A及MNB_mirror 116B設定提供一大粗略調整，從而給此等邊緣指派勝過相對邊緣(時脈b上之下降邊緣及時脈上之上升邊緣)之一主要加權因數。因此，改變鏡像比可再指派或調整此粗略加權。此一粗略加權改變之一實例將係將MNB_mirror比自4改變至1及將MN_mirror比自1改變至4。當時脈b上之下降邊緣及時脈上之上升邊緣增益有利於加權/轉變速度時，此導致有效反相時脈輸出。與差分輸入時脈相比，切換速度之此改變連同核心輸出振幅改變導致輸出驅動器之差分輸出時脈上之一傳播延遲改變 。
兩個DAC碼之鏡像係一個因數，其將此相位內插器與一更傳統版本區分開且準許將更多電流分配至差分對中之一者。此外，先前技術相位內插器需要正交時脈，而本發明僅需要一差分時脈對，(亦即，兩個時脈信號)。因此，與先前技術設計相比，本發明減少複雜性及功率消耗。
圖5A圖解說明輸入時脈信號、經反相時脈b信號及經相位調整之所得輸出時脈信號之圖表。頂部兩個圖表504、508表示時脈信號及經反相輸出時脈。底部圖表520表示相位內插器之時脈輸出。來自相位內插器之經反相輸出時脈(輸出時脈b)未展示，但將係輸出時脈信號520之一經反相版本。如圖5A中所展示，信號圖表520係可基於DAC碼和/或鏡像比已延遲或相移各種量之時脈信號，使得鏡像比提供大步階解析度調整，且DAC碼提供小步階解析度調整。
舉例而言，一第一DAC碼將導致一小相移，其使時脈之上升邊緣512A及下降邊緣512B移位一小量。如由時脈之上升邊緣516A及下降邊緣516B所展示，一第二較大DAC碼將使時脈移位一較大量。其他DAC碼將建立其他相移量。一較大DAC解析度允許輸出時脈相移之較大解析度或精密度。
在此等實例性信號圖表中，鏡MNA (第一鏡)加權已設定為比鏡MNB(第二鏡)加權之因數高的一因數。輸出時脈延遲藉由DAC碼設定且延遲範圍及步長藉由DAC解析度設定。
改變或交換鏡加權係可能的。此新相位內插器設計亦提供將輸出時脈反相之選項。此可藉由在MNA_mirror 116A與MNB_mirror 116B之間交換鏡加權來達成。圖5B圖解說明輸入時脈信號504、經反相時脈b信號508及經相位調整至所展示相位調整或延遲中之一者之所得輸出時脈信號540之圖表。頂部兩個圖表504、508表示如圖5A中所展示之時脈信號及經反相輸出時脈。底部圖表540表示相位內插器之時脈輸出，其中電流鏡加權(比)經交換。來自相位內插器之經反相輸出時脈(輸出時脈b)未展示，但將係輸出時脈信號540之一經反相版本。
如圖5B中所展示，歸因於MNA_mirror 116A與MNB_mirror 116B之間交換鏡加權，信號圖表540與圖表504 (圖5A)相比係反相的。因此，鏡MNB 116B具有比鏡MNA 116A高之一加權(DAC電流值和/或鏡像比)。因此，輸出時脈信號基於DAC碼和/或鏡像比而延遲或相移各種量，但現在與時脈504相比係反相的。舉例而言，一第一DAC碼將導致一小相移，其使時脈之下降邊緣542A及上升邊緣542B移位或延遲。如藉由時脈之下降邊緣546A及上升邊緣556B所展示，一第二較大DAC碼將使時脈輸入移位一較大量。其他DAC將建立其他相移量。
圖6圖解說明本發明之一實例實施例之一方塊圖。此僅係一個可能替代性實施例且與圖4中所展示之相比以一更一般化格式表示。在此實例實施例中，一控制器或碼源604將指令或一第一值提供至一第一電流源608且將一第二值提供至第二電流源612。控制器或碼源604可係經組態以提供控制相位延遲量之碼之任何元件。實例包含但不限於記憶體、使用者介面、回饋迴路、其他電路元件、數位信號處理器引擎。電流源608、612可係任何類型之電流源組態，其經組態以產生或傳導藉由來自控制器或碼源604之控制碼界定之一電流。
第一電流源608連接至一第一差分級616且第二電流源612連接至一第二差分級620 。差分級620亦可係藉由時脈及時脈b信號控制之一切換模組或一個或多個開關。如所展示，第一差分級616及第二差分級620係連接的。第一差分級616接收時脈信號及時脈信號之一經反相版本。第二差分級616接收時脈信號及時脈信號之一經反相版本。藉由時脈及經反相時脈控制之每一差分級616、620在輸出624、628上產生一經相位調整輸出時脈信號(及經反相時脈信號)，其通常匹配時脈信號及經反相時脈信號，但基於係不同之控制碼1值及控制碼2值而延遲。不同之控制碼1值及控制碼2值使第一差分級616及第二差分級620中之電晶體藉以接通或關閉之速率或時序變化。如所展示，終端元件640、644連接至輸出節點624、628及一供應電壓650。
雖然已揭示本發明之各種實施例，但熟悉此項技術者將明瞭，在本發明之範疇內更多實施例及實施方案係可能的。此外，可主張或以任何組合或配置組合本文所闡述之各種特徵、元件及實施例。
100A:輸出節點/差分輸出時脈OutM/輸出時脈OutM/OUTM 100B:輸出節點/差分輸出時脈 104A:差分輸入NFET對/第一FET對/差分對/NFET對 104B:差分對/差分輸入NFET對/第二FET對/FET對/NFET對 108A:差分時脈/差分輸入時脈/時脈輸入 108B:差分時脈/差分輸入時脈/時脈b輸入 112:數位轉類比轉換器 116A:電流鏡/鏡MNA/鏡/電流鏡裝置/NFET電流鏡 116B:電流鏡/NFET電流鏡/鏡/電流鏡裝置 120: FET/FET MN0 124: FET/第二FET MN1/FET MN3/FET MN1 128: FET MN2/FET 132:第二FET MN3/FET/FET MN3 136:退化電阻器 140:終端電阻器 144:供應電壓節點 148:終端電阻器 150: DAC碼/控制碼 212: I時脈信號 216: Q時脈信號 220: Ib時脈 224: Qb時脈信號 308:時脈信號 312:時脈條(時脈b)信號/時脈條信號 314A:輸入 314B:輸入 316A:輸入電容器 316B:輸入電容器 318A:輸入電阻器 318B:輸入電阻器 320:共模輸入電壓 324A:低通濾波電阻器 324B:低通濾波電阻器 328A:電容器C濾波器 328B:電容器C濾波器 332:相位內插器核心 336A:輸出 336B:輸出 340A:輸出電容器 340B:電容器 344A:電阻器 344B:電阻器 348:最佳偏壓電壓/輸出共模電壓/節點 352A:反相器 352B:反相器 504:圖表/輸入時脈信號/時脈 508:經反相時脈b信號/圖表 512A:時脈之上升邊緣 512B:時脈之下降邊緣 516A:時脈之上升邊緣 516B:時脈之下降邊緣 520:圖表/輸出時脈信號/信號圖表 540:輸出時脈信號/底部圖表/信號圖表 542A:時脈之下降邊緣 542B:時脈之上升邊緣 546A:時脈之下降邊緣 604:控制器或碼源 608:第一電流源/電流源 612:電流源/第二電流源 616:第一差分級/差分級 620:第二差分級/差分級 624:輸出/輸出節點 628:輸出節點/輸出 640:終端元件 644:終端元件 650:供應電壓 clock_in:差分輸入時脈 clock_inB:差分輸入時脈 clock_out:差分信號/差分輸出時脈 clock_outb: 差分信號/差分輸出時脈 Cin:輸入電容器 DAC:數位轉類比轉換器 MN0:輸入差分NFET對/差分輸入NFET對/NFET對 MN1:第二FET/FET MN2:輸入差分NFET對/FET MN3:第二FET/FET MNA: NFET電流鏡/電流鏡裝置/鏡 MNA_MIRROR: NFET電流鏡 MNB_MIRROR: NFET電流鏡 MNB: NFET電流鏡/電流鏡裝置/鏡 OUTM:輸出差分時脈 OutM:輸出/差分輸出時脈/輸出時脈 OUTP:輸出差分時脈 OutP:輸出/輸出差分時脈 VCMin:共模輸入電壓 VCMout:輸出共模電壓
圖中之組件未必按比例繪製，而是強調圖解說明本發明之原理。在圖中，遍及不同視圖，相似元件符號指定對應部件。
圖1圖解說明正交時脈信號圖表。
圖2圖解說明差分時脈信號圖表。
圖3圖解說明如本文所闡述之一混合相位內插器之一實例操作環境。
圖4係圖3中所展示之相位內插器核心之一實例性電路實施方案之一方塊圖。
圖5A圖解說明輸入時脈信號、經反相時脈b信號及經相位調整之所得輸出時脈信號之圖表。
圖5B圖解說明輸入時脈信號504、經反相時脈b信號508及經相位調整至所展示相位調整或延遲中之一者之所得輸出時脈信號540之圖表。
圖6圖解說明本發明之一實例實施例之一方塊圖。
100A:輸出節點/差分輸出時脈/輸出時脈
100B:輸出節點/差分輸出時脈
104A:差分輸入NFET對/第一FET對/差分對/NFET對
104B:差分對/差分輸入NFET對/第二FET對/FET對/NFET對
108A:差分時脈/差分輸入時脈/時脈輸入
108B:差分時脈/差分輸入時脈/時脈b輸入
112:數位轉類比轉換器
116A:電流鏡/鏡MNA/鏡/電流鏡裝置/NFET電流鏡
116B:電流鏡/NFET電流鏡/鏡/電流鏡裝置
120:FET/FET MN0
124:FET/第二FET MN1/FET MN3/FET MN1
128:FET MN2/FET
132:第二FET MN3/FET/FET MN3
136:退化電阻器
140:終端電阻器
144:供應電壓節點
148:終端電阻器
150:DAC碼/控制碼
332:相位內插器核心
DAC:數位轉類比轉換器
MN0:輸入差分NFET對/差分輸入NFET對/NFET對
MN1:第二FET/FET
MN2:輸入差分NFET對/FET
MN3:第二FET/FET
MNA_MIRROR:NFET電流鏡
MNA:NFET電流鏡/電流鏡裝置/鏡
MNB_MIRROR:NFET電流鏡
MNB:NFET電流鏡/電流鏡裝置/鏡
OUTM:輸出差分時脈
OUTP:輸出差分時脈

Claims (20)

  1. 一種相位內插器，其包括： 數位轉類比轉換器，其經組態以回應於一控制碼輸出一第一值及一第二值； 一第一電流鏡，其經組態以產生與該第一值成正比之一第一電流； 一第二電流鏡，其經組態以產生與該第二值成正比之一第二電流； 一第一FET對，其包括：一第一FET，其具有接收一時脈信號之一第一閘極端子；及一第二FET，其具有接收一經反相時脈信號之第二閘極端子，使得該第一FET及該第二FET之源極端子電連接且連接至該第一電流鏡以接收該第一電流； 一第二FET對，其包括：一第三FET，其具有接收該經反相時脈信號之一第三閘極端子；及一第四FET，其具有接收該時脈信號之第四閘極端子，使得該第三FET及該第四FET之源極端子電連接且連接至該第二電流鏡以接收該第二電流； 一第一輸出端子，其經組態以輸出與該時脈信號相比之一經相位調整時脈信號，經連接至該第一FET之一第一汲極端子及該第三FET之一第三汲極端子； 一第二輸出端子，其經組態以輸出該經相位調整時脈信號之一經反相版本，經連接至該第二FET之一第二汲極端子及該第四FET之一第四汲極端子。
  2. 如請求項1之相位內插器，其中該第一值不同於該第二值。
  3. 如請求項2之相位內插器，其中該第一值與該第二值成反比。
  4. 如請求項1之相位內插器，其中該控制碼控制該經相位調整時脈信號中之相位調整量。
  5. 如請求項1之相位內插器，其進一步包括連接至每一源極端子之一退化電阻器。
  6. 如請求項1之相位內插器，其中該相位內插器僅需要一輸入信號及一經反相輸入信號。
  7. 如請求項1之相位內插器，其中該第一電流鏡具有一第一鏡像比且該第二電流鏡具有一第二鏡像比，且該第一鏡像比不同於該第二鏡像比。
  8. 一種用於調整一輸入信號之相位之方法，其包括： 接收該輸入信號、一經反相輸入信號及指示施加至該輸入信號之一相位調整量之一控制碼； 基於該控制碼產生一第一電流且基於該控制碼產生一第二電流，使得該第一電流不等於該第二電流； 將該第一電流提供至一第FET對，使得該第一電流穿過形成該第一FET對之FET之流動由該輸入信號及該經反相輸入信號控制； 將該第二電流提供至第二FET對，使得該第二電流穿過形成該第二FET對之FET之流動由該輸入信號及該經反相輸入信號控制； 自該第一FET對之一第一電流及該第二FET對之一第二FET電流形成一經相位調整輸出信號；及 自該第一FET對之一第二FET電流及該第二FET對之一第二FET電流形成該經相位調整輸出信號之一經反相版本。
  9. 如請求項8之方法，其中該控制碼係一數位值，且藉由一個或多個數位轉類比轉換器將該控制碼轉換成一第一類比值及一第二類比值。
  10. 如請求項8之方法，其中基於該控制碼產生該第一電流係由一第一電流鏡執行，且基於該控制碼產生該第二電流係由一第二電流鏡執行。
  11. 如請求項10之方法，其中該相位調整量亦係藉由該第一電流鏡及該第二電流鏡之鏡像比判定。
  12. 如請求項10之方法，其進一步包括使用一個或多個退化電阻器及電容器將該輸入信號及該經反相輸入信號自一方波信號轉換成一圓形正弦波型信號。
  13. 如請求項10之方法，進一步包括利用一反相器處理該經相位調整輸出信號以自該經相位調整輸出信號形成一方波信號。
  14. 如請求項10之方法，其中該輸入信號係一時脈信號。
  15. 一種用於調整一輸入信號之相位之相位內插器，其包括： 一第一電流源，其經組態以產生一第一電流； 一第二電流源，其經組態以產生一第二電流，使得該第一電流不同於該第二電流且該第一電流與該第二電流之間的差係基於一控制值； 一切換區塊，其經組態以接收該第一電流、該第二電流、該輸入信號及一經反相輸入信號，且藉由該輸入信號及經反相輸入信號控制選擇性地執行切換，以產生且輸出係該輸入信號之一經延遲版本之至少一輸出信號，使得該輸出信號之一延遲量由該第一電流與該第二電流之間的該差控制。
  16. 如請求項15之相位內插器，其中該第一電流源包括一第一電流鏡，且該第二電流源包括一第二電流鏡。
  17. 如請求項15之相位內插器，其中該控制值係由一DAC處理以產生一第一信號及一第二信號，使得該第一信號控制該第一電流之一量值且該第二信號控制該第二電流之一量值。
  18. 如請求項15之相位內插器，其中該切換區塊包括兩個交叉連接之FET對，其閘極端子經組態以接收該輸入信號及經反相輸入信號中之一者。
  19. 如請求項15之相位內插器，其進一步包括經組態以降低該輸入信號及經反相輸入信號之一改變速率之一個或多個退化電阻器。
  20. 如請求項15之相位內插器，其中該輸入信號係一時脈信號。
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