TW202329389A - 可選擇的單塊或外部可擴縮晶粒至晶粒互連系統方法 - Google Patents

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Abstract

描述多晶粒結構及製造方法。在一實施例中，一種多晶粒結構包括一第一晶粒、一第二晶粒、及將該第一晶粒連接至該第二晶粒的晶粒至晶粒佈線。該晶粒至晶粒互連可單塊地整合成一晶片級晶粒至晶粒佈線，或外部封裝級晶粒至晶粒佈線。

Description

可選擇的單塊或外部可擴縮晶粒至晶粒互連系統方法
本文描述之實施例係關於積體電路(integrated circuit, IC)製造及多個晶粒之互連。
IC的微電子製造一般係以在逐層序列中使用沉積序列及電路元件的圖案化來執行，在該逐層序列中，使用步進器（或掃描器）以使光通過光罩，將光罩圖案的影像形成在下層上。步進器從一個晶粒區域位置至另一者橫跨晶圓逐步移動，而非曝露整個晶圓。以此方式，在有限區域上的運行促成更高的解析度及臨界尺寸。晶粒接著可自晶圓劃線並進一步封裝。
多晶片模組(multi-chip module, MCM)通常係將多個晶粒整合在基材上的電子總成。MCM的各種實施方案包括二維(2D)、2.5D、及三維(3D)封裝。一般而言，2D封裝模組包括並排配置在封裝基材上的多個晶粒。在2.5D封裝技術中，多個晶粒及接合至具有微凸塊的中介層。然後該中介層繼而接合至封裝基材。該中介層可包括佈線以使相鄰晶粒互連。因此，2.5D封裝中的晶粒可直接連接至中介層，並通過中介層內的佈線彼此連接。一般而言，3D封裝模組包括垂直堆疊在彼此之上的多個晶粒。因此，3D封裝中的晶粒可直接彼此連接，其中底部晶粒直接連接至封裝基材。3D封裝中的頂部晶粒可使用各種組態（包括打線、及通過底部晶粒之穿矽通孔(through-silicon via, TSV)）連接至封裝基材。
最近已在美國專利第10,438,896號中提出以拼接佈線連接在相同基材中形成的相鄰晶粒。因此，可將常為獨立晶粒互連保留的後段製程(back-end-of-the-line, BEOL)增層結構用於晶粒至晶粒佈線以連接相同基材中的相鄰晶粒區域。以此方式，晶粒組可自相同晶圓劃線。此外，此等晶粒組可比單一光罩尺寸更大。此等晶粒組接著可進一步整合在各種模組或半導體封裝中。
甚至最近已在美國公開案第2020/0176419號中提議在將包括部分製造的晶粒級後段製程(BEOL)增層結構的已知良好晶粒整合至經重組晶圓中，之後將晶片級BEOL增層結構形成在該等晶粒上方之經重組晶圓方法中連接晶粒組，其中晶片級BEOL增層結構包括用於經指定晶粒組之切塊的經指定晶粒至晶粒佈線。
描述將多晶粒結構整合至晶片及封裝中的多晶粒結構及方法，其中該等晶粒經設計具有冗餘晶粒至晶粒佈線布局。在一實施例中，複數個晶粒區域經圖案化至半導體晶圓中，之後橫跨半導體基材形成可包括晶片級晶粒至晶粒佈線、用於可能的後續封裝級晶粒至晶粒連接的晶粒間佈線、及/或用於可能的後續3D封裝級晶粒至晶粒連接的旁路佈線及穿矽通孔的晶片級BEOL增層結構。根據實施例，可切塊或單切具有單塊晶片級晶粒至晶粒佈線的晶粒組，或晶粒（或晶粒組）可針對具有封裝級晶粒至晶粒佈線或穿矽通孔的後續外部晶粒至晶粒互連切塊。
在一例示性單塊晶粒至晶粒互連實施例中，一種多晶粒結構包括經圖案化至一半導體基材中的一第一晶粒的一第一前段製程(front-end-of-the line, FEOL)晶粒區域及經圖案化至該半導體基材中的一第二晶粒的一第二FEOL晶粒區域，其中該第二FEOL晶粒區域與該第一FEOL晶粒區域分開。一第一選擇裝置可形成在該第一FEOL晶粒區域內，及形成在該第二FEOL晶粒區域內的一第二選擇裝置。在一實施例中，一BEOL增層結構橫跨該第一FEOL晶粒區域及該第二FEOL晶粒區域上方，且該BEOL增層結構包括連接該第一選擇裝置及該第二選擇裝置的一晶片級晶粒至晶粒佈線、連接至該第一選擇裝置的一第一晶片間佈線、及具有該第二選擇裝置的一第二晶片間佈線。例如，該第一FEOL晶粒區域可包括連接至該第一選擇裝置的一輸入的一收發器，且該第二FEOL晶粒區域可包括連接至該第二選擇裝置的一輸出的一接收器。穿矽通孔(TSV)可可選地連接至該第一選擇裝置及/或該第二選擇裝置。
該第一晶片間佈線可電連接至一電開路第一端子，及電連接至一電開路第二端子的該第二晶片間佈線。該第一端子及該第二端子二者可皆埋入在該BEOL增層結構的一面側下方的該BEOL增層結構內。該BEOL增層結構亦可包括將該第一FEOL晶粒及該第二FEOL晶粒區域連接至複數個晶片級著陸墊的額外佈線。在一些組態中，將對應的複數個銲料凸塊定位在該複數個晶片級著陸墊上。
該單塊晶片級晶粒至晶粒佈線可在晶粒組之間及沿著切塊晶粒邊緣呈現各種組態。該BEOL增層結構可包括相鄰於該第一FEOL晶粒區域的一第一金屬密封件，及相鄰於該第二FEOL晶粒區域的一第二金屬密封件，其中該晶片級晶粒至晶粒佈線延伸通過該第一金屬密封件中的一第一開口及該第二金屬密封件中的一第二開口。類似地，該BEOL增層結構可包括相鄰於該第一FEOL晶粒區域的一第一金屬密封件，及相鄰於該第二FEOL晶粒區域的一第二金屬密封件，其中該晶片級晶粒至晶粒佈線延伸在該第一金屬密封件及該第二金屬密封件上方。在一實施例中，該第一FEOL晶粒區域包括一第三選擇裝置，該第一BEOL增層結構包括連接至該第三選擇裝置的一開路晶片級晶粒至晶粒佈線，且該開路晶片級晶粒至晶粒佈線延伸通過該第一金屬密封件中的一第二開口。例如，該開路晶片級晶粒至晶粒佈線可在該第一晶粒的一側邊緣終止。
在一例示性外部晶粒至晶粒互連實施例中，一種多晶粒結構包括一佈線層，該佈線層包括一第一封裝級接合墊、一第二封裝級接合墊、及一封裝級晶粒至晶粒佈線，其將該第一封裝級接合墊電連接至該第二封裝級接合墊。一第一晶粒經接合至該佈線層的一第一側且與該第一封裝級接合墊電連接，且一第二晶粒經接合至該佈線層的該第一側且與該第二封裝級接合墊電連接。在一實施例中，該第一晶粒包括一第一FEOL晶粒區域，該第一FEOL晶粒區域包括一通訊裝置（諸如一收發器或接收器），及橫跨該第一FEOL晶粒區域上方的一第一BEOL增層結構，其中該第一BEOL增層結構包括連接至該通訊裝置的一晶片內佈線，及將該通訊裝置連接至該第一BEOL增層結構的一第一接合墊的一晶片級晶粒至晶粒佈線，且其中該第一接合墊接合至該佈線層並電連接至該第一封裝級接合墊。該第一FEOL晶粒區域可包括一選擇裝置，諸如連接在該通訊裝置與該晶片級晶粒至晶粒佈線與該晶片內佈線之間的一多工器或解多工器。一TSV可可選地連接至該選擇裝置。
在一些組態中，該晶片內佈線可係電開路的。在一例示性結構中，該BEOL增層結構包括相鄰於該第一FEOL晶粒區域的一第一金屬密封件，且該晶片內佈線確實側向地侷限在該金屬密封件內側。該第一接合墊可與該第一封裝級接合墊直接接觸。例如，此可係在晶片堆疊晶圓組態中使用介電質-介電質接合及金屬-金屬接合將該第一晶粒混合接合至該佈線層的結果。該佈線層可係一中介層，且可係主動或被動的。例如，且該佈線層可包括支援邏輯或緩衝的主動裝置。在一替代製造序列中，該佈線層可直接形成在該第一晶粒及該第二晶粒上，諸如使用一嵌入式晶圓級製程，其可可選地包括鑲嵌互連。
在另一例示性外部晶粒至晶粒互連實施例中，一種多晶粒結構包括一佈線層，及一第一晶粒，其接合至該佈線層的一第一側且與該佈線層電連接。該第一晶粒可包括一第一FEOL晶粒區域，該第一FEOL晶粒區域包括一第一通訊裝置（諸如收發器或接收器），及一第一BEOL增層結構，其橫跨該第一FEOL晶粒區域上方。在一實施例中，該第一BEOL增層結構包括一面側，該一面側具有接合至該佈線層的複數個晶片級著陸墊，及一TSV，其將該第一通訊裝置連接至在該第一晶粒之與該面側相對的一背側上的一背側墊。一第二晶粒可進一步接合至該第一晶粒的該背側且與該背側墊電通訊。
根據實施例之具有TSV的該外部晶粒至晶粒互連設計可進一步與各種其他外部及單塊晶粒至晶粒互連設計組合。在一例示性其他外部組合中，該第一BEOL增層結構可包括連接至該第一通訊裝置的一晶片間佈線。在一個實施方案中，該第二晶粒可混合接合至該第一晶粒，且該第一晶粒可混合接合至該佈線層。該第一FEOL晶粒區域可包括一選擇裝置，諸如連接在該第一通訊裝置與該晶片間佈線與該TSV之間的多工器或解多工器。該第一FEOL晶粒區域可進一步包括一第二通訊裝置及將該第二通訊裝置連接至一接合墊的一第二晶片間佈線，該接合墊接合至該佈線層的該第一側且與接合至該佈線層的該第一側的一第三晶粒電連接。在一例示性其他單塊組合中，該第一BEOL增層結構係一晶片級BEOL增層結構，其包括將該第一晶粒連接至形成在與該第一晶粒相同的一半導體基材中的一第三晶粒的一晶片級晶粒至晶粒佈線。
實施例描述多晶粒結構及包括單塊及外部晶粒至晶粒互連序列的形成方法。此可藉由在切塊之前在晶圓級整合用於相鄰晶粒之間的晶片級（亦即，單塊）晶粒至晶粒佈線的晶片內佈線，以及用於後續封裝級（亦即，外部）晶粒至晶粒佈線的晶片間佈線而促進。例如，包括外部封裝級晶粒至晶粒佈線的佈線層可在晶圓重組程序期間形成，其中將分開的晶粒安裝至佈線層（例如，主動或被動中介層）上或將佈線層直接形成在可已使用嵌入式晶圓級封裝序列重組的複數個晶粒上。
根據實施例之晶粒至晶粒互連序列的選擇可在晶粒製造期間在晶圓級預定或原位產生。選擇可基於諸如電力、延遲、晶粒面積、成本、及平均製造時間的需要。測試墊可額外地在形成在晶粒區域陣列上方的經部分製造後段製程(BEOL)增層結構期間提供。可探測此等測試墊以提供生產資料。替代地或額外地，可依賴切向處理資料。亦可使用此類設計及製造方法建立互連晶粒組（諸如1X、2X、4X、8X、16X等）的小或大組態。例如，較小晶粒組（諸如1X、2X、4X互連晶粒組）可以比較大晶粒組（諸如6X、8X、16X等）更高的產率切塊。在一些實施例中，可製造及切塊具有預期較高產率之包括晶片級（單塊）晶粒至晶粒佈線的較小晶粒組。在一些實施例中，更大的晶粒組可針對後續封裝級（外部）晶粒至晶粒佈線製造及切塊，例如，使用經切塊晶粒或經切塊晶粒組的晶圓重組序列。例如，外部晶粒至晶粒互連可基於相仿晶粒組的相仿單塊晶粒至晶粒互連的預期較低產率選擇。
為促進單塊或外部晶粒至晶粒互連的選擇，晶粒可包括選擇裝置（諸如多工器或解多工器）以選擇用於晶片級晶粒至晶粒佈線的晶片內佈線或用於外部封裝級晶粒至晶粒佈線的晶片間佈線其中一者。替代地，選擇可在遮罩選擇可定義晶片內佈線及/或晶片間佈線的情況下微影地作出。
根據實施例之具有單塊晶粒至晶粒互連的例示性多晶粒結構可包括經圖案化至半導體基材中的第一晶粒的第一前段製程(FEOL)晶粒區域及經圖案化至該半導體基材中的第二晶粒的第二FEOL晶粒區域，其中該第二FEOL晶粒區域與該第一FEOL晶粒區域分開。多晶粒結構可額外包括在第一FEOL晶粒區域內的第一選擇裝置、在第二FEOL晶粒區域內的第二選擇裝置、及橫跨第一FEOL晶粒區域及第二FEOL晶粒區域上方的後段製程(BEOL)增層結構。BEOL增層結構可額外包括連接第一選擇裝置及第二選擇裝置的晶片級晶粒至晶粒佈線、連接至第一選擇裝置的第一晶片間佈線、及具有第二選擇裝置的第二晶片間佈線。因此，選擇裝置（諸如多工器及解多工器）在相鄰晶粒中的互補配置可用以選擇晶片級晶粒至晶粒佈線或用於後續外部晶粒至晶粒互連的晶片間佈線。在一實施例中，晶片間佈線連接至電開路端子，且選擇裝置經程式化以選擇可包括BEOL增層結構內的對應晶片間佈線的晶片級晶粒至晶粒佈線。
根據實施例之具有外部晶粒至晶粒互連的例示性多晶粒結構可包括佈線層（諸如中介層或封裝級重分布層），該佈線層包括第一封裝級接合墊、第二封裝級接合墊、及將該第一封裝級接合墊電連接至該第二封裝級接合墊的封裝級晶粒至晶粒佈線。第一晶粒可接合至佈線層的第一側且與第一封裝級接合墊電連接，且第二晶粒可接合至佈線層的第一側且與第二封裝級接合墊電連接。可使用各種接合方法，諸如用於晶片堆疊晶圓(chip-on-wafer, CoW)設計的混合接合，或可在嵌入式晶圓級封裝序列中將佈線層直接形成在第一及第二晶粒上。此類組態可消除中間導電接合層，諸如銲料，以建立具有較少電力損失的幾乎類晶片連接。第一及第二晶粒可係同質或非同質晶粒類型。在一實施例中，晶粒的至少一者包括第一FEOL晶粒區域，該第一FEOL晶粒區域包括通訊裝置（例如，收發器或接收器）、橫跨第一FEOL晶粒區域上方的第一BEOL增層結構，其中該第一BEOL增層結構包括連接至該通訊裝置的電開路晶片內佈線、及將該通訊裝置連接至該第一BEOL增層結構的第一接合墊的晶片級晶粒至晶粒佈線，其中該第一接合墊接合至該佈線層並電連接至該第一封裝級接合墊。
具有外部晶粒至晶粒互連的又另一例示性多晶粒結構可使用穿矽通孔(TSV)達成。此一組態可促進具有3D晶粒堆疊的晶粒至晶粒互連。可組合各種單塊及外部晶粒至晶粒互連設計以根據實施例實現更複雜的互連結構。
在各種實施例中，參照圖式進行說明。然而，某些實施例可在無這些特定細節之一或多者的情況下實行或可與其他已知的方法及構形結合實行。在下列敘述中，為了提供對實施例的全面瞭解而提出眾多特定細節（例如，特定構形、尺寸、及程序等）。在其他例子中，為了避免不必要地使本實施例失焦，所以並未特別詳細地敘述公知的半導體程序及製造技術。此專利說明書通篇指稱的「一實施例(one embodiment)」係指與該實施例一同描述之具體特徵、結構、構形、或特性係包括在至少一實施例中。因此，此專利說明書通篇於各處出現之詞組「在一實施例中(in one embodiment)」不必然指稱相同實施例。此外，在一或多個實施例中，可以任何合適的方式結合特定特徵、結構、構形、或特性。
如本文所用之「在…上方(over)」、「至(to)」、「介於…之間(between)」、「橫跨(spanning)」、及「在…上(on)」之用語可指稱一層相對於其他層之一相對位置。在另一層「上方」、「橫跨」另一層、或在另一層「上」、或接合「至」另一層、與另一層「接觸(contact)」、或連接「至」另一層的一個層或特徵可與另一層或特徵直接接觸或直接連接至另一層或特徵或可具有一或多個中介層或特徵。一層介於（多個）層「之間」可直接與該等層接觸或可具有一或多個中介層。
現在參照圖1A至圖1B，圖1A係根據一實施例之包括用於封裝級晶粒至晶粒互連之晶片級晶粒至晶粒佈線及接合墊的冗餘晶粒至晶粒互連布局的電路圖；圖1B係根據一實施例之包括用於封裝級晶粒至晶粒互連之晶片級晶粒至晶粒佈線及接合墊的晶粒組在單切之前的組合示意截面側視圖繪示及電路圖。具體而言，圖1A至圖1B繪示相同結構內的各種單塊及外部晶粒至晶粒互連設計的組合。應理解實際應用可取決於待整合至程序流程中的彈性而僅實施一些互連特徵。
為清楚及簡明起見，同時描述圖1A至圖1B。根據實施例的晶粒102A、102B可具有冗餘晶粒至晶粒佈線組態，包括用於晶片級晶粒至晶粒佈線110的晶片內佈線104，以及至用於封裝級晶粒至晶粒互連之面向外部接合墊112的晶片間佈線106。如圖所示，在圖1A中，晶粒102A、102B可可選地包括還有一個選擇裝置，諸如分別連接至收發器124及接收器126的解多工器120及/或多工器122。例如，收發器124可連接至解多工器的輸入，其中晶片間佈線106將接合墊112連接至解多工器的輸出，且晶片內佈線104將晶片級晶粒至晶粒佈線110連接至解多工器120的另一輸出。應瞭解根據一些實施例的選擇裝置及根據實施例之形成晶粒至晶粒互連的其他方法可將微影用於晶粒至晶粒佈線路徑選擇。
在一實施例中，多晶粒結構100包括經圖案化至半導體基材101中的第一晶粒102A的第一前段製程(FEOL)晶粒區域103A及經圖案化至半導體基材101中的第二晶粒102B的第二FEOL晶粒區域103B，其中第二FEOL晶粒區域103B與第一FEOL晶粒區域103A分開。如圖1B所示，多晶粒結構可額外包括第一選擇裝置（諸如解多工器120）、及在第一FEOL晶粒區域103A內的收發器124、第二選擇裝置（諸如多工器122）、及在第二FEOL晶粒區域103B內的接收器126。後段製程(BEOL)增層結構130可形成在第一FEOL晶粒區域103A及第二FEOL晶粒區域103B上方並橫跨該等FEOL晶粒區域上方。在一實施例中，他BEOL增層結構130額外包括連接第一選擇裝置（解多工器120）及第二選擇裝置（多工器122）的晶片級晶粒至晶粒佈線110、連接至第一選擇裝置的第一晶片間佈線104、及具有第二選擇裝置的第二晶片間佈線104。因此，選擇裝置（諸如解多工器120及多工器122）在相鄰晶粒中的互補配置可用以選擇晶片級晶粒至晶粒佈線110或用於後續外部晶粒至晶粒互連的晶片間佈線104。
如圖所示，各FEOL晶粒區域103A、103B係形成在相同的（半導體）基材101中，諸如矽晶圓。各FEOL晶粒區域103A、103B可包括晶粒的主動裝置及被動裝置。後段製程(BEOL)增層結構130提供電互連且可選地提供金屬密封結構。BEOL增層結構130可習知地滿足（多個）晶粒的連接性需求。BEOL增層結構130可使用包括金屬配線層134（例如，銅、鋁等）及絕緣層間介電質(insulating interlayer dielectric, ILD) 136（諸如氧化物（例如，氧化矽、碳摻雜氧化物等）、氮化物（例如，氮化矽）、低k、材料等）的習知材料製造。
晶片級晶粒至晶粒佈線110可包括來自連接至橫跨晶粒之間的劃線區域109的縫合佈線105的各晶粒的晶片內佈線104。根據實施例，晶片內佈線104及晶片間佈線106可形成自在BEOL增層結構130內的一或多個通孔133及金屬層134。晶片間佈線106及晶片級晶粒至晶粒佈線110可包括形成在多個金屬層內的多條佈線。根據實施例，佈線可形成在下金屬層M-_low、上金屬層M_high、中階金屬層M_mid、及其組合內。一般而言，下金屬層M_low具有較精細的線寬及間距。額外地，用於下金屬層及中階金屬層的層間介電質(ILD)可由low_k材料形成，其可允許更快的濕氣傳輸。因此，當使用更精細的配線層時，可根據實施例採取額外預防措施，例如經切塊晶片邊緣的鈍化。此可歸因於在裝置之間產生連接。上金屬層M_high可具有更粗的線寬及線間距，其中中階金屬層M_mid具有中間線寬及間距。在一實施例中，上金屬層M_high可主要用於低電阻配線的縫合佈線105。根據實施例，晶片級晶粒至晶粒佈線110延伸通過金屬密封件140中的一或多個開口142以電連接晶粒102。
再次參照圖1A至圖1B二者，晶片級晶粒至晶粒佈線110、晶片間佈線106、及選擇裝置（解多工器120、多工器122）係使用虛線繪示以指示各係可選的。例如，微影可用以判定晶片級晶粒至晶粒佈線110及/或晶片間佈線106的形成，而非包括選擇裝置。替代地，選擇裝置可結合晶片級晶粒至晶粒佈線110及/或晶片間佈線106二者的形成使用。在一些實施例中，晶片間佈線106可一路形成至接合墊112。在其他實施例中，部分地形成或完全不形成晶片間佈線106。類似地，晶片級晶粒至晶粒佈線110可部分地形成或完全不形成。額外地，顯示將選擇裝置連接至延伸至多晶粒結構100之背側176上的背側墊174的穿矽通孔(TSV) 170的可選旁路佈線172。背側176可對應於在半導體基材101之背側上的背側鈍化層177。旁路佈線172、TSV 170、及背側墊174的可選互連可部分地形成或完全不形成。因此，應理解圖1A至圖1B繪示具有實質彈性的實施例。在其他實施方案或實施例中，某些特徵可針對可實施性及/或生產成本降低而移除。
仍參照圖1B，在一實施例中，BEOL增層結構130包括面側132，該面側包括第一接合墊112及第二接合墊112、連接解多工器120及多工器122的晶片級晶粒至晶粒佈線110、連接第一接合墊112及解多工器120的第一晶片間佈線106、及連接第二接合墊112及多工器122的第二晶片間佈線106。BEOL增層結構130可額外包括可電連接至第一FEOL晶粒區域103A及第二FEOL晶粒區域103B的複數個晶片級著陸墊138。根據接合墊112係可選的且可用於外部晶粒至晶粒互連，諸如使用混合接合或使用嵌入式晶圓級處理的縫合佈線。晶片級著陸墊138可取決於經設計晶粒至晶粒互連而呈現不同組態。例如，晶片級著陸墊138可經設計用於具有外部晶粒至晶粒互連的混合接合或經設計用於單塊晶粒至晶粒互連的銲料凸塊附接，諸如凸塊下金屬化(UBM)墊。用於混合接合的接合表面將是平坦的，而平坦性對UBM墊放寬以具有接收銲料凸塊的水平頂部表面。額外地，測試墊141可取決於互連方法而位於各種位置上。在一實施例中，測試墊141形成在晶片級著陸墊138旁邊。例如，此一組態中的測試墊141可係UBM墊，其中晶粒組包括單塊晶粒至晶粒互連。替代地，測試墊141可嵌入在BEOL增層結構130內。在此一組態中，測試墊可在接合墊112及晶片級著陸墊138下方，該等晶片級著陸墊經設計用於混合接合，例如，及外部晶粒至晶粒互連。在一實施例中，相對於在BEOL增層結構內形成金屬化佈線層的銅材料，經埋入測試墊141可以鋁形成。
各晶粒區域可表示完整的系統或子系統。相鄰的晶粒區域可執行相同或不同的功能。在一實施例中，例如，互連至晶粒至晶粒布線的晶粒區域103A、103B可包括連結至具有另一功能（諸如類比、無線（例如，射頻(radio frequency, RF)）、或無線輸入/輸出）之晶粒區域的數位晶粒區域，舉非限制性實例為例。無論是否具有相同或不同的功能，經連結晶粒區域可使用相同的處理節點形成。無論各晶粒及晶粒區域包括完整系統或係經連結子系統，晶粒至晶粒佈線可用於晶粒間佈線（不同系統）或晶粒內佈線（相同系統內的不同或相同的子系統）。例如，晶粒至晶粒內佈線可連接系統單晶片(SOC)內的不同子系統，其中晶粒至晶粒間佈線可連接不同的SOC，然而此係說明性的，且實施例不限於SOC。在一實施例中，晶粒組包括數位及類比或無線的晶粒區域103A、103B二者。在一實施例中，具有晶粒組的不同晶粒102A、102B可包括多個引擎，諸如圖形處理單元(GPU)、中央處理單元(CPU)、神經引擎（例如，神經網路處理引擎）、人工智慧(AI)引擎、訊號處理器、網路、快取記憶體、及其組合。然而，實施例不限於引擎，且可包括記憶體裝置（諸如SRAM、MRAM、DRAM、NVRAM、NAND、快取記憶體）或其他組件，諸如電容器、電感器、電阻器、電力管理積體電路(IC)等等。
根據實施例，晶片級晶粒至晶粒佈線110延伸通過金屬密封件140中的一或多個開口142以電連接晶粒102。在一實施例中，開口142係側向開口。例如，開口142可類似於圍籬中的柵欄門開口。在一實施例中，開口142係垂直開口。為了說明性目的，例如，開口142可類似於在地板與天花板之間的牆中的窗，或開放式廚房服務檯。開口142可採取不同形狀，及側向及垂直特性的組合。金屬密封件140可沿著晶粒102的任何側及所有側形成。例如，各晶粒102可包括沿著單側、多側、或所有側的金屬密封件140。各種組合皆係可行的。
仍參考圖1B，BEOL增層結構130可包括其可包括一或多個層的頂部鈍化層135。例如，頂部鈍化層135可包括密封層137及在密封層137上方之可選的第二密封層143或接合層139。（多個）密封層137、143可由氮化物、聚醯亞胺等形成，以對下方結構提供化學及濕氣保護。可提供可選的接合層139以用於晶粒接合至另一佈線層，諸如使用混合接合。在一實施例中，接合層139係由在混合接合操作中用於介電質-介電質（例如，氧化物-氧化物、聚合物-聚合物）接合的介電材料（諸如氧化物（例如，SiO 2））或聚合物形成。根據實施例的可選第二密封層143或接合層139的選擇可至少部分地藉由結構係針對單塊及/或外部晶粒至晶粒互連製造而判定。
在一實施例中，BEOL增層結構130包括相鄰於第一FEOL晶粒區域103A的第一金屬密封件140，及相鄰於第二FEOL晶粒區域103B的第二金屬密封件140，其中晶片級晶粒至晶粒佈線110延伸通過第一金屬密封件140中的第一開口142及第二金屬密封件140中的第二開口142。在一實施例中，晶片級晶粒至晶粒佈線110延伸在第一金屬密封件140及第二金屬密封件140上方。
在一些實施例中，晶片級晶粒至晶粒佈線110可沿著經切塊晶粒邊緣111終止。在一些實施例中，相鄰於經切塊邊緣的金屬密封件140可係連續的，使得晶粒至晶粒佈線不延伸通過相鄰於經切塊邊緣111的金屬密封件140。在此一組態中，可將對應晶片級晶粒至晶粒佈線110的晶片內佈線側向地侷限在金屬密封件140內側。
圖2係繪示根據一實施例之製造包括單塊晶片級晶粒至晶粒互連或外部封裝級晶粒至晶粒互連之晶粒組的方法的流程圖。在操作2010，將晶粒區域陣列形成在半導體基材101中。例如，晶粒區域可具有相同或不同的功能性。在操作2020，相關於個別晶粒或晶粒群組作出製造序列將對單塊晶粒至晶粒佈線處理流程（例如，見圖4至圖6）或外部晶粒至晶粒佈線處理流程（例如，見圖7至圖14）繼續進行的決定。更具體地說，作出晶粒至晶粒互連組態將用於大晶粒組、產率有限晶粒組、用於異質晶粒組、或用於實體定向的決定，且組態（例如，不規則成形區域）需要更佳地與系統相配。在此等情境之任何者令人擔憂的情況下，可接著外部晶粒至晶粒佈線程序流程。在產率係可接受（晶粒組的尺寸常係有限的）且可能形成同質晶粒組（來自相同晶圓）的情況下，則可接著單塊晶粒至晶粒佈線程序流程。決定可在BEOL增層結構130製造之前作出。例如，決定可基於產率預計算，其中某些晶粒組、或叢集、尺寸將具有不可接受的產率。因此，外部互連製造途徑可使用較小單元追求更大的組態。對於較小組態，單塊晶粒至晶粒互連導致足夠產率，其中仍可將不良區段切出並可重新獲得較小組態的良好部分。決定亦可在BEOL增層結構130製造期間作出，諸如大約在將開口142形成在金屬密封件140中（見圖1B）之前的時間。可藉由探測BEOL增層結構130內的測試墊及程序度量而協助決定。測試墊141的探測亦可在已作出決定之後執行。
根據實施例的單塊晶粒至晶粒互連程序流程（例如，圖4至圖6）及外部晶粒至晶粒互連程序流程（例如，圖7至圖14）二者可利用選擇裝置（例如，多工器、解多工器）或微影選擇配線方案。
在單塊程序流程中，在操作2030，可形成通過密封件的晶片級晶粒至晶粒佈線110，諸如通過在金屬密封件140內或上方的開口142，之後在操作2040，單切單塊晶粒組。預定單塊程序流程可包括形成具有通過密封件的晶片級晶粒至晶粒佈線110的具體晶粒組。以此方式，沒有外部互連路徑。完全金屬密封件可可選地圍繞預定晶粒組形成（例如，見圖5B至圖5C），或可選地通過密封件的晶片級晶粒至晶粒佈線110可形成在所有晶粒之間以用於在切出晶粒組時的額外彈性（例如，見圖5A）。在更有彈性的程序流程中，可包括支援單塊及外部晶粒至晶粒互連（例如，見圖1B）之在用於覆晶接合的UBM墊終止的晶片內佈線104及晶片間佈線106二者。具體而言，UBM墊包括晶片級著陸墊138、測試墊141、及可選的接合墊112。然而，在繪示於圖4至圖6中的例示性程序流程中，晶片間佈線106（若存在）在接合墊112形成之前終止。
根據實施例的各種墊的描述區分適用於覆晶接合的墊（例如，UBM墊）及適用於混合接合或使用嵌入式晶圓級處理直接形成在晶粒上的佈線層的墊。例如，覆晶/UBM墊可具有50至100 µm的節距，且比混合接合墊更厚，且可選地以相對於混合接合墊的不同材料（例如，鋁）形成。額外地，與混合接合相比，對覆晶放鬆表面加工粗糙度及微粒需求。
在外部程序流程中，在操作2050，將晶片間佈線106一路向上形成至接合墊112。此可伴隨一路向上至頂部鈍化層135的全金屬密封件140的形成。此之後可在操作2060，單切晶粒或晶粒組，之後接著在操作2070，將接合墊112連接至外部晶粒至晶粒佈線。在預定的外部互連程序流程中，通過密封件的晶片級晶粒至晶粒佈線110並未形成。可製備接合墊112以用於混合接合。具體地說，針對混合接合調整的墊或使用嵌入式晶圓級處理的縫合佈線可包括接合墊112及晶片級著陸墊138。其等二者可連同接合層139共用平面側132表面。此外，全金屬密封件可形成在各晶粒102周圍。在支援外部及單塊晶粒至晶粒互連（例如，見圖1B）的更有彈性的程序流程中，可包括可選地在接合墊112終止的晶片間佈線106及通過密封件的晶片級晶粒至晶粒佈線110二者。然而，在繪示於圖7至圖14中的例示性程序流程中，晶片內佈線104常在晶片級晶粒至晶粒佈線110完成之前終止。
如上文描述的，單塊及外部互連程序流程可具有顯著不同的設計，或取決於待整合至程序流程中的彈性而具有實質類似設計。在以下描述中，描述各種特定程序流程。應理解所繪示及描述的特定組態代表實施例的某些實施方案，且該等實施例不必然彼此限制，如相關於圖1B所繪示及描述的。
現在參照圖3A至圖3B，提供根據一實施例的半導體基材101且在單切之前的示意俯視圖繪示，該半導體基材包括經組態以用於單塊或外部晶粒至晶粒互連的晶粒102的陣列。在繪示於圖3A的實施例中，繪示2X晶粒組的陣列，各晶粒組包括用於單塊晶粒至晶粒互連的晶片級晶粒至晶粒佈線110。在繪示於圖3B的實施例中，形成各包括用於外部晶粒至晶粒互連之接合墊112的晶粒102的陣列。根據實施例，晶片級晶粒至晶粒佈線110及/或接合墊112可沿著晶粒102的單側、多側、或所有側形成。額外地，所有晶粒102可潛在地聯結在一起，或特定晶粒群組可經組態聯結在一起。因此，各種組態皆係可行的。各晶粒102包括在一側或所有側上的晶片級晶粒至晶粒佈線110及接合墊112的可能組態（例如，見圖1B）可表示用於切開具有晶片級晶粒至晶粒佈線110的晶粒組或用於外部晶粒至晶粒互連的晶粒之更昂貴，然而有彈性的組態。
現在參照圖4至圖5C，圖4係根據一實施例之包括晶片級晶粒至晶粒佈線之晶粒至晶粒互連布局的電路圖；圖5A至圖5B係根據實施例之包括用於晶片級晶粒至晶粒佈線之選擇裝置的晶片160的組合示意截面側視圖繪示及電路圖；圖5C係根據實施例之包括經微影圖案化的晶片級晶粒至晶粒佈線的晶片160的組合示意截面側視圖繪示及電路圖。為清楚及簡明起見，同時描述圖4至圖5C。
具體地說，圖4繪示類似於圖1A之電路圖的電路圖，其中解多工器120及多工器122經組態以選擇晶片級晶粒至晶粒佈線110。因此，收發器124及接收器126通過晶片級晶粒至晶粒佈線110通訊。在所繪示的實施例中，將晶粒間佈線106終止。例如，晶粒間佈線106可在埋入在BEOL增層結構130的面側132下方的BEOL增層結構130內的端子108終止。因此，晶粒間佈線106可可選地在圖1B的接合墊112形成之前終止。在一實施例中，晶粒間佈線106係在經部分製造BEOL增層結構130期間的決定操作2020之後終止。然而，該決定可已在BEOL增層結構130製造之前預判定，且晶粒間佈線106可不存在。在一替代實施例中，晶粒間佈線106可一路蔓延至接合墊112，如相關於圖1B描述的。接著可形成BEOL增層結構130的其餘部分，之後係測試墊141探測。此之後可係將銲料凸塊152至少放置在晶片級著陸墊138上及可選地在測試墊141上，及晶粒組的切塊。雖然將2X晶粒組繪示在圖5A中，應理解此係例示性的且像這樣的組態亦可應用於更大且單一的晶粒組。
在繪示於圖5A中的特定實施例中，可執行通過晶片級晶粒至晶粒佈線110的切塊，該晶片級晶粒至晶粒佈線接著沿著晶粒102的側邊緣111終止。此處理可係可接受的，其中具有開口142的金屬密封件140對裝置提供足夠的密封功能。替代地，沿著晶粒（晶片）側邊緣111的金屬密封件140可係從半導體基材101延伸至頂部鈍化層135的全密封件，如圖5B所示。在此情形中，在未連接晶粒側邊緣111的晶片級晶粒至晶粒佈線110在完全金屬密封件140內側的端子107結束。
在繪示於圖5A至圖5B中的二個實施例中，與可選地在端子108終止的晶粒間佈線106相反，包括選擇裝置（諸如解多工器120及多工器122）以選擇晶片級晶粒至晶粒佈線110。等效電路亦可微影地製造，如圖5C中所繪示的。如繪示於圖5C中的實施例所示，通訊裝置（例如，收發器124、接收器126）直接連接至晶片級晶粒至晶粒佈線110。在此類實施例中，在決定操作2020，判定將晶片級晶粒至晶粒佈線110圖案化。在此一實施例中，晶粒內佈線104可包括可已用於晶粒內佈線104或晶粒間佈線106的共同佈線113。因此，在操作2020，判定使共同佈線蔓延為晶片級晶粒至晶粒佈線110的部分。因此，可可選地沒有晶粒間佈線106的製造物存在。在一實施例中，在操作2020，可可選地判定將晶片級晶粒至晶粒佈線110終止在具有端子107的未連接晶粒側邊緣111，及形成全金屬密封件140。然而，此係可選的，且亦可沿著晶粒邊緣111執行通過開路晶片級晶粒至晶粒佈線110的切塊。替代地，在晶粒組係預定的情況下，不存在相鄰於經切塊側邊緣111的晶粒內佈線104。
圖6係根據一實施例之包括晶片級晶粒至晶粒佈線110之晶片160在接合至佈線層200之後的組合示意截面側視圖繪示及電路圖。雖然包括在圖6中的晶片160類似於圖5A的晶片，圖6表示可進一步整合圖4至圖5C之晶片160之任何者的系統級整合。例如，晶片160可係使用銲料凸塊152連同其他系統組件接合至佈線層200上的覆晶。例如，佈線層200可係中介層、封裝基材、或系統級印刷電路板。底部填充材料202可可選地施加在晶片160的面側132下方。在一實施例中，底部填充材料202係絕緣體材料。晶片160可進一步封裝在佈線層200頂部上的模製化合物（未繪示）中。
現在參照圖7至圖8B，繪示外部晶粒至晶粒互連係使用接合墊112而非晶片級晶粒至晶粒佈線110製作的替代實施例。圖7係根據一實施例之包括（外部）封裝級晶粒至晶粒互連之晶粒至晶粒互連布局的電路圖；圖8A係根據一實施例之包括接合至佈線層302之晶粒組的封裝300的組合示意截面側視圖繪示及電路圖，其中晶粒包括電開路晶粒至晶粒佈線且佈線層包括用於晶粒組之互連的封裝級晶粒至晶粒佈線310；圖8B係根據一實施例之包括經微影圖案化的晶粒間佈線106的晶粒組的組合示意截面側視圖繪示及電路圖。為清楚及簡明起見，同時描述圖7至圖8B。
圖7至圖8B的組態可在決定操作2020之後產生，判定將晶粒102圖案化以用於外部晶粒至晶粒互連。例如，在操作2020，在判定單塊晶粒至晶粒互連可能不符合較大晶粒組的產率需求的情況下，晶粒102可針對外部晶粒至晶粒互連設計。
根據實施例，圖8A至圖8B的封裝300可使用重組技術（諸如CoW重組）或嵌入式晶圓級處理形成。在一些實施例中，CoW可包括混合接合，相較於覆晶銲料接合，其可更緊密地匹配晶片上佈線的電特性，且對於效能差異的調整減輕。類似地，在嵌入式晶圓級處理期間將佈線層302（諸如封裝級重分布層）直接形成在晶粒102上可類似地用以匹配晶片上佈線的特性。雖然在圖8A中繪示將1X晶粒組單獨地接合至佈線層，應理解此係例示性的且像這樣的組態亦可應用於可於其間包括晶片級晶粒至晶粒佈線110的較大晶粒組。
具體地說，圖7繪示類似於圖1A之電路圖的電路圖。在繪示於圖7中的特定實施例中，解多工器120及多工器122經組態以選擇用於封裝級晶粒至晶粒互連的接合墊112。因此，收發器124及接收器126通過接合墊112及封裝級晶粒至晶粒佈線310通訊。晶粒內佈線104係電開路的，或完全未形成。如圖8A所示，晶粒內佈線104可在埋入在BEOL增層結構130A、130B的面側132下方的BEOL增層結構130內的端子107終止。因此，晶粒內佈線104可可選地在縫合佈線105加入之前終止。在一替代實施例中，晶粒內佈線104可隨可在晶粒單切期間切塊的縫合佈線105蔓延。在繪示於圖8B中的實施例中，可可選地包括晶粒內佈線104且其亦在BEOL增層結構130內終止。
根據實施例，晶粒內佈線104在BEOL增層結構130內的終止或完全不形成晶粒內佈線104可幫助減輕粒子產生，該粒子產生可以其他方式與通過晶片級晶粒至晶粒佈線110的切塊關聯。以此方式，可降低粒子產生，其可有助於製造主要用於CoW接合的面側132，諸如使用可特別易受粒子影響的混合接合。此外，在未執行通過金屬層之切塊的情況下，可採用電漿切塊技術，相較於其他切塊技術（諸如鋸切或雷射切塊），其進一步降低碎片形成。
在特定實施例中，佈線層302及晶粒102可經組態以用於混合接合。因此，晶粒面側132包括接合層139（例如，氧化物或聚合物）、晶片級著陸墊138、及接合墊112。類似地，佈線層302包括封裝級接合層339（例如，氧化物或聚合物）、封裝級著陸墊338、及可選地包括封裝級接合墊312。取決於經判定的晶粒組組態，封裝級接合墊312的第一群組可連接至用於與多個晶粒102互連的封裝級晶粒至晶粒佈線310。封裝級接合墊312的第二群組可可選地係電開路的且僅用以支援混合接合。在所繪示的實施例中，封裝級接合墊312的第二群組不存在。
繪示於圖8A中的BEOL增層結構130A、130B與先前描述之用於覆晶接合的該等BEOL增層結構不同。首先，可將測試墊141嵌入在BEOL增層結構內側，在可經平坦化的面側132下方。如圖所示，密封層137可形成在金屬密封件140上方。測試墊141可形成在密封層137上方並使用通孔連接至下方金屬化層。在一實施例中，測試墊141可由不同於下方金屬化層（例如，銅）的材料（例如，鋁）形成。在一些實施例中，測試探針可在測試墊141上留下凹部144，該等測試墊可可選地保持電開路、或經進一步連接。絕緣層145可形成在密封層137上方以覆蓋測試墊141，及形成在絕緣層145上方的接合層139。接合墊112及晶片級接合墊138可使用通孔146連接至下方金屬化層，該等通孔延伸通過密封層137、且可選地延伸通過絕緣層145及接合層139。
佈線層302可係任何適合的佈線層，包括有機及無機中介層，且可係剛性或可撓的。佈線層可係被動或主動中介層。支援邏輯及緩衝能力的主動裝置在主動中介層中係可行的。佈線層可包括複數個配線層334及介電層336。例如，佈線層302可藉由逐層薄膜處理序列（諸如介電層336的層壓，之後係配線層334及通孔333的圖案化及沉積）形成。介電層336可由合適材料（諸如聚合物、氧化物等）形成。佈線層302可可選地包括剛性層以提供結構完整性。
在一實施例中，將複數個晶粒102接合至佈線層302之包括封裝級接合層339（例如，氧化物或聚合物）、封裝級著陸墊338、及可選地包括封裝級接合墊312的第一側350。例如，接合可係混合接合，使用形成在封裝級著陸墊338與晶片級著陸墊138之間的金屬-金屬接合，及封裝級接合墊312及晶粒接合墊112（當存在時）。介電質-介電質（例如，氧化物-氧化物）接合可形成在晶粒接合層139與封裝級接合層339之間。替代地，佈線層302形成在包括面向上且嵌入在間隙填充材料360中的晶粒102的經重組結構上方
在一實施例中，佈線層302形成在包括面向上且嵌入在間隙填充材料360中的晶粒102的經重組結構上方。在一實施例中，BEOL增層結構130A、130B主要可包括Cu配線，其中上金屬/配線層（例如，M_high）包括由Al形成的測試墊。在一實施例中，佈線層302配線包括等效於或更厚於BEOL增層結構130A、130B的上金屬/配線層（例如，M_high）、或將接觸產生至其之配線層的金屬/配線層（雖然更精細的配線係可能的）。佈線層302可使用Cu或Al配線程序其中一者形成。在一實施例中，佈線層302使用Al配線程序，其可可選地使用（單一）鑲嵌通孔。然而用以接觸BEOL增層結構130A、130B的墊或通孔亦可根據實施例由Cu形成。在一些實施例中，服務品質可基於需求（諸如延遲、功率等）用以組織金屬使用。
因此，在任一處理序列中，各晶粒102可係具有晶粒級BEOL增層結構的離散組件，且晶粒102連接至佈線層302中的封裝級晶粒至晶粒佈線310。晶粒102可進一步封裝在佈線層302的第一側350上的間隙填充材料360中。間隙填充材料360可形成在分開的晶粒102上方及之間。適合的材料包括模製化合物、氧化物、及其他材料，諸如矽膏等。佈線層302的第二側354可進一步包括複數個著陸墊320。銲料凸塊352可可選地放置在著陸墊320上以用於進一步封裝整合。
如圖8A至圖8B所示，封裝可進一步包括在晶粒102之背側上的載體400。例如，載體400可提供結構支撐及/或如散熱片的功能。載體400可在晶粒102在一些組態中經薄化的情況下存在。
現在參照圖9A至圖9B，圖9A係根據一實施例之主動佈線層302（例如，中介層）的電路圖；圖9B係根據一實施例之接合至主動佈線層302之晶粒組的電路圖。如圖所示，佈線層302可包括收發器324及接收器326，以及封裝級接合墊312，該等封裝級接合墊可針對晶粒102A、102B的加入而受測試。例如，晶粒102A、102B可使用接合墊112混合接合至主動佈線層302，如先前所描述的。根據實施例的主動佈線層302可允許功能測試，諸如電力遞送網路開路/短路、電容器開路/短路、及互連測試。主動佈線層302可額外包括在連接收發器324及接收器326之佈線層中的緩衝器。在測試主動佈線層302後，接著可將已知良好晶粒接合至主動佈線層302的良好位點。收發器324及接收器326可在功能模式中三態化，如圖9B中的虛線所示（亦即，在晶粒安裝之後），且僅針對佈線層302在測試模式中啟動（例如，圖9A），以在晶粒安裝之前判定已知良好的佈線層。來自晶粒102A、102B的功能邏輯的收發器124及接收器126係用以通訊。主動佈線層302可提供額外的緩衝、路由、及邏輯功能。
根據實施例的封裝300可單切自晶圓級或面板級重組序列。圖10A至圖10B係根據實施例之接合至具有用於晶粒組之互連的預存在封裝級晶粒至晶粒佈線310的佈線層302的複數個晶粒102的示意俯視圖繪示。雖然不需要，佈線層302可經路由以取決於生產需求切出特定晶粒組，諸如4X、6X、8X等。藉由放置已知良好晶粒102，使預存在或稍後形成的封裝級晶粒至晶粒佈線310變得可行。如圖10A至圖10B所示，晶粒102可係相同類型（同質整合）或係不同的（異質整合），且可具有用於裝置之形成的不同的尺寸、形狀、及技術節點。
圖10C係根據實施例之接合至佈線層302之晶粒102在晶粒組單切之前的組合示意截面側視圖繪示及電路圖。如圖所示，可將晶粒102接合，之後以間隙填充材料360封裝。替代地，晶粒可面向上地安裝至載體400上，之後係間隙填充材料的沉積及佈線層302的形成。銲料凸塊352可可選地放置至著陸墊320上，之後係包括指定晶粒組之封裝300的單切。接著可進一步整合封裝300。例如，在繪示於圖11中的實施例中，封裝300可連同其他系統組件接合至佈線層200（諸如另一封裝基材或系統級印刷電路板），並可選地以底部填充材料202底部填充。
現在參照圖12，將封裝300繪示成包括晶片以及第二晶片，該晶片包括單塊晶片級晶粒至晶粒佈線110，其中第一晶片及第二晶片連接至外部封裝級晶粒至晶粒佈線310。繪示於圖12中的實施例繪示各種實施例可如何組合，包括使用圖7至圖11之外部晶粒至晶粒互連之具有額外晶粒102/晶片160之圖1B及圖4至圖6的單塊多晶粒結構的彈性。應理解所描述之實施例組合單塊連接的晶粒組及外部連接的晶粒組二者的各種組合係可行的。額外地，佈線層302可係主動或被動的。
直到此時，已將外部晶粒至晶粒互連描述成係使用接合墊112及適合的技術（例如，使用嵌入式晶圓級處理的晶片堆疊晶圓接合或縫合）製成。應理解外部晶粒至晶粒互連亦可使用TSV晶粒至晶粒互連製成，如圖1A至圖1B所示。無論TSV 170最終是否連接，TSV 170亦可與其他單塊或外部晶粒至晶粒互連方案組合。例如，TSV 170可對應於未連接製造物，或主動晶粒至晶粒連接。此外，TSV 170可預選擇而無需形成晶片間佈線106或晶片內佈線104或使用電開路晶片間佈線106及/或晶片內佈線104製造物。
現在參照圖13至圖15，圖13係根據一實施例之TSV晶粒至晶粒互連布局的電路圖；圖14至圖15係根據實施例之包括TSV晶粒至晶粒互連的3D晶粒堆疊的組合示意截面側視圖繪示及電路圖。具體而言，繪示於圖14中的實施例包括堆疊在現有外部晶粒至晶粒互連配置上的額外晶粒，諸如相關於圖7至圖12所繪示及描述的，而繪示於圖15中的實施例包括堆疊在現有單塊晶粒至晶粒互連配置上的額外晶粒，諸如相關於圖4至圖6所繪示及描述的。應理解，此等係例示性實施方案，且包括TSV晶粒至晶粒互連的實施例不受如此限制。為清楚及簡明起見，一起描述圖13至圖15。
在所繪示的特定實施例中，一或多個晶粒可經由TSV 170佈線連接。類似於先前實施例，晶粒102A、102B可各包括一或多個選擇裝置（收發器124及接收器126），以及將選擇裝置連接至其連接至背側墊174的TSV 170的旁路佈線172。如圖所示，一或多個額外晶粒402A、402B可接合至晶粒102A、102B的背側。例如，一或多個晶粒可接合至單一晶粒102A、102B的背側。替代地，晶粒（例如，402A）可接合至背側，且橫跨多個晶粒102A、102B。額外晶粒402A、402B可在安裝至（多個）下方晶粒102A、102B上之後進一步封裝在間隙填充材料460中。間隙填充材料460亦可由與間隙填充材料360類似的材料形成，且可直接形成在間隙填充材料360上。
在所繪示的特定實施例中，各額外晶粒402A、402B包括至少一個接合墊474，該接合墊可與下方晶粒102A、102B的背側墊174接合。例如，此可係與混合接合一樣的金屬-金屬接合。因此，額外晶粒402A、402B可包括與背側鈍化層177（亦係氧化物或聚合物）接合的介電接合層477（例如，氧化物或聚合物）。各額外晶粒402A、402B可額外包括連接至對應選擇裝置（例如，收發器424或接收器426）的佈線434，該對應選擇裝置與其所電連接之下方晶粒102A、102B的選擇裝置互補。雖然將額外晶粒402A、402B繪示成包括單一選擇裝置，應理解此意圖不使附圖過度複雜，且額外晶粒402A、402B之各者可包括多個選擇裝置，包括收發器及接收器以滿足功能性。此外，晶粒102A、102B可使用多個互補選擇裝置連接至額外晶粒402A、402B。
在一實施例中，多晶粒結構包括佈線層302、接合至佈線層302（圖14）、200（圖15）的第一側且與佈線層302、200電連接的第一晶粒402A。例如，此可使用晶片級著陸墊138/封裝級著陸墊338及接合墊112/封裝級接合墊312達成，如繪示於圖14中之實施例所示。在繪示於圖15中的實施例中，包括晶粒102A、102B的晶粒組可係安裝至佈線層200上的覆晶。在其中一個實施例中，第一晶粒102A包括第一FEOL晶粒區域103A，該第一FEOL晶粒區域包括第一通訊裝置（例如，收發器124或接收器126），及橫跨第一FEOL晶粒區域103A上方的第一BEOL增層結構130A。第一BEOL增層結構130A可包括面側，該面側包括接合至佈線層302、200的複數個晶片級著陸墊138。
第一BEOL增層結構130A可額外包括連接至第一通訊裝置的晶片間佈線106，以及將第一通訊裝置連接至第一晶粒102A之與面側相對之背側上的背側墊174的TSV 170。晶片內佈線104亦可連接至第一通訊裝置以及連接TSV 170及通訊裝置的旁路佈線172。在所說明的實施例中，第二晶粒402A接合至該第一晶粒102A的背側且與背側墊174電通訊。例如，第二晶粒402A可混合接合至第一晶粒102A。
在一實施例中，第一FEOL晶粒區域103A進一步包括連接在第一通訊裝置與晶片間佈線106與TSV 170之間的選擇（例如，多工器或解多工器）。
第一晶粒102A可額外連接至額外晶粒，如先前實施例中所描述的。如圖14所示，第一FEOL晶粒區域103A可額外包括第二通訊裝置及將該第二通訊裝置連接至接合墊112的第二晶片間佈線106，該接合墊接合至佈線層302的第一側且與亦接合至佈線層302之第一側的第三晶粒102B電連接。第一晶粒102A及第三晶粒102B可電連接至封裝級晶粒至晶粒佈線310，如先前所描述的。如圖15所示，第一BEOL增層結構係包括將第一晶粒102A（及第一通訊裝置，接收器126）連接至形成在與第一晶粒102A相同之半導體基材101中的第三晶粒102B（及對應的通訊裝置，收發器124）的晶片級晶粒至晶粒佈線110的晶片級BEOL增層結構130。如圖所示，實施例有助於各種晶粒至晶粒互連方案的形成及組合，及單塊及/或外部晶粒至晶粒互連的組合。
在使用實施例的各種態樣的過程中，所屬技術領域中具有通常知識者將明白上述實施例的組合或變化對於形成具有經組態用於單塊及外部晶粒至晶粒互連之晶粒的晶粒組而言係可行的。雖然已經以結構特徵及/或方法動作之特定語言敘述實施例，應了解附加的申請專利範圍不必受限於所述的特定特徵或行為。替代地，所揭示之特定的特徵或動作應理解為可用於說明之申請專利範圍的實施例。
100:多晶粒結構 101:半導體基材；基材 102:晶粒 102A:晶粒；第一晶粒 102B:晶粒；第二晶粒；第三晶粒 103A:第一前段製程(FEOL)晶粒區域；晶粒區域 103B:第二FEOL晶粒區域；晶粒區域 104:晶片間佈線；晶片內佈線；晶粒內佈線 105:縫合佈線 106:晶片間佈線；晶粒間佈線 107:端子 108:端子 109:劃線區域 110:晶片級晶粒至晶粒佈線 111:晶粒邊緣；經切塊邊緣；側邊緣； 112:面向外部接合墊；接合墊 113:共同佈線 120:解多工器 122:多工器 124:收發器 126:接收器 130:後段製程(BEOL)增層結構 130A:BEOL增層結構 130B:BEOL增層結構 132:面側；平面側；晶粒面側 133:通孔 134:金屬層；金屬配線層 135:頂部鈍化層 136:絕緣層間介電質(ILD) 137:密封層 138:晶片級著陸墊 139:接合層 140:金屬密封件 141:測試墊 142:開口 143:第二密封層；密封層 144:凹部 145:絕緣層 146:通孔 152:銲料凸塊 160:晶片 170:穿矽通孔(TSV) 172:旁路佈線 174:背側墊 176:背側 177:背側鈍化層 200:佈線層 202:底部填充材料 300:封裝 302:佈線層 310:封裝級晶粒至晶粒佈線 312:封裝級接合墊 320:著陸墊 324:收發器 326:接收器 333:通孔 334:配線層 336:介電層 338:封裝級著陸墊 339:封裝級接合層 350:第一側 352:銲料凸塊 354:第二側 360:間隙填充材料 400:載體 402A:額外晶粒；第一晶粒；第二晶粒 402B:額外晶粒 424:收發器 426:接收器 434:佈線 460:間隙填充材料 474:接合墊 477:介電接合層 2010:操作 2020:操作 2030:操作 2040:操作 2050:操作 2060:操作 2070:操作
〔圖1A〕係根據一實施例之包括用於封裝級晶粒至晶粒互連之晶片級晶粒至晶粒佈線及接合墊的冗餘晶粒至晶粒互連布局的電路圖。 〔圖1B〕係根據一實施例之包括用於封裝級晶粒至晶粒互連之晶片級晶粒至晶粒佈線及接合墊的晶粒組在單切之前的組合示意截面側視圖繪示及電路圖。 〔圖2〕係繪示根據一實施例之製造包括單塊晶片級晶粒至晶粒互連或外部封裝級晶粒至晶粒互連之晶粒組的方法的流程圖。 〔圖3A〕係根據一實施例之包括晶粒組陣列之基材在單切之前的示意俯視圖，該晶粒組陣列包括晶片級晶粒至晶粒佈線。 〔圖3B〕係根據一實施例之包括晶粒陣列之基材在單切之前的示意俯視圖，該晶粒陣列包括用於封裝級晶粒至晶粒互連的接合墊。 〔圖4〕係根據一實施例之包括晶片級晶粒至晶粒佈線之晶粒至晶粒互連布局的電路圖。 〔圖5A〕至〔圖5B〕係根據實施例之包括用於晶片級晶粒至晶粒佈線之選擇裝置的晶片的組合示意截面側視圖繪示及電路圖。 〔圖5C〕係根據實施例之包括經微影圖案化的晶片級晶粒至晶粒佈線的晶片的組合示意截面側視圖繪示及電路圖。 〔圖6〕係根據一實施例之包括晶片級晶粒至晶粒佈線之晶片在接合至佈線層之後的組合示意截面側視圖繪示及電路圖。 〔圖7〕係根據一實施例之包括封裝級晶粒至晶粒互連之晶粒至晶粒互連布局的電路圖。 〔圖8A〕係根據一實施例之包括接合至佈線層之晶粒組的封裝的組合示意截面側視圖繪示及電路圖，其中晶粒包括電開路晶粒至晶粒佈線且佈線層包括用於晶粒組之互連的封裝級晶粒至晶粒佈線。 〔圖8B〕係根據一實施例之包括經微影圖案化的晶粒間佈線的晶粒組的組合示意截面側視圖繪示及電路圖。 〔圖9A〕係根據一實施例的主動佈線層的電路圖。 〔圖9B〕係根據一實施例之接合至主動佈線層之晶粒組的電路圖。 〔圖10A〕至〔圖10B〕係根據實施例之接合至具有用於晶粒組之互連的預存在封裝級晶粒至晶粒佈線的佈線層的複數個晶粒的示意俯視圖繪示。 〔圖10C〕係根據實施例之接合至佈線層的晶粒在晶粒組單切之前的組合示意截面側視圖繪示及電路圖。 〔圖11〕係根據一實施例之接合至系統佈線層的封裝的組合示意截面側視圖繪示及電路圖，該封裝包括具有接合至具有用於晶粒組之互連的封裝級晶粒至晶粒佈線的佈線層的電開路晶粒至晶粒佈線的晶粒。 〔圖12〕係係根據一實施例之包括晶片以及第二晶片之封裝的組合示意截面側視圖繪示及電路圖，該晶片包括單塊晶粒至晶粒佈線，其中第一晶片及第二晶片連接至外部封裝級晶粒至晶粒佈線。 〔圖13〕係根據一實施例之TSV晶粒至晶粒互連布局的電路圖。 〔圖14〕至〔圖15〕係根據實施例之包括TSV晶粒至晶粒互連的3D晶粒堆疊的組合示意截面側視圖繪示及電路圖。
100:多晶粒結構
101:半導體基材；基材
102A:晶粒；第一晶粒
102B:晶粒；第二晶粒；第三晶粒
103A:第一前段製程(FEOL)晶粒區域；晶粒區域
103B:第二FEOL晶粒區域；晶粒區域
104:晶片間佈線；晶片內佈線；晶粒內佈線
105:縫合佈線
106:晶片間佈線；晶粒間佈線
109:劃線區域
110:晶片級晶粒至晶粒佈線
111:晶粒邊緣；經切塊邊緣；側邊緣
112:面向外部接合墊；接合墊
120:解多工器
122:多工器
124:收發器
126:接收器
130:後段製程(BEOL)增層結構
132:面側；平面側；晶粒面側
133:通孔
134:金屬層；金屬配線層
135:頂部鈍化層
136:絕緣層間介電質(ILD)
137:密封層
138:晶片級著陸墊
139:接合層
140:金屬密封件
141:測試墊
142:開口
143:第二密封層；密封層
152:銲料凸塊
170:穿矽通孔(TSV)
172:旁路佈線
174:背側墊
176:背側
177:背側鈍化層

Claims (27)

  1. 一種多晶粒結構，其包含： 經圖案化至一半導體基材中的一第一晶粒的一第一前段製程(front-end-of-the line, FEOL)晶粒區域及經圖案化至該半導體基材中的一第二晶粒的一第二FEOL晶粒區域，該第二FEOL晶粒區域與該第一FEOL晶粒區域分開； 一第一選擇裝置，其在該第一FEOL晶粒區域內； 一第二選擇裝置，其在該第二FEOL晶粒區域內；及 一後段製程(back-end-of-the-line, BEOL)增層結構，其橫跨該第一FEOL晶粒區域及該第二FEOL晶粒區域上方，該BEOL增層結構包含： 一晶片級晶粒至晶粒佈線，其連接該第一選擇裝置與該第二選擇裝置； 一第一晶片間佈線，其連接至該第一選擇裝置；及 一第二晶片間佈線，其具有該第二選擇裝置。
  2. 如請求項1之多晶粒結構，其中該第一晶片間佈線電連接至一電開路第一端子，且該第二晶片間佈線電連接至一電開路第二端子。
  3. 如請求項2之多晶粒結構，其中該第一端子及該第二端子二者皆埋入在該BEOL增層結構的一面側下方的該BEOL增層結構內。
  4. 如請求項1之多晶粒結構，其中該BEOL增層結構包括將該第一FEOL晶粒及該第二FEOL晶粒區域連接至複數個晶片級著陸墊的額外佈線。
  5. 如請求項4之多晶粒結構，其進一步包含在該複數個晶片級著陸墊上的對應的複數個銲料凸塊。
  6. 如請求項1之多晶粒結構，其中該BEOL增層結構包括相鄰於該第一FEOL晶粒區域的一第一金屬密封件，及相鄰於該第二FEOL晶粒區域的一第二金屬密封件，其中該晶片級晶粒至晶粒佈線延伸通過該第一金屬密封件中的一第一開口及該第二金屬密封件中的一第二開口。
  7. 如請求項1之多晶粒結構，其中該BEOL增層結構包括相鄰於該第一FEOL晶粒區域的一第一金屬密封件，及相鄰於該第二FEOL晶粒區域的一第二金屬密封件，其中該晶片級晶粒至晶粒佈線延伸在該第一金屬密封件及該第二金屬密封件上方。
  8. 如請求項7之多晶粒結構，其中： 該第一FEOL晶粒區域包括一第三選擇裝置，且該第一BEOL增層結構包括連接至該第三選擇裝置的一開路晶片級晶粒至晶粒佈線；且 該開路晶片級晶粒至晶粒佈線延伸通過該第一金屬密封件中的一第二開口。
  9. 如請求項8之多晶粒結構，其中該開路晶片級晶粒至晶粒佈線在該第一晶粒的一側邊緣處終止。
  10. 如請求項1之多晶粒結構，其中該第一FEOL晶粒區域包括連接至該第一選擇裝置的一輸入的一收發器，且該第二FEOL晶粒區域包括連接至該第二選擇裝置的一輸出的一接收器。
  11. 如請求項1之多晶粒結構，其進一步包含連接至該第一選擇裝置的一穿矽通孔。
  12. 一種多晶粒結構，其包括： 一佈線層，其包括一第一封裝級接合墊、一第二封裝級接合墊、及一封裝級晶粒至晶粒佈線，該封裝級晶粒至晶粒佈線將該第一封裝級接合墊電連接至該第二封裝級接合墊； 一第一晶粒，其接合至該佈線層的一第一側且與該第一封裝級接合墊電連接；及 一第二晶粒，其接合至該佈線層的該第一側且與該第二封裝級接合墊電連接； 其中該第一晶粒包括： 一第一前段製程(FEOL)晶粒區域，其包括選自由一收發器及一接收器所組成之群組的一通訊裝置；及 一第一後段製程(BEOL)增層結構，其橫跨該第一FEOL晶粒區域上方，該第一BEOL增層結構包括連接至該通訊裝置的一晶片內佈線，及將該通訊裝置連接至該第一BEOL增層結構的一第一接合墊的一晶片級晶粒至晶粒佈線，其中該第一接合墊接合至該佈線層並電連接至該第一封裝級接合墊。
  13. 如請求項12之多晶粒結構，其中該晶片內佈線係電開路的。
  14. 如請求項12之多晶粒結構，其中該第一BEOL增層結構包括相鄰於該第一FEOL晶粒區域的一第一金屬密封件，其中該晶片內佈線確實側向地侷限在該金屬密封件內側。
  15. 如請求項14之多晶粒結構，其中該第一接合墊與該第一封裝級接合墊直接接觸。
  16. 如請求項15之多晶粒結構，其中該第一晶粒使用介電質-介電質接合及金屬-金屬接合而混合接合至該佈線層。
  17. 如請求項16之多晶粒結構，其中該佈線層包括支援邏輯或緩衝的主動裝置。
  18. 如請求項15之多晶粒結構，其中該佈線層直接形成在該第一晶粒及該第二晶粒上。
  19. 如請求項18之多晶粒結構，其中該佈線層包括鑲嵌互連。
  20. 如請求項12之多晶粒結構，其中該第一FEOL晶粒區域進一步包含一選擇裝置，該選擇裝置係選自由連接在該通訊裝置與該晶片級晶粒至晶粒佈線與該晶片內佈線之間的一多工器及解多工器所組成的群組。
  21. 如請求項20之多晶粒結構，其進一步包含連接至該選擇裝置的一穿矽通孔。
  22. 一種多晶粒結構，其包括： 一佈線層； 一第一晶粒，其接合至該佈線層的一第一側且與該佈線層電連接； 其中該第一晶粒包括： 一第一前段製程(FEOL)晶粒區域，其包括選自由一收發器及一接收器所組成之群組的一第一通訊裝置；及 一第一後段製程(BEOL)增層結構，其橫跨該第一FEOL晶粒區域上方，該第一BEOL增層結構包括： 一面側，其包括接合至該佈線層的複數個晶片級著陸墊； 一穿矽通孔(TSV)，其將該第一通訊裝置連接至在該第一晶粒之與該面側相對的一背側上的一背側墊； 一第二晶粒，其接合至該第一晶粒的該背側且與該背側墊電通訊。
  23. 如請求項22之多晶粒結構，其中該第一BEOL增層結構包括連接至該第一通訊裝置的一晶片間佈線。
  24. 如請求項23之多晶粒結構，其中該第二晶粒混合接合至該第一晶粒，且該第一晶粒混合接合至該佈線層。
  25. 如請求項23之多晶粒結構，其中該第一FEOL晶粒區域進一步包含一選擇裝置，該選擇裝置係選自由連接在該第一通訊裝置與該晶片間佈線與該TSV之間的一多工器及解多工器所組成的群組。
  26. 如請求項23之多晶粒結構，其中該第一FEOL晶粒區域進一步包含一第二通訊裝置及將該第二通訊裝置連接至一接合墊的一第二晶片間佈線，該接合墊接合至該佈線層的該第一側且與接合至該佈線層的該第一側的一第三晶粒電連接。
  27. 如請求項22之多晶粒結構，其中該第一BEOL增層結構係一晶片級BEOL增層結構，其包括將該第一晶粒連接至形成在與該第一晶粒相同的一半導體基材中的一第三晶粒的晶片級晶粒至晶粒佈線。
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