KR20240049823A - 선택가능한 모놀리식 또는 외부 확장가능 다이-투-다이 상호연결 시스템 방법 - Google Patents

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KR20240049823A
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KR
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die
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chip
level
feol
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KR1020247009389A
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산자이 다브랄
준 자이
정-쳉 예
쿤종 후
레이문도 카멘포르테
토마스 호프만
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애플 인크.
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Abstract

멀티-다이 구조물들 및 제조 방법들이 설명된다. 일 실시예에서, 멀티-다이 구조물은 제1 다이, 제2 다이, 및 제1 다이를 제2 다이에 연결하는 다이-투-다이 라우팅을 포함한다. 다이-투-다이 상호연결은 칩-레벨 다이-투-다이 라우팅 또는 외부 패키지-레벨 다이-투-다이 라우팅으로서 모놀리식으로 통합될 수 있다.

Description

선택가능한 모놀리식 또는 외부 확장가능 다이-투-다이 상호연결 시스템 방법
본 명세서에서 설명되는 실시예들은 집적 회로(IC) 제조, 및 다수의 다이들의 상호연결에 관한 것이다.
IC들의 마이크로전자 제작은 통상적으로, 스테퍼(stepper)(또는 스캐너(scanner))가 레티클을 통해 광을 통과시키는 데 사용되는 레이어별 시퀀스(layer-by-layer sequence)로 회로 요소들의 침착 및 패턴화의 시퀀스를 사용하여 수행되어, 레티클 패턴의 이미지를 하부 층 상에 형성한다. 전체 웨이퍼를 노출시키기보다는, 스테퍼는 하나의 다이 영역 위치로부터 다른 다이 영역 위치로 웨이퍼에 걸쳐 단계적으로 이동한다. 이러한 방식으로, 제한된 영역에 대해 작업하는 것은 더 높은 해상도 및 임계 치수들을 가능하게 한다. 이어서, 다이들은 웨이퍼로부터 스크라이브되고 추가로 패키징될 수 있다.
멀티-칩 모듈(MCM)은 일반적으로, 다수의 다이들이 기판 상에 통합되는 전자 조립체이다. MCM들의 다양한 구현들은 2차원(2D), 2.5D 및 3차원(3D) 패키징을 포함한다. 일반적으로, 2D 패키징 모듈들은 패키지 기판 상에 나란히 배열된 다수의 다이들을 포함한다. 2.5D 패키징 기술들에서, 다수의 다이들이 마이크로 범프(microbump)들을 갖는 인터포저(interposer)에 접합된다. 이어서, 인터포저는 패키지 기판에 접합된다. 인터포저는 인접한 다이를 상호연결하기 위한 라우팅을 포함할 수 있다. 따라서, 2.5D 패키징 내의 다이들은 인터포저에 직접 연결될 수 있고, 인터포저 내의 라우팅을 통해 서로 연결된다. 일반적으로, 3D 패키징 모듈들은 서로의 상부에 수직으로 적층된 다수의 다이들을 포함한다. 따라서, 3D 패키징 내의 다이는 서로 직접 연결될 수 있으며, 최하부 다이는 패키지 기판에 직접 연결된다. 3D 패키지 내의 최상부 다이는, 와이어 접합들, 및 최하부 다이를 통하는 실리콘 관통 비아(through-silicon via, TSV)들을 포함하는 다양한 구성들을 사용하여 패키지 기판에 연결될 수 있다.
더 최근에는, 동일한 기판에 형성된 인접한 다이들을 스티치 라우팅(stitch routing)으로 연결하는 것이 미국 특허 제10,438,896호에서 제안되었다. 따라서, 개별 다이 상호연결을 위해 일반적으로 예비된 백-엔드 라인(back-end-of-line, BEOL) 빌드-업 구조물은, 동일한 기판 내의 인접한 다이 영역들을 연결하기 위한 다이-투-다이 라우팅을 위해 활용될 수 있다. 이러한 방식으로, 다이 세트들은 동일한 웨이퍼로부터 스크라이브될 수 있다. 또한, 이러한 다이 세트들은 단일 레티클 크기보다 클 수 있다. 이어서, 이러한 다이 세트들은 다양한 모듈들 또는 반도체 패키지들에 추가로 통합될 수 있다.
훨씬 더 최근에는, 부분적으로 제작된 다이-레벨 백-엔드 라인(BEOL) 빌드-업 구조물들을 포함하는 알려진 양호한 다이들이 재구성된 웨이퍼 내에 통합되고, 후속하여 다이들 위에 칩-레벨 BEOL 빌드-업 구조물을 형성하며, 칩-레벨 BEOL 빌드-업 구조물은 특정된 다이 세트들의 다이싱(dicing)을 위한 특정된 다이-투-다이 라우팅을 포함하는 재구성된 웨이퍼 접근법 내의 다이 세트들을 연결하는 것이 미국 공개 번호 2020/0176419호에 제안되었다.
멀티-다이 구조물들, 및 멀티-다이 구조물들을 칩들 및 패키지들 내로 통합하는 방법들이 설명되며, 여기서, 다이들은 중복 다이-투-다이 라우팅 레이아웃들로 설계된다. 일 실시예에서, 반도체 웨이퍼 내로 복수의 다이 영역들이 패턴화되고, 후속하여, 칩-레벨 다이-투-다이 라우팅, 잠재적인 후속 패키지-레벨 다이-투-다이 연결을 위한 다이-간 라우팅 및/또는 잠재적인 후속 3D 패키지-레벨 다이-투-다이 연결을 위한 바이패스 라우팅 및 실리콘 관통 비아들을 포함할 수 있는, 칩-레벨 BEOL 빌드-업 구조물이 반도체 기판에 걸쳐 형성된다. 실시예들에 따르면, 모놀리식 칩-레벨 다이-투-다이 라우팅을 갖는 다이 세트들이 다이싱 또는 싱귤레이션될(singulated) 수 있거나, 또는 다이들(또는 다이 세트들)은 패키지-레벨 다이-투-다이 라우팅 또는 실리콘 관통 비아들과의 후속 외부 다이-투-다이 상호연결을 위해 다이싱될 수 있다.
예시적인 모놀리식 다이-투-다이 상호연결 실시예에서, 멀티-다이 구조물은, 반도체 기판 내로 패턴화된 제1 다이의 제1 프론트-엔드 라인(front-end-of-the line, FEOL) 다이 영역 및 반도체 기판 내로 패턴화된 제2 다이의 제2 FEOL 다이 영역을 포함하고, 제2 FEOL 다이 영역은 제1 FEOL 다이 영역과 별개이다. 제1 선택 디바이스는 제1 FEOL 다이 영역 내에 형성될 수 있고, 제2 선택 디바이스는 제2 FEOL 다이 영역 내에 형성될 수 있다. 일 실시예에서, BEOL 빌드-업 구조물은 제1 FEOL 다이 영역 및 제2 FEOL 다이 영역에 걸쳐 있고, BEOL 빌드-업 구조물은 제1 선택 디바이스를 제2 선택 디바이스와 연결하는 칩-레벨 다이-투-다이 라우팅, 제1 선택 디바이스에 연결된 제1 칩-간 라우팅, 및 제2 선택 디바이스와의 제2 칩-간 라우팅을 포함한다. 예를 들어, 제1 FEOL 다이 영역은 제1 선택 디바이스의 입력에 연결된 송수신기를 포함할 수 있고, 제2 FEOL 다이 영역은 제2 선택 디바이스의 출력에 연결된 수신기를 포함할 수 있다. 실리콘 관통 비아(TSV)들은 선택적으로 제1 선택 디바이스 및/또는 제2 선택 디바이스에 연결될 수 있다.
제1 칩-간 라우팅은 전기적으로 개방된 제1 단자에 전기적으로 연결되고, 제2 칩-간 라우팅은 전기적으로 개방된 제2 단자에 전기적으로 연결될 수 있다. 제1 단자 및 제2 단자 둘 모두는 BEOL 빌드-업 구조물의 전면 아래에서 BEOL 빌드-업 구조물 내에 매립될 수 있다. BEOL 빌드-업 구조물은 또한, 제1 FEOL 다이 및 제2 FEOL 다이 영역을 복수의 칩-레벨 랜딩 패드(landing pad)들에 연결하는 추가적인 라우팅을 포함할 수 있다. 일부 구성들에서, 대응하는 복수의 솔더 범프들은 복수의 칩-레벨 랜딩 패드들 상에 위치된다.
모놀리식 칩-레벨 다이-투-다이 라우팅은 다이 세트들 사이에서 그리고 다이싱된 다이 에지들을 따라 다양한 구성들을 취할 수 있다. BEOL 빌드-업 구조물은 제1 FEOL 다이 영역에 인접한 제1 금속성 밀봉부, 및 제2 FEOL 다이 영역에 인접한 제2 금속성 밀봉부를 포함할 수 있고, 칩-레벨 다이-투-다이 라우팅은 제1 금속성 밀봉부 내의 제1 개구 및 제2 금속성 밀봉부 내의 제2 개구를 통해 연장된다. 유사하게, BEOL 빌드-업 구조물은 제1 FEOL 다이 영역에 인접한 제1 금속성 밀봉부, 및 제2 FEOL 다이 영역에 인접한 제2 금속성 밀봉부를 포함할 수 있고, 칩-레벨 다이-투-다이 라우팅은 제1 금속성 밀봉부 및 제2 금속성 밀봉부 위에 연장된다. 일 실시예에서, 제1 FEOL 다이 영역은 제3 선택 디바이스를 포함하고, 제1 BEOL 빌드-업 구조물은 제3 선택 디바이스에 연결된 개방 칩-레벨 다이-투-다이 라우팅을 포함하고, 개방 칩-레벨 다이-투-다이 라우팅은 제1 금속성 밀봉부 내의 제2 개구를 통해 연장된다. 예를 들어, 개방 칩-레벨 다이-투-다이 라우팅은 제1 다이의 측면 에지에서 종료될 수 있다.
예시적인 외부 다이-투-다이 상호연결 실시예에서, 멀티-다이 구조물은 제1 패키지-레벨 접합 패드, 제2 패키지-레벨 접합 패드, 및 제1 패키지-레벨 접합 패드를 제2 패키지-레벨 접합 패드에 전기적으로 연결하는 패키지-레벨 다이-투-다이 라우팅을 포함하는 라우팅 층을 포함한다. 제1 다이는 라우팅 층의 제1 측면에 접합되고 제1 패키지-레벨 접합 패드와 전기적으로 연결되고, 제2 다이는 라우팅 층의 제1 측면에 접합되고 제2 패키지-레벨 접합 패드와 전기적으로 연결된다. 일 실시예에서, 제1 다이는, 송수신기 또는 수신기와 같은 통신 디바이스를 포함하는 제1 FEOL 다이 영역, 및 제1 FEOL 다이 영역 위에 걸쳐 있는 제1 BEOL 빌드-업 구조물을 포함하고, 제1 BEOL 빌드-업 구조물은 통신 디바이스에 연결된 칩-내 라우팅, 및 통신 디바이스를 제1 BEOL 빌드-업 구조물의 제1 접합 패드에 연결하는 칩-레벨 다이-투-다이 라우팅을 포함하고, 제1 접합 패드는 라우팅 층에 접합되고 제1 패키지-레벨 접합 패드에 전기적으로 연결된다. 제1 FEOL 다이 영역은 선택 디바이스, 이를테면, 통신 디바이스 및 칩-레벨 다이-투-다이 라우팅 및 칩-내 라우팅 사이에 연결된 멀티플렉서 또는 디멀티플렉서를 포함할 수 있다. TSV는 선택적으로 선택 디바이스에 연결될 수 있다.
일부 구성들에서, 칩-내 라우팅은 전기적으로 개방될 수 있다. 예시적인 구조물에서, BEOL 빌드-업 구조물은 제1 FEOL 다이 영역에 인접한 제1 금속성 밀봉부를 포함하고, 칩-내 라우팅은 금속성 밀봉부 내부에 측방향으로 한정된다. 제1 접합 패드는 제1 패키지-레벨 접합 패드와 직접 접촉할 수 있다. 예를 들어, 이는 칩-온-웨이퍼 구성에서 유전체-유전체 및 금속-금속 접합들을 이용하여 라우팅 층에 제1 다이를 하이브리드 접합한 결과일 수 있다. 라우팅 층은 인터포저(interposer)일 수 있으며, 능동 또는 수동일 수 있다. 예를 들어, 라우팅 층은 로직 또는 버퍼링을 지원하는 능동 디바이스들을 포함할 수 있다. 대안적인 제작 시퀀스에서, 라우팅 층은, 이를테면, 다마신(damascene) 상호연결부들을 선택적으로 포함할 수 있는 임베디드 웨이퍼 레벨 프로세스를 이용하여 제1 다이 및 제2 다이 상에 직접 형성될 수 있다.
다른 예시적인 외부 다이-투-다이 상호연결 실시예에서, 멀티-다이 구조물은 라우팅 층, 및 라우팅 층의 제1 측면에 접합되고 라우팅 층과 전기적으로 연결되는 제1 다이를 포함한다. 제1 다이는, 제1 통신 디바이스, 이를테면, 송수신기 또는 수신기를 포함하는 제1 FEOL 다이 영역, 및 제1 FEOL 다이 영역 위에 걸쳐 있는 제1 BEOL 빌드-업 구조물을 포함할 수 있다. 일 실시예에서, 제1 BEOL 빌드-업 구조물은, 라우팅 층에 접합된 복수의 칩-레벨 랜딩 패드들을 갖는 전면, 및 전면에 대향하는, 제1 다이의 후면 상의 후면 패드에 제1 통신 디바이스를 연결하는 TSV를 포함한다. 제2 다이는 추가로 제1 다이의 후면에 접합되고 후면 패드와 전기적으로 통신한다.
실시예들에 따른 TSV들을 갖는 외부 다이-투-다이 상호연결 설계들은 다양한 다른 외부 및 모놀리식 다이-투-다이 상호연결 설계들과 추가로 조합될 수 있다. 예시적인 다른 외부 조합에서, 제1 BEOL 빌드-업 구조물은 제1 통신 디바이스에 연결된 칩-간 라우팅을 포함할 수 있다. 일 구현에서, 제2 다이는 제1 다이에 하이브리드 접합될 수 있고, 제1 다이는 라우팅 층에 하이브리드 접합될 수 있다. 제1 FEOL 다이 영역은 선택 디바이스, 이를테면, 제1 통신 디바이스 및 칩-간 라우팅 및 TSV 사이에 연결된 멀티플렉서 또는 디멀티플렉서를 포함할 수 있다. 제1 FEOL 다이 영역은 제2 통신 디바이스, 및 제2 통신 디바이스를 접합 패드에 연결하는 제2 칩-간 라우팅을 더 포함할 수 있고, 접합 패드는 라우팅 층의 제1 측면에 접합되고 라우팅 층의 제1 측면에 접합된 제3 다이와 전기적으로 연결된다. 예시적인 다른 모놀리식 조합에서, 제1 BEOL 빌드-업 구조물은, 제1 다이를 제1 다이와 동일한 반도체 기판에 형성된 제3 다이에 연결하는 칩-레벨 다이-투-다이 라우팅을 포함하는 칩-레벨 BEOL 빌드-업 구조물이다.
도 1a는 일 실시예에 따른, 패키지-레벨 다이-투-다이 상호연결을 위한 접합 패드들 및 칩-레벨 다이-투-다이 라우팅을 포함하는 중복 다이-투-다이 상호연결 레이아웃의 회로도이다.
도 1b는 일 실시예에 따른, 싱귤레이션 전의 패키지-레벨 다이-투-다이 상호연결을 위한 접합 패드들 및 칩-레벨 다이-투-다이 라우팅을 포함하는 다이 세트에 대한 개략적인 측단면도 예시 및 회로도의 조합이다.
도 2는 일 실시예에 따른 모놀리식 칩-레벨 다이-투-다이 상호연결 또는 외부 패키지-레벨 다이-투-다이 상호연결 중 어느 하나를 포함하는 다이 세트를 제작하는 방법을 예시하는 흐름도이다.
도 3a는 실시예에 따른, 싱귤레이션 전의 칩-레벨 다이-투-다이 라우팅을 포함하는 다이 세트들의 어레이를 포함하는 기판의 개략적인 평면도 예시이다.
도 3b는 일 실시예에 따른, 싱귤레이션 전의 패키지 레벨 다이-투-다이 상호연결을 위한 접합 패드들을 포함하는 다이들의 어레이를 포함하는 기판의 개략적인 평면도 예시이다.
도 4는 일 실시예에 따른, 칩-레벨 다이-투-다이 라우팅들을 포함하는 중복 다이-투-다이 상호연결 레이아웃의 회로도이다.
도 5a 및 도 5b는 실시예들에 따른, 칩-레벨 다이-투-다이 라우팅을 위한 선택 디바이스들을 포함하는 칩에 대한 개략적인 측단면도 예시들 및 회로도들의 조합이다.
도 5c는 일 실시예에 따른, 리소그래피 방식으로 패턴화된 칩-레벨 다이-투-다이 라우팅을 포함하는 칩에 대한 개략적인 측단면도 예시 및 회로도의 조합이다.
도 6은 일 실시예에 따른, 라우팅 층에 접합한 후의 칩-레벨 다이-투-다이 라우팅을 포함하는 칩에 대한 개략적인 측단면도 예시 및 회로도의 조합이다.
도 7은 일 실시예에 따른, 패키지-레벨 다이-투-다이 상호연결을 포함하는 중복 다이-투-다이 상호연결 레이아웃의 회로도이다.
도 8a는 일 실시예에 따른, 라우팅 층에 접합된 다이 세트를 포함하는 패키지에 대한 개략적인 측단면도 예시 및 회로도의 조합이며, 여기서 다이들은 전기적으로 개방된 다이-투-다이 라우팅을 포함하고, 라우팅 층은 다이 세트의 상호연결을 위한 패키지-레벨 다이-투-디 라우팅을 포함한다.
도 8b는 일 실시예에 따른, 리소그래피 방식으로 패턴화된 다이-간 라우팅을 포함하는 다이 세트에 대한 개략적인 측단면도 예시 및 회로도의 조합이다.
도 9a는 일 실시예에 따른 능동 라우팅 층의 회로도이다.
도 9b는 일 실시예에 따른, 능동 라우팅 층에 접합된 다이 세트의 회로도이다.
도 10a 및 도 10b는 실시예들에 따른, 다이 세트들의 상호연결을 위한 기존의 패키지-레벨 다이-투-다이 라우팅을 갖는 라우팅 층에 접합된 복수의 다이들의 개략적인 평면도 예시이다.
도 10c는 일 실시예에 따른, 다이 세트들의 싱귤레이션 전에 라우팅 층에 접합된 다이들에 대한 개략적인 측단면도 예시 및 회로도의 조합이다.
도 11은 일 실시예에 따른, 시스템 라우팅 층에 접합된 패키지에 대한 개략적인 측단면도 예시 및 회로도의 조합이며, 패키지는 다이 세트의 상호연결을 위해 패키지-레벨 다이-투-다이 라우팅을 갖는 라우팅 층에 접합된 전기적으로 개방된 다이-투-다이 라우팅을 갖는 다이들을 포함한다.
도 12는 일 실시예에 따른, 제2 칩과 함께 모놀리식 다이-투-다이 라우팅을 포함하는 칩을 포함하는 패키지에 대한 개략적인 측단면도 예시 및 회로도의 조합이며, 여기서, 제1 칩 및 제2 칩은 외부 패키지-레벨 다이-투-다이 라우팅에 연결된다.
도 13은 일 실시예에 따른 TSV 다이-투-다이 상호연결 레이아웃들의 회로도이다.
도 14 및 도 15는 실시예들에 따른, TSV 다이-투-다이 상호연결을 포함하는 3D 다이 스택들에 대한 개략적인 측단면도 예시들 및 회로도들의 조합이다.
실시예들은, 모놀리식 및 외부 다이-투-다이 상호연결 시퀀스들을 포함하는 멀티-다이 구조물들 및 형성 방법들을 설명한다. 이는, 다이싱 이전의 웨이퍼 레벨에서 인접한 다이들 사이의 칩-레벨(즉, 모놀리식) 다이-투-다이 라우팅을 위한 칩-내 라우팅뿐만 아니라, 후속 패키지-레벨(즉, 외부) 다이-투-다이 라우팅을 위한 칩-간 라우팅의 통합에 의해 용이하게 될 수 있다. 예를 들어, 외부 패키지-레벨 다이-투-다이 라우팅을 포함하는 라우팅 층은, 별개의 다이들이 라우팅 층(예컨대, 능동 또는 수동 인터포저) 상에 장착되는 웨이퍼 재구성 프로세스 동안 형성될 수 있거나, 또는 라우팅 층은 임베디드 웨이퍼 레벨 패키징 시퀀스를 사용하여 재구성되었을 수 있는 복수의 다이들 상에 직접 형성된다.
실시예들에 따른 다이-투-다이 상호연결 시퀀스의 선택은 미리 결정되거나 또는 다이 제작 동안 웨이퍼-레벨에서 인-시튜(in-situ)로 이루어질 수 있다. 선택은, 전력, 레이턴시, 다이 면적, 비용, 및 평균 제조 시간과 같은 필요성에 기초할 수 있다. 다이 영역들의 어레이 위에 형성되는 부분적으로 제작된 백-엔드 라인(BEOL) 빌드-업 구조물 동안 테스트 패드들이 추가적으로 제공될 수 있다. 이러한 테스트 패드들은 생산 데이터를 제공하기 위해 프로빙될 수 있다. 대안적으로 또는 추가로, 접선 프로세스 데이터가 신뢰될 수 있다. 그러한 설계 및 제조 방법들은 또한, 1X, 2X, 4X, 8X, 16X 등과 같은 상호연결된 다이 세트들의 작은 또는 큰 구성들을 생성하는 데 사용될 수 있다. 예를 들어, 1X, 2X, 4X 상호연결된 다이 세트들과 같은 더 작은 다이 세트들은 6X, 8X, 16X 등과 같은 더 큰 다이 세트들보다 높은 수율로 다이싱될 수 있다. 일부 실시예들에서, 예상되는 더 높은 수율을 갖는 더 작은 다이 세트들은 칩-레벨(모놀리식) 다이-투-다이 라우팅을 포함하여 제작 및 다이싱될 수 있다. 일부 실시예들에서, 예를 들어, 다이싱된 다이들 또는 다이싱된 다이 세트들의 웨이퍼 재구성 시퀀스를 이용하여, 서브시퀀스 패키지-레벨(외부) 다이-투-다이 라우팅을 위해, 더 큰 다이 세트들이 제작 및 다이싱될 수 있다. 예를 들어, 외부 다이-투-다이 상호연결은 비교할만한 다이 세트들의 비교할만한 모놀리식 다이-투-다이 상호연결에 대한 예상되는 더 낮은 수율에 기초하여 선택될 수 있다.
모놀리식 또는 외부 다이-투-다이 상호연결의 선택을 용이하게 하기 위해, 다이들은, 칩-레벨 다이-투-다이 라우팅을 위한 칩-내 라우팅 또는 외부 패키지-레벨 다이-투-다이 라우팅을 위한 칩-간 라우팅 중 어느 하나를 선택하기 위한 선택 디바이스들, 이를테면 멀티플렉서들 또는 디멀티플렉서들을 포함할 수 있다. 대안적으로, 마스크 선택이 칩-내 라우팅 및/또는 칩-간 라우팅을 정의할 수 있는 경우, 선택은 리소그래피 방식으로 이루어질 수 있다.
실시예들에 따른 모놀리식 다이-투-다이 상호연결을 갖는 예시적인 멀티-다이 구조물은, 반도체 기판 내로 패턴화된 제1 다이의 제1 프론트-엔드 라인(FEOL) 다이 영역 및 반도체 기판 내로 패턴화된 제2 다이의 제2 FEOL 다이 영역을 포함할 수 있고, 제2 FEOL 다이 영역은 제1 FEOL 다이 영역과 별개이다. 멀티-다이 구조물은 추가적으로, 제1 FEOL 다이 영역 내의 제1 선택 디바이스, 제2 FEOL 다이 영역 내의 제2 선택 디바이스, 및 제1 FEOL 다이 영역 및 제2 FEOL 다이 영역 위에 걸쳐 있는 백-엔드 라인(BEOL) 빌드-업 구조물을 포함할 수 있다. BEOL 빌드-업 구조물은 추가적으로, 제1 선택 디바이스를 제2 선택 디바이스와 연결하는 칩-레벨 다이-투-다이 라우팅, 제1 선택 디바이스에 연결된 제1 칩-간 라우팅, 및 제2 선택 디바이스와의 제2 칩-간 라우팅을 포함할 수 있다. 따라서, 인접한 다이들 내의 선택 디바이스들, 이를테면 멀티플렉서 및 디멀티플렉서들의 상보적 배열은 후속 외부 다이-투-다이 상호연결을 위해 칩-레벨 다이-투-다이 라우팅 또는 칩-간 라우팅을 선택하는 데 사용될 수 있다. 일 실시예에서, 칩-간 라우팅들은 전기적으로 개방 단자들에 연결되고, 선택 디바이스들은, BEOL 빌드-업 구조물 내의 대응하는 칩-간 라우팅들을 포함할 수 있는 칩-레벨 다이-투-다이 라우팅을 선택하도록 프로그래밍된다.
실시예들에 따른, 외부 다이-투-다이 상호연결을 갖는 예시적인 멀티-다이 구조물은, 제1 패키지-레벨 접합 패드, 제2 패키지-레벨 접합 패드, 및 제1 패키지-레벨 접합 패드를 제2 패키지-레벨 접합 패드에 전기적으로 연결하는 패키지-레벨 다이-투-다이 라우팅을 포함하는 라우팅 층(이를테면, 인터포저 또는 패키지-레벨 재분배 층)을 포함할 수 있다. 제1 다이는 라우팅 층의 제1 측면에 접합되고 제1 패키지-레벨 접합 패드와 전기적으로 연결될 수 있고, 제2 다이는 라우팅 층의 제1 측면에 접합되고 제2 패키지-레벨 접합 패드와 전기적으로 연결될 수 있다. 칩-온-웨이퍼(chip-on-wafer, CoW) 설계를 위한 하이브리드 접합과 같은 다양한 접합 방법들이 사용될 수 있거나, 또는 라우팅 층은, 임베디드 웨이퍼 레벨 패키징 시퀀스에서 제1 및 제2 다이들 상에 직접 형성될 수 있다. 그러한 구성들은, 더 적은 전력 패널티로 거의 칩-형 연결을 생성하기 위해, 솔더와 같은 중간 전도성 접합 층을 제거할 수 있다. 제1 다이 및 제2 다이는 동종 또는 이종 다이 유형들일 수 있다. 일 실시예에서, 다이들 중 적어도 하나는, 통신 디바이스(예컨대, 송수신기 또는 수신기)를 포함하는 제1 FEOL 다이 영역, 제1 FEOL 다이 영역 위에 걸쳐 있는 제1 BEOL 빌드-업 구조물을 포함하고, 제1 BEOL 빌드-업 구조물은 통신 디바이스에 연결된 전기적으로 개방된 칩-내 라우팅, 및 통신 디바이스를 제1 BEOL 빌드-업 구조물의 제1 접합 패드에 연결하는 칩-레벨 다이-투-다이 라우팅을 포함하고, 제1 접합 패드는 라우팅 층에 접합되고 제1 패키지-레벨 접합 패드에 전기적으로 연결된다.
외부 다이-투-다이 상호연결을 갖는 또 다른 예시적인 멀티-다이 구조물은 실리콘 관통 비아(TSV)들을 이용하여 달성될 수 있다. 이러한 구성은 3D 다이 적층을 이용한 다이-투-다이 상호연결을 용이하게 할 수 있다. 실시예들에 따라, 더 복잡한 상호연결된 구조물들을 달성하기 위해, 다양한 모놀리식 및 외부 다이-투-다이 상호연결 설계들이 조합될 수 있다.
다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 특정 실시예들은 이러한 특정 세부 사항들 중 하나 이상을 사용함이 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 설명되는 특정 특징, 구조물, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조물들, 구성들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에 사용되는 바와 같은 용어들 "위에", "~에", "사이에", "걸쳐 있는" 및 "상에"는 하나의 층의 다른 층들에 대한 상대 위치를 가리킬 수 있다. 다른 층 "위에", "걸쳐 있는" 또는 그 "상에" 또는 다른 층"에" 접합되거나, 그와 "접촉"하거나 그"에" 연결되는 하나의 층 또는 특징부는 다른 층 또는 특징부와 직접 접촉하거나, 또는 그에 직접 연결될 수 있거나, 또는 하나 이상의 개재하는 층들 또는 특징들을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다.
이제 도 1a 및 도 1b를 참조하면, 도 1a는 일 실시예에 따른, 패키지-레벨 다이-투-다이 상호연결을 위한 접합 패드들 및 칩-레벨 다이-투-다이 라우팅을 포함하는 중복 다이-투-다이 상호연결 레이아웃의 회로도이다. 도 1b는 일 실시예에 따른, 싱귤레이션 전의 패키지-레벨 다이-투-다이 상호연결을 위한 접합 패드들 및 칩-레벨 다이-투-다이 라우팅을 포함하는 다이 세트에 대한 개략적인 측단면도 예시 및 회로도의 조합이다. 특히, 도 1a 및 도 1b는 동일한 구조물 내의 다양한 모놀리식 및 외부 다이-투-다이 상호연결 설계들의 조합을 예시한다. 실제 애플리케이션들은 프로세스 흐름들 내에 통합될 유연성에 따라 상호연결 특징들 중 일부만을 구현할 수 있다는 것이 인식되어야 한다.
명확성 및 간결성을 위해 도 1a 및 도 1b가 동시에 설명된다. 실시예들에 따른 다이들(102A, 102B)은, 칩-레벨 다이-투-다이 라우팅(110)에 대한 칩-내 라우팅(104) 및 패키지-레벨 다이-투-다이 상호연결을 위한 외부-대면 접합 패드들(112)로의 칩-간 라우팅(106)을 포함하는 중복 다이-투-다이 라우팅 구성들을 가질 수 있다. 도시된 바와 같이, 도 1a에서, 다이들(102A, 102B)은 선택적으로 송수신기들(124) 및 수신기들(126)에 각각 연결된 디멀티플렉서들(120) 및/또는 멀티플렉서들(122)과 같은 하나 이상의 선택 디바이스들을 포함할 수 있다. 예를 들어, 송수신기들(124)은 디멀티플렉서들의 입력들에 연결될 수 있으며, 여기서 칩-간 라우팅(106)은 접합 패드(112)를 디멀티플렉서의 출력에 연결하고, 칩-내 라우팅(104)은 칩-레벨 다이-투-다이 라우팅(110)을 디멀티플렉서(120)의 다른 출력에 연결한다. 일부 실시예들에 따른 선택 디바이스들, 및 실시예들에 따른, 다이-투-다이 상호연결들을 형성하는 다른 방법들이 다이-투-다이 라우팅 경로 선택을 위해 리소그래피를 활용할 수 있다는 것이 인식되어야 한다.
일 실시예에서, 멀티-다이 구조물(100)은, 반도체 기판(101) 내로 패턴화된 제1 다이(102A)의 제1 프론트-엔드 라인(FEOL) 다이 영역(103A) 및 반도체 기판(101) 내로 패턴화된 제2 다이(102B)의 제2 FEOL 다이 영역(103B)을 포함하고, 제2 FEOL 다이 영역(103B)은 제1 FEOL 다이 영역(103A)과 별개이다. 도 1b에 도시된 바와 같이, 멀티-다이 구조물은 추가적으로, 제1 FEOL 다이 영역(103A) 내의 디멀티플렉서(120) 및 송수신기(124)와 같은 제1 선택 디바이스, 제2 FEOL 다이 영역(103B) 내의 멀티플렉서(122) 및 수신기(126)와 같은 제2 선택 디바이스를 포함할 수 있다. 백-엔드 라인(BEOL) 빌드-업 구조물(130)이 제1 FEOL 다이 영역(103A) 및 제2 FEOL 다이 영역(103B) 위에 형성되고 그에 걸쳐 있을 수 있다. 일 실시예에서, BEOL 빌드-업 구조물(130)은 추가적으로, 제1 선택 디바이스(디멀티플렉서(120))를 제2 선택 디바이스(멀티플렉서(122))와 연결하는 칩-레벨 다이-투-다이 라우팅(110), 제1 선택 디바이스에 연결된 제1 칩-간 라우팅(104), 및 제2 선택 디바이스와의 제2 칩-간 라우팅(104)을 포함한다. 따라서, 인접한 다이들 내의 선택 디바이스들, 이를테면 디멀티플렉서(120) 및 멀티플렉서(122)의 상보적 배열은 후속 외부 다이-투-다이 상호연결을 위해 칩-레벨 다이-투-다이 라우팅(110) 또는 칩-간 라우팅(104)을 선택하는 데 사용될 수 있다.
도시된 바와 같이, 각각의 FEOL 다이 영역(103A, 103B)은 동일한 (반도체) 기판(101), 이를테면 실리콘 웨이퍼에 형성된다. 각각의 FEOL 다이 영역(103A, 103B)은 다이들의 능동 및 수동 디바이스들을 포함할 수 있다. 백-엔드 라인(BEOL) 빌드-업 구조물(130)은 전기적 상호연결들 및 선택적으로 금속성 밀봉 구조물들을 제공한다. BEOL 빌드-업 구조물(130)은 종래에 다이(들)의 연결성 요건들을 충족할 수 있다. BEOL 빌드-업 구조물(130)은, 금속성 배선 층들(134)(예컨대, 구리, 알루미늄 등) 및 절연 층간 유전체들(ILD)(136), 이를테면 산화물들(예컨대, 실리콘 산화물, 탄소 도핑된 산화물들 등), 질화물들(예컨대, 실리콘 질화물), 로우-k, 재료들 등을 포함하는 종래의 재료들을 사용하여 제작될 수 있다.
칩-레벨 다이-투-다이 라우팅(110)은 다이들 사이의 스크라이브 구역(109)에 걸쳐 있는 스티치 라우팅(105)에 연결된 각각의 다이로부터의 칩-내 라우팅(104)을 포함할 수 있다. 실시예들에 따르면, 칩-내 라우팅(104) 및 칩-간 라우팅(106)은 BEOL 빌드-업 구조물(130) 내의 금속 층들(134) 및 하나 이상의 비아들(133)로부터 형성될 수 있다. 칩-간 라우팅(106) 및 칩-레벨 다이-투-다이 라우팅(110)은 다수의 금속 층들 내에 형성된 다수의 라우팅들을 포함할 수 있다. 실시예들에 따르면, 라우팅들은 하부 금속 층들 M_low, 상부 금속 층들 M_high, 중간 레벨 금속 층들 M_mid, 및 이들의 조합들 내에 형성될 수 있다. 일반적으로, 하부 금속 층들 M_low는 더 미세한 라인 폭들 및 간격을 갖는다. 추가적으로, 하부 금속 층들 및 중간 레벨 금속 층들에 대한 층간 유전체(ILD)들은 로우_k 재료들로 형성될 수 있고, 이는 더 빠른 수분 전달을 허용할 수 있다. 따라서, 더 미세한 배선 층들을 사용하는 경우, 실시예들에 따라 다이싱된 칩 에지들의 패시베이션과 같은 추가적인 예방 조치들이 취해질 수 있다. 이는 디바이스들 사이의 연결들을 만드는 것에 기인할 수 있다. 상부 금속 층들 M_high은 더 굵은 라인 폭들 및 라인 간격을 가질 수 있고, 중간 금속 층들 M_mid는 중간 라인 폭들 및 간격을 가질 수 있다. 일 실시예에서, 상부 금속 층들 M_high는 하부 저항 배선에 대한 스티치 라우팅(105)을 위해 주로 사용될 수 있다. 실시예들에 따르면, 칩-레벨 다이-투-다이 라우팅(110)은 금속성 밀봉부들(140) 내의 하나 이상의 개구들(142)을 통해 연장되어 다이들(102)을 전기적으로 연결한다.
도 1a 및 도 1b 둘 모두를 다시 참조하면, 칩-레벨 다이-투-다이 라우팅(110), 칩-간 라우팅(106) 및 선택 디바이스들(디멀티플렉서(120), 멀티플렉서(122))은 각각이 선택적임을 표시하기 위해 점선들로 예시된다. 예를 들어, 선택 디바이스들의 포함보다는, 리소그래피가 칩-레벨 다이-투-다이 라우팅(110) 및/또는 칩-간 라우팅(106)의 형성을 결정하는 데 사용될 수 있다. 대안적으로, 선택 디바이스들은 칩-레벨 다이-투-다이 라우팅(110) 및/또는 칩-간 라우팅(106) 둘 모두의 형성과 조합하여 사용될 수 있다. 일부 실시예들에서, 칩-간 라우팅(106)은 접합 패드들(112)까지 완전히 형성될 수 있다. 다른 실시예들에서, 칩-간 라우팅(106)은 부분적으로 형성되거나 또는 전혀 형성되지 않는다. 유사하게, 칩-레벨 다이-투-다이 라우팅(110)은 부분적으로 형성되거나 또는 전혀 형성되지 않을 수 있다. 추가적으로, 멀티 다이 구조물(100)의 후면(176) 상의 후면 패드들(174)로 연장되는 실리콘 관통 비아(TSV)들(170)에 선택 디바이스들을 연결하는 선택적 바이패스 라우팅(172)이 도시된다. 후면(176)은 반도체 기판(101)의 후면 상의 후면 패시베이션 층(177)에 대응할 수 있다. 바이패스 라우팅(172), TSV들(170) 및 후면 패드들(174)의 선택적인 상호연결은 부분적으로 형성되거나 또는 전혀 형성되지 않을 수 있다. 따라서, 도 1a 및 도 1b가 실질적인 유연성을 갖는 실시예를 예시했다는 것이 인식되어야 한다. 다른 구현들 또는 실시예들에서, 특정 특징들은 실현성 및/또는 생산 비용 감소를 위해 제거될 수 있다.
여전히 도 1b를 참조하면, 일 실시예에서, BEOL 빌드-업 구조물(130)은 제1 접합 패드(112) 및 제2 접합 패드(112)를 포함하는 전면(132), 디멀티플렉서(120)를 멀티플렉서(122)와 연결하는 칩-레벨 다이-투-다이 라우팅(110), 제1 접합 패드(112)를 디멀티플렉서(120)와 연결하는 제1 칩-간 라우팅(106), 및 제2 접합 패드(112)를 멀티플렉서(122)와 연결하는 제2 칩-간 라우팅(106)을 포함한다. BEOL 빌드-업 구조물(130)은 추가적으로, 제1 및 제2 FEOL 다이 영역들(103A, 103B)에 전기적으로 연결될 수 있는 복수의 칩-레벨 랜딩 패드들(138)을 포함할 수 있다. 이에 따른 접합 패드들(112)은 선택적이며, 이를테면, 임베디드 웨이퍼 레벨 프로세싱을 이용한 스티치 라우팅 또는 하이브리드 접합을 이용하여 외부 다이-투-다이 상호연결을 위해 활용될 수 있다. 칩-레벨 랜딩 패드들(138)은 설계된 다이-투-다이 상호연결에 따라 상이한 구성들을 취할 수 있다. 예를 들어, 칩-레벨 랜딩 패드들(138)은 외부 다이-투-다이 상호연결과의 하이브리드 접합을 위해 설계될 수 있거나, 또는 UBM(under bum metallurgy) 패드들과 같은 모놀리식 다이-투-다이 상호연결을 위한 솔더 범프 부착을 위해 설계될 수 있다. 하이브리드 접합을 위한 접합 표면들은 평면형이 될 것이지만, UBM 패드들에 대한 평면성은 솔더 범프들을 수용하기 위한 평평한 최상부 표면들을 갖도록 완화된다. 추가적으로, 테스트 패드들(141)은 상호연결 방법에 따라 다양한 위치들에 위치될 수 있다. 일 실시예에서, 테스트 패드들(141)은 칩-레벨 랜딩 패드들(138)과 나란히 형성된다. 예를 들어, 이러한 구성의 테스트 패드들(141)은 UBM 패드들일 수 있으며, 여기서 다이 세트는 모놀리식 다이-투-다이 상호연결을 포함한다. 대안적으로, 테스트 패드들(141)은 BEOL 빌드-업 구조물(130) 내에 임베딩될 수 있다. 그러한 구성에서, 테스트 패드들은, 예를 들어, 하이브리드 접합 및 외부 다이-투-다이 상호연결을 위해 설계된 칩-레벨 랜딩 패드들(138) 및 접합 패드들(112) 아래에 있을 수 있다. 일 실시예에서, 매립된 테스트 패드들(141)은, BEOL 빌드-업 구조물 내의 금속화 라우팅 층들을 형성하는 구리 재료와 대조적으로, 알루미늄으로 형성될 수 있다.
각각의 다이 영역은 완전한 시스템 또는 서브-시스템을 표현할 수 있다. 인접한 다이 영역들은 동일한 또는 상이한 기능을 수행할 수 있다. 일 실시예에서, 예를 들어, 다이-투-다이 라우팅과 상호연결된 다이 영역들(103A, 103B)은 비제한적인 예들에 의해 아날로그, 무선(예컨대, 무선 주파수, RF) 또는 무선 입력/출력과 같은 다른 기능을 갖는 다이 영역에 결속된 디지털 다이 영역을 포함할 수 있다. 결속된 다이 영역들은, 동일한 또는 상이한 기능들을 갖든 갖지 않든, 동일한 프로세싱 노드들을 사용하여 형성될 수 있다. 각각의 다이 및 다이 영역 이 완전한 시스템을 포함하든지 또는 결속된 서브시스템들이든지 간에, 다이-투-다이 라우팅은 다이-간 라우팅(상이한 시스템들) 또는 다이-내 라우팅(동일한 시스템 내의 상이한 또는 동일한 서브시스템들)을 위한 것일 수 있다. 예를 들어, 인트라 다이-투-다이 라우팅은 시스템 온 칩(SOC) 내의 상이한 서브시스템들을 연결할 수 있으며, 여기서 인터 다이-투-다이 라우팅은 상이한 SOC들을 연결할 수 있지만, 이는 예시적이며, 실시예들은 SOC들로 제한되지 않는다. 일 실시예에서, 다이 세트는 디지털 및 아날로그 또는 무선 다이 영역들(103A, 103B) 둘 모두를 포함한다. 일 실시예에서, 다이 세트를 갖는 상이한 다이들(102A, 102B)은 다수의 엔진들, 이를테면 그래픽 프로세싱 유닛(GPU), 중앙 프로세싱 유닛(CPU), 뉴럴 엔진(예컨대, 뉴럴 네트워크 프로세싱 엔진), 인공 지능(AI) 엔진, 신호 프로세서, 네트워크들, 캐시들, 및 이들의 조합들을 포함할 수 있다. 그러나, 실시예들은 엔진들로 제한되지 않으며, 다른 것들 중에서도, SRAM, MRAM, DRAM, NVRAM, NAND, 캐시 메모리와 같은 메모리 디바이스들, 또는 커패시터, 인덕터, 저항기, 전력 관리 집적 회로(IC)와 같은 다른 컴포넌트들을 포함할 수 있다.
실시예들에 따르면, 칩-레벨 다이-투-다이 라우팅(110)은 금속성 밀봉부들(140) 내의 하나 이상의 개구들(142)을 통해 연장되어 다이들(102)을 전기적으로 연결한다. 일 실시예에서, 개구들(142)은 측방향 개구들이다. 예를 들어, 개구들(142)은 펜스 내의 게이트 개구와 유사할 수 있다. 일 실시예에서, 개구들(142)은 수직 개구들이다. 예를 들어, 개구들(142)은 바닥과 천장 사이의 벽의 창문, 또는 예시적인 목적들을 위한 개방형 주방 서비스 카운터와 유사할 수 있다. 개구들(142)은 상이한 형상들, 및 측면 및 수직 특성화들의 조합들을 취할 수 있다. 금속성 밀봉부들(140)은 다이들(102)의 임의의 및 모든 측면들을 따라 형성될 수 있다. 예를 들어, 각각의 다이(102)는 단일 측면, 다수의 측면들 또는 모든 측면들을 따라 금속성 밀봉부(140)를 포함할 수 있다. 다양한 조합들이 가능하다.
여전히 도 1b를 참조하면, BEOL 빌드-업 구조물(130)은, 하나 이상의 층들을 포함할 수 있는 최상부 패시베이션 층(135)을 포함할 수 있다. 예를 들어, 최상부 패시베이션 층(135)은 밀봉 층(137), 및 밀봉 층(137) 위의 선택적인 제2 밀봉 층(143) 또는 접합 층(139)을 포함할 수 있다. 밀봉 층(들)(137, 143)은 하부 구조물에 화학적 및 수분 보호를 제공하기 위해 질화물, 폴리이미드 등으로 형성될 수 있다. 선택적인 접합 층(139)은, 이를테면, 하이브리드 접합을 이용하여 다른 라우팅 층에 대한 다이 접합을 위해 제공될 수 있다. 일 실시예에서, 접합 층(139)은 하이브리드 접합 동작에서 유전체-유전체(예컨대, 산화물-산화물, 중합체-중합체) 접합을 위한 유전체 재료, 이를테면 산화물(예컨대, SiO2) 또는 중합체로 형성된다. 실시예들에 따른 선택적인 제2 밀봉 층(143) 또는 접합 층(139)의 선택은, 구조물이 모놀리식을 위해 제조되는지 그리고/또는 외부 다이-투-다이 상호연결을 위해 제조되는지에 의해 적어도 부분적으로 결정될 수 있다.
일 실시예에서, BEOL 빌드-업 구조물(130)은 제1 FEOL 다이 영역(103A)에 인접한 제1 금속성 밀봉부(140), 및 제2 FEOL 다이 영역(103B)에 인접한 제2 금속성 밀봉부(140)를 포함하고, 칩-레벨 다이-투-다이 라우팅(110)은 제1 금속성 밀봉부(140) 내의 제1 개구(142) 및 제2 금속성 밀봉부(140) 내의 제2 개구(142)를 통해 연장된다. 일 실시예에서, 칩-레벨 다이-투-다이 라우팅(110)은 제1 금속성 밀봉부(140) 및 제2 금속성 밀봉부(140) 위로 연장된다.
일부 실시예들에서, 칩-레벨 다이-투-다이 라우팅(110)은 다이싱된 다이 에지(111)를 따라 종료될 수 있다. 일부 실시예들에서, 다이싱된 에지에 인접한 금속성 밀봉부(140)는 다이-투-다이 라우팅이 다이싱된 에지(111)에 인접한 금속성 밀봉부(140)를 통해 연장되지 않도록 연속적일 수 있다. 이러한 구성에서, 대응하는 칩-레벨 다이-투-다이 라우팅(110)의 칩-내 라우팅은 금속성 밀봉부(140) 내부에 측방향으로 한정될 수 있다.
도 2는 일 실시예에 따른 모놀리식 칩-레벨 다이-투-다이 상호연결 또는 외부 패키지-레벨 다이-투-다이 상호연결를 포함하는 다이 세트를 제작하는 방법을 예시하는 흐름도이다. 동작(2010)에서, 다이 영역들의 어레이가 반도체 기판(101)에 형성된다. 예를 들어, 다이 영역들은 동일한 또는 상이한 기능들을 가질 수 있다. 동작(2020)에서, 제작 시퀀스가 모놀리식 다이-투-다이 라우팅 프로세스 흐름들(예컨대, 도 4 내지 도 6 참조)에 대해 진행될지 또는 외부 다이-투-다이 라우팅 프로세스 흐름들(예컨대, 도 7 내지 도 14 참조)에 대해 진행될지가 개별 다이들 또는 다이들의 그룹들에 관련하여 결정된다. 더 구체적으로, 다이-투-다이 상호연결 구성이 큰 다이 세트들에 대한 것인지, 수율이 제한된 다이 세트들에 대한 것인지, 이종 다이 세트들에 대한 것인지 또는 시스템에 더 적합할 필요가 있는 물리적 배향 및 구성(예컨대, 불규칙한 형상의 영역)에 대한 것인지가 결정된다. 이러한 시나리오들 중 임의의 시나리오가 우려되는 경우, 외부 다이-투-다이 라우팅 프로세스 흐름이 뒤따를 수 있다. 수율들이 허용가능하고(종종 다이 세트의 크기가 제한됨) 그리고 (동일한 웨이퍼로부터) 동종 다이 세트들을 형성하는 것이 가능한 경우, 모놀리식 다이-투-다이 라우팅 프로세스 흐름이 뒤따를 수 있다. 결정은 BEOL 빌드-업 구조물(130) 제작 전에 이루어질 수 있다. 예를 들어, 결정은 수율 사전 계산들에 기초할 수 있으며, 여기서 특정 다이 세트 또는 클러스터 크기들은 허용되지 않는 수율을 가질 것이다. 따라서, 외부 상호연결 제작 루트는 더 작은 유닛들을 사용하는 더 큰 구성들에 대해 추구될 수 있다. 더 작은 구성들의 경우, 모놀리식 다이-투-다이 상호연결은 충분한 수율을 초래하며, 여기서 불량 섹션들은 여전히 카빙 아웃될(carved out) 수 있고, 더 작은 구성들의 양호한 부분들이 복원될 수 있다. 결정은 또한, BEOL 빌드-업 구조물(130) 제작 동안, 이를테면, 개구들(142)이 금속성 밀봉부들(140)(도 1b 참조)에 형성되기 전의 시간 주위에서 이루어질 수 있다. 결정은 BEOL 빌드-업 구조물(130) 내의 테스트 패드들의 프로빙 및 프로세스 메트릭들에 의해 보조될 수 있다. 테스트 패드들(141)의 프로빙은 또한, 결정이 이루어진 후에 수행될 수 있다.
실시예들에 따른 모놀리식 다이-투-다이 상호연결 프로세스 흐름들(예컨대, 도 4 내지 도 6) 및 외부 다이-투-다이 상호연결 프로세스 흐름들(예컨대, 도 7 내지 도 14) 둘 모두는 선택 디바이스들(예컨대, 멀티플렉서, 디멀티플렉서) 또는 리소그래피 방식으로 선택된 배선 방식들을 활용할 수 있다.
모놀리식 프로세스 흐름에서, 밀봉 관통 칩-레벨 다이-투-다이 라우팅들(110)이 형성될 수 있는데, 이를테면 동작(2030)에서 금속성 밀봉부들(140) 내의 또는 그 위에 개구들(142)을 통하고 이어서 동작(2040)에서 모놀리식 다이 세트들의 싱귤레이션이 뒤따를 수 있다. 미리 결정된 모놀리식 프로세스 흐름은 밀봉 관통 칩-레벨 다이-투-다이 라우팅들(110)을 이용한 특정 다이 세트들의 형성을 포함할 수 있다. 이러한 방식으로, 외부 상호연결 경로가 존재하지 않는다. 전체 금속성 밀봉부들이 선택적으로, 미리 결정된 다이 세트들을 둘러싸도록 형성될 수 있거나(예컨대, 도 5b 및 도 5c 참조), 또는 선택적으로, 밀봉 관통 칩-레벨 다이-투-다이 라우팅들(110)이 다이 세트들을 카빙할 때 추가적인 유연성을 위해 모든 다이들 사이에 형성될 수 있다(예컨대, 도 5a 참조). 모놀리식 및 외부 다이-투-다이 상호연결 둘 모두를 지원하는 더 유연한 프로세스 흐름(예컨대, 도 1b 참조)에서, 칩-내 라우팅들(104) 및 칩-간 라우팅들(106) 둘 모두는 플립 칩 접합을 위해 UBM 패드들에서 종료되어 포함될 수 있다. 구체적으로, UBM 패드들은 칩-레벨 랜딩 패드들(138), 테스트 패드들(141), 및 선택적으로 접합 패드들(112)을 포함한다. 그러나, 도 4 내지 도 6에 예시된 예시적인 프로세스 흐름들에서, 칩-간 라우팅들(106)(존재하는 경우)은 접합 패드들(112)의 형성 전에 종료된다.
실시예들에 따른 다양한 패드들의 설명은 플립 칩 접합에 적합한 패드들(예컨대, UBM 패드들) 및 하이브리드 접합 또는 임베디드 웨이퍼 레벨 프로세싱을 이용하여 다이들 상에 직접적으로 라우팅 층을 형성하는 데 적합한 패드들을 구별한다. 예를 들어, 플립 칩/UBM 패드들은 50 내지 100 μm의 피치를 가질 수 있고, 하이브리드 접합 패드들보다 더 두꺼울 수 있고, 선택적으로, 하이브리드 접합 패드들에 비해 상이한 재료(예컨대, 알루미늄)로 형성될 수 있다. 추가적으로, 하이브리드 접합과 비교하여 플립 칩에 대해 표면 마감 거칠기 및 미립자 요건들이 완화된다.
외부 프로세스 흐름에서, 동작(2050)에서, 칩-간 라우팅들(106)은 접합 패드들(112)까지 완전히 형성된다. 이는 최상부 패시베이션 층(135)까지 완전히 전체 금속성 밀봉부들(140)의 형성을 동반할 수 있다. 이어서 동작(2060)에서 다이들 또는 다이 세트들의 싱귤레이션이 뒤따를 수 있고, 이어서, 동작(2070)에서 외부 다이-투-다이 라우팅으로의 접합 패드들(112)의 연결이 뒤따른다. 미리 결정된 외부 상호연결 프로세스 흐름에서, 밀봉 관통 칩-레벨 다이-투-다이 라우팅들(110)은 형성되지 않는다. 접합 패드들(112)은 하이브리드 접합을 위해 준비될 수 있다. 구체적으로, 임베디드 웨이퍼 레벨 프로세싱을 이용한 스티치 라우팅 또는 하이브리드 접합을 위해 컨디셔닝된 패드들은 접합 패드들(112) 및 칩-레벨 랜딩 패드들(138)을 포함할 수 있다. 이들 둘 모두는 접합 층(139)과 함께 평면형 전면(132) 표면을 공유할 수 있다. 또한, 각각의 다이(102) 주위에 전체 금속성 밀봉부들이 형성될 수 있다. 외부 및 모놀리식 다이-투-다이 상호연결 둘 모두를 지원하는 더 유연한 프로세스 흐름(예컨대, 도 1b 참조)에서, 선택적으로 접합 패드들(112) 및 밀봉 관통 칩-레벨 다이-투-다이 라우팅들(110)에서 종료되는 칩-간 라우팅들(106) 둘 모두가 포함될 수 있다. 그러나, 도 7 내지 도 14에 예시된 예시적인 프로세스 흐름들에서, 칩-내 라우팅들(104)은 종종, 칩-레벨 다이-투-다이 라우팅들(110)의 완료 전에 종료된다.
전술된 바와 같이, 모놀리식 및 외부 상호연결 프로세스 흐름들은 프로세스 흐름에 통합될 유연성에 따라 상당히 상이한 설계들, 또는 실질적으로 유사한 설계들을 가질 수 있다. 다음의 설명에서, 다양한 특정 프로세스 흐름들이 설명된다. 도 1b와 관련하여 예시되고 설명된 바와 같이, 예시 및 설명된 특정 구성들은 실시예들의 특정 구현들을 표현하며, 실시예들은 반드시 서로를 제한하는 것은 아니라는 것이 인식되어야 한다.
이제 도 3a 및 도 3b를 참조하면, 일 실시예에 따른 싱귤레이션 전의 그리고 모놀리식 또는 외부 다이-투-다이 상호연결을 위해 구성된 다이들(102)의 어레이들을 포함하는 반도체 기판들(101)의 개략적인 평면도 예시들이 제공된다. 도 3a에 예시된 실시예에서, 모놀리식 다이-투-다이 상호연결을 위한 칩-레벨 다이-투-다이 라우팅(110)을 각각 포함하는 2X 다이 세트들의 어레이가 예시된다. 도 3b에 예시된 실시예에서, 외부 다이-투-다이 상호연결을 위한 접합 패드들(112)을 각각 포함하는 다이들(102)의 어레이가 형성된다. 실시예들에 따르면, 칩-레벨 다이-투-다이 라우팅(110) 및/또는 접합 패드들(112)은 다이들(102)의 단일 측면, 다수의 측면들, 또는 모든 측면들을 따라 형성될 수 있다. 추가적으로, 모든 다이들(102)은 잠재적으로 함께 결속될 수 있거나, 또는 다이들의 특정 그룹들이 함께 결속되도록 구성될 수 있다. 따라서, 다양한 구성들이 가능하다. 각각의 다이(102)가 일 측면 또는 모든 측면들 상에 칩-레벨 다이-투-다이 라우팅(110) 및 접합 패드들(112)을 포함하는 잠재적인 구성(예컨대, 도 1b 참조)은, 더 비용이 많이 들지만, 칩-레벨 다이-투-다이 라우팅(110)을 갖는 다이 세트들 또는 외부 다이-투-다이 상호연결을 위한 다이들 중 어느 하나를 카빙하는 것을 위한 유연한 구성을 제시할 수 있다.
이제 도 4 내지 도 5c를 참조하면, 도 4는 일 실시예에 따른, 칩-레벨 다이-투-다이 라우팅들을 포함하는 중복 다이-투-다이 상호연결 레이아웃의 회로도이다. 도 5a 및 도 5b는 실시예들에 따른, 칩-레벨 다이-투-다이 라우팅을 위한 선택 디바이스들을 포함하는 칩(160)에 대한 개략적인 측단면도 예시들 및 회로도들의 조합이다. 도 5c는 일 실시예에 따른, 리소그래피 방식으로 패턴화된 칩-레벨 다이-투-다이 라우팅을 포함하는 칩(160)에 대한 개략적인 측단면도 예시 및 회로도의 조합이다. 명확성 및 간결성을 위해 도 4 내지 도 5c가 동시에 설명된다.
구체적으로, 도 4는 도 1a의 회로도와 유사한 회로도를 예시하며, 여기서 디멀티플렉서(120) 및 멀티플렉서(122)는 칩-레벨 다이-투-다이 라우팅(110)을 선택하도록 구성된다. 따라서, 송수신기(124) 및 수신기(126)는 칩-레벨 다이-투-다이 라우팅(110)을 통해 통신한다. 예시된 실시예에서, 다이-간 라우팅(106)이 종료된다. 예를 들어, 다이-간 라우팅(106)은 BEOL 빌드-업 구조물(130)의 전면(132) 아래의 BEOL 빌드-업 구조물(130) 내에 매립된 단자들(108)에서 종료될 수 있다. 따라서, 다이-간 라우팅(106)은 선택적으로 도 1b의 접합 패드들(112)의 형성 전에 종료될 수 있다. 일 실시예에서, 다이-간 라우팅(106)은 부분적으로 제작된 BEOL 빌드-업 구조물(130) 동안의 결정 동작(2020) 후에 종료된다. 그러나, 결정은 BEOL 빌드-업 구조물(130)의 제작 전에 미리 결정되었을 수 있으며, 다이-간 라우팅(106)이 없을 수 있다. 대안적인 실시예에서, 다이-간 라우팅(106)은 도 1b와 관련하여 설명된 바와 같이 접합 패드들(112)까지 완전히 전파될 수 있다. 이어서, BEOL 빌드-업 구조물(130)의 나머지가 형성될 수 있고, 이어서 테스트 패드들(141)의 프로빙이 뒤따를 수 있다. 이어서, 적어도 칩-레벨 랜딩 패드들(138) 및 선택적으로는 테스트 패드들(141) 상에 솔더 범프들(152)의 배치, 및 다이 세트의 다이싱이 뒤따를 수 있다. 2X 다이 세트가 도 5a에 예시되지만, 이는 예시적이며 그러한 구성이 더 큰 단일 다이 세트들에 또한 적용가능하다는 것이 인식되어야 한다.
도 5a에 예시된 특정 실시예에서, 다이싱은 칩-레벨 다이-투-다이 라우팅(110)을 통해 수행될 수 있으며, 이는 이어서, 다이(102)의 측면 에지(111)를 따라 종료된다. 그러한 프로세싱은, 개구들(142)을 갖는 금속성 밀봉부들(140)이 디바이스들에 충분한 밀봉 기능을 제공하는 경우 허용가능할 수 있다. 대안적으로, 다이(칩) 측면 에지들(111)을 따른 금속성 밀봉부들(140)은, 도 5b에 도시된 바와 같이, 반도체 기판(101)으로부터 최상부 패시베이션 층(135)까지 연장되는 전체 밀봉부들일 수 있다. 이 경우에, 연결되지 않은 다이 측면 에지들(111)에서의 칩-레벨 다이-투-다이 라우팅(110)은 전체 금속성 밀봉부들(140) 내부의 단자들(107)에서 종료된다.
도 5a 및 도 5b에 예시된 실시예들 둘 모두에서, 선택 디바이스들, 이를테면 디멀티플렉서들(120) 및 멀티플렉서들(122)은, 선택적으로 단자들(108)에서 종료하는 다이-간 라우팅들(106)과 대조적으로, 칩-레벨 다이-투-다이 라우팅(110)을 선택하기 위해 포함된다. 도 5c에 예시된 바와 같이 리소그래피 방식으로 등가 회로가 또한 생성될 수 있다. 도 5c에 예시된 실시예에 도시된 바와 같이, 통신 디바이스들(예컨대, 송수신기들(124), 수신기들(126))은 칩-레벨 다이-투-다이 라우팅(110)에 직접 연결된다. 그러한 실시예에서, 결정 동작(2020)에서, 칩-레벨 다이-투-다이 라우팅(110)을 패턴화하도록 결정된다. 그러한 실시예에서, 다이-내 라우팅(104)은, 다이-내 라우팅(104) 또는 다이-간 라우팅(106) 중 어느 하나에 대해 사용될 수 있는 공통 라우팅(113)을 포함할 수 있다. 따라서, 동작(2020)에서, 공통 라우팅을 칩-레벨 다이-투-다이 라우팅(110)의 일부로서 전파하도록 결정된다. 따라서, 선택적으로, 다이-간 라우팅(106)의 아티팩트가 존재하지 않을 수 있다. 일 실시예에서, 동작(2020)에서, 선택적으로, 단자들(107)을 갖는 연결되지 않은 다이 측면 에지들(111)에서 칩-레벨 다이-투-다이 라우팅(110)을 종료하고, 완전 금속성 밀봉부들(140)을 형성하는 것으로 결정될 수 있다. 그러나, 이는 선택적이며, 다이싱은 또한 다이 에지들(111)을 따라 개방 칩-레벨 다이-투-다이 라우팅(110)을 통해 수행될 수 있다. 대안적으로, 다이 세트들이 미리 결정되는 경우, 다이-내 라우팅(104)은 다이싱된 측면 에지들(111)에 인접하게 존재하지 않는다.
도 6은 일 실시예에 따른, 라우팅 층(200)에 접합한 후의 칩-레벨 다이-투-다이 라우팅(110)을 포함하는 칩(160)에 대한 개략적인 측단면도 예시 및 회로도의 조합이다. 도 6에 포함된 칩(160)은 도 5a의 것과 유사하지만, 도 6은 도 4 내지 도 5c의 칩들(160) 중 임의의 칩이 추가로 통합될 수 있는 시스템-레벨 통합을 표현한다. 예를 들어, 칩들(160)은, 다른 시스템 컴포넌트들과 함께 라우팅 층(200) 상에 솔더 범프들(152)을 이용하여 플립 칩 접합될 수 있다. 예를 들어, 라우팅 층(200)은 인터포저, 패키지 기판, 또는 시스템-레벨 인쇄 회로 기판일 수 있다. 선택적으로, 칩(160)의 전면(132) 아래에 언더필(underfill) 재료(202)가 적용될 수 있다. 일 실시예에서, 언더필 재료(202)는 절연체 재료이다. 칩(160)은 추가로, 라우팅 층(200)의 최상부 상의 몰딩 화합물(예시되지 않음)에 캡슐화될 수 있다.
이제 도 7 내지 도 8b를 참조하면, 칩-레벨 다이-투-다이 라우팅(110)보다는 접합 패드들(112)을 이용하여 외부 다이-투-다이 상호연결이 이루어지는 대안적인 실시예들이 예시된다. 도 7은 일 실시예에 따른, (외부) 패키지-레벨 다이-투-다이 상호연결을 포함하는 중복 다이-투-다이 상호연결 레이아웃의 회로도이다. 도 8a는 일 실시예에 따른, 라우팅 층(302)에 접합된 다이 세트를 포함하는 패키지(300)에 대한 개략적인 측단면도 예시 및 회로도의 조합이며, 여기서 다이들은 전기적으로 개방된 다이-투-다이 라우팅을 포함하고, 라우팅 층은 다이 세트의 상호연결을 위한 패키지-레벨 다이-투-디 라우팅(310)을 포함한다. 도 8b는 일 실시예에 따른, 리소그래피 방식으로 패턴화된 다이-간 라우팅(106)을 포함하는 다이 세트에 대한 개략적인 측단면도 예시 및 회로도의 조합이다. 명확성 및 간결성을 위해 도 7 내지 도 8b가 동시에 설명된다.
도 7 및 도 8b의 구성들은 결정 동작(2020) 후에 발생할 수 있고, 외부 다이-투-다이 상호연결을 위해 다이들(102)을 패턴화하도록 결정된다. 예를 들어, 모놀리식 다이-투-다이 상호연결이 더 큰 다이 세트에 대한 수율 요건들을 충족시키지 않을 수 있다고 결정되는 경우, 동작(2020)에서, 다이들(102)은 외부 다이-투-다이 상호연결을 위해 설계될 수 있다.
실시예들에 따르면, 도 8a 및 도 8b의 패키지들(300)은 재구성 기법들, 이를테면, CoW 재구성 또는 임베디드 웨이퍼 레벨 프로세싱을 사용하여 형성될 수 있다. 일부 실시예들에서, CoW는 플립 칩 솔더 접합과 비교하여, 성능 차이들에 대한 조정들을 완화시키면서, 온-칩 라우팅의 전기적 특성들을 더 근접하게 매칭시킬 수 있는 하이브리드 접합을 포함할 수 있다. 유사하게, 임베디드 웨이퍼 레벨 프로세싱 동안의 패키지-레벨 재분배 층과 같은 다이들(102) 상에 직접적으로 라우팅 층(302)을 형성하는 것은, 온-칩 라우팅의 특성들을 매칭시키기 위해 유사하게 사용될 수 있다. 1X 다이 세트들이 도 8a에 예시된 라우팅 층에 개별적으로 접합되지만, 이는 예시적이고 그러한 구성은 칩-레벨 다이-투-다이 라우팅(110)을 그 사이에 포함할 수 있는 더 큰 다이 세트들에 또한 적용가능하다는 것이 인식되어야 한다.
구체적으로, 도 7은 도 1a의 회로도와 유사한 회로도를 예시한다. 도 7에 예시된 특정 실시예에서, 디멀티플렉서(120) 및 멀티플렉서(122)는 패키지-레벨 다이-투-다이 상호연결을 위한 접합 패드들(112)을 선택하도록 구성된다. 따라서, 송수신기(124) 및 수신기(126)는 접합 패드들(112) 및 패키지-레벨 다이-투-다이 라우팅(310)을 통해 통신한다. 다이-내 라우팅들(104)은 전기적으로 개방되거나 또는 전혀 형성되지 않는다. 도 8a에 도시된 바와 같이, 다이-내 라우팅들(104)은 BEOL 빌드-업 구조물들(130A, 130B)의 전면(132) 아래의 BEOL 빌드-업 구조물(130) 내에 매립된 단자들(107)에서 종료될 수 있다. 따라서, 다이-내 라우팅(104)은 선택적으로 스티치 라우팅(105)의 추가 전에 종료될 수 있다. 대안적인 실시예에서, 다이-내 라우팅(104)은, 다이 싱귤레이션 동안 절단될 수 있는 스티치 라우팅(105)을 이용하여 전파될 수 있다. 도 8b에 예시된 실시예에서, 다이-내 라우팅(104)은 선택적으로, BEOL 빌드-업 구조물(130) 내에 포함될 수 있고 또한 종료될 수 있다.
실시예들에 따르면, BEOL 빌드-업 구조물(130) 내에서의 다이-내 라우팅(104)의 종료, 또는 다이-내 라우팅(104)을 전혀 형성하지 않는 것은, 그렇지 않으면 칩-레벨 다이-투-다이 라우팅(110)을 통한 다이싱과 연관될 수 있는 입자들의 생성을 완화시키는 것을 도울 수 있다. 이러한 방식으로, 입자 생성이 감소될 수 있으며, 이는, 이를테면, 입자들에 특히 취약할 수 있는 하이브리드 접합을 이용한 CoW 접합에 탁월하게 전면들(132)을 제조하는 것을 용이하게 할 수 있다. 또한, 금속 층들을 통해 다이싱이 수행되지 않는 경우, 플라즈마 다이싱 기법들이 이용되어, 다른 다이싱 기법들, 이를테면 블레이드 소잉(blade sawing) 또는 레이저 다이싱과 비교하여 파편 형성을 추가로 감소시킬 수 있다.
특정 실시예에서, 라우팅 층(302) 및 다이들(102)은 하이브리드 접합을 위해 구성될 수 있다. 따라서, 다이 전면들(132)은 접합 층(139)(예컨대, 산화물 또는 중합체), 칩-레벨 랜딩 패드들(138), 및 접합 패드들(112)을 포함한다. 유사하게, 라우팅 층(302)은 패키지-레벨 접합 층(339)(예컨대, 산화물 또는 중합체), 패키지-레벨 랜딩 패드들(338), 및 선택적으로 패키지-레벨 접합 패드들(312)을 포함한다. 결정된 다이 세트 구성에 따라, 패키지-레벨 접합 패드들(312)의 제1 그룹은 다수의 다이들(102)과의 상호연결을 위해 패키지-레벨 다이-투-다이 라우팅(310)에 연결될 수 있다. 패키지-레벨 접합 패드들(312)의 제2 그룹은 선택적으로 전기적으로 개방될 수 있고, 하이브리드 접합을 지원하기 위해서만 사용될 수 있다. 예시된 실시예에서, 패키지-레벨 접합 패드들(312)의 제2 그룹은 존재하지 않는다.
도 8a에 예시된 BEOL 빌드-업 구조물들(130A, 130B)은 플립 칩 접합에 대해 이전에 설명된 BEOL 빌드-업 구조물들과 상이하다. 무엇보다도, 테스트 패드들(141)은 평탄화될 수 있는 전면들(132) 아래의 BEOL 빌드-업 구조물들 내부에 임베딩될 수 있다. 도시된 바와 같이, 금속성 밀봉부들(140) 위에 밀봉 층(137)이 형성될 수 있다. 테스트 패드들(141)은 밀봉 층(137) 위에 형성되고, 비아를 이용하여 하부 금속화 층들에 연결될 수 있다. 일 실시예에서, 테스트 패드들(141)은 하부 금속화 층들(예컨대, 구리)과 상이한 재료(예컨대, 알루미늄)로 형성될 수 있다. 일부 실시예들에서, 테스트 프로브들은 테스트 패드들(141) 상에 만입부들(144)을 남길 수 있으며, 이는 선택적으로 전기적으로 개방된 상태로 유지될 수 있거나 또는 추가로 연결될 수 있다. 테스트 패드들(141)을 커버하기 위해 밀봉 층(137) 위에 절연 층(145)이 형성될 수 있고, 절연 층(145) 위에 접합 층(139)이 형성될 수 있다. 접합 패드들(112) 및 칩-레벨 접합 패드들(138)은 밀봉 층(137), 그리고 선택적으로는 절연 층(145) 및 접합 층(139)을 통해 연장되는 비아들(146)을 이용하여 하부 금속화 층들에 연결될 수 있다.
라우팅 층(302)은 유기 및 무기 인터포저들을 포함하는 임의의 적합한 라우팅 층일 수 있고, 강성 또는 유연성일 수 있다. 라우팅 층은 수동 또는 능동 인터포저들일 수 있다. 능동 인터포저에서, 로직 및 버퍼링 능력들을 지원하는 능동 디바이스들이 실현가능하다. 라우팅 층은 복수의 배선 층들(334) 및 유전체 층들(336)을 포함할 수 있다. 예를 들어, 라우팅 층(302)은 층별 박막 프로세싱 시퀀스, 이를테면 유전체 층들(336)의 라미네이션에 이은 배선 층들(334) 및 비아들(333)의 패턴화 및 침착에 의해 형성될 수 있다. 유전체 층들(336)은 중합체, 산화물 등과 같은 적합한 재료들로 형성될 수 있다. 라우팅 층(302)은 선택적으로, 구조적 무결성을 제공하기 위해 강성 층을 포함할 수 있다.
일 실시예에서, 패키지-레벨 접합 층(339)(예컨대, 산화물 또는 중합체), 패키지-레벨 랜딩 패드들(338), 및 선택적으로 패키지-레벨 접합 패드들(312)을 포함하는 라우팅 층(302)의 제1 측면(350)에 복수의 다이들(102)이 접합된다. 예를 들어, 접합은 패키지-레벨 랜딩 패드들(338)과 칩-레벨 랜딩 패드들(138), 및 패키지-레벨 접합 패드들(312)과 다이 접합 패드들(112)(존재하는 경우) 사이에 금속-금속 접합들이 형성되는 하이브리드 접합일 수 있다. 다이 접합 층들(139)과 패키지-레벨 접합 층(339) 사이에 유전체-유전체(예컨대, 산화물-산화물) 접합들이 형성될 수 있다. 대안적으로, 라우팅 층(302)은, 갭 충전 재료(360) 내에 임베딩되고 위로 향하는 다이들(102)을 포함하는 재구성된 구조물 위에 형성된다.
일 실시예에서, 라우팅 층(302)은, 갭 충전 재료(360) 내에 임베딩되고 위로 향하는 다이들(102)을 포함하는 재구성된 구조물 위에 형성된다. 일 실시예에서, BEOL 빌드-업 구조물들(130A, 130B)은 주로 Cu 배선을 포함할 수 있으며, 테스트 패드들을 포함하는 상부 금속/배선 층(예컨대, M_high)은 Al로 형성된다. 일 실시예에서, 라우팅 층(302) 배선은 BEOL 빌드-업 구조물들(130A, 130B)의 상부 금속/배선 층(예컨대, M_high) 또는 접촉이 이루어지는 배선 층과 동등한 또는 그보다 더 두꺼운 금속/배선 층들(그러나 더 미세한 배선이 가능함)을 포함한다. 라우팅 층(302)은 Cu 또는 Al 배선 프로세스들을 사용하여 형성될 수 있다. 일 실시예에서, 라우팅 층(302)은 선택적으로 (단일) 다마신 비아들을 사용할 수 있는 Al 배선 프로세스를 사용한다. 그러나, 실시예들에 따라, BEOL 빌드-업 구조물들(130A, 130B)과 접촉하는 데 사용되는 패드들 또는 비아들은 또한 Cu로 형성될 수 있다. 일부 실시예들에서, 서비스의 품질은 레이턴시, 전력 등과 같은 요건들에 기초하여 금속 사용을 구성하기 위해 사용될 수 있다.
따라서, 어느 하나의 프로세싱 시퀀스에서, 각각의 다이(102)는 다이-레벨 BEOL 빌드-업 구조물을 갖는 이산 컴포넌트일 수 있고, 다이들(102)은 라우팅 층(302)에서 패키지-레벨 다이-투-다이 라우팅(310)에 연결된다. 다이들(102)은 추가로, 라우팅 층(302)의 제1 측면(350) 상에서 갭 충전 재료(360)에 캡슐화될 수 있다. 갭 충전 재료(360)는 별개의 다이들(102) 위에 그리고 그 사이에 형성될 수 있다. 적합한 재료들은 몰딩 화합물들, 산화물들, 및 다른 재료들, 이를테면 실리콘 페이스트들 등을 포함한다. 라우팅 층(302)의 제2 측면(354)은 복수의 랜딩 패드들(320)을 더 포함할 수 있다. 솔더 범프들(352)은 선택적으로 추가적 패키지 통합을 위해 랜딩 패드들(320) 상에 배치될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 패키지들은 다이들(102)의 후면들 상에 캐리어(400)를 더 포함할 수 있다. 예를 들어, 캐리어(400)는 구조적 지지를 제공하고/하거나 열 싱크로서 기능할 수 있다. 캐리어(400)는 일부 구성들에서 다이들(102)이 얇아지는 곳에 존재할 수 있다.
이제 도 9a 및 도 9b를 참조하면, 도 9a는 일 실시예에 따른 능동 라우팅 층(302)(예컨대, 인터포저)의 회로도이다. 도 9b는 일 실시예에 따른, 능동 라우팅 층(302)에 접합된 다이 세트의 회로도이다. 도시된 바와 같이, 라우팅 층(302)은, 다이들(102A, 102B)의 추가에 대해 테스트될 수 있는 패키지-레벨 접합 패드들(312)과 함께, 송수신기들(324) 및 수신기들(326)을 포함할 수 있다. 예를 들어, 다이들(102A, 102B)은 전술된 바와 같이 접합 패드들(112)을 사용하여 활성 라우팅 층(302)에 하이브리드 접합될 수 있다. 실시예들에 따른 능동 라우팅 층(302)은 전력 전달 네트워크 개방들/단락들, 커패시터 개방들/단락들 및 상호연결 테스트들과 같은 기능 테스트를 허용할 수 있다. 활성 라우팅 층(302)은 송수신기들(324)과 수신기들(326)을 연결하는 라우팅 층들 내의 버퍼들을 추가로 포함할 수 있다. 이어서, 활성 라우팅 층(302)의 테스트 시에, 알려진 양호한 다이들이 활성 라우팅 층(302)의 알려진 양호한 사이트들에 접합될 수 있다. 송수신기(324) 및 수신기(326)는 도 9b에서 파선들로 도시된 바와 같이 기능 모드에서 (즉, 다이 장착 후에) 3상태 상태가 될 수 있고, 다이 장착 전에 알려진 양호 라우팅 층을 결정하기 위해 라우팅 층(302)(예컨대, 도 9a)에 대한 테스트 모드에서만 활성화될 수 있다. 다이들(102A, 102B) 기능 로직으로부터의 송수신기(124) 및 수신기(126)가 통신하는 데 사용된다. 활성 라우팅 층(302)은 추가적인 버퍼링, 라우팅 및 로직 기능들을 제공할 수 있다.
실시예들에 따른 패키지들(300)은 웨이퍼-레벨 또는 패널-레벨 재구성 시퀀스로부터 싱귤레이션될 수 있다. 도 10a 및 도 10b는 실시예들에 따른, 다이 세트들의 상호연결을 위한 기존의 패키지-레벨 다이-투-다이 라우팅(310)을 갖는 라우팅 층(302)에 접합된 복수의 다이들(102)의 개략적인 평면도 예시이다. 요구되지는 않지만, 라우팅 층(302)은 생산 요건들에 따라 4X, 6X, 8X 등과 같은 특정 다이 세트들을 카빙 아웃하도록 라우팅될 수 있다. 기존의 또는 추후에 형성되는 패키지-레벨 다이-투-다이 라우팅(310)은 알려진 양호한 다이들(102)의 배치에 의해 가능해진다. 도 10a 및 도 10b에 도시된 바와 같이, 다이들(102)은 동일한 유형(동종 통합) 또는 상이한(이종 통합)일 수 있고, 디바이스들의 형성을 위해 상이한 크기들, 형상들 및 기술 노드들을 가질 수 있다.
도 10c는 일 실시예에 따른, 다이 세트들의 싱귤레이션 전에 라우팅 층(302)에 접합된 다이들(102)에 대한 개략적인 측단면도 예시 및 회로도의 조합이다. 도시된 바와 같이, 다이들(102)이 접합되고, 이어서 갭 충전 재료(360)를 이용한 캡슐화가 뒤따를 수 있다. 대안적으로, 다이들은 위를 향하게 캐리어(400) 상에 장착되고, 이어서 갭 충전 재료의 침착 및 라우팅 층(302)의 형성이 뒤따를 수 있다. 선택적으로, 솔더 범프들(352)이 랜딩 패드들(320) 상에 배치되고, 이어서, 특정된 다이 세트들을 포함하는 패키지들(300)의 싱귤레이션이 뒤따를 수 있다. 이어서, 패키지들(300)은 추가로 통합될 수 있다. 예를 들어, 도 11에 예시된 실시예에서, 패키지(300)는 다른 시스템 컴포넌트들과 함께 다른 패키지 기판 또는 시스템-레벨 인쇄 회로 기판과 같은 라우팅 층(200)에 접합되고, 선택적으로 언더필 재료(202)로 언더필될 수 있다.
이제 도 12를 참조하면, 패키지(300)는 제2 칩과 함께 모놀리식 칩-레벨 다이-투-다이 라우팅(110)을 포함하는 칩을 포함하는 것으로 예시되며, 여기서 제1 칩 및 제2 칩은 외부 패키지-레벨 다이-투-다이 라우팅(310)에 연결된다. 도 12에 예시된 실시예는, 도 7 내지 도 11의 외부 다이-투-다이 상호연결을 사용한 추가적인 다이(102)/칩(160)을 갖는 도 1b 및 도 4 내지 도 6의 모놀리식 멀티-다이 구조물의 유연성을 포함하여, 다양한 실시예들이 조합될 수 있는 방법을 예시한다. 모놀리식으로 연결된 다이 세트들 및 외부적으로 연결된 다이 세트들 둘 모두를 조합하기 위해 설명된 실시예들의 다양한 조합들이 가능하다는 것이 인식되어야 한다. 추가적으로, 라우팅 층(302)은 능동 또는 수동일 수 있다.
이 시점까지, 외부 다이-투-다이 상호연결은 접합 패드들(112), 및 적합한 기법들, 이를테면 칩-온-웨이퍼 접합 또는 임베딩된 웨이퍼 레벨 프로세싱을 이용한 스티칭으로 이루어지는 것으로 설명되었다. 도 1a 및 도 1b에 도시된 바와 같이, 외부 다이-투-다이 상호연결이 또한 TSV 다이-투-다이 상호연결을 이용하여 이루어질 수 있다는 것이 인식되어야 한다. TSV들(170)은 또한, TSV들(170)이 궁극적으로 연결되든 아니든, 다른 모놀리식 또는 외부 다이-투-다이 상호연결 방식들과 조합될 수 있다. 예를 들어, TSV들(170)은 연결되지 않은 아티팩트들 또는 활성 다이-투-다이 연결들에 대응할 수 있다. 또한, TSV들(170)은 칩-간 라우팅(106) 또는 칩-내 라우팅(104)의 형성 없이, 또는 전기적으로 개방된 칩-간 라우팅(106) 및/또는 칩-내 라우팅(104) 아티팩트들을 이용하여 미리 선택될 수 있다.
이제 도 13 내지 도 15를 참조하면, 도 13은 일 실시예에 따른 TSV 다이-투-다이 상호연결 레이아웃들의 회로도이다. 도 14 및 도 15는 실시예들에 따른, TSV 다이-투-다이 상호연결을 포함하는 3D 다이 스택들에 대한 개략적인 측단면도 예시들 및 회로도들의 조합이다. 구체적으로, 도 14에 예시된 실시예는 도 7 내지 도 12와 관련하여 예시되고 설명된 것과 같은 기존의 외부 다이-투-다이 상호연결 배열의 최상부 상에 적층된 추가적인 다이를 포함하는 한편, 도 15에 예시된 실시예는 도 4 내지 도 6과 관련하여 예시되고 설명된 것과 같은 기존의 모놀리식 다이-투-다이 상호연결 배열의 최상부 상에 적층된 추가적인 다이를 포함한다. 이들은 예시적인 구현들이며, TSV 다이-투-다이 상호연결을 포함하는 실시예들은 이에 제한되지 않는다는 것이 인식되어야 한다. 명확성 및 간결성을 위해 도 13 내지 도 15가 함께 설명된다.
예시된 특정 실시예들에서, 하나 이상의 다이들은 TSV(170) 라우팅을 통해 연결될 수 있다. 이전의 실시예들과 유사하게, 다이들(102A, 102B)은 각각, 하나 이상의 선택 디바이스들(송수신기들(124) 및 수신기들(126))뿐만 아니라, 후면 패드들(174)에 연결되는 TSV들(170)에 선택 디바이스들을 연결하는 바이패스 라우팅(172)을 포함할 수 있다. 도시된 바와 같이, 하나 이상의 추가적인 다이들(402A, 402B)이 다이들(102A, 102B)의 후면들에 접합될 수 있다. 예를 들어, 하나 이상의 다이들이 단일 다이(102A, 102B)의 후면에 접합될 수 있다. 대안적으로, 다이(예컨대, 402A)는 후면들에 접합되어 다수의 다이들(102A, 102B)에 걸쳐 있을 수 있다. 추가적인 다이들(402A, 402B)은 하부 다이(들)(102A, 102B) 상에 장착된 후에 갭 충전 재료(460)에 추가로 캡슐화될 수 있다. 갭 충전 재료(460)는 또한, 갭 충전 재료(360)와 유사한 재료들로 형성될 수 있고, 갭 충전 재료(360) 상에 직접 형성될 수 있다.
예시된 특정 실시예에서, 각각의 추가적인 다이(402A, 402B)는 하부 다이들(102A, 102B)의 후면 패드들(174)과 접합될 수 있는 적어도 하나의 접합 패드(474)를 포함한다. 예를 들어, 이는 하이브리드 접합에서와 같이 금속-금속 접합일 수 있다. 따라서, 추가적인 다이들(402A, 402B)은 후면 패시베이션 층(177)(또한 산화물 또는 중합체)과 접합하는 유전체 접합 층(477)(예컨대, 산화물 또는 중합체)을 포함할 수 있다. 각각의 추가적인 다이(402A, 402B)는 추가적으로, 자신이 전기적으로 연결되는 하부 다이(102A, 102B)의 선택 디바이스와 상보적인 대응하는 선택 디바이스(예컨대, 송수신기(424) 또는 수신기(426))에 연결된 라우팅(434)을 포함할 수 있다. 추가적인 다이들(402A, 402B)은 단일 선택 디바이스를 포함하는 것으로 예시되지만, 이는 도면들을 지나치게 복잡하게 하지 않도록 의도되고, 추가적인 다이들(402A, 402B) 각각은, 기능을 충족하기 위해 송수신기들 및 수신기들을 포함하는 다수의 선택 디바이스들을 포함할 수 있다는 것이 인식되어야 한다. 또한, 다이들(102A, 102B)은 다수의 상보적 선택 디바이스들로 추가적인 다이들(402A, 402B)에 연결될 수 있다.
일 실시예에서, 멀티-다이 구조물은 라우팅 층(302), 라우팅 층(302(도 14), 200(도 15))의 제1 측면에 접합되고 라우팅 층(302, 200)과 전기적으로 연결되는 제1 다이(402A)를 포함한다. 예를 들어, 이는, 도 14에 예시된 실시예에서 도시된 바와 같이, 칩-레벨 랜딩 패드들(138)/패키지-레벨 랜딩 패드들(338) 및 접합 패드들(112)/패키지-레벨 접합 패드들(312)을 이용하여 달성될 수 있다. 도 15에 예시된 실시예에서, 다이들(102A, 102B)을 포함하는 다이 세트는 라우팅 층(200) 상에 플립 칩 장착될 수 있다. 어느 하나의 실시예에서, 제1 다이(102A)는 제1 통신 디바이스(예컨대, 송수신기(124) 또는 수신기(126))를 포함하는 제1 FEOL 다이 영역(103A), 및 제1 FEOL 다이 영역(103A) 위에 걸쳐 있는 제1 BEOL 빌드-업 구조물(130A)을 포함한다. 제1 BEOL 빌드-업 구조물(130A)은 라우팅 층(302, 200)에 접합된 복수의 칩-레벨 랜딩 패드들(138)을 포함하는 전면을 포함할 수 있다.
제1 BEOL 빌드-업 구조물(130A)은 추가적으로, 제1 통신 디바이스에 연결된 칩-간 라우팅(106)뿐만 아니라, 전면에 대향하는 제1 다이(102A)의 후면 상의 후면 패드(174)에 제1 통신 디바이스를 연결하는 TSV(170)를 포함할 수 있다. 칩-내 라우팅(104)은 또한 TSV(170)를 통신 디바이스와 연결하는 바이패스 라우팅(172)과 함께 제1 통신 디바이스에 연결될 수 있다. 예시된 실시예에서, 제2 다이(402A)는 제1 다이(102A)의 후면에 접합되고 후면 패드(174)와 전기적으로 통신한다. 예를 들어, 제2 다이(402A)는 제1 다이(102A)에 하이브리드 접합될 수 있다.
일 실시예에서, 제1 FEOL 다이 영역(103A)은 제1 통신 디바이스 및 칩-간 라우팅(106) 및 TSV(170) 사이에 연결된 선택(예컨대, 멀티플렉서 또는 디멀티플렉서)을 더 포함한다.
제1 다이(102A)는 추가적으로 이전의 실시예들에서 설명된 바와 같이 추가적인 다이들에 연결될 수 있다. 도 14에 도시된 바와 같이, 제1 FEOL 다이 영역(103A)은 추가적으로 제2 통신 디바이스, 및 제2 통신 디바이스를 접합 패드(112)에 연결하는 제2 칩-간 라우팅(106)을 포함할 수 있고, 접합 패드(112)는 라우팅 층(302)의 제1 측면에 접합되고 라우팅 층(302)의 제1 측면에 또한 접합되는 제3 다이(102B)와 전기적으로 연결된다. 제1 다이(102A) 및 제3 다이(102B)는 전술된 바와 같이 패키지-레벨 다이-투-다이 라우팅(310)에 전기적으로 연결될 수 있다. 도 15에 도시된 바와 같이, 제1 BEOL 빌드-업 구조물은, 제1 다이(102A)와 동일한 반도체 기판(101)에 형성된 제3 다이(102B)(및 대응하는 통신 디바이스, 송수신기(124))에 제1 다이(102A)(및 제1 통신 디바이스, 수신기(126))를 연결하는 칩-레벨 다이-투-다이 라우팅(110)을 포함하는 칩-레벨 BEOL 빌드-업 구조물(130)이다. 도시된 바와 같이, 실시예들은 다양한 다이-투-다이 상호연결 방식들의 형성 및 조합, 및 모놀리식 및/또는 외부 다이-투-다이 상호연결들의 조합들을 용이하게 한다.
실시예들의 다양한 양태들을 활용함에 있어서, 위의 실시예들의 조합들 또는 변형들이 모놀리식 및 외부 다이-투-다이 상호연결을 위해 구성된 다이들을 갖는 다이 세트들을 형성하기 위해 가능하다는 것이 당업자에게 명백해질 것이다. 실시예들이 구조적 특징들 및/또는 방법론적 동작들에 대해 특정한 표현으로 설명되었지만, 첨부된 청구항들이 반드시 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 대신에, 개시된 특정 특징들 및 동작들은 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (27)

  1. 멀티-다이 구조물로서,
    반도체 기판 내로 패턴화된 제1 다이의 제1 프론트-엔드 라인(front-end-of-the line, FEOL) 다이 영역 및 상기 반도체 기판 내로 패턴화된 제2 다이의 제2 FEOL 다이 영역 - 상기 제2 FEOL 다이 영역은 상기 제1 FEOL 다이 영역과 별개임 -;
    상기 제1 FEOL 다이 영역 내의 제1 선택 디바이스;
    상기 제2 FEOL 다이 영역 내의 제2 선택 디바이스; 및
    상기 제1 FEOL 다이 영역 및 상기 제2 FEOL 다이 영역에 걸쳐 있는 백-엔드 라인(back-end-of-the-line, BEOL) 빌드-업(build-up) 구조물을 포함하고, 상기 BEOL 빌드-업 구조물은,
    상기 제1 선택 디바이스를 상기 제2 선택 디바이스와 연결하는 칩-레벨 다이-투-다이 라우팅;
    상기 제1 선택 디바이스에 연결된 제1 칩-간 라우팅; 및
    상기 제2 선택 디바이스와의 제2 칩-간 라우팅을 포함하는, 멀티-다이 구조물.
  2. 제1항에 있어서, 상기 제1 칩-간 라우팅은 전기적으로 개방된 제1 단자에 전기적으로 연결되고, 상기 제2 칩-간 라우팅은 전기적으로 개방된 제2 단자에 전기적으로 연결되는, 멀티-다이 구조물.
  3. 제2항에 있어서, 상기 제1 단자 및 상기 제2 단자 둘 모두는 상기 BEOL 빌드-업 구조물의 전면 아래에서 상기 BEOL 빌드-업 구조물 내에 매립되는, 멀티-다이 구조물.
  4. 제1항에 있어서, 상기 BEOL 빌드-업 구조물은, 상기 제1 FEOL 다이 및 상기 제2 FEOL 다이 영역을 복수의 칩-레벨 랜딩 패드(landing pad)들에 연결하는 추가적인 라우팅을 포함하는, 멀티-다이 구조물.
  5. 제4항에 있어서, 상기 복수의 칩-레벨 랜딩 패드들 상의 대응하는 복수의 솔더 범프(solder bump)들을 더 포함하는, 멀티-다이 구조물.
  6. 제1항에 있어서, 상기 BEOL 빌드-업 구조물은 상기 제1 FEOL 다이 영역에 인접한 제1 금속성 밀봉부, 및 상기 제2 FEOL 다이 영역에 인접한 제2 금속성 밀봉부를 포함하고, 상기 칩-레벨 다이-투-다이 라우팅은 상기 제1 금속성 밀봉부 내의 제1 개구 및 상기 제2 금속성 밀봉부 내의 제2 개구를 통해 연장되는, 멀티-다이 구조물.
  7. 제1항에 있어서, 상기 BEOL 빌드-업 구조물은 상기 제1 FEOL 다이 영역에 인접한 제1 금속성 밀봉부, 및 상기 제2 FEOL 다이 영역에 인접한 제2 금속성 밀봉부를 포함하고, 상기 칩-레벨 다이-투-다이 라우팅은 상기 제1 금속성 밀봉부 및 상기 제2 금속성 밀봉부 위에 연장되는, 멀티-다이 구조물.
  8. 제7항에 있어서,
    상기 제1 FEOL 다이 영역은 제3 선택 디바이스를 포함하고, 상기 제1 BEOL 빌드-업 구조물은 상기 제3 선택 디바이스에 연결된 개방 칩-레벨 다이-투-다이 라우팅을 포함하고;
    상기 개방 칩-레벨 다이-투-다이 라우팅은 상기 제1 금속성 밀봉부 내의 제2 개구를 통해 연장되는, 멀티-다이 구조물.
  9. 제8항에 있어서, 상기 개방 칩-레벨 다이-투-다이 라우팅은 상기 제1 다이의 측면 에지에서 종료되는, 멀티-다이 구조물.
  10. 제1항에 있어서, 상기 제1 FEOL 다이 영역은 상기 제1 선택 디바이스의 입력에 연결된 송수신기를 포함하고, 상기 제2 FEOL 다이 영역은 상기 제2 선택 디바이스의 출력에 연결된 수신기를 포함하는, 멀티-다이 구조물.
  11. 제1항에 있어서, 상기 제1 선택 디바이스에 연결된 실리콘 관통 비아(through silicon via)를 더 포함하는, 멀티-다이 구조물.
  12. 멀티-다이 구조물로서,
    제1 패키지-레벨 접합 패드, 제2 패키지-레벨 접합 패드, 및 상기 제1 패키지-레벨 접합 패드를 상기 제2 패키지-레벨 접합 패드에 전기적으로 연결하는 패키지-레벨 다이-투-다이 라우팅을 포함하는 라우팅 층;
    상기 라우팅 층의 제1 측면에 접합되고 상기 제1 패키지-레벨 접합 패드와 전기적으로 연결되는 제1 다이; 및
    상기 라우팅 층의 상기 제1 측면에 접합되고 상기 제2 패키지-레벨 접합 패드와 전기적으로 연결되는 제2 다이를 포함하고;
    상기 제1 다이는,
    송수신기 및 수신기로 이루어진 그룹으로부터 선택된 통신 디바이스를 포함하는 제1 프론트-엔드 라인(FEOL) 다이 영역; 및
    상기 제1 FEOL 다이 영역 위에 걸쳐 있는 제1 백-엔드 라인(BEOL) 빌드-업 구조물을 포함하고, 상기 제1 BEOL 빌드-업 구조물은 상기 통신 디바이스에 연결된 칩-내 라우팅, 및 상기 통신 디바이스를 상기 제1 BEOL 빌드-업 구조물의 제1 접합 패드에 연결하는 칩-레벨 다이-투-다이 라우팅을 포함하고, 상기 제1 접합 패드는 상기 라우팅 층에 접합되고 상기 제1 패키지-레벨 접합 패드에 전기적으로 연결되는, 멀티-다이 구조물.
  13. 제12항에 있어서, 상기 칩-내 라우팅은 전기적으로 개방되는, 멀티-다이 구조물.
  14. 제12항에 있어서, 상기 제1 BEOL 빌드-업 구조물은 상기 제1 FEOL 다이 영역에 인접한 제1 금속성 밀봉부를 포함하고, 상기 칩-내 라우팅은 상기 금속성 밀봉부 내부에 측방향으로 한정되는, 멀티-다이 구조물.
  15. 제14항에 있어서, 상기 제1 접합 패드는 상기 제1 패키지-레벨 접합 패드와 직접 접촉하는, 멀티-다이 구조물.
  16. 제15항에 있어서, 상기 제1 다이는 유전체-유전체 및 금속-금속 접합들로 상기 라우팅 층에 하이브리드 접합되는, 멀티-다이 구조물.
  17. 제16항에 있어서, 상기 라우팅 층은 로직 또는 버퍼링을 지원하는 능동 디바이스들을 포함하는, 멀티-다이 구조물.
  18. 제15항에 있어서, 상기 라우팅 층은 상기 제1 다이 및 상기 제2 다이 상에 직접 형성되는, 멀티-다이 구조물.
  19. 제18항에 있어서, 상기 라우팅 층은 다마신(damascene) 상호연결부들을 포함하는, 멀티-다이 구조물.
  20. 제12항에 있어서, 상기 제1 FEOL 다이 영역은 상기 통신 디바이스 및 상기 칩-레벨 다이-투-다이 라우팅 및 상기 칩-내 라우팅 사이에 연결된 멀티플렉서 및 디멀티플렉서로 이루어진 그룹으로부터 선택된 선택 디바이스를 더 포함하는, 멀티-다이 구조물.
  21. 제20항에 있어서, 상기 선택 디바이스에 연결된 실리콘 관통 비아를 더 포함하는, 멀티-다이 구조물.
  22. 멀티-다이 구조물로서,
    라우팅 층; 및
    상기 라우팅 층의 제1 측면에 접합되고 상기 라우팅 층과 전기적으로 연결되는 제1 다이; 및
    제2 다이를 포함하고;
    상기 제1 다이는,
    송수신기 및 수신기로 이루어진 그룹으로부터 선택된 제1 통신 디바이스를 포함하는 제1 프론트-엔드 라인(FEOL) 다이 영역; 및
    상기 제1 FEOL 다이 영역에 걸쳐 있는 제1 백-엔드 라인(BEOL) 빌드-업 구조물을 포함하고, 상기 제1 BEOL 빌드-업 구조물은,
    상기 라우팅 층에 접합된 복수의 칩-레벨 랜딩 패드들을 포함하는 전면;
    상기 제1 통신 디바이스를 상기 전면에 대향하는, 상기 제1 다이의 후면 상의 후면 패드에 연결하는 실리콘 관통 비아(TSV)를 포함하고;
    상기 제2 다이는 상기 제1 다이의 상기 후면에 접합되고 상기 후면 패드와 전기적으로 통신하는, 멀티-다이 구조물.
  23. 제22항에 있어서, 상기 제1 BEOL 빌드-업 구조물은 상기 제1 통신 디바이스에 연결된 칩-간 라우팅을 포함하는, 멀티-다이 구조물.
  24. 제23항에 있어서, 상기 제2 다이는 상기 제1 다이에 하이브리드 접합되고, 상기 제1 다이는 상기 라우팅 층에 하이브리드 접합되는, 멀티-다이 구조물.
  25. 제23항에 있어서, 상기 제1 FEOL 다이 영역은 상기 제1 통신 디바이스 및 상기 칩-간 라우팅 및 상기 TSV 사이에 연결된 멀티플렉서 및 디멀티플렉서로 이루어진 그룹으로부터 선택된 선택 디바이스를 더 포함하는, 멀티-다이 구조물.
  26. 제23항에 있어서, 상기 제1 FEOL 다이 영역은 제2 통신 디바이스, 및 상기 제2 통신 디바이스를 접합 패드에 연결하는 제2 칩-간 라우팅을 더 포함하고, 상기 접합 패드는 상기 라우팅 층의 상기 제1 측면에 접합되고 상기 라우팅 층의 상기 제1 측면에 접합된 제3 다이와 전기적으로 연결되는, 멀티-다이 구조물.
  27. 제22항에 있어서, 상기 제1 BEOL 빌드-업 구조물은, 상기 제1 다이를 상기 제1 다이와 동일한 반도체 기판에 형성된 제3 다이에 연결하는 칩-레벨 다이-투-다이 라우팅을 포함하는 칩-레벨 BEOL 빌드-업 구조물인, 멀티-다이 구조물.
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