TW202327103A - 用於橫向環繞式閘極裝置的錐形裝置 - Google Patents

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Abstract

本揭示內容之態樣提供半導體結構。舉例而言，半導體結構可包括下部通道結構；上部通道結構，其垂直形成在下部通道上方；第一電晶體裝置，其包含分別環繞下部及上部通道結構之第一部分形成之下部及上部閘極、及在下部及上部閘極之間形成並將其分離之分離層；及第二電晶體裝置，其包含環繞下部及上部通道結構之第二部分形成之共閘極。下部通道結構之第一部分在寬度上等於上部通道結構之第一部分，且具有小於下部通道結構之第二部分之第二寬度的第一寬度。

Description

用於橫向環繞式閘極裝置的錐形裝置
本揭示內容係大致關於包括半導體裝置、電晶體、及積體電路之微電子裝置，包含微製造的方法。 [相關申請案的交互參照]
本揭示內容主張2021年9月15日提出申請、名為「TAPERED DEVICE FOR LATERAL GATE ALL AROUND DEVICES」之美國臨時申請案第63/224,287號的權利。該申請案的整體內容係藉由參照而併入本文。
在半導體裝置之製造中(尤其在微觀尺度上)，執行例如薄膜形成沉積、蝕刻遮罩產生、圖案化、材料蝕刻與移除、及摻雜處理之諸多製程。重複執行這些製程，以在基板上形成所需的半導體裝置元件。在歷史上，利用微製造，已使電晶體產生在一平面上，其中布線/金屬化形成在主動裝置平面上方，且因此特性化成二維(2D)電路或2D製造。縮放結果已大大增加2D電路中每單位面積之電晶體的數量，然而隨著縮放邁入個位數奈米半導體裝置製造節點，使得縮放結果面臨更大挑戰。半導體裝置製造商已表達對三維(3D)電路之需求，其中電晶體堆疊在彼此上。
本揭示內容之態樣提供半導體結構。舉例而言，半導體結構可包括下部通道結構、上部通道結構、第一電晶體裝置及第二電晶體裝置。上部通道結構可垂直形成在下部通道上方。第一電晶體裝置可包含環繞下部通道結構之第一部分形成之下部閘極、環繞上部通道結構之第一部分形成之上部閘極、及在下部及上部閘極之間形成並將其分離之分離層。第二電晶體裝置可包含環繞下部通道結構之第二部分及上部通道結構之第二部分形成之共閘極。下部通道結構之第一部分在寬度上等於上部通道結構之第一部分。下部通道結構之第二部分在寬度上等於上部通道結構之第二部分。下部通道結構之第一部分可具有小於下部通道結構之第二部分之第二寬度的第一寬度。
在一實施例中，可在上部通道結構之橫截面周圍形成上部閘極，可在下部通道結構之橫截面周圍形成下部閘極，且可在上部通道結構及下部通道結構之橫截面周圍形成共閘極。
在一實施例中，上部通道結構及下部通道結構可在第一電晶體裝置及第二電晶體裝置之間具有通道寬度過渡。舉例而言，通道寬度過渡可位於接觸式多晶矽間距(contacted poly pitch，CPP)。在另一實施例中，就上部通道結構及下部通道結構之中心線而言，階梯形狀之通道寬度過渡可為對稱的。
在一實施例中，半導體結構更可包含位在第一電晶體裝置及第二電晶體裝置下方之電軌。電軌之寬度可具有對應於上部通道結構及下部通道結構之寬度的寬度。
在另一實施例中，半導體結構更可包含連接至下部閘極的下部閘極接觸點。第一寬度及第二寬度之間的差異能足以使下部閘極接觸點從下部閘極延伸至第一電晶體裝置上方的布線平面。
在另一些實施例中，半導體結構更可包含與第一電晶體裝置及第二電晶體裝置其中至少一者毗鄰之第三電晶體裝置。第三電晶體裝置之下部通道結構及上部通道結構可具有與第一寬度及第二寬度其中至少一者不同的第三寬度。
本揭示內容之態樣亦可揭示製造半導體結構的方法。舉例而言，方法可包含將心軸形成在半導體材料層堆疊上方；將至少一側壁間隔物形成在心軸之一部分上；使用心軸及至少一側壁間隔物以定義半導體材料層堆疊中之通道結構；從半導體材料層堆疊形成第一電晶體裝置，該第一電晶體裝置包含對應於側壁間隔物及心軸之部分的通道結構之第一部分；及從半導體材料層堆疊形成第二電晶體裝置，該第二電晶體裝置包含對應於心軸之剩餘部分的通道結構之第二部分。
在一實施例中，形成至少一側壁間隔物可包含形成兩側壁間隔物。舉例而言，兩側壁間隔物可形成在心軸之部分的兩側。如另一範例，兩側壁間隔物可形成在心軸之部分的一側。
在另一實施例中，將至少一側壁間隔物形成在心軸之一部分上可包含將至少一第一側壁間隔物形成在心軸之一部分上，並將形成在心軸之剩餘部分上之至少一第一側壁間隔物之一部分移除。
本揭示內容之態樣亦揭示製造半導體結構之另一方法。舉例而言，方法可包含形成下部通道結構；將上部通道結構垂直形成在下部通道結構上方；形成第一電晶體裝置，該第一電晶體裝置包含環繞下部通道結構之第一部分形成之下部閘極、環繞上部通道結構之第一部分形成之上部閘極、及形成在上部及下部閘極之間並將其分離之分離層；及形成第二電晶體裝置，該第二電晶體裝置包含環繞下部通道結構之第二部分及上部通道結構之第二部分形成之共閘極。下部通道結構之第一部分在寬度上可等於上部通道結構之第一部分。下部通道結構之第二部分在寬度上可等於上部通道結構之第二部分。下部通道結構之第一部分可具有小於下部通道結構之第二部分之第二寬度的第一寬度。
在一實施例中，上部通道結構及下部通道結構可在第一電晶體裝置及第二電晶體裝置之間具有通道寬度過渡。舉例而言，通道寬度過渡可位於CPP。如另一範例，通道寬度過渡可為階梯形狀。
在另一實施例中，方法更可包含形成連接至下部閘極的下部閘極接觸點。第一寬度及第二寬度之間的差異能足以使下部閘極接觸點從下部閘極延伸至第一電晶體裝置上方的布線平面。
在另一些實施例中，方法更可包含形成與第一電晶體裝置及第二電晶體裝置其中至少一者毗鄰之第三電晶體裝置。第三電晶體裝置處之下部通道結構及上部通道結構可具有與第一寬度及第二寬度其中至少一者不同的第三寬度。
注意此發明內容章節並未具體說明本揭示內容或所請揭示內容之所有實施例及/或遞增新穎態樣。相反，此發明內容僅提供不同實施例之初步討論及相對習知技術之新穎性的相應點。對於本揭示內容及實施例之額外的詳細說明及/或可能的觀點，可參考以下進一步討論之本揭示內容之實施方式及相應圖式。
單詞「示例的」在本文中用以表示「充當範例、實例或例證」的意思。本文選定作為示例的構造、製程、設計、技術等之任何實施例未必應解讀為勝過或優於其他如此實施例。本文指定作為示例的範例之特定品質或合適性為既非預期的，亦不應加以推斷。
再者，為了便於描述，可將例如「在…之下」、「下方」、「下部」、「上方」、「上部」等之空間相關術語用於本文中，以描述如圖式中所顯示之一元件或特徵與另一元件或特徵的關係。除了圖式所繪示之定向之外，空間相關術語亦欲涵蓋設備(或裝置)在使用或操作上的不同定向。設備(或裝置)可為不同定向(旋轉90度或朝其他方向)，且本文所使用之空間相關描述符號同樣可相應地解釋。
本文的技術涉及VLSI邏輯電路的縮放。具體而言，在用於微電子設計之大部分數位設計流程中，如此技術實現用於提供組合及順序邏輯功能之邏輯標準單元的縮放。本文的實施例亦藉由降低單元高度來實現增加數位邏輯設計中的電晶體密度。標準單元邏輯中之單元高度以布線軌之數量表示，亦即可用於繞線(亦即，將電晶體彼此連接、並連接至輸入及輸出接腳)之最小間距布線軌的數量。將單元高度從7T下降至3.5T，同時維持相同單元寬度達到50%面積縮放或2x密度改善。本文的技術亦揭示在小單元高度上維持高驅動強度的設計與方法。此包含藉由局部調整裝置寬度與互補式FET(CFET)裝置一起實施的布線軌受限邏輯單元。
本文的技術可使用橫向環繞式閘極(gate-all-around，GAA)電晶體裝置來實施。這些裝置具有通道結構，該通道結構具有與基板(晶圓)之工作表面平行之電流方向。通道結構亦包含環繞在通道之橫截面周圍的閘極。如此技術可應用於垂直堆疊的電晶體。舉例而言，CFET裝置包含為了區域縮放而放置(堆疊)在彼此之上的N及P裝置。
CFET可藉由實現低軌高度單元來實現超越奈米片的縮放。然而，一個限制因素為布線通路至底部閘極，同時維持高驅動強度之寬裝置寬度。為了滿足此要求，本文的技術使用錐形裝置及積體流程。本文的技術使用基於間隔物之積體流程以選擇性縮小需要通至底部閘極之通路的裝置寬度。使用本文的錐形裝置(亦即，裝置寬度的選擇性變化)使驅動強度(亦即，總體裝置寬度)最大化，同時局部實現增加的裝置連接性。本文的可變通道寬度過渡設計與技術可用於橫向環繞式閘極(lateral gate-all-around，LGAA)裝置、包含並列裝置之奈米片裝置、以及CFET及堆疊的CFET裝置。
為了清楚起見，已呈現出如本文所述之不同步驟之討論順序。一般而言，這些步驟可以任何適當順序進行。此外，雖然本文的不同特徵、技術、配置等之各者可在本揭示內容之不同處加以討論，但是用意在於可將概念之各者彼此獨立或彼此組合而執行。因此，可以許多不同方式體現及查看本揭示內容。
圖1顯示從奈米片(nanosheet，NS) 100a(亦稱為橫向環繞式閘極(LGAA)(左)到互補式FET(CFET) 100b(中間)、再到堆疊的CFET 100c(右)之設備進程的簡化草圖。設備進程從如NS中所見之並列通道配置發展成如CFET中所見之垂直堆疊的通道配置，而容許減少裝置占用面積同時維持或增加通道寬度。而且，電晶體密度縮放可透過更多垂直堆疊來實現，如堆疊的CFET所示。各裝置結構因此使更高的電晶體密度能夠在VLSI電路中實現。舉例而言，NS 100a包含配置在XY平面上的基板110a、朝Z方向並列配置在基板110a上方之N通道120a及P通道130a、環繞N通道120a及P通道130a配置之共閘極140a、及包含朝X方向延伸之VDD及Vss之電軌150a。CFET 100b包含基板110b、垂直配置在基板110b上方之N通道120b及P通道130b、環繞N通道120b及P通道130b配置之共閘極140b、及包含VDD及Vss之電軌150b。堆疊的CFET 100c包含基板110c、配置在基板110c上方之下部CFET、堆疊在下部CFET上方之上部CFET、及電軌150c。下部CFET包含垂直配置在基板110c上方之P通道130c及N通道120c、以及環繞P通道130c及N通道120c配置之共閘極140c。上部CFET亦包含共閘極140c、P通道130c及N通道120c。在上部CFET中，P通道130c配置在N通道120c上方。
圖2顯示CFET裝置結構中所實施之5軌200a(頂部)及3.5軌200b(底部)單元高度之典型組合邏輯單元的布局。從頂部至底部之管線為多晶矽(或多晶矽體)210a及210b。主動通道220a及220經由中心從左向右延伸。從左向右延伸之更狹窄的區段為金屬230a及230b。正方形顯示閘極接觸點240a及240b以及源極/汲極(source/drain，S/D)接觸點250a及250b。圖2顯示如何藉由垂直堆疊互補式N及P通道而非將其橫向放置來減少裝置占用面積，而容許透過單元高度下降的進一步電晶體密度改善。這時的限制因素為用以將電晶體連接至所需邏輯函數中之可用布線軌的數量。如圖2所示，5軌單元具有4個可用布線通道，而3.5T單元僅有3個。
習知上，用以形成組合邏輯或順序邏輯之大部分電晶體使用「共閘極」亦即如圖1所顯示的環繞P及N通道兩者的單閘極結構。然而，一些邏輯函數(例如，通過式閘極邏輯)受益於分離閘極，該等分離閘極為用於N及P通道的分離式且獨立接觸之閘極。
圖3顯示各自包含分離閘極的NS裝置300a(左)及CFET裝置300b(右)。在NS裝置300a中，明確分離分別環繞N通道320a及P通道330a配置的N閘極340a與P閘極350a。舉例而言，可切割多晶矽閘極以在所需之地方(通常在單元中間(在下文中稱為「N及P分離間隔」))分離N閘極340a及P閘極350a，且N閘極接觸點360a及P閘極接觸點370a可分別形成在N閘極340a及P閘極350a上，並連接至各自的局部互連(例如，第一金屬層(M0)380a及M0 390a)。在CFET裝置300b中，由於現在必須在垂直平面(例如，在YZ平面上)而非水平面(例如，在XY平面上)上製造N及P分離間隔，且下部及上部閘極(例如，P閘極350b及N閘極340b)需要藉由各自的局部互連(例如，分別為第一金屬層(M0)390b及380b)而受獨立接觸，所以上部閘極(例如，N閘極340b)及下部閘極(例如，P閘極350b)被介電分離層391分離、且為階梯式配置，使得下部閘極接觸點(例如，P閘極接觸點370b)可連接至第一金屬層(M0)390b而不干涉上部閘極340b。舉例而言，上部閘極340b需加以修整(亦即，減少Y方向上的長度)以允許下部閘極接觸點370b經過上部閘極340b之端部。在大單元中(亦即，例如圖2中所示之5-軌單位的高軌計數單元)，此將下部閘極接觸點370b限制於外部布線軌，因為內部兩個軌位於主動通道上方，使其無法縮減上部閘極340b。如顯示圖2之底部的3.5軌單元所示，降低單元高度同時維持相同裝置寬度最終阻擋所有布線軌存取分離-閘極配置中的下部裝置。
根據本揭示內容，為了在積極縮放CFET布局中實現分離閘極配置，將裝置寬度選擇性地縮小，例如在需要加寬分離間隔而使下部閘極達到並超過上部閘極的端部的情況下。舉例而言，圖4顯示CFET裝置400a(左)，其具有共閘極440a使得裝置寬度仍為W1而未縮小；及另一CFET裝置400b(右)，其具有包含上部閘極440b及下部閘極450b之分離閘極配置，使得裝置寬度縮小至W2以供下部閘極接觸點470b到達並超過上部閘極440b之端部。
為了說明本揭示內容在實際順序邏輯單元設計之應用，圖5顯示正反器的5軌500a(頂部)及3.5軌500b(中間)表現圖，其中3.5軌單元僅在需要獨立於上部裝置的通至下部裝置之通路時選擇性縮小裝置寬度(其被放大並顯示在圖3.5之底部)。
圖6顯示錐形裝置600之替代應用，其中僅加寬輸出驅動器610以增加驅動強度，而使所有其他裝置保持狹窄以節省功率消耗。在範例中，在構成此正反器設計之15個主動電晶體對之中，僅一電晶體對(例如，極右側之輸出變流器)顯著影響總體電路性能，並顯著受益於更寬的主動通道。
揭示的錐形裝置700之另一態樣為埋入式電軌(buried power rail，BPR)750之衍生最佳化(例如，VDD及Vss)，如圖7所示。「埋入式」電軌為位於主動裝置下方(例如塊體矽中)的電軌。習知上，電軌形成在主動裝置上方之金屬布線層中。為了使IR降(亦即，歸因於高電阻電源上之過多電流負載的電壓降)最小化，電軌應設計於最大寬度。使用自對準埋入式電軌製程，將圖5及6之5軌500a、3.5軌500b及錐型裝置600轉變為錐型的埋入式電軌750，該埋入式電軌750藉由維持對包含寬主動通道720a及窄主動通道720b之主動裝置通道的恆定偏移而在不干涉主動裝置的情況下使寬度最大化。
優先形成本文所構建之錐形裝置，使得從寬奈米片到窄奈米片之過渡730(或通道寬度過渡)可靠地發生在置於接觸式多晶矽閘極間距(cpp)之兩閘極(例如，將過渡間隔740夾在中間的閘極740a和740b)之間的過渡間隔740內。隨著前沿技術節點接近 40nm cpp，此為不易解決的挑戰。
因此，本文之方法實現圖案化之可變寬度奈米片(例如，矽/矽鍺奈米片堆疊)，使得奈米片寬度之任何過渡在預期的電晶體區域(例如，閘極區域)之外、在緊湊的cpp之兩裝置之間的間隔內獲得。對於接觸式多晶矽閘極間距(CPP)小(接近或小於40nm)的情況，即使最先進之單次曝光EUV製程亦可能不是用以圖案化可變奈米片寬度的解決方案。使用單次曝光EUV製程，奈米片寬度中之如此過渡點(亦即，在11nm與21nm之間變化)之正常圓角可能延伸到預期的閘極區域中，從而驅動電晶體(亦即，閘極區域)內之通道寬度的變異性，其將對設備功能產生負面影響。因此，當通道進入預期的閘極區域(例如，閘極740a與740b之間)時，通道寬度之過渡730中一些者仍在增加或減少。此在圖8a中進行說明。
矽/矽鍺奈米片堆疊之寬度變化的過渡點亦必須考慮積體之任何邊緣放置誤差。舉例而言，藉由自對準雙圖案化方法所完成之預期閘極的放置將具有與微影設備之對準公差相關的放置誤差、及與自對準雙圖案化積體之個別步驟相關的間距位移。就奈米片結構之單次曝光EUV圖案化之情況而言，此效應將驅動裝置之各電晶體內通道寬度的進一步關鍵變異性。
此強制奈米片寬度過渡受限於非常小距離的必要性。較佳的是，階梯式增加(階梯狀)的過渡830為最優先選取的，因為其具有對於階梯尺寸增加或減少存在於預期的閘極結構間之區域(例如，過渡間隔840)內且不在電晶體本身內最佳的可能公差，如圖8b所示，其顯示奈米片寬度所需的過渡輪廓。舉例而言，預期的通道寬度亦在11nm與21nm之間變化。移除單次曝光EUV圖案化所顯現之典型的圓角輪廓對於防止電晶體內奈米片寬度之任何延續擴大及對限制寬度增加至電晶體間的區域係關鍵的。
此揭示內容涵蓋透過基於間隔物之製程在電晶體間的區域(亦即，過渡間隔)內在奈米片寬度中形成過渡的如此方法。此製程將允許奈米片寬度中的階梯狀過渡。此外，此方法亦可擴展超出簡化奈米片處理之外，且亦可擴展至包含閘極結構、金屬結構及互連結構之其他關鍵結構。為了便於描述本實施例，此揭示內容聚焦在可變寬度奈米片的形成。
結合基於間隔物的解決方案提供無法經由單次曝光EUV處理得到的若干選項。一選項為奈米片寬度中的對稱階梯式增加，如圖8b所示。亦即，過渡發生在從奈米片之兩側同等地增加或減少奈米片寬度的情況。另一選項為奈米片寬度中的非對稱階梯式增加。此過渡發生在從奈米片之僅一側增加或減少奈米片寬度的情況。用於多個奈米片寬度的選項可透過額外間隔物的使用或透過重複間隔物製程之序列式硬遮罩製程加以併入。
以下例證顯示可如何使用當前處理技術實施從「窄」至「寬」奈米片結構之單對稱過渡的範例。此例證僅顯示單個、對稱過渡的情況。如同能夠理解的是，可使用相似製程積體以對稱地及非對稱地作成多個過渡寬度。
在一實施例中，基板區段(或半導體結構)900之心軸結構910以最小尺寸預期奈米片結構進行圖案化，如圖9所示。為了此例證之目的，骨幹尺寸設定為11nm寬度，其將被稱為「窄」預期奈米片寬度(或窄的寬度NW)。任何適當的骨幹材料可用於製程積體。最終目標係用以將最終可變奈米片圖案記錄到矽/矽鍺磊晶晶格上方之矽氮化物中，以與包含淺溝槽絕緣方法之現存產線前段(front-end-of-line，FEOL)製程積體一致。較佳地，心軸結構910本身由矽氮化物組成，其下方具有薄的非晶硬遮罩以簡化總體製程積體。然而，注意許多材料可被用作此骨幹或心軸材料。材料之較佳選擇係用以使本文之製程得以與當前下游FEOL積體兼容。
半導體結構900可包含配置在晶圓之基板920上方之第一(或下部)通道結構942、及配置在下部通道結構942上方之第二(或上部)通道結構952。下部通道結構942可包含一或更多第一(或下部)矽/矽鍺奈米片(或奈米片堆疊)或奈米線。下部奈米片或奈米線可堆疊在基板920上方、並藉由下部隔離層943彼此間隔開。上部通道結構952亦可包含一或更多第二(或上部)矽/矽鍺奈米片(或奈米片堆疊)或奈米線。上部奈米片或奈米線可堆疊在下部通道結構942上方、並藉由上部隔離層953彼此間隔開。可將硬遮罩(例如，四-乙基-鄰-矽烷(tetra-ethyl-ortho-silane，TEOS))980及硬遮罩(例如，非晶矽或矽氮化物)990按照順序形成在上部通道結構952上方。
如圖10所示，側壁間隔物製程可用以形成側壁間隔物930，以增加圖案之寬度至寬奈米片目標950，其在此範例中將被任意設置為21nm(亦即，寬的寬度WW)。間隔物材料之材料選擇係為了與下游積體保持一致而做成，且多個材料可與骨幹或心軸材料的選擇組合使用。在實施例中，矽氧化物被用作間隔物選擇、並將厚度設置為5nm之任意尺寸。此範例使用側壁間隔物930之單沉積以允許奈米片寬度中的一過渡。然而，在其他實施例中，可使用多個「特性」或材料之間隔物。亦即，為了在奈米片寬度中提供多個過渡，而形成不同材料選擇的多個間隔物。在添加額外的側壁間隔物材料方面，重要的是考慮到各間隔物將需要具有在其他間隔物材料間以及對骨幹及下方的硬遮罩底的蝕刻選擇性。如此材料選擇及蝕刻選擇性習知上包含蝕刻一材料而不蝕刻其他材料的諸多蝕刻化學。
如圖11所示，蝕刻遮罩960接著形成在心軸結構910及側壁間隔物930上方。阻擋圖案露出由於一或更多側壁間隔物930之移除而變窄之下部通道結構942/下部隔離層943/上部通道結構952/上部隔離層953的多個部分(其中從「寬」到「窄」之過渡係期望的)。在相對於接觸式多晶矽間距之下部通道結構942/下部隔離層943/上部通道結構952/上部隔離層953之相對更大的間距之情形中，可將蝕刻遮罩960足量地圖案化，使得蝕刻遮罩960之任何圓角不會延伸到與隨後揭示之蝕刻製程期間開放的下部通道結構942/下部隔離層943/上部通道結構952/上部隔離層953重疊。
就對稱的奈米片寬度過渡而言，寬奈米片目標950之兩側將由阻擋製程露出。對於非對稱的奈米片寬度過渡之情況，形成阻擋圖案使得蝕刻遮罩960之開放區域之側壁出現在心軸結構910上。根據不同微影技術之典型的圓角能力，可能存在基於起始骨幹寬度所定義之「窄」奈米片寬度之預期尺寸作成非對稱過渡的一些限制。在更大尺度下此並非疑慮。
如圖12所示，接著非等向蝕刻掉側壁間隔物930，並將蝕刻遮罩960移除。在實施例中，側壁間隔物930係由矽氧化物組成，因為側壁間隔物930之非等向蝕刻亦允許將旋塗有機層970之上的氧化物基疊層同時移除。然而在其他實施例中，可使用多個側壁間隔物材料以在心軸上形成側壁間隔物。
注意此方法係說明削減製程。亦即，將側壁間隔物930添加到心軸結構910，然後在特定位置被選擇性移除。此透過蝕刻掉所需區域中之側壁間隔物930來調整奈米片寬度。此處亦可使用附加製程。在附加製程中露出心軸結構910之特定區域(其中從「寬」至「窄」之過渡係期望的)，然後將側壁間隔物形成在露出的心軸結構910上。附加製程可在允許多個奈米片寬度方面提供更多的彈性而不需要多個側壁間隔物化學於。
為了使此技術能夠在多個奈米片過渡範圍內運行，必須使用多個側壁間隔物930及多個蝕刻遮罩960以形成多個過渡點。多個側壁間隔物930可包括寬側壁間隔物及窄側壁間隔物，且寬側壁間隔物可包含與窄側壁間隔物相同的單一材料或包括多個材料(包含窄側壁間隔物所使用之材料)。舉例而言，一阻擋圖案用以僅將寬側壁間隔物移除、額外阻擋圖案用以將寬及窄側壁間隔物兩者移除等。利用附加製程，可使用單一材料形成寬側壁間隔物，或可執行多個側壁間隔物沉積及間隔物開口蝕刻直到達到奈米片形成所需的寬度。
如圖13所示，旋塗有機層970之移除露出具有及不具有側壁間隔物930之寬奈米片目標950中包含的可變奈米片圖案。
如圖14所示，心軸結構910及側壁間隔物930需要轉移至下面的硬遮罩(亦即，硬遮罩990)，以形成可變奈米片寬度圖案遮罩(或二次硬遮罩991)。在此範例中，非晶矽的硬遮罩990用於轉移可變奈米寬度圖案。然而，可選擇若干不同的硬遮罩材料。非晶矽的選擇允許心軸結構910及側壁間隔物930輕易移除。
如圖15所示，將記錄下的圖案(亦即，心軸結構910及側壁間隔物930)從二次非晶矽硬遮罩991轉移至硬遮罩980，以形成可變奈米片寬度圖案遮罩981，其中使用矽氮化物(亦即，硬遮罩980及990)與矽氧化物(亦即，側壁間隔物930)之間的非選擇性蝕刻製程，其在轉移至硬遮罩980中期間將心軸結構910及側壁間隔物930移除，從而將在圖案轉移至非晶矽硬遮罩991中與轉移至可變奈米片寬度圖案遮罩981中之間包含額外蝕刻及清洗步驟的任何需求去除。
如圖16所示，在形成半導體結構900之鰭狀結構921之FIN蝕刻製程中將非晶矽硬遮罩991同時移除，因此將必須採用額外的蝕刻及清洗步驟以從可變奈米片寬度圖案遮罩981移除二次硬遮罩991的必要性排除。再一次，此為本文製程的選用性實施例，但是在此範例中顯示為簡化製程積體及製程的成本。
如圖17所示，在淺溝槽隔離(shallow trench isolation，STI)製程中，塊矽區域內之矽/矽鍺鰭狀結構921之間的區域將使用矽氧化物922進行填充。
再次參考圖8b，襯墊(例如，化學氧化物)923形成在鰭狀結構921上方，並將接著形成閘極結構963以定義半導體結構900的電晶體區域。如可見於圖8b中，可看出從「窄」至「寬」奈米片寬度之急遽的(例如，階梯式配置)過渡被完全包含在閘極結構963間的區域內，防止通道寬度中之任何持續過渡存在於電晶體內。奈米片寬度中之過渡可容許下游積體之正常製程變異性，包含透過微影設備之典型的對準公差之閘極結構963之放置的變化、透過晶圓接合與任何異質積體製程聯繫之失真效應(如果此範例適用於互補式FET裝置)、及透過自對準雙圖案化方法所進行閘極圖案化之典型的間距位移。
完整的產線前段(FEOL)/產線中段(middle-of-line，MOL)裝置橫截面示於圖18中，其中CFET裝置內之「窄」(左)至「寬」(右)奈米片之組合顯示為需要保持最佳驅動強度，同時允許必要的閘極接觸點。舉例而言，半導體結構900可包括下部通道結構942、垂直形成在下部通道結構942上方之上部通道結構952、第一電晶體裝置901(包含環繞下部通道結構942之第一部分形成之下部閘極、環繞上部通道結構952之第一部分形成之上部閘極、及形成在上部閘極與下部閘極之間並將其分離之分離層)、及第二電晶體裝置902(包含環繞下部通道結構942之第二部分及上部通道結構952之第二部分形成之共閘極)，下部通道結構之第一部分之寬度等於上部通道結構之第一部分，下部通道結構之第二部分之寬度等於上部通道結構之第二部分，且上部通道結構之第一部分具有第一寬度(例如，W2或NW)，該第一寬度小於下部通道結構之第二部分的第二寬度(例如，W1或WW)(參考圖3、4、10、17及18)。在一實施例中，在上部通道結構952之橫截面周圍形成上部閘極、在下部通道結構942之橫截面周圍形成下部閘極、且在上部通道結構952及下部通道結構942之橫截面周圍形成共閘極。在另一實施例中，上部通道結構952及下部通道結構942在第一電晶體裝置901及第二電晶體裝置902之間具有通道寬度過渡(例如，階梯式過渡841，如圖8b所示)、且位於接觸式多晶矽間距(CPP)(例如，過渡間隔)(參考圖8b)。例如，就上部通道結構952及下部通道結構942之中心線而言，階梯形狀之通道寬度過渡係對稱的。在一些其他實施例中，半導體結構900更可包含位於第一電晶體裝置901及第二電晶體裝置902下方之電軌，且電軌具有與上部通道結構952及下部通道結構942之寬度對應的寬度(參考圖7、17及18)。在諸多實施例中，半導體結構900更可包含連接至下部閘極的下部閘極接觸點，且第一寬度與第二寬度之間的差異足以將下部閘極接觸點從下部閘極延伸至第一電晶體裝置901上的布線平面1810(參考圖4、17及18)。在另外其他實施例中，半導體結構900更可包含與第一電晶體裝置901及第二電晶體裝置902其中至少一者毗鄰之第三電晶體裝置903，且第三電晶體裝置903處的下部通道結構942及上部通道結構952具有不同於第一寬度及第二寬度其中至少一者的第三寬度。
本文之錐形裝置不只是與一裝置的輸出分享連續主動通道而變為下一裝置的輸入。本文之裝置包含使用窄的裝置以在CFET裝置(或例如堆疊的CFET之CFET衍生物)中提供下部裝置通路，同時藉由將不需要下部閘極通路之所有裝置中的主動通道變寬來維持總體驅動強度。由於將自對準埋入式電軌製程應用於錐形裝置堆疊而形成錐形電軌。基於間隔物的方法在其中單次曝光微影將無法提供足夠圖像保真度的積極CPP下之前緣技術節點中實現錐形裝置。
雖然錐形裝置構想主要針對CFET中之下部閘極通路進行描述，但是對於本領域之技術人員將顯而易見的是，本文所述之方法亦適用於更習知的邏輯及記憶體電路之功率對性能調整，例如但不限於，僅在發揮更高驅動強度之用於改善電路性能的裝置中選擇性變寬主動通道。
實施例包含在裝置內將可變寬度奈米片結構圖案化的方法，其允許奈米片寬度中的過渡發生在預期的閘極區域範圍外，使得積體之電晶體內通道寬度之製程變異性將不會對電晶體性能產生任何影響。奈米片寬度之過渡可在裝置內跨過多個增量來完成。可在裝置內對稱(例如，就上部通道結構及下部通道結構的中心線而言)或不對稱地完成奈米片寬度中之過渡。
結合側壁間隔物製程以在裝置內產生這些奈米片寬度變化，其中奈米片寬度中的過渡係基於結合骨幹結構、骨幹與側壁間隔物之圖案的轉移，骨幹與兩個側壁間隔物可在轉移至矽/矽鍺多層之前轉移至硬遮罩。此製程可透過削減或添加方法來完成。舉例而言，可從骨幹及側壁間隔物圖案移除間隔物，以縮小預期奈米片的寬度，或可在現存的骨幹或骨幹及間隔物製程上形成額外的側壁間隔物以製造更寬的奈米片寬度。簡單地切除或添加間隔物之寬度調整將對奈米片的寬度引起階梯狀過渡(90度或L形)。此防止微影寬度調整的任何典型圓角被轉移至可延伸至電晶體區域之矽/矽鍺多層晶格中。
本文之技術可結合階梯狀寬度過渡之積體中的多個模組，包含：奈米片寬度過渡、閘極寬度及閘極長度過渡、局部互連寬度及長度過渡、金屬層寬度過渡(包含任何埋入式金屬層)。
在先前描述中，已闡述具體細節，例如處理系統的特定幾何形狀與其中所使用的諸多元件和製程的描述。然而，應理解本文之技術可在脫離這些具體細節之其他實施例中實行，且如此細節係為了解釋而非限制性之目的。本文所揭示之實施例已參照隨附圖式加以描述。同樣，為了說明之目的，已闡述具體數量、材料及配置以提供透徹的理解。然而，實施例可在欠缺這些具體細節的情況下實行。具有實質上相同的功能構造的元件由同樣的參照符號表示，且因此可省略任何冗長的描述。
諸多技術已描述作為多個獨立操作以有助於理解諸多實施例。 描述的順序不應被解讀為暗示這些操作必定相依於順序。實際上，這些操作無須按描述的順序執行。所描述的操作可以不同於實施例所描述的順序執行。在額外實施例中，可執行諸多附加操作及/或可省略所述之操作。
根據揭示內容，本文所使用之「基板」或「目標基板」通常表示被處理之物體。基板可包含裝置(尤其是半導體或其他電子裝置)之任何材料部分或結構，且可例如為基部基板結構，例如半導體晶圓、光罩、或在基部基板結構之上或覆蓋在該結構上的層(例如薄膜)。因此，基板不限於任何特定基部結構、底層或覆蓋層、圖案化或非圖案化，而是預期包括任何如此層或基部結構、以及疊層及/或基部結構的任何組合。描述可參照特定類型的基板，但是此僅用於說明之目的。
本領域之技術人員亦將理解上述技術之操作可產生許多變化，同時仍達成本揭示內容之相同目的。如此變化意圖被本揭示內容的範圍所涵蓋。如此，本揭示內容之實施例的先前描述並非意圖為限制性的。更確切地說，本揭示內容之實施例的任何限制在以下專利申請範圍中呈現。
100a:奈米片 100b:互補式FET、CFET 100c:堆疊的CFET 110a:基板 110b:基板 110c:基板 120a:N通道 120b:N通道 120c:N通道 130a:P通道 130b:P通道 130c:P通道 140a:共閘極 140b:共閘極 140c:共閘極 150a:電軌 150b:電軌 150c:電軌 200a:5軌 200b:3.5軌 210a:多晶矽 210b:多晶矽 220a:主動通道 220b:主動通道 230a:金屬 230b:金屬 240a:閘極接觸點 240b:閘極接觸點 250a:源極/汲極接觸點 250b:源極/汲極接觸點 300a:NS裝置 300b:CFET裝置 320a:N通道 330a:P通道 340a:N閘極 340b:閘極 350a:P閘極 350b:P閘極 360a:N閘極接觸點 370a:P閘極接觸點 370b:P閘極接觸點 380a:第一金屬層 380b:第一金屬層 390a:第一金屬層 390b:第一金屬層 391:介電分離層 400a:CFET裝置 400b:CFET裝置 440a:共閘極 440b:上部閘極 450b:下部閘極 470b:下部閘極接觸點 500a:5-軌 500b:3.5-軌 600:錐形裝置 610:輸出驅動器 700:錐形裝置 720a:寬主動通道 720b:窄主動通道 730:過渡 740:過渡間隔 740a:閘極 740b:閘極 750:埋入式電軌 830:過渡 840:過渡間隔 841:階梯式過渡 900:基板區段、半導體結構 901:第一電晶體裝置 902:第二電晶體裝置 903:第三電晶體裝置 910:心軸結構 920:基板 921:鰭狀結構 922:矽氧化物 923:襯墊 930:側壁間隔物 942:第一/下部通道結構 943:下部隔離層 950:寬奈米片目標 952:第二/上部通道結構 953:上部隔離層 960:蝕刻遮罩 963:閘極結構 970:旋塗有機層 980:硬遮罩 981:可變奈米片寬度圖案遮罩 990:硬遮罩 991:硬遮罩 1810:布線平面 W1:第一寬度 W2:第二寬度 NW:第一寬度 WW:第二寬度
所提出作為範例的本揭示內容之諸多實施例將參考隨附圖式進行詳細說明，其中類似的數字表示類似的元件，且其中：
圖1顯示從奈米片(nanosheet，NS)(左)至互補式FET(complementary FET，CFET)(中間)、再到堆疊的CFET(右)之裝置進程的簡化草圖；
圖2顯示在CFET裝置結構中實現的5軌(頂部)及3.5軌(底部)單元高度之典型的組合邏輯單元的布局；
圖3顯示包含分離閘極之NS(左)及CFET(右)裝置；
圖4顯示具有共閘極配置之CFET裝置(左)及具有分離閘極配置之另一CFET裝置(右)，該另一CFET裝置為了使下部閘極接觸點達到並超過上部閘極之端部而具有縮小的裝置寬度；
圖5顯示本揭示內容在實際順序邏輯單元設計的應用；
圖6顯示根據本揭示內容之一些實施例之錐形裝置的應用；
圖7顯示根據本揭示內容之一些實施例之錐形裝置對埋入式電軌之最佳化的應用；
圖8a顯示過渡點的圓角；
圖8b顯示根據本揭示內容之一些實施例之階梯形狀的過渡點；及
圖9至18顯示根據本揭示內容之一些實施例之製造半導體結構的方法。
900:基板區段、半導體結構
920:基板
942:第一/下部通道結構
943:下部隔離層
952:第二/上部通道結構
953:上部隔離層
963:閘極結構
980:硬遮罩
991:硬遮罩

Claims (20)

  1. 一種半導體結構，包含： 一下部通道結構； 一上部通道結構，其垂直形成在該下部通道結構上方； 一第一電晶體裝置，包含環繞該下部通道結構之第一部分形成之下部閘極、環繞該上部通道結構之第一部分形成之上部閘極、及在該上部閘極及該下部閘極之間形成並將其分離之分離層；及 一第二電晶體裝置，包含環繞該下部通道結構之第二部分及該上部通道結構之第二部分形成之共閘極， 其中該下部通道結構之該第一部分在寬度上等於該上部通道結構之該第一部分，該下部通道結構之該第二部分在寬度上等於該上部通道結構之該第二部分，且該下部通道結構之該第一部分具有小於該下部通道結構之該第二部分之第二寬度的第一寬度。
  2. 如請求項1之半導體結構，其中在該上部通道結構之橫截面周圍形成該上部閘極，在該下部通道結構之橫截面周圍形成該下部閘極，且在該上部通道結構及該下部通道結構之橫截面周圍形成該共閘極。
  3. 如請求項1之半導體結構，其中該上部通道結構及該下部通道結構在該第一電晶體裝置及該第二電晶體裝置之間具有通道寬度過渡。
  4. 如請求項3之半導體結構，其中該通道寬度過渡位於接觸式多晶矽間距(CPP)。
  5. 如請求項3之半導體結構，其中該通道寬度過渡為階梯形狀。
  6. 如請求項5之半導體結構，其中就該上部通道結構及該下部通道結構之中心線而言，該通道寬度過渡係對稱的。
  7. 如請求項1之半導體結構，更包含位於該第一電晶體裝置及該第二電晶體裝置下方之電軌，該電軌具有對應於該上部通道結構及該下部通道結構之寬度的寬度。
  8. 如請求項1之半導體結構，更包含： 一下部閘極接觸點，其連接至該下部閘極， 其中該第一寬度及該第二寬度之間的差異足以使該下部閘極接觸點從該下部閘極延伸至該第一電晶體裝置上方的布線平面。
  9. 如請求項1之半導體結構，更包含： 一第三電晶體裝置，其與該第一電晶體裝置及該第二電晶體裝置其中至少一者毗鄰， 其中該第三電晶體裝置處之該下部通道結構及該上部通道結構具有與該第一寬度及該第二寬度其中至少一者不同之第三寬度。
  10. 一種製造半導體結構的方法，該方法包含： 將心軸形成在半導體材料層堆疊上方； 將至少一側壁間隔物形成在該心軸之一部分上； 使用該心軸及該至少一側壁間隔物，以定義該半導體材料層堆疊中之通道結構； 從該半導體材料層堆疊形成第一電晶體裝置，該第一電晶體裝置包含對應於該側壁間隔物及該心軸之該部分之該通道結構之第一部分；及 從該半導體材料層堆疊形成第二電晶體裝置，該第二電晶體裝置包含對應於該心軸之剩餘部分之該通道結構之第二部分。
  11. 如請求項10之製造半導體結構的方法，其中形成至少一側壁間隔物包含形成兩側壁間隔物。
  12. 如請求項11之製造半導體結構的方法，其中該兩側壁間隔物形成在該心軸之該部分之兩側。
  13. 如請求項11之製造半導體結構的方法，其中該兩側壁間隔物形成在該心軸之該部分之一側。
  14. 如請求項10之製造半導體結構的方法，其中將至少一側壁間隔物形成在該心軸之一部分上包含： 將至少一第一側壁間隔物形成在該心軸之一部分上；及 將形成在該心軸之剩餘部分之該至少一第一側壁間隔物的一部分移除。
  15. 一種製造半導體結構的方法，該方法包含： 形成下部通道結構； 將上部通道結構垂直形成在該下部通道結構上方； 形成第一電晶體裝置，該第一電晶體裝置包含環繞該下部通道結構之第一部分形成之下部閘極、環繞該上部通道結構之第一部分形成之上部閘極、及在該上部閘極及該下部閘極之間形成並將其分離之分離層；及 形成第二電晶體裝置，該第二電晶體裝置包含環繞該下部通道結構之第二部分及該上部通道結構之第二部分形成之共閘極， 其中該下部通道結構之該第一部分在寬度上等於該上部通道結構之該第一部分，該下部通道結構之該第二部分在寬度上等於該上部通道結構之該第二部分，且該下部通道結構之該第一部分具有小於該下部通道結構之該第二部分之第二寬度的第一寬度。
  16. 如請求項15之製造半導體結構的方法，其中該上部通道結構及該下部通道結構在該第一電晶體裝置及該第二電晶體裝置之間具有通道寬度過渡。
  17. 如請求項16之製造半導體結構的方法，其中該通道寬度過渡位於CPP。
  18. 如請求項16之製造半導體結構的方法，其中該通道寬度過渡為階梯形狀。
  19. 如請求項15之製造半導體結構的方法，更包含： 形成連接至該下部閘極之下部閘極接觸點， 其中該第一寬度及該第二寬度之間的差異足以使該下部閘極接觸點從該下部閘極延伸至該第一電晶體裝置上方的布線平面。
  20. 如請求項15之製造半導體結構的方法，更包含： 形成與該第一電晶體裝置及該第二電晶體裝置其中至少一者毗鄰之第三電晶體裝置， 其中該第三電晶體裝置處之該下部通道結構及該上部通道結構具有與該第一寬度及該第二寬度其中至少一者不同之第三寬度。
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