KR20230040283A - 측방향 게이트 전둘레 소자를 위한 테이퍼 소자 - Google Patents

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KR20230040283A
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KR
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channel structure
width
gate
transistor element
forming
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KR1020220115527A
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라르스 리브만
제프리 스미스
다니엘 샤네모우게임
폴 구트윈
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도쿄엘렉트론가부시키가이샤
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Abstract

본 개시물의 양태는 반도체 구조물을 제공한다. 예를 들어, 반도체 구조물은, 하부 채널 구조물; 하부 채널 위에 수직으로 형성된 상부 채널 구조물; 하부 및 상부 채널 구조물의 제1 부분의 둘레에 각각 형성된 하부 및 상부 게이트, 및 하부 게이트와 상부 게이트 사이에 형성되어 하부 게이트와 상부 게이트를 분리시키는 분리 층을 포함하는 제1 트랜지스터 소자; 및 하부 및 상부 채널 구조물의 제2 부분의 둘레에 형성된 공통 게이트를 포함하는 제2 트랜지스터 소자를 포함할 수 있다. 하부 채널 구조물의 제1 부분은 상부 채널 구조물의 제1 부분과 폭이 동일하며, 하부 채널 구조물의 제2 부분의 제2 폭 미만인 제1 폭을 갖는다.

Description

측방향 게이트 전둘레 소자를 위한 테이퍼 소자{TAPERED DEVICE FOR LATERAL GATE ALL AROUND DEVICES}
인용에 의한 병합
본 개시물은 2021년 9월 15일자로 출원된 "측방향 게이트 전둘레 소자를 위한 테이퍼 소자"라는 명칭의 미국 가출원 번호 제63/244,287호의 이익을 주장하며, 이는 그 전체가 본원에 참조로 포함된다.
일반적으로 본 개시물은 미세 가공(microfabrication) 방법을 포함하는, 반도체 소자, 트랜지스터, 및 집적 회로를 포함하는 마이크로 전자 소자에 관한 것이다.
반도체 소자의 (특히, 미시적 규모의) 제조 시에, 막 형성 증착, 에칭 마스크 생성, 패터닝(patterning), 재료 에칭 및 제거, 그리고 도핑 처리와 같은, 다양한 제조 공정이 수행된다. 이러한 공정은 기판 상에 원하는 반도체 소자 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로, 트랜지스터는 미세 가공을 통해, 배선/금속 배선이 능동 소자 평면 위에 형성되면서 하나의 평면에 생성되었기 때문에, 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 비례 축소 노력으로 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켰지만, 비례 축소가 한 자릿수 나노미터의 반도체 소자 제조 노드에 진입함에 따라, 비례 축소 노력은 더 많은 문제에 직면하고 있다. 반도체 소자 제조사는 트랜지스터가 서로 위에 적층된 3차원(3D) 반도체 회로를 원한다고 표명하였다.
본 개시물의 양태는 반도체 구조물을 제공한다. 예를 들어, 반도체 구조물은, 하부 채널 구조물, 상부 채널 구조물, 제1 트랜지스터 소자, 및 제2 트랜지스터 소자를 포함할 수 있다. 상부 채널 구조물은 하부 채널 구조물 위에 수직으로 형성될 수 있다. 제1 트랜지스터 소자는, 하부 채널 구조물의 제1 부분의 둘레에 형성된 하부 게이트, 상부 채널 구조물의 제1 부분의 둘레에 형성된 상부 게이트, 및 상부 게이트와 하부 게이트 사이에 형성되어 상부 게이트와 하부 게이트를 분리시키는 분리 층을 포함할 수 있다. 제2 트랜지스터 소자는, 상부 채널 구조물의 제2 부분 및 하부 채널 구조물의 제2 부분의 둘레에 형성된 공통 게이트를 포함할 수 있다. 하부 채널 구조물의 제1 부분은 상부 채널 구조물의 제1 부분과 폭이 동일할 수 있다. 하부 채널 구조물의 제2 부분은 상부 채널 구조물의 제2 부분과 폭이 동일할 수 있다. 하부 채널 구조물의 제1 부분은, 하부 채널 구조물의 제2 부분의 제2 폭 미만인 제1 폭을 가질 수 있다.
일 실시형태에서, 상부 게이트는 상부 채널 구조물의 단면의 전둘레에 형성될 수 있으며, 하부 게이트는 하부 채널 구조물의 단면의 전둘레에 형성될 수 있고, 공통 게이트는 상부 채널 구조물 및 하부 채널 구조물의 단면의 전둘레에 형성될 수 있다.
일 실시형태에서, 상부 채널 구조물 및 하부 채널 구조물은, 제1 트랜지스터 소자와 제2 트랜지스터 소자 사이에 채널 폭 전환부(transition)를 가질 수 있다. 예를 들어, 채널 폭 전환부는 접촉 폴리 피치(contacted poly pitch: CPP)에 위치될 수 있다. 다른 실시형태에서, 채널 폭 전환부는 계단 형상이다. 예를 들어, 계단 형상의 채널 폭 전환부는, 상부 채널 구조물 및 하부 채널 구조물의 중심선에 대하여 대칭적일 수 있다.
일 실시형태에서, 반도체 구조물은, 제1 트랜지스터 소자 및 제2 트랜지스터 소자의 아래에 위치된 전력 레일을 더 포함할 수 있다. 전력 레일은, 상부 채널 구조물 및 하부 채널 구조물의 폭에 해당하는 폭을 가질 수 있다.
다른 실시형태에서, 반도체 구조물은, 하부 게이트에 연결된 하부 게이트 접점을 더 포함할 수 있다. 제1 폭과 제2 폭 간의 차이는, 하부 게이트 접점이 하부 게이트로부터 제1 트랜지스터 소자 위의 배선 평면으로 연장되기에 충분할 수 있다.
일부 다른 실시형태에서, 반도체 구조물은, 제1 트랜지스터 소자 및 제2 트랜지스터 소자 중 적어도 하나에 인접한 제3 트랜지스터 소자를 더 포함할 수 있다. 제3 트랜지스터 소자의 하부 채널 구조물 및 상부 채널 구조물은, 제1 폭 및 제2 폭 중 적어도 하나와 상이한 제3 폭을 가질 수 있다.
또한, 본 개시물의 양태는 반도체 구조물을 제조하는 방법을 개시한다. 예를 들어, 방법은, 반도체 재료 층 적층물 위에 맨드릴(mandrel)을 형성하는 단계; 맨드릴의 부분 상에 적어도 하나의 측벽 스페이서를 형성하는 단계; 맨드릴 및 적어도 하나의 측벽 스페이서를 사용하여, 반도체 재료 층 적층물 내에 채널 구조물을 한정하는 단계; 맨드릴의 부분 및 측벽 스페이서에 해당하는 채널 구조물의 제1 부분을 포함하는 제1 트랜지스터 소자를 반도체 재료 층 적층물로부터 형성하는 단계; 및 맨드릴의 잔여 부분에 해당하는 채널 구조물의 제2 부분을 포함하는 제2 트랜지스터 소자를 반도체 재료 층 적층물로부터 형성하는 단계를 포함할 수 있다.
일 실시형태에서, 적어도 하나의 측벽 스페이서를 형성하는 단계는, 2개의 측벽 스페이서를 형성하는 단계를 포함할 수 있다. 예를 들어, 2개의 측벽 스페이서는, 맨드릴의 부분의 양면 상에 형성될 수 있다. 다른 실시예로서, 2개의 측벽 스페이서는, 맨드릴의 부분의 일면 상에 형성될 수 있다.
다른 실시형태에서, 맨드릴의 부분 상에 적어도 하나의 측벽 스페이서를 형성하는 단계는, 맨드릴의 부분 상에 적어도 제1 측벽 스페이서를 형성하는 단계, 및 맨드릴의 잔여 부분 상에 형성된 적어도 제1 측벽 스페이서의 부분을 제거하는 단계를 포함할 수 있다.
또한, 본 개시물의 양태는 반도체 구조물을 제조하는 다른 방법을 개시한다. 예를 들어, 방법은, 하부 채널 구조물을 형성하는 단계; 하부 채널 구조물 위에 수직으로 상부 채널 구조물을 형성하는 단계; 하부 채널 구조물의 제1 부분의 둘레에 형성된 하부 게이트, 상부 채널 구조물의 제1 부분의 둘레에 형성된 상부 게이트, 및 상부 게이트와 하부 게이트 사이에 형성되어 상부 게이트와 하부 게이트를 분리시키는 분리 층을 포함하는 제1 트랜지스터 소자를 형성하는 단계; 및 상부 채널 구조물의 제2 부분 및 하부 채널 구조물의 제2 부분의 둘레에 형성된 공통 게이트를 포함하는 제2 트랜지스터 소자를 형성하는 단계를 포함할 수 있다. 하부 채널 구조물의 제1 부분은, 상부 채널 구조물의 제1 부분과 폭이 동일할 수 있다. 하부 채널 구조물의 제2 부분은, 상부 채널 구조물의 제2 부분과 폭이 동일할 수 있다. 하부 채널 구조물의 제1 부분은, 하부 채널 구조물의 제2 부분의 제2 폭 미만인 제1 폭을 가질 수 있다.
일 실시형태에서, 상부 채널 구조물 및 하부 채널 구조물은, 제1 트랜지스터 소자와 제2 트랜지스터 소자 사이에 채널 폭 전환부를 가질 수 있다. 예를 들어, 채널 폭 전환부는 CPP에 위치될 수 있다. 다른 실시예로서, 채널 폭 전환부는 계단 형상일 수 있다.
다른 실시형태에서, 방법은, 하부 게이트에 연결된 하부 게이트 접점을 형성하는 단계를 더 포함할 수 있다. 제1 폭과 제2 폭 간의 차이는, 하부 게이트 접점이 하부 게이트로부터 제1 트랜지스터 소자 위의 배선 평면으로 연장되기에 충분할 수 있다.
일부 다른 실시형태에서, 방법은, 제1 트랜지스터 소자 및 제2 트랜지스터 소자 중 적어도 하나에 인접한 제3 트랜지스터 소자를 형성하는 단계를 더 포함할 수 있다. 제3 트랜지스터 소자의 하부 채널 구조물 및 상부 채널 구조물은, 제1 폭 및 제2 폭 중 적어도 하나와 상이한 제3 폭을 가질 수 있다.
이러한 요약 부분은 본 개시물 또는 청구된 개시물의 모든 실시형태 및/또는 점진적으로 새로운 양태를 명시하지 않는다는 점을 유의한다. 대신에, 이러한 요약은 통상적인 기술에 비해 상이한 실시형태 및 해당 신규성 요소에 대한 예비적인 설명만을 제공한다. 본 개시물 및 실시형태의 추가적인 세부 사항 및/또는 가능한 관점에 대하여, 독자는 아래에 추가로 설명되는 바와 같은 본 개시물의 상세한 설명 부분 및 해당 도면을 참조한다.
실시예로서 제안되는 본 개시물의 다양한 실시형태가 이하의 도면을 참조하여 상세히 설명될 것이며, 이하의 도면에서 유사한 번호는 유사한 요소를 나타내고, 도면으로서:
도 1은 나노시트(NS)(좌측)로부터 상보형 FET(CFET)(중간)로, 적층형 CFET(우측)로의 소자 진행 과정의 간략화된 밑그림을 도시한다;
도 2는 CFET 소자 아키텍처로 구현된 5 트랙(상부) 및 3.5 트랙(하부) 셀 높이의 전형적인 조합 로직 셀의 레이아웃을 도시한다;
도 3은 분할 게이트를 포함하는 NS(좌측) 및 CFET(우측) 소자를 도시한다;
도 4는 공통 게이트 구성을 갖는 CFET 소자(좌측), 및 하부 게이트 접점이 상부 게이트의 단부에 도달하여 지나가도록 하기 위해 소자 폭이 감소된 분할 게이트 구성을 갖는 다른 CFET 소자(우측)를 도시한다;
도 5는 실제 순차 로직 셀 설계에 대한 본 개시물의 적용예를 도시한다;
도 6은 본 개시물의 일부 실시형태에 따른 테이퍼 소자(tapered device)의 대안적인 적용예를 도시한다;
도 7은 본 개시물의 일부 실시형태에 따른 매설 전력 레일의 최적화에 대한 테이퍼 소자의 적용예를 도시한다;
도 8a는 전환부 지점의 코너 라운딩을 도시한다;
도 8b는 본 개시물의 일부 실시형태에 따른 계단 형상인 전환부 지점을 도시한다; 그리고
도 9 내지 도 18은 본 개시물의 일부 실시형태에 따른 반도체 구조물을 제조하는 방법을 도시한다.
본원에서 "예시적인"이라는 단어는 "일 실시예, 사례 또는 예시의 역할을 하는"을 의미하도록 사용된다. 본원에서 예시적인 것으로 나타낸 구성, 공정, 설계, 기술 등의 임의의 실시형태는 반드시 다른 그러한 실시형태에 비해 바람직하거나 유리한 것으로 해석될 필요는 없다. 본원에서 예시적인 것으로 나타낸 실시예의 특정 품질 또는 적합성은 의도된 것이 아니거나 추정되어서는 안된다.
또한, "밑에", "아래에", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향과 더불어, 사용 시의 또는 작동 시의 장치(또는 소자)의 상이한 방향을 포함하도록 의도된다. 장치(또는 소자)는 달리 지향될 수 있으며(90도 또는 다른 방향으로 회전될 수 있으며), 본원에서 사용된 공간적으로 상대적인 기술어도 마찬가지로 이에 따라서 해석될 수 있다.
본원의 기술은 VLSI 로직 회로의 비례 축소에 관한 것이다. 특히, 이러한 기술은 마이크로 전자공학 설계에 사용되는 대부분의 디지털 설계 흐름에서 조합 및 순차 로직 함수를 제공하기 위해 사용되는 로직 표준 셀의 비례 축소를 가능하게 한다. 또한, 본원의 실시형태는 셀 높이를 감소시킴으로써 디지털 로직 설계 시에 트랜지스터 밀도를 증가시킬 수 있게 한다. 표준 셀 로직의 셀 높이는, 배선 트랙의 수(즉, 경로 설정을 위해(즉, 트랜지스터를 서로 연결하고 입력 및 출력 핀에 연결하기 위해) 이용 가능한 최소 피치 배선 트랙의 수)로 보고된다. 동일한 셀 폭을 유지하면서 셀 높이를 7T로부터 3.5T로 감소시키는 것은, 50% 면적 비례 축소 또는 2배 밀도 개선에 해당한다. 또한, 본원의 기술은 작은 셀 높이로 높은 구동 강도를 유지하는 설계 및 방법을 개시한다. 이는 소자 폭을 국부적으로 조정함으로써 상보형 FET(CFET) 소자로 구현된 배선 트랙 제한 로직 셀을 포함한다.
본원의 기술은 측방향 게이트 전둘레(gate-all-around: GAA) 트랜지스터 소자로 구현될 수 있다. 이러한 소자는 기판(웨이퍼)의 작업 표면에 평행한 전류 흐름 방향을 갖는 채널 구조물을 갖는다. 또한, 채널 구조물은, 채널의 단면의 전둘레를 둘러싸는 게이트를 포함한다. 이러한 기술은 수직으로 적층된 트랜지스터에 적용될 수 있다. 예를 들어, CFET 소자는, 면적 비례 축소를 위해 서로 위에 위치되는(적층되는) N 및 P 소자를 포함한다.
CFET는 낮은 트랙 높이 셀을 가능하게 함으로써 나노시트를 넘어서는 비례 축소를 가능하게 할 수 있다. 그러나, 한 가지 제한 요인은, 높은 구동 강도를 위해 넓은 소자 폭을 유지하는 동안 하부 게이트와의 배선 접속이다. 이러한 문제를 해결하기 위해, 본원의 기술은 테이퍼 소자 및 집적 흐름을 사용한다. 본원의 기술은, 하부 게이트와의 접속이 필요한 경우, 소자 폭을 선택적으로 좁히기 위해 스페이서 기반 집적 흐름을 사용한다. 본원의 테이퍼 소자(즉, 소자 폭의 선택적 변경)를 사용함으로써, 증가된 소자 연결을 국부적으로 가능하게 하면서, 구동 강도(즉, 전체 소자 폭)를 최대화한다. 본원의 가변 채널 폭 전환부 설계 및 기술은, 측방향 게이트 전둘레(LGAA) 소자, 병렬(side-by-side) 소자를 포함하는 나노시트 소자 뿐만 아니라, CFET 및 적층 CFET 소자를 위해 사용될 수 있다.
명확성을 위해 본원에서 설명되는 바와 같은 상이한 단계들의 설명의 순서가 제시되었다. 일반적으로, 이러한 단계는 임의의 적합한 순서로 수행될 수 있다. 추가적으로, 본원의 각각의 상이한 특징, 기술, 구성 등이 본 개시물의 상이한 곳에서 설명될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 수행될 수 있는 것으로 의도된다. 따라서, 본 개시물은 다수의 상이한 방식으로 구현되고 고려될 수 있다.
도 1은 측방향 게이트 전둘레(LGAA)로도 알려진 나노시트(NS)(100a)(좌측)로부터 상보형 FET(CFET)(100b)(중간)로, 적층형 CFET(100c)(우측)로의 소자 진행 과정의 간략화된 밑그림을 도시한다. 소자 진행 과정은, NS에서 볼 수 있는 바와 같은 병렬 채널 배치로부터, CFET에서 볼 수 있는 바와 같은 수직으로 적층된 채널 배치로 이동함으로써, 채널 폭을 유지하거나 증가시키면서, 소자 풋프린트(footprint)가 감소될 수 있다. 적층형 CFET에 도시된 바와 같이, 더 많은 수직 적층을 통해 추가적인 트랜지스터 밀도 비례 축소가 달성될 수 있다. 결과적으로, 각각의 소자 아키텍처는 VLSI 회로에서 더 높은 트랜지스터 밀도가 달성될 수 있게 한다. NS(100a)는, 예를 들어, XY 평면에 배치된 기판(110a); Z 방향으로 기판(110a) 위에 병렬로 배치된 N 채널(120a) 및 P 채널(130a); N 채널(120a) 및 P 채널(130a)의 둘레에 배치된 공통 게이트(140a); 및 X 방향으로 연장되는 VDD 및 Vss를 포함하는 전력 레일(150a)을 포함한다. CFET(100b)는, 기판(110b); 기판(110b) 위에 수직으로 배치된 N 채널(120b) 및 P 채널(130b); N 채널(120b) 및 P 채널(130b)의 둘레에 배치된 공통 게이트(140b); 및 VDD 및 Vss를 포함하는 전력 레일(150b)을 포함한다. 적층형 CFET(100c)는, 기판(110c); 기판(110c) 위에 배치된 하부 CFET; 하부 CFET 위에 적층된 상부 CFET; 및 전력 레일(150c)을 포함한다. 하부 CFET는, 기판(110c) 위에 수직으로 배치된 P 채널(130c) 및 N 채널(120c); 및 P 채널(130c) 및 N 채널(120c)의 둘레에 배치된 공통 게이트(140c)를 포함한다. 또한, 상부 CFET는 공통 게이트(140c), P 채널(130c) 및 N 채널(120c)을 포함한다. 상부 CFET에서, P 채널(130c)은 N 채널(120c) 위에 배치된다.
도 2는 CFET 소자 아키텍처로 구현된 5 트랙(200a)(상부) 및 3.5 트랙(200b)(하부) 셀 높이의 전형적인 조합 로직 셀의 레이아웃을 도시한다. 상부로부터 하부로의 라인은 폴리실리콘(또는 폴리)(210a 및 210b)이다. 능동 채널(220a 및 220b)은 중앙을 통해 좌측으로부터 우측으로 연장된다. 좌측으로부터 우측으로 연장되는 더 좁은 세그먼트는 금속(230a 및 230b)이다. 정사각형은 게이트 접점(240a 및 240b) 및 소스/드레인(S/D) 접점(250a 및 250b)을 나타낸다. 도 2는 상보형 N 및 P 채널을 측방향으로 배치하는 대신에 수직으로 적층함으로써, 셀 높이 감소를 통해 추가적인 트랜지스터 밀도 개선을 가능하게 함으로써, 소자 풋프린트를 감소시키는 방법을 도시한다. 이제 제한 요인은 트랜지스터를 원하는 로직 함수에 연결하기 위한 가용 배선 트랙의 수이다. 도 2에 도시된 바와 같이, 5 트랙 셀은 4개의 가용 배선 채널을 갖는 반면에, 3.5T 셀은 3개만을 갖는다.
통상적으로, 조합 또는 순차 로직을 제공하기 위해 사용되는 다수의 트랜지스터는 "공통 게이트"(즉, 도 1에 도시된 바와 같이, P 및 N 채널 둘 모두를 둘러싸는 단일 게이트 구조물)를 사용한다. 그러나, 패스-게이트(pass-gate) 로직과 같은, 일부 로직 함수는, N 및 P 채널을 위한 분리되고 독립적으로 접촉되는 게이트인 분할 게이트의 이점을 얻는다.
도 3은 분할 게이트를 각각 포함하는 NS 소자(300a)(좌측) 및 CFET 소자(300b)(우측)를 도시한다. NS 소자(300a)에서는, N 채널(320a) 및 P 채널(330a)의 둘레에 각각 배치된 N 게이트(340a) 및 P 게이트(350a)를 분리시키는 것이 용이하다. 예를 들어, 전형적으로 셀의 중간(이하에서 "N 및 P 분리 공간"으로 지칭됨)에서, 원하는 경우 N 및 P 게이트(340a 및 350a)를 연결 해제하기 위해 폴리실리콘 게이트가 절단될 수 있으며, N 및 P 게이트 접점(360a 및 370a)은 N 및 P 게이트(340a 및 350a) 상에 각각 형성될 수 있고, 각각의 국부적 상호 연결부(예를 들어, 제1 금속 층(M0)(380a 및 390a))에 연결될 수 있다. CFET 소자(300b)에서, N 및 P 분리 공간은 이제 수평면(예를 들어, XY 평면) 대신에 수직면(예를 들어, YZ 평면)으로 형성되어야 하며, 하부 및 상부 게이트(예를 들어, P 및 N 게이트(350b 및 340b)는, 각각의 국부적 상호 연결부(예를 들어, 각각 제1 금속 층(M0)(390b 및 380b))에 의해 독립적으로 접촉되어야 하고, 상부 게이트(예를 들어, N 게이트(340b)) 및 하부 게이트(예를 들어, P 게이트(350b))는 유전체 분리 층(391)에 의해 분리되며, 하부 게이트 접점(예를 들어, P 게이트 접점(370b))이 상부 게이트(340b)를 방해하지 않으면서 제1 금속 층(M0)(390b)에 연결될 수 있도록 계단형 구성이다. 예를 들어, 하부 게이트 접점(370b)이 상부 게이트(340b)의 단부를 지나갈 수 있도록 하기 위해, 상부 게이트(340b)가 트리밍(trimmed)되어야 한다(즉, Y 방향으로 길이가 감소됨). 대형 셀(즉, 도 2의 상부에 도시된 5-트랙 셀과 같은 많은 트랙 수의 셀)에서, 내측의 2개의 트랙이 능동 채널 위에 있으므로, 상부 게이트(340b)를 다시 트리밍할 수 없게 하기 때문에, 이는 하부 게이트 접점(370b)을 외측 배선 트랙으로 제한한다. 도 2의 하부에 도시된 3.5-트랙 셀에 도시된 바와 같이, 동일한 소자 폭을 유지하면서 셀 높이를 감소시킴으로써, 궁극적으로 모든 배선 트랙이 분할-게이트 구성으로 하부 소자에 접속되는 것을 차단한다.
본 개시물에 따라, 공격적으로 비례 축소된 CFET 레이아웃에서 분할-게이트 구성을 가능하게 하기 위해, 예를 들어, 하부 게이트 접점이 상부 게이트의 단부에 도달하여 지나가도록 하기 위한 분리 공간을 개방하기 위해 필요한 경우, 소자 폭이 선택적으로 좁혀진다. 예를 들어, 도 4는 소자 폭이 감소되지 않고 여전히 W1이도록 공통 게이트(440a)를 갖는 CFET 소자(400a)(좌측), 및 상부 및 하부 게이트(440b 및 450b)를 포함하는 분할-게이트 구성을 갖는 다른 CFET 소자(400b)(우측)를 도시하므로, 하부 게이트 접점(470b)이 상부 게이트(440b)의 단부에 도달하여 지나가도록 하기 위해, 소자 폭이 W2로 감소된다.
본 개시물을 실제 순차 로직 셀 설계에 적용하는 것을 예시하기 위해, 도 5는 (상부 소자와 무관하게) 하부 소자와의 접속이 필요한 경우에만, (도 5의 하부에 확대되어 도시되는) 소자 폭을 선택적으로 좁히는 3.5-트랙 셀을 갖는 플립-플롭(flip-flop)의 5-트랙(500a)(상부) 및 3.5-트랙(500b)(중간) 렌더링을 도시한다. 3.5-트랙은 도 4에 도시된 CFET 소자(400b)에 해당할 수 있다.
도 6은 출력 구동기(610)만이 넓혀져서 구동 강도를 증가시키는 반면에, 다른 모든 소자는 전력 소비를 절약하기 위해 좁게 유지되는, 테이퍼 소자(600)의 대안적인 적용예를 도시한다. 실시예에서, 이러한 플립-플롭 설계를 구성하는 15개의 능동 트랜지스터 쌍 중에서, 단지 하나의 트랜지스터 쌍(예를 들어, 맨 좌측에 있는 출력 인버터)만이 전체 회로 성능에 주로 영향을 미치고, 더 넓은 능동 채널의 이점을 크게 얻는다.
개시된 테이퍼 소자(700)의 추가적인 양태는, 도 7에 도시된 바와 같이, 매설 전력 레일(BPR)(750)(예를 들어, VDD 및 Vss)의 파생 최적화이다. "매설" 전력 레일은, 예를 들어 벌크 실리콘 내에서, 능동 소자 아래에 위치된 전력 레일이다. 통상적으로는, 능동 소자 위의 금속 배선 층에 전력 레일이 형성된다. IR 강하(즉, 고저항 전력 공급기에 대한 과잉 전류 부하로 인한 전압 강하)를 최소화하기 위해, 전력 레일은 최대 폭으로 설계되어야 한다. 자기-정렬(self-aligned) 매설 전력 레일 공정을 사용하여, 도 5 및 도 6의 테이퍼 소자(500a, 500b, 및 600)는, 넓은 능동 채널(720a) 및 좁은 능동 채널(720b)을 포함하는 능동 소자 채널에 대한 일정한 오프셋을 유지함으로써, 능동 소자를 방해하지 않으면서 폭을 최대화하는 테이퍼 전력 레일(750)로 변환된다.
바람직하게는, 본원에서 구성된 테이퍼 소자는, 접촉 폴리 피치(cpp)에 배치된 2개의 게이트(예를 들어, 전환부 공간(740)이 삽입되는 게이트(740a 및 740b)) 사이의 전환부 공간(740) 내에서, 넓은 나노시트로부터 좁은 나노시트로의 전환부(730)(또는 채널 폭 전환부)가 신뢰 가능하게 이루어지도록 형성된다. 최첨단 기술 노드가 40 nm cpp에 근접함에 따라, 이는 사소하지 않은 문제이다.
따라서, 본원의 방법은, 나노시트의 폭의 임의의 전환부가 엄격한 cpp로 2개의 소자 사이의 공간 내에서 의도된 트랜지스터 영역(즉, 게이트 영역)의 외부에서 포착되도록 패터닝된 가변 폭 나노시트(예를 들어, 실리콘/실리콘 게르마늄 나노시트 적층물)를 가능하게 한다. 최첨단 단일 노광 EUV 공정 조차도, 접촉 폴리 피치(CPP)가 작은 경우(40 nm에 근접하거나 40 nm 미만), 가변 나노시트 폭을 패터닝하기 위한 솔루션이 아닐 수 있다. 단일 노광 EUV 공정에서, 나노시트 폭의 이러한 전환부 지점(즉, 11 nm 내지 21 nm로 가변됨)의 수직 코너 라운딩은 의도된 게이트 영역으로 연장될 수 있으므로, 트랜지스터(즉, 게이트 영역) 내의 채널 폭의 가변성을 유발하여, 소자 기능에 부정적인 영향을 줄 것이다. 결과적으로, 채널 폭의 전환부(730) 중 일부는, 채널이 의도된 게이트 영역(예를 들어, 게이트(740a 및 740b) 사이)에 진입함에 따라, 여전히 증가하거나 감소한다. 이는 도 8a에 도시된다.
실리콘/실리콘 게르마늄 나노시트 적층물의 폭 변화의 전환부 지점은, 집적의 임의의 에지 배치 에러를 또한 고려해야 한다. 예를 들어, 자기-정렬 이중 패터닝 방법에 의해 수행되는 의도된 게이트의 배치는, 리소그래피 장비의 정렬 공차와 연관된 배치 에러를 가질 뿐만 아니라, 자기-정렬 이중 패터닝 집적의 개별 단계와 연관된 피치-워킹(pitch-walking)을 가질 것이다. 이러한 효과는, 나노시트 구조물의 단일 노광 EUV 패터닝의 경우, 소자의 각각의 트랜지스터 내의 채널 폭의 추가적인 임계 가변성을 유발할 것이다.
이에 따라, 나노시트 폭 전환부가 매우 작은 거리로 제한되어야 하도록 한다. 바람직하게는, 계단-증가(또는 계단형) 전환부(830)는, 나노시트 폭의 원하는 전환 프로파일을 도시하는 도 8b에 도시된 바와 같이, 의도된 게이트 구조물 사이의 영역(예를 들어, 전환부 공간(840)) 내에 존재하고 트랜지스터 자체 내에는 존재하지 않도록, 이것이 계단 크기 증가 또는 감소에 대한 최상의 가능한 공차를 갖기 때문에, 가장 바람직하다. 예를 들어, 의도된 채널 폭도 11 nm 내지 21 nm로 가변된다. 단일 노광 EUV 패터닝에 의해 나타나는 전형적인 코너 라운딩 프로파일을 제거하는 것은, 트랜지스터 내의 나노시트 폭 연장의 임의의 연속을 방지하고, 폭 증가를 트랜지스터 사이의 영역으로 제한하기 위해 중요하다.
본 개시물은 스페이서 기반 공정을 통해 트랜지스터 사이의 영역(즉, 전환부 공간) 내에 나노시트 폭의 전환부를 형성하기 위한 그러한 방법을 커버한다. 이러한 공정은 나노시트 폭의 계단형 전환부를 가능하게 할 것이다. 또한, 이러한 방법은 간단한 나노시트 공정을 넘어서 확장될 수 있으며, 게이트 구조물, 금속 구조물, 및 상호 연결부 구조물을 포함하는 다른 임계 구조물로도 확장될 수 있다. 본원에서 실시형태를 설명함에 있어서의 편의를 위해, 본 개시물은 가변 폭 나노시트의 형성에 초점을 맞춘다.
스페이서 기반 솔루션을 포함함으로써, 단일 노광 EUV 공정을 통해 이용 가능하지 않는 다수의 옵션을 제공한다. 한 가지 옵션은, 도 8b에 도시된 바와 같이, 나노시트 폭의 대칭적 계단-증가이다. 즉, 나노시트 폭이 나노시트의 양면으로부터 동일하게 증가되거나 감소되는 전환이 이루어진다. 다른 옵션은 나노시트 폭의 비대칭적 계단-증가이다. 나노시트 폭이 나노시트의 일면으로부터만 증가되거나 감소되는 이러한 전환이 이루어진다. 다수의 나노시트 폭에 대한 옵션은, 추가적인 스페이서의 사용을 통해, 또는 스페이서 공정이 반복되는 순차적 하드마스크 공정을 통해 포함될 수 있다.
아래의 예시는 "좁은" 나노시트 구조물로부터 "넓은" 나노시트 구조물로의 단일 대칭적 전환부가 본 공정 기술로 구현될 수 있는 방법에 대한 일 실시예를 나타낸다. 이러한 예시는 단일 대칭적 전환부의 경우에 대해서만 나타낸다. 이해될 수 있는 바와 같이, 유사한 공정 집적은, 대칭적으로 뿐만 아니라 비대칭적으로 다수의 전환부 폭을 형성하기 위해 사용될 수 있다.
일 실시형태에서, 기판 세그먼트(또는 반도체 구조물)(900)의 백본(backbone) 또는 맨드릴 구조물(910)은, 도 9에 도시된 바와 같은 최소 크기의 의도된 나노시트 구조물로 패터닝된다. 이러한 예시의 목적을 위해, 백본 크기는, "좁은" 의도된 나노시트 폭(또는 좁은 폭 NW)으로 지칭되는 것의 경우, 폭이 11 nm로 설정된다. 공정 집적을 위해, 임의의 적합한 백본 재료가 사용될 수 있다. 최종 목적은, 얕은 트렌치 절연 방법을 포함하는 기존의 라인 전단(FEOL) 공정 집적을 계속하기 위해, 실리콘/실리콘 게르마늄 에피택셜 격자 위의 실리콘 질화물 내에 최종 가변 나노시트 패턴을 기록하는 것이다. 바람직하게는, 백본 구조물(910) 자체는, 전반적인 공정 집적을 간소화하기 위해, 하부에 얇은 비정질 하드마스크를 갖는 실리콘 질화물로 구성된다. 그러나, 다수의 재료가 이러한 백본 또는 맨드릴 재료로서 사용될 수 있음을 유의한다. 바람직한 재료 선택은, 본원의 공정이 현재의 다운스트림 FEOL 집적과 호환 가능할 수 있도록 하기 위한 것이다.
반도체 구조물(900)은, 웨이퍼의 기판(920) 위에 배치된 제1(또는 하부) 채널 구조물(942), 및 하부 채널 구조물(942) 위에 배치된 제2(또는 상부) 채널 구조물(952)을 포함할 수 있다. 하부 채널 구조물(442)은, 하나 이상의 제1(또는 하부) 실리콘/실리콘 게르마늄 나노시트(또는 나노시트 적층물) 또는 나노와이어를 포함할 수 있다. 하부 나노시트 또는 나노와이어는 기판(920) 위에 적층되어 하부 절연 층(943)에 의해 서로 이격될 수 있다. 또한, 상부 채널 구조물(952)은, 하나 이상의 제2(또는 상부) 실리콘/실리콘 게르마늄 나노시트(또는 나노시트 적층물) 또는 나노와이어를 포함할 수 있다. 상부 나노시트 또는 나노와이어는 하부 채널 구조물(942) 위에 적층되어 상부 절연 층(953)에 의해 서로 이격될 수 있다. 캡 층(예를 들어, 테트라-에틸-오르토-실란, TEOS)(980) 및 하드마스크(예를 들어, 비정질 실리콘 또는 실리콘 질화물)(990)가 상부 채널 구조물(952) 위에 순차적으로 형성된다.
도 10에 도시된 바와 같이, 측벽 스페이서 공정을 사용하여, 패턴의 폭을 넓은 나노시트 타겟(950)(이러한 실시예에서, 21 nm(즉, 넓은 폭(WW))로 임의적으로 설정됨)까지 증가시키도록 측벽 스페이서(930)를 형성할 수 있다. 스페이서 재료의 재료 선택은 다운스트림 집적과 일치하도록 이루어지며, 다수의 재료가 백본 또는 맨드릴 재료의 선택물과 조합하여 사용될 수 있다. 일 실시형태에서, 실리콘 산화물이 스페이서 선택물로서 사용되며, 두께가 5 nm의 임의적인 크기로 설정된다. 이러한 실시예는, 나노시트 폭 내에서 하나의 전환부를 가능하게 하기 위해, 측벽 스페이서(930)의 단일 증착을 사용한다. 그러나, 다른 실시형태에서, 스페이서의 다수의 "색상" 또는 재료가 사용될 수 있다. 즉, 나노시트 폭 내에서 다수의 전환부를 제공하기 위해, 상이한 재료 선택물의 다수의 스페이서가 형성된다. 추가적인 측벽 스페이서 재료를 추가할 때, 각각의 스페이서가 백본 및 하부 하드마스크 층에 대해서 뿐만 아니라 다른 스페이서 재료 간의 에칭 선택성을 가질 필요가 있도록 제공하는 것이 중요하다. 다른 재료를 에칭하지 않으면서 하나의 재료를 에칭하기 위한 다양한 에칭 화학 물질을 포함하여, 이러한 재료 선택 및 에칭 선택성은 통상적으로 알려져 있다.
그 다음, 도 11에 도시된 바와 같이, 백본/맨드릴(910) 및 스페이서 구조물(930) 위에 차단 마스크(960)가 형성된다. 차단 패턴은, 하나 이상의 측벽 스페이서(930)의 제거에 의해 좁아지도록 ("넓은"으로부터 "좁은"으로의 전환부가 목표되는) 나노시트(942/943/952/953)의 부분을 노출시킨다. 접촉 폴리 피치에 비해 상대적으로 더 큰 피치의 나노시트 구조물(942/943/952/953)을 고려할 때, 차단 패턴(에칭 마스크)(960)은, 차단 패턴(960)의 임의의 코너 라운딩이 후속 노출 에칭 공정 동안 개방되는 나노시트 구조물(942/943/952/953)과 중첩되게 연장되지 않도록, 충분히 크게 패터닝될 수 있다.
대칭적인 나노시트 폭 전환부의 경우, 넓은 나노시트 타겟(950)의 양면은 차단 공정에 의해 노출될 것이다. 비대칭적인 나노시트 폭 전환부의 경우, 차단 마스크(960)의 개방된 영역의 측벽이 백본 재료(910) 상에 놓이도록 차단 패턴이 형성된다. 상이한 리소그래피 기술의 전형적인 코너 라운딩 특성에 기초하여, 시작 백본 폭에 의해 한정되는 "좁은" 나노시트 폭의 의도된 크기에 기초하는 비대칭적 전환부를 형성하는 약간의 제한이 있을 수 있다. 더 큰 스케일에서, 이는 문제가 아니다.
그 다음, 도 12에 도시된 바와 같이, 측벽 스페이서(930)는 이방성으로 에칭되며, 차단 마스크(960)가 제거된다. 일 실시형태에서, 스페이서(930)의 이방성 에칭에 따라, 스핀-온-유기 막(970) 위에 있는 산화물계 층의 동시적인 제거도 가능하기 때문에, 측벽 스페이서(930)는 실리콘 산화물로 제조된다. 그러나, 다른 실시형태에서, 맨드릴 상에 측벽 스페이서를 형성하기 위해, 다수의 측벽 스페이서 재료가 사용될 수 있다.
이러한 방법은 서브트랙티브 공정(subtractive process)을 예시함을 유의한다. 즉, 측벽 스페이서(930)는 맨드릴(910)에 추가된 다음, 특정 위치에서 선택적으로 제거된다. 이에 따라, 원하는 영역에서 측벽 스페이서(930)를 에칭함으로써 나노시트 폭을 조정한다. 애디티브 공정(additive process)도 본원에서 사용될 수 있다. 애디티브 공정에서는, ("넓은"으로부터 "좁은"으로의 전환부가 목표되는) 맨드릴(910)의 특정 영역이 노출된 다음, 측벽 스페이서(930)가 노출된 맨드릴(910) 상에 형성된다. 애디티브 공정은, 다수의 측벽 스페이서 화학 물질을 필요로 하지 않으면서, 다수의 나노시트 폭을 가능하게 함에 있어서 더 많은 유연성을 제공할 수 있다.
이러한 기술이 다수의 나노시트 전환부에 걸쳐서 작용할 수 있도록, 다수의 전환부 지점을 형성하기 위해, 다수의 차단 마스크(960) 뿐만 아니라 다수의 측벽 스페이서(930)가 사용되어야 한다. 다수의 측벽 스페이서(930)는 넓은 측벽 스페이서 및 좁은 측벽 스페이서를 포함할 수 있으며, 넓은 측벽 스페이서는 좁은 측벽 스페이서와 동일한 단일 재료를 포함할 수 있거나, 좁은 측벽 스페이서에 의해 사용되는 재료를 포함하는 다수의 재료를 포함할 수 있다. 예를 들어, 넓은 측벽 스페이서만을 제거하기 위한 하나의 차단 패턴, 넓은 측벽 스페이서 및 좁은 측벽 스페이서 둘 모두를 제거하기 위한 추가적인 차단 패턴 등. 애디티브 공정에서, 넓은 측벽 스페이서는 단일 재료를 사용하여 형성될 수 있거나, 나노시트 형성을 위한 목표된 폭에 도달할 때까지, 다수의 측벽 스페이서 증착 및 스페이서 개방 에칭이 실행될 수 있다.
도 13에 도시된 바와 같이, 스핀-온-유기 재료(970)의 제거는, 측벽 스페이서(930)가 있는 그리고 측벽 스페이서(930)가 없는 백본 타겟(950)에 포함된 가변 나노시트 패턴을 노출시킨다.
도 14에 도시된 바와 같이, 가변 나노시트 폭 패턴 마스크(991)(또는 2차 하드마스크)를 형성하기 위해, 백본(910) 및 가변 측벽 스페이서(930)는 하부 하드마스크(즉, 하드마스크(990))로 전사되어야 한다. 이러한 실시예에서, 비정질 실리콘 하드마스크(990)가 가변 나노시트 폭 패턴을 전사하기 위해 사용된다. 그러나, 다수의 상이한 하드마스크 재료가 선택될 수 있다. 비정질 실리콘을 선택함으로써, 백본(910) 및 측벽 스페이서 재료(930)의 용이한 제거를 가능하게 한다.
도 15에 도시된 바와 같이, 기록된 패턴(즉, 백본(910) 및 가변 측벽 스페이서(930))은 2차 비정질 실리콘 하드마스크(991)로부터 최종 실리콘 질화물 하드마스크(980)로 전사되어, 최종 1차 가변 나노시트 폭 패턴 마스크(981)를 형성하며, 실리콘 질화물(즉, 하드마스크(980 및 990))과 실리콘 산화물(즉, 측벽 스페이서(930)) 간의 비-선택적 에칭 공정이 사용되고, 이는 1차 실리콘 질화물 하드마스크(980)로의 전사 동안 백본(910) 및 측벽 스페이서 재료(930)를 제거함으로써, 비정질 실리콘 하드마스크(991)로의 패턴의 전사와 실리콘 질화물 최종 하드마스크(981)로의 전사 사이에 추가적인 에칭 및 세척 단계를 포함할 임의의 필요성을 없앤다.
도 16에 도시된 바와 같이, 반도체 구조물(900)의 핀 구조물(921)을 형성하기 위한 FIN 에칭 공정에서, 비정질 실리콘 하드마스크(991)가 동시에 제거되므로, 1차 실리콘 질화물 하드마스크(981)로부터 2차 하드마스크(991)를 제거하기 위한 추가적인 에칭 및 세척 단계를 사용해야 하는 필요성을 없앤다. 또 다시, 이는 본원의 공정의 선택적인 구현예이지만, 이러한 실시예에서는 단순히 공정 집적 및 공정의 비용으로 나타낸다.
도 17에 도시된 바와 같이, 얕은 트렌치 절연(STI) 공정에서, 벌크 실리콘 영역 내의 실리콘/실리콘 게르마늄 핀 구조물(921) 사이의 영역은 실리콘 산화물(922)로 충전될 것이다.
다시 도 8b를 참조하면, 핀 구조물(921) 위에 라이너(예를 들어, 화학 산화물)(923)가 형성된 다음, 반도체 구조물(900)의 트랜지스터 영역을 한정하기 위해 게이트 구조물(963)이 형성될 것이다. 도 8b에서 알 수 있는 바와 같이, "좁은" 나노시트 폭으로부터 "넓은" 나노시트 폭으로의 급격한(예를 들어, 계단형 구성) 전환부는, 게이트 구조물(963) 사이의 영역 내에 완전히 포함되는 것으로 간주될 수 있으므로, 트랜지스터 내에 있는 채널 폭 내의 임의의 연속적인 전환부를 방지할 수 있다. 나노시트 폭의 전환부는, 자기-정렬 이중 패터닝 방법에 의해 수행되는 바와 같은 게이트 패터닝의 전형적인 피치 워킹을 통한, 그리고 이러한 실시예가 상보형 FET 소자에 대해 수행되는 경우, 웨이퍼 본딩을 통한 임의의 이종 집적 공정과 연관된 왜곡 효과, 리소그래피 장비의 전형적인 정렬 공차를 통한 게이트 구조물(963)의 배치의 편차를 포함하는, 다운스트림 집적의 통상적인 공정 가변성을 수용할 수 있다.
완성된 라인 전단(FEOL)/라인 중간(MOL) 소자 단면이 도 18에 도시되며, 필요한 게이트 접점을 허용하면서 최적 구동 강도를 유지하기 위해, CFET 소자 내의 "좁은"(좌측) 및 "넓은"(우측) 나노시트의 조합이 필요에 따라 도시된다. 예를 들어, 반도체 구조물(900)은, 하부 채널 구조물(942); 하부 채널 구조물(942) 위에 수직으로 형성된 상부 채널 구조물(952); 하부 채널 구조물(942)의 제1 부분의 둘레에 형성된 하부 게이트, 상부 채널 구조물(952)의 제1 부분의 둘레에 형성된 상부 게이트, 및 상부 게이트와 하부 게이트 사이에 형성되어 상부 게이트와 하부 게이트를 분리시키는 분리 층을 포함하는 제1 트랜지스터 소자(901); 및 상부 채널 구조물(952)의 제2 부분 및 하부 채널 구조물(942)의 제2 부분의 둘레에 형성된 공통 게이트를 포함하는 제2 트랜지스터 소자(902)를 포함할 수 있으며, 하부 채널 구조물의 제1 부분은 상부 채널 구조물의 제1 부분과 폭이 동일하고, 하부 채널 구조물의 제2 부분은 상부 채널 구조물의 제2 부분과 폭이 동일하며, 하부 채널 구조물의 제1 부분은, 하부 채널 구조물의 제2 부분의 제2 폭(예를 들어, W1 또는 WW) 미만인 제1 폭(예를 들어, W2 또는 NW)을 갖는다(도 3, 도 4, 도 10, 도 17, 및 도 18 참조). 일 실시형태에서, 상부 게이트는 상부 채널 구조물(952)의 단면의 전둘레에 형성되며, 하부 게이트는 하부 채널 구조물(942)의 단면의 전둘레에 형성되고, 공통 게이트는 상부 채널 구조물(952) 및 하부 채널 구조물(942)의 단면의 전둘레에 형성된다. 다른 실시형태에서, 상부 채널 구조물(952) 및 하부 채널 구조물(942)은, 제1 트랜지스터 소자(901)와 제2 트랜지스터 소자(902) 사이에 채널 폭 전환부(예를 들어, 도 8b에 도시된 바와 같은 계단형 전환부(841))를 가지며, 접촉 폴리 피치(CPP)(예를 들어, 전환부 공간)에 위치된다(도 8b 참조). 예를 들어, 계단 형상의 채널 폭 전환부는, 상부 채널 구조물(952) 및 하부 채널 구조물(942)의 중심선에 대하여 대칭적이다. 일부 다른 실시형태에서, 반도체 구조물(900)은, 제1 트랜지스터 소자(901) 및 제2 트랜지스터 소자(902)의 아래에 위치된 전력 레일을 더 포함할 수 있으며, 전력 레일은 상부 채널 구조물(952) 및 하부 채널 구조물(942)의 폭에 해당하는 폭을 갖는다(도 7, 도 17, 및 도 18 참조). 다양한 실시형태에서, 반도체 구조물(900)은 하부 게이트에 연결된 하부 게이트 접점을 더 포함할 수 있으며, 제1 폭과 제2 폭 간의 차이는, 하부 게이트 접점이 하부 게이트로부터 제1 트랜지스터 소자(901) 위의 배선 평면(1810)으로 연장되기에 충분하다(도 4, 도 17, 및 도 18 참조). 또 다른 실시형태에서, 반도체 구조물(900)은 제1 트랜지스터 소자(901) 및 제2 트랜지스터 소자(902) 중 적어도 하나에 인접한 제3 트랜지스터 소자(903)를 더 포함할 수 있으며, 제3 트랜지스터 소자(903)의 하부 채널 구조물(942) 및 상부 채널 구조물(952)은, 제1 폭 및 제2 폭 중 적어도 하나와 상이한 제3 폭을 갖는다.
본원의 테이퍼 소자는 하나의 소자의 출력이 다음 소자의 입력이 되는 연속적인 능동 채널을 공유하는 것 이상이다. 본원의 소자는, 하부 게이트 접속이 요구되지 않는 모든 소자에서 능동 채널을 넓힘으로써, 전체 구동 강도를 유지하면서 CFET 소자(또는 적층형 CFET와 같은 CFET 파생물)에서 하부 소자 접속을 제공하기 위한 좁은 소자의 사용을 포함한다. 테이퍼 전력 레일은, 자기-정렬 매설 전력 레일 공정을 테이퍼 소자 적층물에 적용하는 결과로서 형성된다. 스페이서 기반 방법은, 단일 노광 리소그래피가 충분한 영상 충실도를 제공하지 않는 경우, 공격적인 CPP로 최첨단 기술 노드의 테이퍼 소자를 가능하게 한다.
테이퍼 소자 구성은 CFET의 하부 게이트 접속에 대해 주로 설명되지만, 본원에 설명된 방법은, 예를 들어, 이에 제한됨이 없이, 개선된 회로 성능을 위해 더 높은 구동 강도를 활용하는 소자에서만 능동 채널을 선택적으로 넓히는, 로직 및 메모리 회로의 보다 통상적인 전력 대 성능 조정에도 적용 가능함은 당업자에게 명백할 것이다.
실시형태는, 집적 시에 트랜지스터 내의 채널 폭의 공정 가변성이 트랜지스터 성능에 어떠한 영향도 미치지 않도록, 나노시트의 폭의 전환부가 의도된 게이트 영역의 외부에서 이루어질 수 있도록 하는, 소자 내의 가변 폭 나노시트 구조물을 패터닝하기 위한 방법을 포함한다. 나노시트 폭의 전환부는 소자 내에서 다수의 증분에 걸쳐서 이루어질 수 있다. 나노시트 폭의 전환부는 (예를 들어, 상부 채널 구조물 및 하부 채널 구조물의 중심선에 대하여) 대칭적으로 이루어질 수 있거나, 소자 내에서 비대칭적으로 이루어질 수 있다.
소자 내에 이러한 나노시트 폭 편차를 형성하기 위해 측벽 스페이서 공정이 포함되며, 나노시트의 폭의 전환부는 백본 구조물, 백본 및 측벽 스페이서를 포함하는 패턴의 전사에 기초하고, 백본 및 2개의 측벽 스페이서는, 실리콘/실리콘 게르마늄 다층에 전사되기 전에 하드마스크에 전사될 수 있다. 이러한 공정은 서브트랙티브 또는 애디티브 방법을 통해 모두 수행될 수 있다. 예를 들어, 의도된 나노시트의 폭을 감소시키기 위해, 백본 및 측벽 스페이서 패턴으로부터 스페이서가 제거될 수 있거나, 더 넓은 나노시트 폭을 형성하기 위해, 기존의 백본 또는 백본 및 스페이서 공정을 통해 추가적인 측벽 스페이서가 형성될 수 있다. 간단히 스페이서를 절단하거나 추가하는 폭 조정은, 나노시트의 폭의 계단형 전환부(90도 또는 L자 형상)를 촉진시킬 것이다. 이에 따라, 리소그래피 폭 조정의 전형적인 임의의 코너 라운딩이 실리콘/실리콘 게르마늄 다층 격자(이는 트랜지스터 영역으로 연장될 수 있음) 내로 전사되는 것을 방지한다.
본원의 기술은, 나노시트 폭 전환부, 게이트 폭 및 게이트 길이 전환부, 국부적 상호 연결부 폭 및 길이 전환부, 임의의 매설 금속 층을 포함하는 금속 층 폭 전환부를 포함하는 계단형 폭 전환부를 위해, 집적 시에 다수의 모듈에 걸쳐서 포함될 수 있다.
전술한 설명에서, 공정 시스템의 구체적인 구조, 그리고 그 내부에 사용되는 다양한 구성 요소 및 공정의 설명과 같은, 구체적인 세부 사항이 상술되었다. 그러나, 본원의 기술은 이러한 구체적인 세부 사항으로부터 벗어나는 다른 실시형태로 실시될 수 있으며, 이러한 세부 사항은 설명을 위한 목적이며 제한 사항이 아님을 이해해야 한다. 본원에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술되었다. 그럼에도 불구하고, 실시형태는 이러한 구체적인 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성 요소는 유사한 참조 부호로 표시되므로, 임의의 중복 설명은 생략될 수 있다.
다양한 실시형태의 이해를 돕기 위해 다양한 기술이 다수의 별개의 작업으로서 설명되었다. 설명의 순서는 이들 작업이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안된다. 실제로, 이들 작업은 제시된 순서로 수행될 필요가 없다. 설명된 작업은 설명된 실시형태와 상이한 순서로 수행될 수 있다. 다양한 추가적인 작업이 추가적인 실시형태에서 수행될 수 있거나/수행될 수 있고, 설명된 작업이 추가적인 실시형태에서 생략될 수 있다.
본원에서 사용된 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 개시물에 따라 처리되는 대상물을 지칭한다. 기판은 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 웨이퍼와 같은 베이스 기판 구조물, 레티클, 또는 박막과 같이 베이스 기판 구조물 상에 있거나 위에 놓이는 층일 수 있다. 따라서, 기판은 패터닝된 또는 패터닝되지 않은 임의의 특정 베이스 구조물, 하부층 또는 상부층으로 제한되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만, 이는 단지 예시적인 목적을 위한 것이다.
또한, 당업자는 본 개시물의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 작업에 대해 많은 변경이 이루어질 수 있음을 이해할 것이다. 이러한 변경은 본 개시물의 범위에 의해 커버되도록 의도된다. 따라서, 본 개시물의 실시형태의 전술한 설명은 제한적인 것으로 의도되지 않는다. 오히려, 본 개시물의 실시형태에 대한 임의의 제한 사항은 이하의 청구범위에 제시된다.

Claims (20)

  1. 반도체 구조물로서,
    하부 채널 구조물;
    상기 하부 채널 구조물 위에 수직으로 형성된 상부 채널 구조물;
    상기 하부 채널 구조물의 제1 부분의 둘레에 형성된 하부 게이트, 상기 상부 채널 구조물의 제1 부분의 둘레에 형성된 상부 게이트, 및 상기 상부 게이트와 상기 하부 게이트 사이에 형성되어 상기 상부 게이트와 상기 하부 게이트를 분리시키는 분리 층을 포함하는 제1 트랜지스터 소자; 및
    상기 상부 채널 구조물의 제2 부분 및 상기 하부 채널 구조물의 제2 부분의 둘레에 형성된 공통 게이트를 포함하는 제2 트랜지스터 소자를 포함하며,
    상기 하부 채널 구조물의 상기 제1 부분은 상기 상부 채널 구조물의 상기 제1 부분과 폭이 동일하고,
    상기 하부 채널 구조물의 상기 제2 부분은 상기 상부 채널 구조물의 상기 제2 부분과 폭이 동일하며,
    상기 하부 채널 구조물의 상기 제1 부분은, 상기 하부 채널 구조물의 상기 제2 부분의 제2 폭 미만인 제1 폭을 갖는,
    반도체 구조물.
  2. 제1항에 있어서,
    상기 상부 게이트는 상기 상부 채널 구조물의 단면의 전둘레에 형성되며,
    상기 하부 게이트는 상기 하부 채널 구조물의 단면의 전둘레에 형성되고,
    상기 공통 게이트는 상기 상부 채널 구조물 및 상기 하부 채널 구조물의 단면의 전둘레에 형성되는, 반도체 구조물.
  3. 제1항에 있어서,
    상기 상부 채널 구조물 및 상기 하부 채널 구조물은, 상기 제1 트랜지스터 소자와 상기 제2 트랜지스터 소자 사이에 채널 폭 전환부를 갖는, 반도체 구조물.
  4. 제3항에 있어서,
    상기 채널 폭 전환부는 접촉 폴리 피치(CPP)에 위치되는, 반도체 구조물.
  5. 제3항에 있어서,
    상기 채널 폭 전환부는 계단 형상인, 반도체 구조물.
  6. 제5항에 있어서,
    상기 채널 폭 전환부는 상기 상부 채널 구조물 및 상기 하부 채널 구조물의 중심선에 대하여 대칭적인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 아래에 위치된 전력 레일을 더 포함하며,
    상기 전력 레일은, 상기 상부 채널 구조물 및 상기 하부 채널 구조물의 폭에 해당하는 폭을 갖는, 반도체 구조물.
  8. 제1항에 있어서,
    상기 하부 게이트에 연결된 하부 게이트 접점을 더 포함하며,
    상기 제1 폭과 상기 제2 폭 간의 차이는, 상기 하부 게이트 접점이 상기 하부 게이트로부터 상기 제1 트랜지스터 소자 위의 배선 평면으로 연장되기에 충분한, 반도체 구조물.
  9. 제1항에 있어서,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자 중 적어도 하나에 인접한 제3 트랜지스터 소자를 더 포함하며,
    상기 제3 트랜지스터 소자의 상기 하부 채널 구조물 및 상기 상부 채널 구조물은, 상기 제1 폭 및 상기 제2 폭 중 적어도 하나와 상이한 제3 폭을 갖는, 반도체 구조물.
  10. 반도체 구조물을 제조하는 방법으로서,
    반도체 재료 층 적층물 위에 맨드릴을 형성하는 단계;
    상기 맨드릴의 부분 상에 적어도 하나의 측벽 스페이서를 형성하는 단계;
    상기 맨드릴 및 상기 적어도 하나의 측벽 스페이서를 사용하여, 상기 반도체 재료 층 적층물 내에 채널 구조물을 한정하는 단계;
    상기 맨드릴의 상기 부분 및 상기 측벽 스페이서에 해당하는 상기 채널 구조물의 제1 부분을 포함하는 제1 트랜지스터 소자를 상기 반도체 재료 층 적층물로부터 형성하는 단계; 및
    상기 맨드릴의 잔여 부분에 해당하는 상기 채널 구조물의 제2 부분을 포함하는 제2 트랜지스터 소자를 상기 반도체 재료 층 적층물로부터 형성하는 단계를 포함하는,
    반도체 구조물을 제조하는 방법.
  11. 제10항에 있어서,
    적어도 하나의 측벽 스페이서를 형성하는 단계는, 2개의 측벽 스페이서를 형성하는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 2개의 측벽 스페이서는 상기 맨드릴의 상기 부분의 양면 상에 형성되는, 방법.
  13. 제11항에 있어서,
    상기 2개의 측벽 스페이서는 상기 맨드릴의 상기 부분의 일면 상에 형성되는, 방법.
  14. 제10항에 있어서,
    상기 맨드릴의 부분 상에 적어도 하나의 측벽 스페이서를 형성하는 단계는,
    상기 맨드릴의 부분 상에 적어도 제1 측벽 스페이서를 형성하는 단계; 및
    상기 맨드릴의 잔여 부분 상에 형성된 상기 적어도 제1 측벽 스페이서의 부분을 제거하는 단계를 포함하는, 방법.
  15. 반도체 구조물을 제조하는 방법으로서,
    하부 채널 구조물을 형성하는 단계;
    상기 하부 채널 구조물 위에 수직으로 상부 채널 구조물을 형성하는 단계;
    상기 하부 채널 구조물의 제1 부분의 둘레에 형성된 하부 게이트, 상기 상부 채널 구조물의 제1 부분의 둘레에 형성된 상부 게이트, 및 상기 상부 게이트와 상기 하부 게이트 사이에 형성되어 상기 상부 게이트와 상기 하부 게이트를 분리시키는 분리 층을 포함하는, 제1 트랜지스터 소자를 형성하는 단계; 및
    상기 상부 채널 구조물의 제2 부분 및 상기 하부 채널 구조물의 제2 부분의 둘레에 형성된 공통 게이트를 포함하는 제2 트랜지스터 소자를 형성하는 단계를 포함하며,
    상기 하부 채널 구조물의 상기 제1 부분은 상기 상부 채널 구조물의 상기 제1 부분과 폭이 동일하고,
    상기 하부 채널 구조물의 상기 제2 부분은 상기 상부 채널 구조물의 상기 제2 부분과 폭이 동일하며,
    상기 하부 채널 구조물의 상기 제1 부분은, 상기 하부 채널 구조물의 상기 제2 부분의 제2 폭 미만인 제1 폭을 갖는,
    반도체 구조물을 제조하는 방법.
  16. 제15항에 있어서,
    상기 상부 채널 구조물 및 상기 하부 채널 구조물은, 상기 제1 트랜지스터 소자와 상기 제2 트랜지스터 소자 사이에 채널 폭 전환부를 갖는, 방법.
  17. 제16항에 있어서,
    상기 채널 폭 전환부는 CPP에 위치되는, 방법.
  18. 제16항에 있어서,
    상기 채널 폭 전환부는 계단 형상인, 방법.
  19. 제15항에 있어서,
    상기 하부 게이트에 연결된 하부 게이트 접점을 형성하는 단계를 더 포함하며,
    상기 제1 폭과 상기 제2 폭 간의 차이는, 상기 하부 게이트 접점이 상기 하부 게이트로부터 상기 제1 트랜지스터 소자 위의 배선 평면으로 연장되기에 충분한, 방법.
  20. 제15항에 있어서,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자 중 적어도 하나에 인접한 제3 트랜지스터 소자를 형성하는 단계를 더 포함하며,
    상기 제3 트랜지스터 소자의 상기 하부 채널 구조물 및 상기 상부 채널 구조물은, 상기 제1 폭 및 상기 제2 폭 중 적어도 하나와 상이한 제3 폭을 갖는, 방법.
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