TW202234402A - 具有二個堆疊裝置疊層的cfet sram位元格 - Google Patents

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丹尼爾 查訥姆甘姆
拉爾斯 利布曼
傑佛瑞 史密斯
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Abstract

提供一種靜態隨機存取記憶體(SRAM)結構。此結構包括基材上多個SRAM位元格。每SRAM位元格包括至少六電晶體，其包括至少兩NMOS電晶體和至少兩PMOS電晶體。此至少六電晶體的每一個是具有由磊晶生長的奈米片形成之通道的橫向電晶體。此至少六電晶體位於兩疊層中，其中第二疊層相對於基材工作表面垂直定位在第一疊層上，至少一NMOS電晶體和至少一PMOS電晶體共享共用垂直閘極。使用位於第一疊層的第一電晶體和位於第二疊層的第二電晶體形成第一反相器。使用位於第一疊層的第三電晶體和位於第二疊層的第四電晶體形成第二反相器。通道閘位於第一疊層或第二疊層。

Description

具有二個堆疊裝置疊層的CFET　SRAM位元格
本申請案主張2020年9月30日申請之美國臨時申請案第63/085,568號的權益，其全部內容以引用方式併入本文。
本揭露內容涉及包括半導體裝置、電晶體和積體電路的微電子裝置，亦包括微製造方法。
在半導體裝置的製造中(尤其是在微觀尺度上)，各種製造過程被執行，諸如成膜沉積、蝕刻罩幕創建、圖案化、材料蝕刻和去除、以及摻雜處理。這些製程被重複執行以在基材上形成所期望的半導體裝置元件。歷史上，藉由微製造，電晶體在一個平面上創建，其中佈線/金屬化形成在有源裝置平面上方，因此被表徵為二維(2D)電路或二維製造。縮放工作大大增加了二維電路中每單位面積的電晶體數量，但隨著縮放進入個位數奈米半導體裝置製造節點，縮放工作面臨更大的挑戰。半導體裝置製造商表達了對電晶體相互堆疊彼此之上的三維 (3D)半導體電路的需求。
隨著半導體行業向新的裝置架構過渡，從finFET到橫向環繞式閘極奈米片(Lateral Gate-All-Around Nano-Sheet，LGAA NS)，互補FET裝置架構或 CFET成為研究重點。CFET包括在PMOS裝置頂部堆疊NMOS裝置(反之亦然)。此種物理排列利用垂直維度來提供更好的功率、性能和面積(Power、Performance、Area，PPA)縮放。此處考慮的CFET架構是基於LGAA NS裝置架構，即奈米片堆疊在奈米片上。在傳統技術中，即平面主體和finFET，NMOS和PMOS是建立且並排排列在矽晶圓的同一平面上。CFET利用垂直維度將NMOS 堆疊在PMOS的頂部(反之亦然)。NMOS和PMOS之間的垂直共用閘極替換了從 N側到P側延伸的水平閘極，以達到CMOS的互補功能。
本揭露文件涉及包括半導體裝置、電晶體和積體電路的微電子裝置，亦包括微製造的方法。
第一方面是一種靜態隨機存取記憶體(SRAM)結構。此SRAM結構包括在基材上的多個SRAM位元格，每一SRAM位元格包括至少六電晶體，其中包括至少兩NMOS電晶體和至少兩PMOS電晶體。此等至少六個電晶體中的每一個可為橫向環繞式閘極電晶體，其中閘極包覆此等至少六個電晶體的通道的橫截面。此等至少六個電晶體可位於兩疊層中，其中一第二疊層相對於該基材的一工作表面垂直地定位在一第一疊層上。第一反相器可使用位於第一疊層中的第一電晶體和位於第二疊層中的第二電晶體來形成。第二反相器可使用位於第一疊層中的第三電晶體和位於第二疊層中的第四電晶體來形成。以及通道閘可位於第一疊層或第二疊層中。
在一些實施例中，每一電晶體可包括多個通道。
在一些實施例中，相對於此等電晶體的第二部分，此等電晶體的第一部分可形成有更多的通道。
在一些實施例中，第一反相器的輸出連接到第二反相器的輸入。
在一些實施例中，第二反相器的輸出連接到第一反相器的輸入。
在一些實施例中，此SRAM結構更包括位於SRAM格的頂部邊界的第一接地電壓軌、位於SRAM格的底部邊界的第二接地電壓軌、以及位於SRAM格的中間的備用供應電壓軌。
在一些實施例中，通道閘可位於第一疊層，且其中交叉耦合可在通道閘上方形成於第二疊層中。
在一些實施例中，至少一NMOS電晶體與至少一PMOS電晶體可共享共用垂直閘極。
第二方面是一種靜態隨機存取記憶體(SRAM)結構。此SRAM結構可包括在基材上的多個SRAM位元格，每一此等SRAM位元格包含至少六電晶體，其中包括至少兩NMOS電晶體和至少兩PMOS電晶體。此等至少六電晶體的每一個可以是具有由磊晶生長的奈米片形成之通道的橫向電晶體。此等至少六個電晶體位於兩疊層中，其中第二疊層可相對於基材的工作表面垂直地定位在第一疊層上，其中至少一NMOS電晶體與至少一PMOS電晶體共享共用垂直閘極。第一反相器可使用位於第一疊層中的第一電晶體和位於第二疊層中的第二電晶體來形成。第二反相器可使用位於第一疊層中的第三電晶體和位於第二疊層中的第四電晶體來形成。通道閘可位於第一疊層或第二疊層中。
第三方面是一種在基材上形成靜態隨機存取記憶體(SRAM)位元格的方法。此方法包括形成至少六電晶體，其中包括至少兩NMOS電晶體和至少兩PMOS電晶體，此等六電晶體的每一個是具有由磊晶生長的奈米片形成之通道的橫向電晶體，此等至少六個電晶體位於兩疊層中，其中第二疊層相對於基材的工作表面垂直地定位在第一疊層上，其中至少一NMOS電晶體與至少一PMOS電晶體共享共用垂直閘極。此方法包括使用位於第一疊層中的第一電晶體和位於第二疊層中的第二電晶體來形成第一反相器。此方法包括使用位於第一疊層中的第三電晶體和位於第二疊層中的第四電晶體來形成第二反相器，以及形成通道閘於第一疊層或第二疊層中。
應注意，此發明內容部分並未詳細說明本揭露內容或要求保護的發明的每個實施例和/或增加的新穎態樣。 相反地，此發明內容部分僅提供對不同實施例和相應新穎點的初步討論。對於本發明和實施例的附加細節和/或可能的觀點，讀者可以參考如下文進一步討論之本揭露文件的實施方式部分和相應的附圖。
以下揭露內容提供了許多不同的實施例或示例，用於實施所提供主題的不同特徵。下文描述部件和佈置的具體示例以簡化本揭露文件。當然，這些僅僅是示例而非加以限制。舉例來說，在隨後的描述中在第二特徵上方或之上形成第一特徵可以包括其中第一和第二特徵直接接觸形成的實施例，且還可包括其中附加特徵可以形成在第一和第二特徵之間的實施例，使得第一和第二特徵可以不直接接觸。 此外，本揭露內容可在各種示例中重複參考數字和/或字母。此種重複是為了簡單和清楚的目的，其本身並不指定所討論的各種實施例和/或配置之間的關係。 再者，為了便於描述，本文中可使用空間相對術語，例如「頂部」、「底部」、 「下面」、 「下方」、 「下端」、 「上方」、 「上部」等，來描述如圖所示之元素或特徵與另一元素或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋使用或操作中的裝置的不同方向。裝置可以以其他方式定向(旋轉90度或以其他方向)，且本文使用的空間相對描述詞同樣可以相應地解釋。
為了清楚起見，已經呈現如本文所述的不同步驟的討論順序。 一般來說，這些步驟可以以任何合適的順序進行。 此外，雖然本文中的不同特徵、技術、配置等中的每一個可以在本揭露內容的不同地方討論，但是意在每個概念可以彼此獨立地或彼此組合地執行。因此，本發明可以以許多不同的方式實施和查看。
隨著半導體行業向新的裝置架構過渡，從 finFET 到橫向環繞式閘極奈米片(LGAA NS)，互補FET裝置架構或CFET成為了研究重點。
圖1A-1D中，CFET包括在PMOS裝置頂部堆疊NMOS裝置(或反之亦然)。此種物理排列利用垂直維度來提供更好的功率、性能和面積(Power、Performance、Area，PPA)縮放。此處考慮的CFET架構是基於LGAA NS裝置架構，即奈米片堆疊在奈米片上。在傳統技術中，即平面主體和finFET，NMOS和PMOS是建立且並排排列在矽晶圓的同一平面上，如圖1A和1B所示。CFET利用垂直維度將NMOS堆疊在PMOS的頂部(反之亦然) ，如圖1C和1D所示。圖1D中的NMOS和PMOS之間的垂直共用閘極替換了從N側到P側延伸的水平共用閘極，以達到圖1B中CMOS的互補功能。
任何核心裝置架構，無論是主體平面還是 finFET，都應該支持兩個重要的CMOS電路系列：邏輯標準單元和記憶體電路，諸如SRAM。特別地，本文的技術主要集中於CFET到SRAM位元格的實施例。
在任何晶片設計中，SRAM記憶體與邏輯標準單元一樣重要。的確，現代晶片需要越來越多的 SRAM 記憶體。 舉例來說，晶載記憶體使用的晶片總面積超過 50% 的情況並不少見。 這凸顯了縮放SRAM記憶體的重要性。
除了單一電晶體，SRAM記憶體最基本的單元結構是位元格。位元格是實際的記憶體元件。通常，數億個位元格是一起使用以形成SRAM記憶體陣列。
圖2中，SRAM位元格通常由6個電晶體構成，例如4個NMOS和2個PMOS(6T位元格)。在一些實施例中，SRAM位元格可由6個電晶體製成，例如2個NMOS和4個PMOS。通道閘裝置可以用PMOS代替NMOS來製作。如本領域技術人員所知，這些電晶體連接在一起以形成閂(latch)在一起之兩個反相器，例如INV1和INV2，(NMOS和PMOS共享一個共用閘極)，亦即，一個反相器的輸出連接到另一個的輸入，反之亦然。每個反相器的每個輸出都連接到另一個NMOS，稱為通道閘(Pass-Gate，PG)，例如PG1和PG2。每個反相器的PMOS稱為上拉(Pull-Up，PU)，例如PU1和PU2，以及每個反相器的NMOS稱為下拉(Pull-Down，PD)，例如PD1和PD2。 一個反相器的輸出、另一個反相器的輸入和通道閘源極或汲極之間的這些公共連接點稱為內部節點Q 和 !Q(讀作「Q not」或「Q bar」)。本文的描述將左邊的反相器稱為INV1，而右邊的反相器稱為INV2，對應至PU1/PD1/PG1和PU2/PD2/PG2。在圖 2 中，通過控制通道閘PG1和PG2的字元線 (Word Line，WL)啟用對格的存取，通道閘PG1和PG2依次控制格是否應連接到位元線：BL和!BL。
圖3A繪示使用finFET技術的位元格設計的簡化且理想化的佈局視圖。佈局分為三個區域，例如NMOS區域、PMOS區域和NMOS區域。三個不同位元格設計的簡化佈局視圖的每個交叉點代表上拉：PU1和PU2，下拉：PD1、PD2和通道閘：PG1 和PG2。閘切口位於PU2和PG1之間，以及PG2和PU1之間。
圖3B和3C表示圖3A佈局之不同的、更真實的實施方式。在圖3B和3C中，垂直框及垂直和右傾斜框代表將反相器輸出連接在一起和/或將通道閘擴散連接到其所需的互連。垂直框可以是圖3B中的框324和326。垂直框可以是圖3C中的框336，而右傾斜框可以是圖3C中的框338和340。例如圖3B中的交叉332和334和圖3C中的交叉342和344，代表必須通過製程手段禁用或去除的額外電晶體。例如圖3B中的左斜框328和330和圖3C中的左斜框346和348，特別指圖3B及圖3C中將INV1的閘極連接到INV2的輸出所需的交叉耦合，反之亦然。有許多變體和選項，其中一些將在下文描述。此說明了一些傳統技術的例子。需注意的是，在圖3B中，在邏輯標準單元的典型慣例中，位元格用水平延伸的鰭片來表示。然而，與圖3C相比，SRAM位元格通常以90度旋轉來表示，亦即，鰭片垂直延伸。因此，當查看SRAM陣列時，它是由位元格的行和列來組織的。一水平列中的位元格具有共用WL(字元線)，而垂直行中的位元格具有共用BL(位元線)和!BL，如圖2所示。
在圖3B和3C中，位元格內部節點為Q和!Q(讀作「Q not」或「Q bar」)。 接地電壓在圖3B和圖3C中顯示為VSS。備用供應電壓在圖3B和圖 3C中顯示為VDD。每個反相器的輸出在圖3B和圖 3C中被稱為Z1和Z2。
基本的位元格形狀或拓撲結構通常是由兩行閘極組成的矩形，此定義了格的寬度。以兩個閘極，要獲得六個電晶體，則至少需要三個鰭片，從而定義格的高度。此將提供可能的最小格高度，因而提供最密集的位元格區域。 然而，如本領域技術人員所熟知，如圖3A所示的三鰭片設計是不可能的。
簡單描述一下，在三鰭片設計中，無法通過製程達成PG1和[PU2+PD2]的閘極以及PG2和[PU1+PD1]的閘極分離。根本沒有足夠的空間。如圖 3A 所示，這種分離通常是在藉由打印一個形狀來切割閘極的過程中完成的，而這需要空間。另一個限制高度縮放的處理能力是交叉耦合連接，如圖 3B 和 3C 中由左斜框所表示。 如圖2所示，交叉耦合致使INV1的閘極與INV2的輸出之間的連接，且反之亦然。如圖3B和3C所示，這也是需要空間的。
這些原因迫使格使用四個鰭片而不是三個鰭片，如圖3B和3C所示。現在有八個電晶體，而不是僅僅創建六個電晶體。兩個額外的電晶體必須被禁用或移除，如圖3B或3C所示。 使用為傳統finFET技術建立的基本位元格拓撲結構，格高度的縮放就是鰭節距的縮放，並且如本領域技術人員所公知的，鰭節距縮放接近結束。
圖4A-C繪示由兩個堆疊層級電晶體製成的CFET SRAM位元格的結構。圖4A是位元格的俯視圖或佈局表示，而其他是此電路的3D結構的3D透視截面圖，突出顯示電晶體的兩個堆疊層級。從堆疊的底部開始，有NMOS層級，然後是PMOS層級，或NP堆疊。特別地，佈局上的黑色輪廓框代表單位位元格的邊界。應注意的是，此位元格周圍的一切都代表陣列之完全相同的位元格。的確，陣列通常是藉由從左到右(反之亦然)對稱和從下到上(反之亦然)對稱將單位位元格複製多次來建構的。在位元格的邊界內，可以看到代表有源層或矽通道的兩個水平奈米片形狀(NS)，以及代表閘極的兩個垂直形狀(PC)。兩個PC和兩個NS形狀的交集通常會創建共四個裝置，但是對於此種CFET架構的兩個堆疊裝置，我們有八個裝置。
在圖4B繪示的圖4A之橫截面A中，圖示了每個堆疊裝置的閘極(例如G)、源極和汲極(例如NSD1和PSD1)。特別注意的是，由底部NMOS第一下拉電晶體PD1和頂部PMOS第一上拉電晶體PU1形成的第一反相器(例如INV1)，可以藉由其共用閘極G來識別。共享第一下拉電晶體PD1的汲極的是另一個NMOS，即第一通道閘裝置PG1。圖4C繪示的圖4A之橫截面B在另一個方向圖示了每個堆疊裝置的源極和汲極端子如何通過局部互連(LI_B和LI_T)連接到外部世界，例如頂部金屬互連和埋入式電源軌(Buried Power Rail，BPR)。特別地，圖4C中的橫截面B表示第一對三個裝置的源極和汲極(SD)的橫截面圖：第二通道閘PG2 SD的源極-汲極(SD)，以及底部NMOS NSD1的源極-汲極和頂部PMOS PSD1的源極-汲極，包括第一上拉電晶體PU1以及第一下拉電晶體PD1的第一反相器INV1的一部分(參考圖4A)。而第二對三個裝置：第一通道閘PG1和第二反相器INV2，第二反相器包括第二上拉電晶體PU2和第二下拉電晶體PD2，其本質上是在圖4A的基礎上，藉由從左到右翻轉並接著從下到上翻轉所獲得的橫截面B的鏡像。其他裝置是可見的，但沒有標記，因為它們屬於相鄰的位元格。應注意的是，LI_B和LI_T互連被選擇性沉積的介電層覆蓋。
從圖4A的佈局視圖中也可以看出，位元格包含三個埋入式電源軌：位於格之頂部和底部邊界的兩個VSS軌(例如VSS1和VSS2)，以及一個位於格之中間的VDD軌，如圖4C繪示的圖4A之橫截面B所示。
兩條字元線示於圖4C中，為WL1和WL2。位元線示於圖4C中，為BL和!BL。圖4C上的PFET和NFET標籤表示頂部PFET和底部NFET裝置在堆疊中的位置。
傳統設計需要最少四個有源形狀，或者在finFET的情況下需要四個鰭片，而這種2疊層CFET設計由兩個有源形狀所形成，或者相當於兩個鰭片。的確，通常對於SRAM設計來說，密度比驅動強度更有利，因此可以使用寬度在5到30nm之間的狹窄奈米片。因此，此處可以獲得位元格高度的顯著降低。
閘極的橫向分離使本文的裝置能夠正常工作。如圖3所示，在所有裝置位於同一水平面(晶圓平面)的傳統設計中，裝置被分佈得足夠廣，因此在需要的地方切割閘極相對簡單。如所示的，SRAM記憶體是具有按行和列組織的多個位元格的陣列。由於閘極是製程產生的連續線，一條閘極線將穿過位於陣列同一列(閘極方向)中的多個位元格。
因此，共享同一閘極線的每個位元格的所有反相器將具有共用閘極，而這是不可行的。在此確定，如本領域技術人員所公知的，需要將一個格之反相器的閘極與相鄰格之反相器分開。
另一方面，位於同列的通道閘裝置最終共享相同的閘極，即字元線，如圖2所示。
這在本文中是一致的。圖5A繪示與圖4相同的佈局，但橫截面A位於內側並沿著閘極線。
圖5B左側的橫截面繪示具有第一填充材料F1的初始結構，並且第一填充材料F1可以是虛擬閘極材料。按照傳統製程，當替換金屬閘極(Replacement Metal Gate，RMG)模組完成時，它將形成跨越列和堆疊中不同裝置的單個共用閘極。圖5B右側的橫截面繪示最終的期望結果。如所示，第一個反相器INV1的閘極與相鄰格之反相器分離，也與第二通道閘PG2分離。相鄰的通道閘(一個屬於一個格，一個屬於相鄰的格)共享一個共用閘極。需要注意的是，共用字元線WL通常是一條在M1上方延伸的金屬線，其穿過此列的多個格，且閘極觸點有規律地下降以連接通道閘。本文中的技術利用陣列內部的對稱性來簡化那些字元線閘極觸點的圖案化。在圖5B中初始結構的橫截面中，在第三填充材料F3之間填充第二填充材料F2。第二填充材料F2可以是矽，而第三填充材料F3可以是矽鍺。第四填充材料F4可以填充在圖5B中的初始結構的一側。第四填充材料F4可以是氧化物。閘極間隔物GS(Gate Spacer)可以在第一填充材料F1和第四填充材料F4之間。
在圖5B中最終結構的橫截面中，分離柱SP(Separation Pillar)可以形成在反相器之間，例如INV1等。關於通道閘，它們使用堆疊的底部NMOS來製成。並且從圖5B中最終結構的橫截面可以看出，通道閘的閘極(例如PG2)藉由第五填充材料F5與頂部的PMOS裝置之閘極垂直分離。第五填充材料F5可以是介電材料。如前所述，在此構造中創建了八個裝置，但僅需要六個裝置來形成SRAM位元格。這兩個位於NMOS通道閘之頂部的PMOS裝置是虛擬裝置P。第五填充材料F5可以填充在第二通道閘PG2和虛擬裝置P之間。
圖6A繪示用於獲得閘極分離之期望狀態的重要圖案化層。佈局與圖5A相同，但僅示出了閘極層PC和CT層。CT層在此處有利於實現先前指出的橫向閘極分離。如在佈局和圖6B上所見(圖6A的橫截面A)，CT層垂直於閘極延伸並且位於格之邊界及格之中間。CT層的目標是僅在這些位置插入介電隔離。如圖6B的圖6A之橫截面A所示，這些位置的虛擬閘極材料F1必須首先去除。
更詳細的流程在圖7A-7E中呈現。一旦表面經過化學機械平坦化(Chemical Mechanical Planarization，CMP)而平坦化以暴露虛擬閘極材料F1，則CT被圖案化，以便可以藉由非均向性和選擇性蝕刻而去除暴露的第一填充材料F1，如圖7A-7C所示。可以看出，由於選擇性，在源極和汲極區暴露的閘極間隔物GS和氧化物F4沒有被蝕刻，使得蝕刻自對準。抗蝕劑接著被剝離，且所產生的空腔可以接著被圖7D中的填充材料F6填充，接著是圖7E中的CMP步驟。填充材料F6可以是氮化矽或類似物質。如本領域技術人員所公知的，對於替換金屬閘極(RMG)模組來說，這些步驟目前為止都是習知的。圖5B的分離柱SP已被建成，且具有完整高度。
CT的形狀能夠形成柱以將第一反相器INV1的閘極與相鄰格INV1N的反相器以及第二通道閘PG2的閘極分開。CT還能夠根據需要在相鄰的通道閘的閘極之間不形成柱，因為同一列中的通道閘共享相同的字元線。
繼續參照圖8A-8C，一旦定義了分離柱SP，就可以恢復RMG流程。虛擬閘極材料或第一填充材料F1被去除，並且可以在奈米片周圍形成閘極堆疊GSK(Gate Stack)。應注意的是，如圖8B所示，界面層/高k電介質(Interfacial Layer/High-K Dielectric，IL/HK)選擇性地形成在矽奈米片NS上，且類似地，功函數金屬也選擇性地形成在HK上。
雖然這提供了更緊密的整合和更好的邊緣放置誤差容限，但應注意的是，這種橫向閘極分離與非選擇性沉積方法是兼容的。一旦形成閘極堆疊GSK，底部NMOS的最終金屬化M可以接著如圖8C所示進行。
下一階段是僅在形成通道閘的底部NMOS與其頂部的PMOS裝置之間提供垂直閘極分隔，而不是在形成反相器的NMOS和PMOS之間。如前所述，此構造在位元格中創建了八個裝置，位元格只需要其中的六個。通道閘頂部的這兩個PMOS裝置是額外的或虛擬裝置，如圖5B的右側所示，而其必須被移除。
朝著這個方向的下一步在圖8D-8F中示出，其使用另一個圖案化步驟。圖8D中的佈局視圖突出顯示CT_T層形狀如何覆蓋通道閘位置。藉由使用CT_T的負色調，這些通道閘區域現在被暴露，如橫截面A中圖8E所示。本領域技術人員將認識到本文所示的圖案化技術是簡化示例且抗蝕劑和罩幕色調的其他組合是可能的。舉例來說，印刷圖案或者可以是利用負色調抗蝕劑從佈局印刷CT_T的結果，例如，抗蝕劑的曝光區域將交聯並在顯影後保留，而非曝光區域將被溶解並去除，暴露出感興趣的區域。一旦此區域被暴露，第五填充材料F5(例如介電膜)，被選擇性地沉積在通道閘的最終金屬上，如圖8E所示，此膜的厚度範圍為5至50nm。最後在圖8F中，去除抗蝕劑並且完成頂部PMOS裝置的最終金屬化M，接著是定義最終柱高度H的CMP。在圖8F中，與第二通道閘相鄰的通道閘可被稱為PG2N。與第一反相器INV1相鄰的另一反相器可稱為INV1N。
應注意的是，底部NMOS和頂部PMOS之間的垂直分隔是在初始有源堆疊形成期間提供的。的確，分隔底部NMOS和頂部PMOS的第三填充材料F3(例如SiGe層)更厚(5-50nm)，以用作垂直分隔和製程緩衝。
交叉耦合是本文實施例的下一個重要態樣。如圖3A所示，即使在傳統設計中，為了提供圖2中所需的連接，要使用特定的互連，如框所示。垂直框(例如324、326、336)和右斜框(例如338、340)用於將反相器輸出連接在一起和/或將通道閘擴散連接到它。左斜框(例如346和348)特指將INV1的閘極連接到INV2的輸出所需的交叉耦合，反之亦然。此種交叉耦合結構有利於設計高效的密集SRAM位元格。
鑑於此結構的3D特性，現在將描述所需的連接層級。實現連接有兩個不同的階段。此包括提供對位元格的內部節點的存取，以及將它們連接在一起。因此，階段1包括藉由去除如圖8F所示之通道閘NMOS裝置頂部的虛擬PMOS裝置來部分地清除結構的頂部部分，所以可以發生階段2。
圖9A繪示交叉耦合1/3的形成。階段1包括移除底部NMOS通道閘裝置之頂部的虛擬PMOS裝置，例如d1、d1N、d2和d2N。元件d1和d2是被移除的虛擬裝置1和2(每位元格只有2個)。請注意，由於位元格陣列的對稱特性，圖9A繪示感興趣的位元格周圍的相鄰格，因此相鄰(「N」)虛擬裝置1被稱為d1N且相鄰虛擬裝置2被稱為d2N，如圖9A所示。第一通道閘PG1、第二通道閘PG2、第一反相器INV1和第二反相器INV2是指感興趣之位元格的裝置。第一個通道閘的相鄰裝置稱為PG1N。第二個通道閘的相鄰裝置稱為PG2N。第一個反相器的相鄰裝置稱為INV1N，而第二個反相器的相鄰裝置稱為INV2N。這些裝置是指在橫截面和3D視圖中部分可見之相鄰格的裝置。在藉由CMP對結構進行平坦化後，再次以相同的方式使用層CT_T以揭開如圖9B所描述的通道閘區域。舉例來說，可以使用避免利用CT_T兩次的替代流程。
如圖9C所示和CT_T所定義，藉由非均向性蝕刻去除一部分，有效去除頂部虛擬裝置。蝕刻去除閘堆疊的暴露材料，諸如金屬、電介質和矽。特別地，Ru、TiN、TiAl、HK和矽被蝕刻掉。氧化矽或第四填充材料F4和閘極間隔材料(例如SiN、SiON、SiCN、SiCON等)也被蝕刻。如圖8F中所描述，提供NMOS裝置的閘極與頂部虛擬PMOS裝置的閘極之間的垂直分離的第五填充材料F5(例如介電層)作為蝕刻停止層。此蝕刻可以具有多種蝕刻劑的組合和/或依序進行。
應注意的是，雖然圖9C繪示氧化物或第四填充材料F4和閘極間隔件材料的最小過蝕刻，但也可能預期更多的過蝕刻，達到底部NMOS的源極和汲極的局部互連可以暴露的點。這些互連上的電介質蓋層用作蝕刻停止層。此仍然不會成為問題，因為此結構再次填充有第四填充材料F4或氧化物，接著藉由CMP平坦化，如圖9D所示。
由於位元格組織的對稱性和重複性，CT_T層沿格之邊界也是對稱和重複的。這部分體現在CT_T頂部形狀延伸至左側相鄰格且CT_T底部形狀延伸至右側相鄰格的佈局中。圖10表示SRAM位元格陣列的縮小佈局視圖，顯示CT_T如何跨陣列成形。每個位元格由一個黑色的輪廓框表示，例如1004。此完成了階段1。現在結構已經準備好進行階段2和交叉耦合的實際實施。
圖11A繪示交叉耦合2/3的形成。階段2是交叉耦合的形成。如前所述，PG1N、PG2N、INV1N和INV2N是指在橫截面和3D視圖中部分可見的相鄰格的裝置。圖11B由圖9D繼續進行流程。圖11A的佈局視圖是相同的，但增加了交叉耦合層XC。從圖11B開始，XC接著於圖11C和11D中圖案化。圖11D繪示與圖11C相同的步驟，但示出了不同的內部視圖，以便更好地說明XC圖案化，遵循如圖11A的佈局視圖所示的A-B橫截面。佈局視圖還指出了不同通道閘和反相器的位置以指示方向。特別的是，如前所述，所呈現的視圖以位元格為中心，但周圍相鄰格的一些裝置是部分可見的。特別地，如前文所述，PG1N、PG2N、INV1N和INV2N代表可見時相鄰格的有源裝置，而PG1、INV1和PG2、INV2代表感興趣的位元格的有源裝置，如圖2所示。
如圖11D中所示，交叉耦合層XC打開由CT_T清除之區域的一部分的存取。還要注意的是，交叉耦合層XC打開了對第一反相器INV1閘極之頂部的一部分的存取。第二反相器的相鄰反相器由INV2N表示。第一反相器的相鄰反相器由INV1N表示。下一步驟是交叉耦合層XC蝕刻。蝕刻有多個目標。對於NMOS和PMOS兩者，必須暴露第一反相器INV1的閘極側，且必須暴露第二通道閘PG2的源極或汲極側及第二反相器INV2的源極或汲極側。此為圖11E所示的內容。
圖12繪示相同的步驟，但側重於橫截面B以更好地說明交叉耦合層XC蝕刻。儘管在兩個簡化步驟中進行了說明，交叉耦合層XC蝕刻亦可以在多個非均向性蝕刻序列中完成。
圖12A-12E繪示交叉耦合2/3的形成。圖12A類似於圖11A，但側重在橫截面B以更好地說明XC蝕刻。首先，在圖12C中，介電步驟相對於閘極間隔物(例如SiN、SiON、SiCN、SiOCN等)而選擇性地蝕刻第四填充材料F4或氧化物(SiO2)。此暴露了第二反相器INV2之PMOS的源極或汲極的一側以及第二反相器INV2之NMOS和第二通道閘PG2的共用源極或汲極的一部分的頂部。需要注意的是，在此步驟中，可以執行短的均向性氧化物蝕刻(1-4nm)以進一步暴露這些元件。其次，源極或汲極的鈦矽化物和矽藉由非均向性蝕刻(相對於氧化物係為選擇性的)一直向下去除，暴露共用源極或汲極側，如圖12D-12E所示，第二通道閘PG2和第二反相器INV2之NMOS的共用源極或汲極側被暴露。
圖13A繪示包括交叉耦合之金屬化的交叉耦合3/3的形成。現在XC蝕刻已完成，所產生的空腔由金屬(W、Ru、Co、Cu)填充，如圖13B-E所示。如圖13B中A-B、圖13C中的A、圖13D中的B和圖13E中的C等不同的橫截面所示，當金屬落入空腔時，此將第二通道閘PG2的源極或汲極、第二反相器INV2之各裝置的源極或汲極與第一反相器INV1的閘極連接起來，從而有效地形成交叉耦合XC。此外，在圖13B中，如前所述，XC代表交叉耦合層，INV2N代表第二反相器的相鄰裝置。WL1和WL2代表字元線，而INV1N代表第一反相器的相鄰裝置。在圖13E中，橫截面C代表位元格的另一半對稱的交叉耦合XC。在圖13D和13E中，BL和!BL代表位元線，VSS1和VSS2代表兩個不同的VSS。
在替代實施例中，可以使用矩形圖案來形成交叉耦合XC，而不是印刷L形設計。舉例來說，圖12A繪示印刷在基板上用於交叉耦合XC形成的L形特徵的圖案。然而，這樣的形狀可能難以以相對較小的尺度用光微影技術來印刷。不過，圖13F繪示了矩形的替代曝光圖案。作為非限制性示例，可以印刷60nm x 80nm的交叉耦合XC矩形。對於此替代實施例，由第七填充材料F7製成的柱體可用作初始蝕刻的自對準特徵。第七填充材料F7可以是SiOC。曝光的圖案可以被顯影並轉移到硬罩幕(例如20nm之氮化矽)中。蝕刻罩幕和中間層可以被去除。圖案化的硬罩幕可用於蝕刻硬罩幕下方的電介質。這些開口可以填充特定的材料，諸如第七填充材料F7或SiOC。可以凹入SiOC F7的過覆層。接下來，透過CMP平面化和去除硬罩幕，可以去除非晶矽並用SiN F6替換。由SiOC F7製成的柱體現在就位，如圖13G所示。在如前所述的第二次CT_T圖案化和頂部虛擬PMOS裝置的移除之後恢復流程，圖13F的替代矩形交叉耦合XC形狀被圖案化，且當執行交叉耦合XC蝕刻時，由SiOC F7製成的柱體保持原位。當隨後進行交叉耦合XC的金屬化M時，這導致位元格所需的兩個交叉耦合XC形狀的自對準形成。
在圖13G中，虛擬閘極材料F1是與圖5B中的虛擬閘極材料F1相同的材料項。類似地，在圖13G中，分離柱SP是與圖5B中的分離柱SP相同的材料項。為了在此圖中清楚起見，圖5B繪示了虛擬閘極材料F1和分離柱SP的不同散列圖案。
圖14A-14C繪示沿著圖13F的傾斜橫截面線的示例結果。交叉耦合XC矩形如圖14A所示而圖案化，接著在圖14B執行交叉耦合XC蝕刻。如前文所解釋，交叉耦合XC蝕刻會暴露所有感興趣的表面。此外，如圖14B所示，由SiOC F7製成的柱體保留，有效地以自對準方式將交叉耦合XC矩形分成位元格所需的兩個交叉耦合XC形狀。然後進行金屬化M以完成交叉耦合XC的形成。一個可能的結果是，交叉耦合XC蝕刻可以完全去除頂部PMOS的源極和汲極，使得交叉耦合XC只連接到源極和汲極延伸。
最後，作為本文實施例的另一重要項目，此CFET位元格架構允許調整SRAM位元格的電氣特性。如圖3A之介紹所提及的，SRAM位元格有多種拓撲結構來應對不同的應用。與邏輯類似，這些應用範圍從高密度到高性能。因此，位元格拓撲的範圍是從製程可實現的最小格到更大的格。最小的格提供最大的密度，因此成本低，但也提供最小的驅動電流強度，例如較低的速度。更大的格具有更低的密度、更高的成本，但速度更快。在圖15A的示意圖上，此轉化為上拉PU、下拉PD和通道閘PG的不同驅動強度要求。圖15A的說明類似於與圖2相關聯的描述。FinFET藉由為位元格設計提供用於各裝置之不同的有源鰭片數量來滿足此一需求。舉例來說，對PMOS裝置提供一個鰭片(例如上拉PU)，而對NMOS裝置提供兩個鰭片(例如下拉PD和通道閘PG)，此簡寫為1-2-2格拓撲，與1-1-1、2-2-2、1-3-3等相對。
圖15B繪示最終的結構。本文的技術可以藉由調整每個裝置使用的有源矽通道或奈米片NS的數量來容許類似的靈活性。舉例來說，供頂部PMOS上拉電晶體PU1和PU2用的一個奈米片NS，供底部NMOS下拉電晶體PD1和PD2、以及通道閘PG1和PG2用的兩個奈米片NS。請注意，基於何時移除NMOS通道閘上方的虛擬PMOS裝置，存在不同的實施例。替代實施例可以僅使用一次抗蝕劑CT_T。此外，可以省略NMOS和PMOS之間的閘介電隔離。CT_T可用於蝕刻虛擬裝置和蝕刻控制以在去除底部之前停止。
在前文的描述中，已經闡述了具體細節，諸如處理系統的特定幾何形狀以及其中使用的各種組件和過程的描述。然而，應當理解，本文中的技術可以在脫離這些具體細節的其他實施例中實踐，並且這些細節是出於解釋而非限制的目的。已經參考附圖描述了在本文揭露的實施例。類似地，出於解釋的目的，已經闡述了具體的數字、材料和配置以提供透徹的理解。儘管如此，可以在沒有這些具體細節的情況下實踐實施例。具有實質上相同功能結構的組件用相同的參考符號表示，因此可以省略任何多餘的描述。
各種技術已被描述為多個離散操作以幫助理解各種實施例。描述的順序不應被解釋為暗示這些操作必然為順序相依的。的確，這些操作不需要按照呈現的順序來執行。所描述的操作可以以與所描述的實施例不同的順序來執行。在附加實施例中可以執行各種附加操作和/或可以省略所描述的操作。
如本文所用的「基材」或「目標基材」一般是指根據本發明所處理的物體。基材可以包括裝置的任何材料部分或結構，特別是半導體或其他電子裝置，並且可以例如是基礎基材結構，諸如半導體晶圓、標線片或例如薄膜之基礎基材結構上方或覆蓋其上的層等。因此，基材不限於任何特定的基礎結構、底層或覆蓋層、圖案化或未圖案化，而是思慮包括任何此類層或基礎結構、及層和/或基礎結構的任何組合。此描述可能涉及特定類型的基材，但這僅用於說明目的。
當然，為了清楚起見，已經呈現如本文所述之不同步驟的討論順序。一般而言，這些步驟可以以任何合適的順序進行。此外，雖然本文中的不同特徵、技術、配置等的每一者可以在本揭露文件的不同地方討論，但是意在可以彼此獨立地或彼此組合地執行每個概念。因此，本發明可以以許多不同的方式實施和觀察。
本領域技術人員還將理解，可以對上述技術的操作進行許多變化，同時仍然實現本發明的相同目標。此種變化旨在被本揭露文件的範圍覆蓋。如此，本發明之實施例的前述描述不旨在限制。相反地，對本發明之實施例的任何限制在以下請求項中提出。
A,B:橫截面 BL,!BL:位元線 CT,CT_T:層 d1,d1N,d2,d2N:虛擬裝置 F1-F7:填充材料 GS:閘極間隔物 GSK:閘極堆疊 INV1,INV1N,INV2,INV2N:反相器 LI_B,LI_T:局部互連 M:金屬化 NFET,PFET,PG1N,PG2N:裝置 NS:奈米片 NSD1:底部NMOS PC:閘極 PU1,PU2:上拉電晶體 PG1,PG2:通道閘 PD1,PD2:下拉電晶體 PSD1:頂部PMOS Q,!Q:內部節點 SP:分離柱 VDD:備用供應電壓 VSS,VSS1,VSS2:接地電壓 WL,WL1,WL2:字元線 XC:交叉耦合層 Z1,Z2:輸出 324,326,328,330,336,338,340,346,348,1004:框 332,334,342,344:交叉
當結合附圖閱讀時，從下文的實施方式可以最好地理解本揭露內容的態樣。需要注意的是，根據行業中的標準實務，各種特徵並未按比例繪製。事實上，為了討論的清晰，可以增加或減少各種特徵的尺寸。
圖1A-1D繪示根據一些實施例的具有共用閘極的PMOS和NMOS結構的示例結構；
圖2繪示根據本揭露實施例的由六電晶體組成的SRAM位元格示意圖；
圖3A-3C繪示根據本揭露的示例性實施例的位元格設計的佈局視圖；
圖4A-4C繪示根據本揭露的示例性實施例的CFET SRAM位元格設計和結構；
圖5A-5B繪示根據本揭露的示例性實施例的CFET SRAM位元格設計和結構；
圖6A-6B繪示根據本揭露的示例性實施例的CFET SRAM位元格設計和結構；
圖7A-7E繪示根據本揭露的示例性實施例的橫向閘極分離的形成；
圖8A-8C繪示根據本揭露的示例性實施例的橫向閘極分離的形成；
圖8D-8F繪示根據本揭露的示例性實施例的通道閘之底部的NMOS和頂部的虛擬PMOS裝置之間垂直分離的形成以及CT_T層的使用；
圖9A-9D繪示根據本揭露的示例性實施例的交叉耦合(cross-couple)的形成；
圖10繪示根據本揭露的示例性實施例的SRAM位元格陣列的佈局視圖；
圖11A-11E繪示根據本揭露的示例性實施例的交叉耦合的形成；
圖12A-12E繪示根據本揭露的示例性實施例的交叉耦合的形成；
圖13A-13E繪示根據本揭露的示例性實施例的交叉耦合的形成；
圖13F-13G繪示根據本揭露的示例性實施例的矩形曝光圖案；
圖14A-14C繪示根據本揭露的示例性實施例的用於交叉耦合蝕刻的蝕刻罩幕；以及
圖15A-15B繪示根據本揭露的示例性實施例的最終SRAM位元格結構。
INV1,INV1N,INV2,INV2N:反相器
PG2:通道閘

Claims (18)

  1. 一種靜態隨機存取記憶體(SRAM)，包含： 一基材上的多個SRAM位元格，每一該等SRAM位元格包含： 至少六個電晶體，包括至少兩NMOS電晶體和至少兩PMOS電晶體； 該等至少六個電晶體中的每一個是橫向環繞式閘極電晶體，其中閘極完全包覆該等至少六個電晶體的通道的一橫截面； 該等至少六個電晶體位於兩疊層中，其中一第二疊層相對於該基材的一工作表面垂直地定位在一第一疊層上； 一第一反相器，使用位於該第一疊層中的一第一電晶體和位於該第二疊層中的一第二電晶體來形成； 一第二反相器，使用位於該第一疊層中的一第三電晶體和位於該第二疊層中的一第四電晶體來形成；以及 一通道閘，位於該第一疊層或該第二疊層中。
  2. 如請求項1所述的靜態隨機存取記憶體，其中每一該等電晶體包括多個通道。
  3. 如請求項1所述的靜態隨機存取記憶體，其中相對於該等電晶體的一第二部分，該等電晶體的一第一部分形成有更多的通道。
  4. 如請求項1所述的靜態隨機存取記憶體，其中該第一反相器的一輸出連接到該第二反相器的一輸入。
  5. 如請求項1所述的靜態隨機存取記憶體，其中該第二反相器的一輸出連接到該第一反相器的一輸入。
  6. 如請求項1所述的靜態隨機存取記憶體，更包含： 一第一接地電壓軌，位於該SRAM位元格的一頂部邊界； 一第二接地電壓軌，位於該SRAM位元格的一底部邊界；以及 一備用供應電壓軌，位於該SRAM位元格的中間。
  7. 如請求項1所述的靜態隨機存取記憶體，其中該通道閘位於該第一疊層，且其中一交叉耦合在該通道閘上方形成於該第二疊層中。
  8. 如請求項1所述的靜態隨機存取記憶體，其中至少一NMOS電晶體與至少一PMOS電晶體共享一共用垂直閘極。
  9. 一種靜態隨機存取記憶體(SRAM)，包含： 一基材上的多個SRAM位元格，每一該等SRAM位元格包含： 至少六個電晶體，包括至少兩NMOS電晶體和至少兩PMOS電晶體； 該等至少六個電晶體的每一個是具有由磊晶生長的奈米片所形成之通道的橫向電晶體； 該等至少六個電晶體位於兩疊層中，其中一第二疊層相對於該基材的一工作表面垂直地定位在一第一疊層上，其中至少一NMOS電晶體與至少一PMOS電晶體共享一共用垂直閘極； 一第一反相器，使用位於該第一疊層中的一第一電晶體和位於該第二疊層中的一第二電晶體來形成； 一第二反相器，使用位於該第一疊層中的一第三電晶體和位於該第二疊層中的一第四電晶體來形成；以及 一通道閘，位於該第一疊層或該第二疊層中。
  10. 如請求項9所述的靜態隨機存取記憶體，其中每一該等橫向電晶體包括多個通道。
  11. 如請求項10所述的靜態隨機存取記憶體，其中該等多個通道中的每一個介於5nm和30nm之間。
  12. 如請求項9所述的靜態隨機存取記憶體，更包含： 一第一接地電壓軌，位於該SRAM位元格的一頂部邊界； 一第二接地電壓軌，位於該SRAM位元格的一底部邊界；以及 一備用供應電壓軌，位於該SRAM位元格的中間。
  13. 如請求項9所述的靜態隨機存取記憶體，其中該第一反相器的一輸出連接到第二反相器的一輸入。
  14. 如請求項9所述的靜態隨機存取記憶體，其中該第二反相器的一輸出連接到該第一反相器的一輸入。
  15. 如請求項9所述的靜態隨機存取記憶體，其中該通道閘位於該第一疊層，且其中一交叉耦合在該通道閘上方形成於該第二疊層中。
  16. 如請求項9所述的靜態隨機存取記憶體，其中相對於該等電晶體的一第二部分，該等電晶體的一第一部分形成有更多的通道。
  17. 一種在基材上形成靜態隨機存取記憶體(SRAM)位元格的方法，該方法包含： 形成至少六個電晶體，包括至少兩NMOS電晶體和至少兩PMOS電晶體，該等六個電晶體的每一個是具有由磊晶生長的奈米片所形成之通道的橫向電晶體，該等至少六個電晶體位於兩疊層中，其中一第二疊層相對於該基材的一工作表面垂直地定位在一第一疊層上，其中至少一NMOS電晶體與至少一PMOS電晶體共享一共用垂直閘極； 使用位於該第一疊層中的一第一電晶體和位於該第二疊層中的一第二電晶體來形成一第一反相器； 使用位於該第一疊層中的一第三電晶體和位於該第二疊層中的一第四電晶體來形成一第二反相器；以及 形成一通道閘於該第一疊層或該第二疊層中。
  18. 如請求項17所述的方法，其中該通道閘位於該第一疊層，且其中一交叉耦合在該通道閘上方形成於該第二疊層中。
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