TW202327025A

TW202327025A - 記憶體裝置與其製造方法

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Publication number: TW202327025A
Application number: TW110149734A
Authority: TW
Inventors: 賴二琨; 李岱螢
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-12-30
Filing date: 2021-12-30
Publication date: 2023-07-01

Abstract

一種記憶體裝置，包含設置於基板上的源極層、垂直地設置於源極層上的單晶矽通道、圍繞單晶矽通道的上部的字元線閘極，以及圍繞單晶矽通道的下部的板線閘極。板線閘極平行於字元線閘極，其中在沿著單晶矽通道的延伸方向上，板線閘極的厚度約為字元線閘極的厚度的兩倍至五倍。

Description

記憶體裝置與其製造方法

本揭露是關於一種記憶體裝置與其製造方法。

近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如數位相機、手機及電腦等)的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。

因此，期望開發出具有更多數量之多個堆疊平面的三維(three-dimensional，3D)記憶體裝置，以達到更大的儲存容量、改善品質並同時保持記憶體裝置的小尺寸。

本揭露的一實施態樣為一種記憶體裝置，包含設置於基板上的源極層、垂直地設置於源極層上的單晶矽通道、圍繞單晶矽通道的上部的字元線閘極，以及圍繞單晶矽通道的下部的板線閘極。板線閘極平行於字元線閘極，其中在沿著單晶矽通道的延伸方向上，板線閘極的厚度約為字元線閘極的厚度的兩倍至五倍。

在一些實施例中，記憶體裝置更包含源極線，垂直地設置於源極層上，其中源極線的延伸方向平行於字元線閘極的延伸方向。

在一些實施例中，記憶體裝置更包含位元線，位元線與單晶矽通道連接，其中位元線的延伸方向垂直於字元線閘極的延伸方向。

在一些實施例中，記憶體裝置更包含N型接觸區，N型接觸區連接位元線與單晶矽通道，單晶矽通道包含P型摻雜物。

在一些實施例中，記憶體裝置更包含氧化物層，設置於源極層與板線閘極之間。

在一些實施例中，氧化物層圍繞單晶矽通道。

本揭露的另一實施態樣為一種記憶體裝置的製造方法，包含形成源極層於基板上；形成單晶矽通道垂直地設置於源極層上；形成字元線閘極圍繞單晶矽通道的上部；以及形成板線閘極圍繞單晶矽通道的下部。板線閘極平行於字元線閘極，其中在沿著單晶矽通道的延伸方向上，板線閘極的厚度約為字元線閘極的厚度的兩倍至五倍。

在一些實施例中，形成字元線閘極與形成板線閘極的步驟包含形成複數個犧牲層分別圍繞單晶矽通道的上部與下部；移除犧牲層，以形成分別圍繞單晶矽通道的上部與下部的複數個空腔；以及沉積高介電常數介電層與閘極金屬於空腔中。

在一些實施例中，在形成單晶矽通道垂直地設置於源極層上後，更包含形成氧化物層在源極層的上表面與單晶矽通道的側壁，其中氧化物層在源極層的上表面的第一部分的厚度大於氧化物層在單晶矽通道的側壁的第二部分的厚度。

在一些實施例中，記憶體裝置的製造方法更包含蝕刻氧化物層，以移除氧化物層的第一部分並薄化氧化物層的第二部分，其中板線閘極形成在經薄化的氧化物層的第二部分上。

本揭露的記憶體裝置使用單晶矽作為通道區，相較於傳統使用多晶矽的通道，本揭露的記憶體裝置具有高電流、反應速度快，且能降低製造缺陷。單晶矽通道可配合高介電常數金屬閘極使用，進而提升記憶體裝置的表現。此外，透過將閘極切分為字元線閘極與板線閘極，可以省略電容器的使用，讓記憶體裝置的製作更為簡易。

以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。

參照第1圖至第23圖，其分別為根據本揭露之一實施例的記憶體裝置的製造方法於不同步驟的剖面圖。首先，於第1圖的步驟S11中，提供基板100，其中基板100為單晶矽基板，並且基板100中摻雜有P型摻雜物，如硼或鍺，使得基板100作為P型井。

接著，如第2圖的步驟S12所示，執行乾式氧化製程，以在基板100上形成具有足夠厚度的氧化物層110。相較於使用如化學氣相沉積方式形成的氧化物，由乾式氧化製程所製成的氧化物層110對於溼式蝕刻液(如稀釋氫氟酸或是緩衝氧化物蝕刻液(Buffered Oxide Etch))會具有更好的抗蝕性。

接著，如第3圖的步驟S13所示，進行一系列的曝光微影製程，以將氧化物層110進行圖案化，並以圖案化之後的氧化物層110做為硬遮罩來蝕刻基板100，並將基板100蝕刻至預定的深度。如此一來，便可以得到在P型井102上的半導體柱104，其中半導體柱104為P型摻雜的單晶矽柱體。

接著，如第4圖的步驟S14所示，在基板100與氧化物層110的表面上沉積氮化物層，而後進行非等向性蝕刻以移除在基板100與氧化物層110的上表面上的氮化物層，而在基板100與氧化物層110的側壁上的氮化物層被保留下來而作為間隔物120。步驟S14中所使用的非等向性蝕刻舉例而言可以為反應性離子蝕刻(reactive ion etching，RIE），其結合了物理性的離子轟擊與化學反應的蝕刻，兼具非等向性與高蝕刻選擇比等優點。氧化物層110則保護半導體柱104免於受到非等向性蝕刻的傷害。

接著，如第5圖的步驟S15所示，對暴露的P型井102進行離子植入，此時所植入的離子為N型摻雜物，如磷或砷，且植入的N型離子的濃度大於P型井102的P型摻雜物的濃度。接著，再進行退火製程，驅動N型離子進入P型井102中而形成N型的源極層106。

接著，如第6圖的步驟S16所示，移除間隔物120(見第5圖)，以露出氧化物層110和半導體柱104的側壁。

接著，如第7圖的步驟S17所示，生長氧化物層130於半導體柱104的側壁和N型的源極層106的表面上。由於氧化物在N型重摻雜的矽材料(如N型的源極層106)的生長速度明顯大於氧化物在未摻雜的矽材料或是P型輕摻雜的矽材料(如半導體柱104)的生長速度，因此，所成長的氧化物層130在N型的源極層106上表面的第一部分132的厚度T1也會明顯大於氧化物層130在半導體柱104側壁的第二部分134的厚度T2。

於一些實施例中，氧化物層130在N型的源極層106上表面的第一部分132的厚度T1約為氧化物層130在半導體柱104側壁的第二部分134的厚度T2的三倍至六倍。舉例而言，第一部分132的厚度T1約為100Å，而第二部分134的厚度T2約為300Å~600Å。

接著，如第8圖的步驟S18所示，進行濕式蝕刻製程以完全移除氧化物層130在半導體柱104側壁的第二部分134。而氧化物層130在N型的源極層106上表面的第一部分132與作為硬遮罩的氧化物層110也會在此製程中被部分移除，因而使其厚度隨之略為減小(被薄化)。

而後，如第9圖的步驟S19所示，在第8圖所示的結構上形成犧牲層140，並進一步執行平坦化製程，以移除過高的犧牲層140並露出作為硬遮罩的氧化物層110。犧牲層140舉例而言可以為氮化物層。

接著，如第10圖的步驟S20所示，回蝕刻犧牲層140，以露出部分的半導體柱104。犧牲層140被回蝕刻所移除的深度可以被良好地控制。

接著，如第11圖的步驟S21所示，在第8圖所示的結構上形成另一氧化物層150，並進一步執行平坦化製程，以移除過高的氧化物層150並露出作為硬遮罩的氧化物層110。

接著，如第12圖的步驟S22所示，回蝕刻氧化物層150，以再次露出部分的半導體柱104。氧化物層150被回蝕刻所移除的深度可以被良好地控制。再次重複步驟S19至步驟S22，以形成圍繞半導體柱104的犧牲層140和氧化物層150的疊層，如第13圖所示，其中位於下方的較接近N型的源極層106的犧牲層140的厚度T3大於位於上方的較遠離N型的源極層106的犧牲層140的厚度T4。於一些實施例中，下方的犧牲層140的厚度T3約為上方的犧牲層140的厚度T4的兩倍至五倍。

接著，如第14圖的步驟S23所示，沉積封蓋氧化物層160在如第13圖所示的結構上。封蓋氧化物層160沉積在最頂層的氧化物層150和半導體柱104的頂表面上。

接著，如第15圖的步驟S24所示，在如第14圖所示的結構中形成多個溝槽170，其中溝槽170介於半導體柱104之間。溝槽170延伸穿過犧牲層140和氧化物層150的疊層以及穿過氧化物層130的第一部分132，以露出N型的源極層106。

接著，如第16圖的步驟S25所示，執行濕式蝕刻以移除犧牲層140(見第15圖)，其中濕式蝕刻所選用的蝕刻液為對氮化物的蝕刻速率大於氧化物或是矽的蝕刻速率。待執行完濕式蝕刻之後，犧牲層140被移除，而半導體柱104的側壁會暴露於氧化物層150之間。換言之，空腔172會形成在氧化物層150之間，而半導體柱104的側壁從空腔172露出。相應於所移除的犧牲層140的厚度不同，兩空腔172也分別具有不同的厚度，且下方的空腔172的厚度T3大於上方的空腔172的厚度T4。

接著，如第17圖的步驟S26所示，在空腔172(見第16圖)中形成閘極堆疊180A跟閘極堆疊180B。形成閘極堆疊180A跟閘極堆疊180B包含依序在空腔172中沉積緩衝層(圖中未繪示)、閘極介電層182以及填入閘極金屬184。於一些實施例中，緩衝層可以為氧化物層。閘極介電層182包含有一或多層的高介電常數介電層，如HfO _x等。閘極介電層182可選擇性地進一步包含功函數調節層。閘極金屬184舉例而言可以為氮化鈦(TiN)或是鎢(W)。

由於兩空腔172的厚度不同，故待閘極堆疊180A跟閘極堆疊180B形成之後，可再次執行蝕刻製程，讓閘極堆疊180A跟閘極堆疊180B的側壁與氧化物層150的側壁切齊。如此一來，便形成圍繞半導體柱104的閘極堆疊180A跟閘極堆疊180B，且位於下方的閘極堆疊180A的厚度T3為位於上方的閘極堆疊180B的厚度T4的兩倍至五倍。

更進一步地說，半導體柱104被閘極堆疊180A跟閘極堆疊180B所圍繞，而作為記憶體裝置的通道區。半導體柱104為垂直通道區，並且為單晶矽的通道區。而位於上方的閘極堆疊180B作為字元線(word line，WL)閘極，而位於下方的閘極堆疊180A作為板線(plate line，PL)閘極。閘極堆疊180A跟閘極堆疊180B的走向垂直於半導體柱104的走向。

氧化物層130的第一部分132位在N型的源極層106與閘極堆疊180A之間，並且氧化物層130的第一部分132圍繞半導體柱104設置。

接著，如第18圖的步驟S27所示，在溝槽170(見第17圖)的側壁上形成隔離層190。形成隔離層190的步驟包含在溝槽170中沉積介電材料，如氧化物，而後進行非等向性蝕刻如反應性離子蝕刻，以移除部分的介電材料而再次露出N型的源極層106，殘留在溝槽170的側壁上的介電材料便作為隔離層190。

接著，將金屬填入溝槽170以形成源極線200，填入的金屬舉例而言可以為氮化鈦或是鎢。當金屬填入溝槽170之後，可執行平坦化製程，讓源極線200的頂表面與封蓋氧化物層160的頂表面齊平。半導體柱104的頂表面則低於源極線200的頂表面。

接著，如第19圖的步驟S28所示，在如第18圖所示的結構上沉積介電層210，以覆蓋源極線200與封蓋氧化物層160。

接著，如第20圖的步驟S29所示，在半導體柱104的上方形成開口220，開口220穿過介電層210與封蓋氧化物層160，以露出半導體柱104。

接著，如第21圖的步驟S30所示，透過開口220對半導體柱104進行離子植入，且植入的離子為N型摻雜物，如磷或砷。所植入的N型離子的濃度大於半導體柱104中的P型摻雜物的濃度，以在半導體柱104頂端形成N型接觸區230。

接著，如第22圖的步驟S31所示，在開口220(見第21圖)中形成接觸墊240，包含將金屬填入開口220中以形成接觸墊240，且接觸墊240實體連接於N型接觸區230。

填入的金屬舉例而言可以為氮化鈦或是鎢。當金屬填入開口220之後，可執行平坦化製程，讓接觸墊240的頂表面與介電層210的頂表面齊平。

最後，如第23圖的步驟S32所示，在接觸墊240上形成位元線(bit line，BL)250，其中位元線250的走向垂直於源極線200的走向，位元線250的走向亦垂直於閘極堆疊180A跟閘極堆疊180B的走向。形成位元線250的步驟包含在介電層210的頂表面沉積金屬層，而後對金屬層圖案化，以留下位元線250在介電層210的頂表面上並與接觸墊240連接。

請同時參照第23圖與第24圖，其中第24圖為根據本揭露之一實施例的記憶體裝置的上視圖，而第23圖則是沿著第24圖中之線段A-A的剖面圖。記憶體裝置300包含有沿Z軸方向延伸的半導體柱104，其中半導體柱104為單晶矽的通道區。記憶體裝置300包含有沿Y軸方向延伸且平行排列的閘極堆疊180A跟閘極堆疊180B，其中閘極堆疊180B作為字元線閘極，而閘極堆疊180A作為板線閘極。閘極堆疊180A的厚度T3為閘極堆疊180B的厚度T4的兩倍至五倍，其中厚度T3、T4是指沿著半導體柱104的延伸方向(即Z軸方向)所定義。

記憶體裝置300包含有沿Y軸方向延伸的源極線200，且在本實施例中，源極線200與閘極堆疊180A為交替地排列，單行的半導體柱104配置在源極線200之間。記憶體裝置300包含有沿X軸方向延伸的位元線250，其中位元線250在半導體柱104的上方延伸，並且位元線250的走向垂直於源極線200、閘極堆疊180A跟閘極堆疊180B的走向。

參照第25圖，其為根據本揭露之另一實施例的記憶體裝置的上視圖。本實施例的記憶體裝置300’與第24圖中的記憶體裝置300的差別在於，在源極線200之間配置有多行的半導體柱104，並且這些成行的半導體柱104彼此之間略為錯位地排列。

綜上所述，本揭露的記憶體裝置使用單晶矽作為通道區，相較於傳統使用多晶矽的通道，本揭露的記憶體裝置具有高電流、反應速度快，且能降低製造缺陷。單晶矽通道可配合高介電常數金屬閘極使用，進而提升記憶體裝置的表現。此外，透過將閘極切分為字元線閘極與板線閘極，可以省略電容器的使用，讓記憶體裝置的製作更為簡易。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:基板 102:P型井 104:半導體柱 106:源極層 110:氧化物層 120:間隔物 130:氧化物層 132:第一部分 134:第二部分 140:犧牲層 150:氧化物層 160:封蓋氧化物層 170:溝槽 172:空腔 180A,180B:閘極堆疊 182:閘極介電層 184:閘極金屬 190:隔離層 200:源極線 210:介電層 220:開口 230:N型接觸區 240:接觸墊 250:位元線 300,300’:記憶體裝置 S11,S12,S13,S14,S15,S16,S17,S18,S19,S20,S21,S22,S23,S24,S25,S26,S27,S28,S29,S30,S31,S32:步驟 T1,T2,T3,T4:厚度 X,Y,Z:軸 A-A:線段

為讓本揭露之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖至第23圖分別為根據本揭露之一實施例的記憶體裝置的製造方法於不同步驟的剖面圖。第24圖為根據本揭露之一實施例的記憶體裝置的上視圖。第25圖為根據本揭露之另一實施例的記憶體裝置的上視圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:基板

102:P型井

104:半導體柱

106:源極層

130:氧化物層

132:第一部分

150:氧化物層

160:封蓋氧化物層

180A,180B:閘極堆疊

190:隔離層

200:源極線

210:介電層

230:N型接觸區

240:接觸墊

250:位元線

300:記憶體裝置

S32:步驟

T3,T4:厚度

Claims

一種記憶體裝置，包含：一源極層，設置於一基板上；一單晶矽通道，垂直地設置於該源極層上；一字元線閘極，圍繞該單晶矽通道的上部；以及一板線閘極，圍繞該單晶矽通道的下部，平行於該字元線閘極，其中在沿著該單晶矽通道的延伸方向上，該板線閘極的厚度約為該字元線閘極的厚度的兩倍至五倍。
如請求項1所述之記憶體裝置，更包含：一源極線，垂直地設置於該源極層上，其中該源極線的延伸方向平行於該字元線閘極的延伸方向。
如請求項1所述之記憶體裝置，更包含：一位元線，與該單晶矽通道連接，其中該位元線的延伸方向垂直於該字元線閘極的延伸方向。
如請求項3所述之記憶體裝置，更包含：一N型接觸區，連接該位元線與該單晶矽通道，該單晶矽通道包含P型摻雜物。
如請求項1所述之記憶體裝置，更包含：一氧化物層，設置於該源極層與該板線閘極之間。
如請求項5所述之記憶體裝置，其中該氧化物層圍繞該單晶矽通道。
一種記憶體裝置的製造方法，包含：形成一源極層於一基板上；形成一單晶矽通道垂直地設置於該源極層上；形成一字元線閘極，圍繞該單晶矽通道的上部；以及形成一板線閘極，圍繞該單晶矽通道的下部，該板線閘極平行於該字元線閘極，其中在沿著該單晶矽通道的延伸方向上，該板線閘極的厚度約為該字元線閘極的厚度的兩倍至五倍。
如請求項7所述之記憶體裝置的製造方法，其中形成該字元線閘極與形成該板線閘極的步驟包含：形成複數個犧牲層分別圍繞該單晶矽通道的上部與下部；移除該些犧牲層，以形成分別圍繞該單晶矽通道的上部與下部的複數個空腔；以及沉積一高介電常數介電層與一閘極金屬於該些空腔中。
如請求項7所述之記憶體裝置的製造方法，其中在形成一單晶矽通道垂直地設置於該源極層上後，更包含：形成一氧化物層在該源極層的上表面與該單晶矽通道的側壁，其中該氧化物層在該源極層的上表面的一第一部分的厚度大於該氧化物層在該單晶矽通道的側壁的一第二部分的厚度。
如請求項9所述之記憶體裝置的製造方法，更包含：蝕刻該氧化物層，以移除該氧化物層的該第一部分並薄化該氧化物層的該第二部分，其中該板線閘極形成在經薄化的該氧化物層的該第二部分上。