TW202310026A - 製造半導體裝置的方法 - Google Patents

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鄧運楨
蔡承峯
陳翰德
許志成
張惠政
育佳 楊
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台灣積體電路製造股份有限公司
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Abstract

一種製造半導體裝置的方法包括將第一晶圓及第二晶圓裝載至晶圓接合系統中。第一次量測晶圓接合系統內的相對濕度。在量測相對濕度之後，可將晶圓接合系統內的相對濕度調整至所需範圍內。當相對濕度在所需範圍內時，將第一晶圓接合至第二晶圓。

Description

半導體裝置、製造方法及製造系統
無
半導體裝置用於多種電子應用，例如個人電腦、手機、數位相機及其他電子設備。半導體裝置的製程方式通常藉由在半導體基板上方依序地沉積絕緣或介電層、導電層、及半導體材料層，且使用微影技術來圖案化各種材料層以形成電路組件及元件。
半導體行業藉由不斷減小最小特徵尺寸來不斷提高各種電子組件（如電晶體、二極體、電阻器、電容器等）的積體密度，從而允許更多組件整合至給定面積中。然而，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
無
以下的揭示內容提供許多不同的實施例或範例，以展示本揭示案的不同特徵。以下將揭示本揭示案各部件及其排列方式之特定範例，用以簡化本揭示案敘述。當然，這些特定範例並非用於限定本揭示案。例如，若是本揭示案以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本揭示案說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一（些）元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及例如此類用語。除了圖式所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時（例如，旋轉90度或者其他方位），則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。
根據各種例示性實施例提供晶圓接合系統。晶圓接合系統可允許在具有受控濕度的接合環境中將第一半導體晶圓接合至第二半導體晶圓以形成半導體基板。半導體基板可用於形成半導體裝置，例如nano-FET。
第1圖根據一些實施例繪示三維視圖中的nano-FET（例如，奈米線FET、奈米片FET、或類似者）的實例。nano-FET包含基板50（例如，半導體基板）上鰭片66上方的奈米結構55（例如，奈米片、奈米線、或類似者），其中奈米結構55充當nano-FET的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構、或其組合。淺溝槽隔離（Shallow trench isolation，STI）區68設置於相鄰鰭片66之間，鰭片66可突出於相鄰STI區68之上及之間。儘管STI區68描述/圖示為與基板50分離，但如本文所使用的，術語「基板」可指單獨的半導體基板或半導體基板與STI區之組合。此外，儘管鰭片66的底部部分圖示為具有如基板50的單一、連續材料，但鰭片66的底部部分及/或基板50可包含單一材料或複數個材料。在這個上下文中，鰭片66指在相鄰STI區68之間延伸的部分。
此外，本文討論的一些實施例在包括nano-FET的晶粒的上下文中描述。然而，各種實施例可應用於包括其他類型之電晶體（例如，鰭式場效電晶體（fin field effect transistor，FinFET）、平面電晶體、或類似者）以代替nano-FET或與nano-FET組合的晶粒。
閘極介電層100在鰭片66的頂表面上方，且沿著奈米結構55的頂表面、側壁、及底表面。閘極102在閘極介電層100上方。磊晶源極/汲極區92設置於閘極介電層100及閘極102的相對側上的鰭片66上。
第1圖進一步圖示後續圖中使用的參考截面。截面A-A'沿著閘極102的縱軸，且在例如垂直於nano-FET的磊晶源極/汲極區92之間的電流流動方向的方向上。截面B-B'平行於截面A-A'，且延伸穿過多個nano-FET的磊晶源極/汲極區92。截面C-C'垂直於截面A-A'並平行於nano-FET的鰭片66的縱軸，且在例如nano-FET的磊晶源極/汲極區92之間的電流方向上。為清楚起見，後續圖參考這些參考截面。
本文討論的一些實施例在使用後閘極製程形成的nano-FET的上下文中討論。在其他實施例中，可使用先閘極製程。此外，一些實施例考慮在平面裝置中使用的態樣，例如平面FET或在鰭式場效電晶體（fin field effect transistor，FinFET）中使用的態樣。
第2圖圖示可用於製造nano-FET的基板50，其中基板50藉由晶圓50A與50C的接合形成，例如藉由晶圓接合製程形成，如下文第3圖至第10圖中所示。晶圓50A與50C可藉由薄膜50B來接合。藉由將晶圓50A及50C與薄膜50B接合而形成的基板50可為絕緣體上半導體（semiconductor-on-insulator，SOI）基板。在一些實施例中，晶圓50A及50C可包含矽、矽鍺、這些的組合物、或類似物，且待接合之晶圓50A及50C的外表面可具有Si-O-Si晶體結構。此外，薄膜50B可以是形成為原生氧化物、熱氧化物、或高密度電漿（high density plasma，HDP）氧化物的氧化矽膜，這取決於用於接合晶圓50A與50C的接合製程。然而，可使用任何適合的材料及厚度。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，例如NMOS電晶體，例如，n型nano-FET，而p型區50P可用於形成p型裝置，例如PMOS電晶體，例如，p型nano-FET。n型區50N可與p型區50P實體分離（如所示藉由分隔件20），且可在n型區50N與p型區50P之間設置任意數目的裝置特徵（例如，其他主動裝置、摻雜區、隔離結構等）。儘管圖示一個n型區50N及一個p型區50P，但可提供任意數目的n型區50N及p型區50P。
第3圖顯示晶圓接合系統200的俯視圖，晶圓接合系統200可用於接合晶圓50A與50C且形成第2圖中所示的基板50。下面簡要描述根據實施例的製程流程，且參考第3圖至第10圖討論製程流程及晶圓接合系統200的細節。在一些實施例中，晶圓接合系統200可用於經由絕緣體上半導體（semiconductor-on-insulator，SOI）接合、熔合接合（例如，親水接合或疏水接合）、混合接合、或類似者來接合晶圓50A與50C。然而，可利用任何適合的接合方法。
在一實施例中，晶圓接合系統200包含裝載站202及204、在晶圓接合系統200的區域之間移動晶圓的傳送機械手臂206、含有預對準模組212及表面處理站214的處理區210、及含有清洗站222及接合站224的接合區220。然而，可在晶圓接合系統200內利用更多或更少的站。
首先來看處理區210，處理區210另外包含第一脫水設備216、第一水源218、及第一溫度及濕度感測器227以幫助監測及控制處理區210的溫度及濕度。接下來看接合區220，接合區220包含第二脫水設備226、第二水源228、及第二溫度及濕度感測器230。
第一脫水設備216、第一水源218、第一溫度及濕度感測器227、第二脫水設備226、第二水源228、及第二溫度及濕度感測器230中之各者連接至控制器280。在一些實施例中，控制器280包含可程式電腦。出於說明目的，控制器280圖示為單個元件。在一些實施例中，控制器280包含多個元件。控制器280亦可連接至傳送機械手臂206，且可用來在接合製程中移動晶圓50A及50C。
為了開始接合製程，待接合之晶圓（例如，晶圓50A及50C）經由一或多個裝載站202及204裝載至晶圓接合系統200中。舉例而言，在一些實施例中，裝載站202為用於裝載晶圓50A（例如，底部晶圓）的前開式晶圓傳送盒（front opening unified pod，FOUP），且裝載站204為用於裝載晶圓50C（例如，頂部晶圓）的FOUP。然而，可使用任何適合的方法及裝載站。
與裝載站202及處理區210兩者相鄰的傳送機械手臂206自裝載站202及204接收晶圓50A及50C，且將其置放於處理區210的裝載閘208中。處理區210可為真空環境（真空室），且可為任何所需形狀以使處理化學品（下文進一步討論）與晶圓50A及50C接觸。此外，處理區210可由腔室外殼215（見以下第4圖）圍繞，腔室外殼215由對各種製程材料呈惰性的材料製成。因此，儘管處理區210可為任何適合材料以能夠承受處理製程中涉及的化學反應及壓力，但在一實施例中，處理區210可為鋼、不銹鋼、鎳、鋁、這些的合金、這些的組合物、及類似物。
處理區210亦可連接至一或多個真空泵225（見以下第4圖），用於自處理區210排氣。在一實施例中，真空泵225在控制器280的控制下，且可用於將處理區210內的壓力控制成所需壓力。此外，一旦處理製程完成，則真空泵225可用於排空處理區210以準備移出晶圓50A及50C。
在處理區210中，晶圓50A及50C由傳送機械手臂206轉移至預對準模組212。在一實施例中，預對準模組212可包含一或多個旋轉臂，旋轉臂可使用例如位於晶圓50A及50C內的槽口（為清楚起見，未圖示）將晶圓50A及50C旋轉至任何所需旋轉位置。然而，可利用任何適合的角度位置。
接下來參考第4圖，處理區210內的傳送機械手臂206將晶圓50A及50C自預對準模組212轉移至表面處理站214。在一實施例中，表面處理站214用於在晶圓50A及50C的表面上執行表面處理/活化（在第4圖中由標記為300的波浪線）。在一些實施例中，表面處理300包括電漿活化步驟、液體活化步驟、這些的組合、或類似者。然而，可利用任何適合的表面處理。
在表面處理站214內設有安裝平台245，以便在表面處理期間定位及控制晶圓50A及50C。安裝平台245可使用箝位、真空壓力、及/或靜電力之組合來保持一或多個晶圓50A及50C，且亦可包括加熱及冷卻機構，以便在製程期間控制晶圓50A及50C的溫度。
此外，在表面處理300為電漿活化處理的實施例中，安裝平台245可另外包含耦合至第一射頻（radio frequency，RF）產生器322的第一電極320。第一電極320可由第一RF產生器322（其可連接至控制器280且在控制器280的控制下）在表面處理300期間以RF電壓電偏置。藉由電偏置，第一電極320用於提供偏置至進入的處理氣體，且協助將其點燃至電漿中。此外，第一電極320亦用於在表面處理300期間維持電漿。
此外，雖然第4圖中圖示單個安裝平台245，但這僅是為了清楚起見並非意欲為限制性的。相反，表面處理站214內可額外包括任意數目的安裝平台245。因此，可同時處理多個半導體基板。
此外，表面處理站214包含噴頭229。在一實施例中，噴頭229接收各種處理氣體，並幫助將各種處理氣體分配至表面處理站214中。噴頭229可設計成均勻地分配處理氣體，以降低因不均勻分配所導致的預期外的製程條件。在一實施例中，噴頭229可具有圓形設計，開口均勻分散於噴頭229周圍，足以將所需處理氣體分配至表面處理站214中。
表面處理站214亦包含電漿產生器的上電極221。在一實施例中，電漿產生器可為變壓器耦合電漿產生器，例如線圈。線圈可附接至第二RF產生器323，第二RF產生器323提供電力至上電極221（其可連接至控制器280且在控制器280的控制下），以便在引入處理氣體期間點燃電漿。
然而，儘管上面將上電極221描述為變壓器耦合電漿產生器，但實施例並不限於變壓器耦合電漿產生器。相反，可替代地使用產生電漿的任何適合方法，例如電感耦合電漿系統、磁增強反應離子蝕刻、電子迴旋共振、遠端電漿產生器、或類似者。所有此類方法完全旨在包括在實施例的範疇內。
在表面處理300中，晶圓50A及50C的暴露表面經活化以產生親水性Si-OH表面。舉例而言，在一實施例中，處理區210最初可運用例如Ar、N 2、類似物、或其組合物的惰性氣體來淨化環境。一旦經淨化之後，運用製程氣體來產生電漿250，其中製程氣體可為氧（O 2）、氮（N 2）、或N 2/O 2混合物，且製程氣體可經由噴頭229引入表面處理站214中。然而，可使用任何適合的製程氣體來產生電漿250。表面處理300中所使用的電漿250可為低功率電漿，其中產生電漿250的功率（在電力供應處量測）在10 瓦（W）至200 W範圍內。在表面處理期間，處理區210中的壓力可在0.01 毫巴（mbar）至10 mbar範圍內。然而，可使用任何適合的功率及壓力。
此外，在表面處理300之前、過程中、及之後，監測且控制處理區210內的溫度及濕度，以確保處理符合所有所需標準。在一些實施例中，第一脫水設備216、第一水源218、以及第一溫度及濕度感測器227在控制器280的控制下協同工作，以確保溫度及濕度保持在所需參數內。
在特定實施例中，可藉由增大或減小處理區210中的水蒸氣密度，將處理區210中的相對濕度調節且設定成所需範圍，例如20%至60%。20%至60%範圍內的相對濕度可能有利於最小化晶圓的非接合區且提高接合強度。相對濕度低於20%可能是不利的，因為其可導致更差的非接合區及更弱的接合強度。相對濕度大於60%可能是不利的，因為晶圓邊緣處可能出現微小氣泡。
舉例而言，當第一溫度及濕度感測器227感測到相對濕度在所需範圍之下時，控制器280可發送訊號且啟動第一水源218以增加大氣中的水量。在特定實施例中，第一水源218可為例如噴水器的裝置，其可將水噴射或分散至處理區210內的環境大氣中。然而，可利用任何適合的裝置。
此外，當第一溫度及濕度感測器227感測到相對濕度在所需範圍之上時，控制器280可發送訊號且啟動第一脫水設備216，以減少環境大氣中的水量。在特定實施例中，第一脫水設備216可提供清潔乾燥空氣（clean dry air，CDA），CDA導入處理區210（經由例如通風口或其他輸入埠）中以稀釋環境大氣中的水量。在一些實施例中，CDA的來源可為壓縮空氣氣瓶，或可藉由接收、淨化、及乾燥環境空氣來製造CDA。然而，可使用任何適當的降低相對濕度的方法。
此外，儘管上文將預對準模組212及表面處理站214描述為兩個單元具有單一的環境，但在一些其他實施例中，預對準模組212及表面處理站214各個具有個別脫水設備、水源、以及溫度及濕度感測器的獨立真空環境，且各個站的相對濕度分開地監測及控制。在這些實施例中，可利用另一裝載閘（未圖示）將晶圓50A及50C自預對準模組212及表面處理站214移動。
參考第3圖及第5圖（第5圖圖示第3圖中清洗站222的視圖），一旦已執行表面處理300，則處理區210內的傳送機械手臂206將晶圓50A及50C轉移至處理區210與接合區220之間的裝載閘208，且接合區220內的傳送機械手臂206將晶圓50A及50C移動至接合區220內的清洗站222。在一實施例中，接合區220可為類似於處理區210的真空環境（真空室），且亦可包括第二溫度及濕度感測器230、第二水源228、及第二脫水設備226，其中各者連接至控制器280。
在一實施例中，一旦晶圓50A及50C在接合區220內，則接合區220內的傳送機械手臂206將晶圓50A及50C轉移至清洗站222（詳見第5圖）。清洗站222可用於在晶圓50A及50C上執行清洗步驟，以在接合之前自晶圓50A及50C的表面移除金屬氧化物、化學品、顆粒、及其他非所需物質。
在一實施例中，清洗站222包含安裝站345及水龍頭260。安裝站345可類似於上文關於第4圖所述的安裝平台245。舉例而言，安裝站345可使用箝位、真空壓力、及/或靜電力的組合來保持晶圓50A及50C中之一或多者，且亦可包括加熱及冷卻機構。然而，可使用用於保持晶圓50A及50C的任何適合裝置。
當晶圓50A及50C安裝於安裝站345中時，水龍頭260定位於安裝站345上方，以便在晶圓50A及50C上方分布一或多種清洗劑。在清洗步驟期間，將晶圓50A及50C安裝於安裝站345中，接著將清洗劑262自水龍頭260分布至晶圓50A及50C上方。在一些實施例中，清洗劑262為去離子（deionized，DI）水。在其他實施例中，除去離子水以外，清洗劑262包含化學品，例如氨（NH 3）、過氧化氫（H 2O 2）、檸檬酸、或類似物，其在清洗劑262中的體積濃度在0.01%至10%範圍內。然而，可使用任何適合的清洗劑262。
接下來，參考第3圖及第6圖（第6圖圖示第3圖中接合站224的近視圖），接合區220內的傳送機械手臂206將晶圓50A及50C自清洗站222轉移至接合站224。在一實施例中，接合區220可包含第一晶圓卡盤232及第二晶圓卡盤234。在一實施例中，第一晶圓卡盤232及第二晶圓卡盤234用於在接合製程期間保持及控制晶圓50A及50C的方向及移動。在一實施例中，第一晶圓卡盤232及第二晶圓卡盤234包含可用於固定晶圓50A及50C中之一者的任何適合材料。在一實施例中，舉例而言，可使用矽基材料，例如玻璃、氧化矽、氮化矽、或其他材料，例如氧化鋁、這些材料中之任意者之組合、或類似物。此外，第一晶圓卡盤232及第二晶圓卡盤234可具有適於容納晶圓50A及50C中之一者的直徑。因此，儘管第一晶圓卡盤232及第二晶圓卡盤234的大小在某些方面取決於晶圓50A及50C的大小，但第一晶圓卡盤232及第二晶圓卡盤234可分別具有約250 mm及約300 mm的第一直徑。然而，可利用任何適合的尺寸。
此外，在一些實施例中，接合站224包含一或多個推銷（push pin）272。在一實施例中，定位一或多個推銷272以延伸穿過第一晶圓卡盤232或第二晶圓卡盤234，且使晶圓50A及50C中之一或多者翹曲或彎曲。藉由使晶圓50A及50C翹曲，在允許晶圓50A與50C在邊緣處接合之前，首先在晶圓50A及50C的中心進行物理接觸。
在接合站224處，晶圓50A及50C安裝於第一晶圓卡盤232及第二晶圓卡盤234上。一旦就位，第一晶圓卡盤232及第二晶圓卡盤234可與晶圓50A及50C對準以進行接合。在特定實施例中，安裝站445可對準晶圓50A及50C至100 μm至10 nm範圍內的對準精度A1。然而，可執行任何適合的對準。
在第7圖中，將晶圓50A及50C壓在一起以進行接合。啟動第一晶圓卡盤232及第二晶圓卡盤234以開始將晶圓50A及50C一起移動以進行接合。一旦就位，則推銷272中之一或多者用於使晶圓50A及/或50C中之一或多者翹曲或變形以啟動接合製程。一旦晶圓50A及/或50C中之一或多者翹曲，則第一晶圓卡盤232及第二晶圓卡盤234啟動以開始移動晶圓50A及50C以進行接合。
為了在2個晶圓之間提供足夠的H 2O層以改善晶圓50A與50C之間的後續接合，接合區220中的相對濕度控制在20%至70%的範圍內，例如在35%至60%的範圍內或在39%至45%的範圍內。39%至45%範圍內的相對濕度可能有利於提供足夠量的水以形成氫鍵且在晶圓50A與50C之間形成聯接。相對濕度低於39%可為不利的，因其導致水覆蓋不足，從而導致晶圓上的非接合邊緣。相對濕度大於45%可為不利的，因其導致過多的水覆蓋，從而導致晶圓之間接合中水分冷凝形成氣泡缺陷。
接合區220的溫度控制在15℃至45℃的範圍內，這可有助於改善晶圓50A與50CA之間的接合。低於15 ℃的溫度可導致較高的相對濕度，且可導致晶圓之間接合中水分冷凝的焦耳-湯姆森效應形成氣泡缺陷。溫度高於45 ℃可為不利的，因其導致水覆蓋不足，從而導致晶圓上的非接合邊緣。
第8圖圖示流程圖，流程圖顯示用於將接合區220中的相對濕度控制在所需範圍內（例如42%±3%的相對濕度）的製程1000。控制相對濕度可有助於提高接合品質及運行間穩定性。在步驟1010處，晶圓50A與50C已在接合站224中對準（見以上第7圖），且溫度及濕度感測器227量測接合區220中的相對濕度（H 2O百分比）。在步驟1020處，控制器280確定接合區220中的相對濕度是否在所需範圍內，例如39%至45%的範圍內。若控制器280確定接合區220中的相對濕度在所需範圍內，則製程1000繼續至步驟1030且執行晶圓接合（見以下第9圖）。若控制器280確定接合區220中的相對濕度在所需範圍之外，則製程繼續至步驟1040，其中控制器確定相對濕度低於或高於所需範圍。
若在步驟1040中確定相對濕度低於所需範圍，則製程1000繼續至步驟1050，其中藉由啟動第二水源228（例如，噴水器）來增加接合區220的環境濕度。製程1000接著返回至步驟1010，其中再次量測接合區220中的相對濕度。製程1000可繼續，直到到達步驟1030。
若在步驟1040中確定相對濕度高於所需範圍，則製程1000繼續至步驟1060，其中藉由啟動第二脫水設備226（例如連接至清潔乾燥空氣（clean dry air，CDA）的通風口）來淨化接合區220的環境濕度。接著，製程1000返回至步驟1010，其中再次量測接合區220中的相對濕度。製程1000可繼續，直到到達步驟1030。
第9圖圖示晶圓50A及50C的接合製程。在一些實施例中，藉由利用第一晶圓卡盤232、第二晶圓卡盤234、及推銷272之組合使晶圓50A與50C接觸以在第一點P1處對晶圓50A及50C施加壓力來執行接合製程。接合接著以波的形式（亦稱為接合波）進行，且波自第一點P1朝向晶圓50A及50C的邊緣向外移動。然而，可使用任何適合的接合方法。
此外，當晶圓50A及50C移動經過表面處理300、清洗站222、及接合站224時，各種暴露的情況亦將氧（或水分）引入晶圓50A及50C的表面上。氧併入晶圓50A及50C以形成薄膜50B，其是晶圓50A及50C的材料的氧化態，例如氧化矽。然而，可利用任何適合的材料。
在另一實施例中，在接合製程之前分開地形成薄膜50B，而非利用本文描述的各種製程步驟來形成薄膜50B，其中第一部分形成於晶圓50A上，而第二部分形成於晶圓50C上。在這些實施例中，薄膜50B是形成為本質氧化物、熱氧化物、或高密度電漿（high density plasma，HDP）氧化物的氧化矽膜，這取決於用於接合晶圓50A與50C的接合製程。因此，薄膜50B可具有0.5奈米（nm）至2000 nm範圍內的厚度、自薄膜50B的中心至薄膜50B的邊緣量測的粗糙度的均方根（RMS）在0.05 nm至5 nm範圍內，且基板50的翹曲可具有1微米（μm）至200 μm範圍內的彎曲值。然而，可利用任何適合的方法及尺寸。
第10圖圖示第9圖所示區域48的詳細視圖，顯示晶圓50A與50C之間H 2O層270中氫鍵的形成。在晶圓50A與50C之間的H 2O層270中形成氫鍵可在接合製程期間在兩個晶圓之間產生聯接，這可導致晶圓50A與50C之間改善的接合。晶圓之間的改善的接合可減少接合缺陷，例如晶圓的非接合邊緣及氣泡缺陷。
在接合晶圓50A與50C的接合製程之後，接合之晶圓50A與50C接著可由傳送機械手臂轉移回裝載站202及204，其中基板50自晶圓接合系統200裝載。
第11圖至第38C圖根據一些實施例繪示使用現時接合之晶圓50A與50C作為基板50來製造nano-FET的中間階段的截面圖。第11圖至第14圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、及第38A圖圖示第1圖中所示的參考截面A-A'。第15B圖、第16B圖、第17B圖、第18B圖、第18D圖、第19B圖、第20B圖、第21B圖、第21D圖、第21F圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第31D圖、第32B圖、第33B圖、第34B圖、第35B圖、第36B圖、第37B圖、及第38B圖圖示第1圖中所示的參考截面B-B'。第15C圖、第16C圖、第17C圖、第18C圖、第18E圖、第19C圖、第20C圖、第20D圖、第21C圖、第21E圖、第21G圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖、第29C圖、第30C圖、第31C圖、第31E圖、第32C圖、第33C圖、第34C圖、第35C圖、第36C圖、第37C圖、及第38C圖圖示第1圖中所示的參考截面C-C'。第39圖圖示第1圖中所示的截面C-C'，根據一些實施例繪示在接合之晶圓350上製造具有nano-FET的結構的中間階段。
在第11圖中，在基板50（如第2圖中所示）上方形成多層堆疊64，其中基板50可藉由上述第3圖至第10圖中所示的製程形成。多層堆疊64包括第一半導體層51A~51C（統稱為第一半導體層51）與第二半導體層53A~53C（統稱為第二半導體層53）的交替層。出於說明的目的且如下文更詳細地討論的，將移除第一半導體層51，且將圖案化第二半導體層53以在n型區50N及p型區50P中形成nano-FET的通道區。然而，在一些實施例中，可移除第一半導體層51且圖案化第二半導體層53以在n型區50N中形成nano-FET的通道區，並可移除第二半導體層53且圖案化第一半導體層51以在p型區50P中形成nano-FET的通道區。在一些實施例中，可移除第二半導體層53且圖案化第一半導體層51以形成n型區50N中的nano-FET的通道區，並可移除第一半導體層51且圖案化第二半導體層53以在p型區50P中形成nano-FET的通道區。在一些實施例中，可移除第二半導體層53且圖案化第一半導體層51以在n型區50N及p型區50P中形成nano-FET的通道區。
出於說明目的，多層堆疊64圖示為包括第一半導體層51及第二半導體層53中之各者的三個層。在一些實施例中，多層堆疊64可包括任意數目的第一半導體層51及第二半導體層53。多層堆疊64的層中之各者可使用例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、氣相磊晶（vapor phase epitaxy，VPE）、分子束磊晶（molecular beam epitaxy，MBE）、或類似者的製程來磊晶生長。在各種實施例中，第一半導體層51可由適於p型nano-FET的第一半導體材料（例如矽鍺或類似物）形成，而第二半導體層53可由適於n型nano-FET的第二半導體材料（例如矽、矽碳、或類似物）形成。出於說明目的，多層堆疊64圖示為具有適於p型nano-FET的最底半導體層。在一些實施例中，可形成多層堆疊64，使得最底層為n型nano-FET的半導體層。
第一半導體材料及第二半導體材料可為彼此具有高蝕刻選擇性的材料。因此，可移除第一半導體材料的第一半導體層51而不顯著移除第二半導體材料的第二半導體層53，從而允許第二半導體層53經圖案化以形成nano-FET的通道區。類似地，在移除第二半導體層53且圖案化第一半導體層51以形成通道區的實施例中，可移除第二半導體材料的第二半導體層53，而無需顯著移除第一半導體材料的第一半導體層51，從而允許第一半導體層51經圖案化以形成nano-FET的通道區。
現在參考第12圖，根據一些實施例，鰭片66形成於晶圓50C中，而奈米結構55形成於多層堆疊64中。在一些實施例中，可藉由在多層堆疊64及晶圓50C中蝕刻溝槽，分別在多層堆疊64及晶圓50C中形成奈米結構55及鰭片66。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似者、或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A~52C（統稱為第一奈米結構52），且自第二半導體層53界定第二奈米結構54A~54C（統稱為第二奈米結構54）。第一奈米結構52與第二奈米結構54可統稱為奈米結構55。
鰭片66及奈米結構55可藉由任何適合的方法來圖案化。舉例而言，鰭片66及奈米結構55可使用一或多個光學微影術製程來圖案化，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光學微影術及自對準製程，允許產生具有例如比使用單個、直接光學微影術製程可獲得圖案的節距小的圖案。舉例而言，在一實施例中，在基板上方形成犧牲層且使用光學微影術製程圖案化。使用自對準製程沿著經圖案犧牲層形成間隔物。接著移除犧牲層，剩餘的間隔物隨後可用於圖案化鰭片66。
為便於說明，第12圖圖示n型區50N及p型區50P中的鰭片66具有基本相同的寬度。在一些實施例中，n型區50N中的鰭片66的寬度可大於或小於p型區50P中的鰭片66。此外，儘管鰭片66及/或奈米結構55中之各者圖示為具有一致的寬度，但在其他實施例中，鰭片66及/或奈米結構55可具有漸縮側壁，使得鰭片66及/或奈米結構55中之各者的寬度在朝向基板50的方向上連續遞增。在這些實施例中，奈米結構55中之各者可具有不同的寬度，且形狀為梯形。
在第13圖中，淺溝槽隔離（Shallow trench isolation，STI）區68相鄰於鰭片66形成。STI區68可藉由在晶圓50C、鰭片66、及奈米結構55上方、以及相鄰鰭片66之間沉積絕緣材料而形成。絕緣材料可為氧化物，例如氧化矽、氮化物、類似物、或其組合物，且可由高密度電漿CVD （high-density plasma CVD，HDP-CVD）、可流動CVD （flowable CVD，FCVD）、類似者、或其組合形成。可使用由任何可接受製程形成的其他絕緣材料。在所示實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可執行退火製程。在一實施例中，形成絕緣材料使得多餘的絕緣材料覆蓋奈米結構55。儘管絕緣材料圖示為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿晶圓50C、鰭片66、及奈米結構55的表面形成襯裡（未圖示）。此後，可在襯裡上方形成填充材料，例如上文討論的填充材料。
接著將移除製程施加於絕緣材料，移除奈米結構55上方的多餘絕緣材料。在一些實施例中，可使用例如化學機械研磨（chemical mechanical polish，CMP）、回蝕製程、其組合、或類似者的平坦化製程。平坦化製程暴露奈米結構55，使得在平坦化製程完成之後奈米結構55與絕緣材料的頂表面平齊。
接著使絕緣材料凹陷以形成STI區68。絕緣材料凹陷使得n型區50N及p型區50P中的鰭片66的上部部分突出於相鄰STI區68之間。此外，STI區68的頂表面可具有如圖所示的平面、凸面、凹面（例如碟形）、或其組合。STI區68之頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。可使用可接受的蝕刻製程使STI區68的頂表面凹陷，例如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比鰭片66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料）。舉例而言，可使用例如稀氫氟（dHF）酸移除氧化物。
以上關於第11圖至第13圖所述的製程僅為如何形成鰭片66及奈米結構55的一個實例。在一些實施例中，鰭片66及/或奈米結構55可使用遮罩及磊晶生長製程形成。舉例而言，介電層可形成於晶圓50C的頂表面上方，且溝槽可蝕刻穿過介電層以暴露下伏晶圓50C。磊晶結構可在溝槽中磊晶生長，且介電層可凹陷，使得磊晶結構突出於介電層以形成鰭片66及/或奈米結構55。磊晶結構可包含上面討論的交替半導體材料，例如第一半導體材料及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長材料可在生長期間經原位摻雜，這可避免先前及/或後續佈植，儘管可一起使用原位及佈植摻雜。
此外，第一半導體層51（及所得第一奈米結構52）及第二半導體層53（及所得第二奈米結構54）在本文中圖示及討論為在p型區50P及n型區50N中包含相同的材料僅出於說明目。因此，在一些實施例中，第一半導體層51及第二半導體層53中之一者或兩者可為不同的材料，或在p型區50P及n型區50N中以不同的次序形成。
進一步地在第13圖中，可在鰭片66、奈米結構55、及/或STI區68中形成適當的井（未圖示）。在具有不同井類型的實施例中，可使用光阻劑或其他遮罩（未圖示）達成用於n型區50N及p型區50P的不同佈植步驟。舉例而言，可在n型區50N及p型區50P中的鰭片66及STI區68上方形成光阻劑。光阻劑經圖案化以暴露p型區50P。光阻劑可藉由使用旋塗技術形成，且可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，則在p型區50P中執行n型雜質佈植，且光阻劑可充當遮罩以基本防止n型雜質佈植至n型區50N中。n型雜質可為佈植至前述區域中的磷、砷、銻、或類似物，濃度範圍為約10 13原子/cm 3至約10 14原子/cm 3。在佈植之後，例如藉由可接受的灰化製程移除光阻劑。
在佈植p型區50P之後或之前，在p型區50P及n型區50N中的鰭片66、奈米結構55、及STI區68上方形成光阻劑或其他遮罩（未圖示）。圖案化光阻劑以暴露n型區50N。光阻劑可藉由使用旋塗技術形成，且可使用可接受的光學微影技術來圖案化。一旦光阻劑經圖案化，則可在n型區50N中執行p型雜質佈植，且光阻劑可充當遮罩以基本防止p型雜質佈植至p型區50P中。p型雜質可為佈植至前述區域中的硼、氟化硼、銦、或類似物，濃度範圍為約10 13原子/cm 3至約10 14原子/cm 3。在佈植之後，可移除光阻劑，例如藉由可接受的灰化製程。
在n型區50N及p型區50P的佈植之後，可執行退火以修復佈植損傷且活化經佈植p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間經原位摻雜，這可避免佈植，儘管可一起使用原位摻雜及佈植摻雜。
在第14圖中，虛設介電層70形成於鰭片66及/或奈米結構55上。虛設介電層70可為例如氧化矽、氮化矽、其組合物、或類似物，且可根據可接受的技術沉積或熱生長。在虛設介電層70上方形成虛設閘極層72，且在虛設閘極層72上方形成遮罩層74。虛設閘極層72可沉積於虛設介電層70上方且接著經平坦化，例如藉由CMP。遮罩層74可沉積於虛設閘極層72上方。虛設閘極層72可為導電或非導電材料，且可選自包括非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層72可藉由物理氣相沉積（physical vapor deposition，PVD）、CVD、濺射沉積、或用於沉積所選材料的其他技術來沉積。虛設閘極層72可由其他材料製成，這些材料具有對隔離區蝕刻的高蝕刻選擇性。遮罩層74可包括例如氮化矽、氧氮化矽、或類似物。在這個實例中，跨n型區50N及p型區50P形成單個虛設閘極層72及單個遮罩層74。注意，僅出於說明性目的，所示的虛設介電層70僅覆蓋鰭片66及奈米結構55。在一些實施例中，可沉積虛設介電層70，使得虛設介電層70覆蓋STI區68，從而虛設介電層70在虛設閘極層72與STI區68之間延伸。
第15A圖至第27C圖圖示製造實施例裝置的各種額外步驟。第15A圖至第27C圖圖示n型區50N或p型區50P中的特徵。在第15A圖至第15C圖中，可使用可接受的光學微影術及蝕刻技術來圖案化遮罩層74（見第5圖），以形成遮罩78。接著可將遮罩78的圖案轉移至虛設閘極層72及虛設介電層70，以分別形成虛設閘極76及虛設閘極介電層71。虛設閘極76覆蓋鰭片66的個別通道區。遮罩78的圖案可用於將虛設閘極76中之各者與相鄰虛設閘極76實體分離。虛設閘極76亦可具有基本垂直於個別鰭片66的縱向方向的縱向方向。
在第16A圖至第16C圖中，第一間隔層80及第二間隔層82形成於第15A圖至第15C圖中所示的結構上方。第一間隔層80及第二間隔層82隨後將經圖案化以充當用於形成自對準源極/汲極區的間隔層。在第16A圖至第16C圖中，第一間隔層80形成於STI區68的頂表面上；鰭片66、奈米結構55、及遮罩78的頂表面及側壁上；以及虛設閘極76及虛設閘極介電層71的側壁上。第二間隔層82沉積於第一間隔層80上方。第一間隔層80可使用例如熱氧化的技術由氧化矽、氮化矽、氧氮化矽、或類似物形成，或藉由CVD、ALD、或類似者來沉積。第二間隔層82可由具有與第一間隔層80的材料不同的蝕刻速率的材料形成，例如氧化矽、氮化矽、氧氮化矽、或類似物，且可藉由CVD、ALD、或類似者來沉積。
在形成第一間隔層80之後且在形成第二間隔層82之前，可執行用於輕摻雜源極/汲極（lightly doped source/drain，LDD）區（未圖示）的佈植。在具有不同裝置類型的實施例中，類似於上文第13圖中討論的佈植，可在暴露p型區50P的同時在n型區50N上方形成例如光阻劑的遮罩，且可將適當類型（例如，p型）的雜質佈植至p型區50P中的經暴露鰭片66及奈米結構55中。接著可移除遮罩。隨後，可在暴露n型區50N的同時在p型區50P上方形成例如光阻劑的遮罩，且可將適當類型（例如，n型）的雜質佈植至n型區50N中的經暴露鰭片66及奈米結構55中。接著可移除遮罩。n型雜質可為前面討論的任何n型雜質，且p型雜質可為前面討論的任何p型雜質。輕摻雜源極/汲極區的雜質濃度可在約1x10 15原子/cm 3至約1x10 19原子/cm 3範圍內。退火可用於修復佈植損傷及活化佈植雜質。
在第17A圖至第17C圖中，第一間隔層80及第二間隔層82經蝕刻以形成第一間隔物81及第二間隔物83。如下文將更詳細地討論的，第一間隔物81及第二間隔物83用於自對準後續形成之源極汲極區，以及在後續處理期間保護鰭片66及/或奈米結構55的側壁。第一間隔層80及第二間隔層82可使用適合的蝕刻製程來蝕刻，例如各向同性蝕刻製程（例如，濕式蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程）、或類似者。在一些實施例中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得第一間隔層80可在圖案化第二間隔層82時充當蝕刻終止層，且使得第二間隔層82可在圖案化第一間隔層80時充當遮罩。舉例而言，可使用各向異性蝕刻製程蝕刻第二間隔層82，其中第一間隔層80用作蝕刻終止層，其中第二間隔層82的剩餘部分形成第二間隔物83，如第17B圖中所示。此後，當蝕刻第一間隔層80的暴露部分時，第二間隔物83充當遮罩，從而形成如第18B圖及第18C圖中所示的第一間隔物81。
如第17B圖中所示，第一間隔物81及第二間隔物83設置於鰭片66及/或奈米結構55的側壁上。如第17C圖中所示，在一些實施例中，第二間隔層82可自鄰近遮罩78、虛設閘極76、及虛設閘極介電層71的第一間隔層80上方移除，而第一間隔物81設置於遮罩78、虛設閘極76、及虛設閘極介電層71的側壁上。在其他實施例中，第二間隔層82的一部分可保留在鄰近遮罩78、虛設閘極76、及虛設閘極介電層71的第一間隔層80上方。
需注意，上述揭示內容一般描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物，可利用不同的步驟順序（例如，可在沉積第二間隔層82之前圖案化第一間隔物81），可形成及移除額外的間隔物、及/或類似者。此外，可使用不同的結構及步驟來形成n型及p型裝置。
在第18A圖至第18C圖中，根據一些實施例，第一凹槽86及第二凹槽87形成於鰭片66、奈米結構55、及晶圓50C中。磊晶源極/汲極區隨後將形成於第一凹槽86中，且第一磊晶材料及磊晶源極/汲極區隨後將形成於第二凹槽87中。第一凹槽86及第二凹槽87可延伸穿過第一奈米結構52及第二奈米結構54，並進入晶圓50C中。如第18B圖中所示，STI區58的頂表面可與第一凹槽86的底表面平齊。在各種實施例中，可蝕刻鰭片66，使得第一凹槽86的底表面設置於STI區68或類似者的頂表面之下。第二凹槽87的底表面可設置於第一凹槽86的底表面及STI區68的頂表面之下。第一凹槽86及第二凹槽87可藉由使用各向異性蝕刻製程（例如RIE、NBE、或類似者）蝕刻鰭片66、奈米結構55、及晶圓50C來形成。第一間隔物81、第二間隔物83、及遮罩78在用於形成第一凹槽86及第二凹槽87的蝕刻製程期間遮蔽鰭片66、奈米結構55、及晶圓50C的部分。單個蝕刻製程或多個蝕刻製程可用於蝕刻奈米結構55、鰭片66、及/或晶圓50C的各個層。定時蝕刻製程可用於在第一凹槽86及第二凹槽87到達所需深度之後終止蝕刻。第二凹槽87可藉由用於蝕刻第一凹槽86的相同製程以及蝕刻第一凹槽86之前或之後的額外蝕刻製程來蝕刻。在一些實施例中，在執行第二凹槽87的額外蝕刻製程時，可遮蔽對應於第一凹槽86的區域。
在一些實施例中，如第18D圖及第18E圖所示，第二凹槽87延伸穿過晶圓50C至薄膜50B的頂表面。形成第二凹槽87以延伸至薄膜50B的頂表面對於移除晶圓50A及薄膜50B（見第32A圖至第32C圖）以暴露後續形成於第二凹槽87中的磊晶材料（見第21F圖及第21G圖）的後續製程可為有利的。在一些實施例中，第二凹槽87延伸至薄膜50B的頂表面之下。在一些實施例中，晶圓50C的一部分保留在第二凹槽87的底表面與薄膜50B的頂表面之間。
在第19A圖至第19C圖中，由第一凹槽86及第二凹槽87暴露的第一半導體材料（例如，第一奈米結構52）形成的多層堆疊64的層的側壁部分經蝕刻以形成側壁凹槽88。儘管在第19C圖中，鄰近側壁凹槽88的第一奈米結構52的側壁圖示為直的，但側壁可為凹的或凸的。可使用各向同性蝕刻製程（例如濕式蝕刻或類似者）來蝕刻側壁。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，可使用具有四甲基氫氧化銨（TMAH）、氫氧化銨（NH 4OH）、或類似物的乾式蝕刻製程來蝕刻第一奈米結構52的側壁。
在第20A圖至第20D圖中，第一內間隔物90形成於側壁凹槽88中。第一內間隔物90可藉由在第19A圖至第19C圖中所示的結構上方沉積內間隔層（未圖示）來形成。第一內間隔物90用作後續形成之源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細地討論的，源極/汲極區及磊晶材料將形成於第一凹槽86及第二凹槽87中，而第一奈米結構52將以相應閘極結構替換。
內間隔層可藉由例如CVD、ALD、或類似者的共形沉積製程來沉積。內間隔層可包含例如氮化矽或氧氮化矽的材料，或是可使用例如介電常數值小於約3.5（k值）的低介電常數（低k）材料的任何適合材料。接著可各向異性地蝕刻內間隔層以形成第一內間隔物90。儘管第一內間隔物90的外側壁圖示為與第二奈米結構54的側壁平齊，但第一內間隔物90的外側壁可延伸超出第二奈米結構54的側壁或自第二奈米結構54的側壁凹陷。
此外，儘管第一內間隔物90的外側壁在第20C圖中圖示為直的，但第一內間隔物90的外側壁可為凹的或凸的。作為實例，第20D圖圖示一實施例，其中第一奈米結構52的側壁是凹的，第一內間隔物90的外側壁是凹的，且第一內間隔物90自第二奈米結構54的側壁凹陷。內間隔層可藉由例如RIE、NBE、或類似者的各向異性蝕刻製程來蝕刻。第一內間隔物90可用於防止後續蝕刻製程（例如用於形成閘極結構的蝕刻製程）損壞後續形成之源極/汲極區（例如磊晶源極/汲極區92，下文將參考第21A圖至第21E圖討論）。
在第21A圖至第21E圖中，第一磊晶材料91（亦稱為虛設半導體區域91）形成於第二凹槽87中，而磊晶源極/汲極區92形成於第一凹槽86及第二凹槽87中。在一些實施例中，第一磊晶材料91可為犧牲材料，其隨後經移除以形成背側通孔（例如背側通孔130，下文參考第35A圖至第35C圖討論）。如第21B圖至第21E圖中所示，第一磊晶材料91的頂表面可與第一凹槽86的底表面平齊。然而，在一些實施例中，第一磊晶材料91的頂表面可設置於第一凹槽86的底表面之上或之下。第一磊晶材料91可使用例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、氣相磊晶（vapor phase epitaxy，VPE）、分子束磊晶（molecular beam epitaxy，MBE）、或類似者的製程在第二凹槽87中磊晶生長。第一磊晶材料91可包括任何可接受材料，例如矽鍺或類似物。第一磊晶材料91可由對磊晶源極/汲極區92、晶圓50C、及介電層（例如STI區68及第二介電層125，下文參考第33A圖至第33C圖討論）的材料具有高蝕刻選擇性的材料形成。因此，可移除第一磊晶材料91且用背側通孔替換，而無需顯著移除磊晶源極/汲極區92及介電層。
磊晶源極/汲極區92接著形成於第一凹槽86中以及第二凹槽87中第一磊晶材料91上方。在一些實施例中，磊晶源極/汲極區92可在第二奈米結構54上施加應力，從而提高性能。如第21C圖中所示，磊晶源極/汲極區92形成於第一凹槽86及第二凹槽87中，使得各個虛設閘極76設置於磊晶源極/汲極區92的個別相鄰對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛設閘極76分離開，且第一內間隔物90用於將磊晶源極/汲極區92與奈米結構55藉由適當的橫向距離分離開，使得磊晶源極/汲極區92不會與所得nano-FET的後續形成之閘極短路。
n型區50N（例如，NMOS區域）中的磊晶源極/汲極區92可藉由遮蔽p型區50P（例如，PMOS區域）形成。接著，在n型區50N中的第一凹槽86及第二凹槽87中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括適於n型nano-FET的任何可接受材料。舉例而言，若第二奈米結構54為矽，則磊晶源極/汲極區92可包括在第二奈米結構54上施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。磊晶源極/汲極區92可具有自奈米結構55的個別上表面凸起的表面，且可具有小平面。
p型區50P（例如，PMOS區域）中的磊晶源極/汲極區92可藉由遮蔽n型區50N（例如，NMOS區域）形成。接著，在p型區50P中的第一凹槽86及第二凹槽87中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括適於p型nano-FET的任何可接受材料。舉例而言，若第一奈米結構52為矽鍺，則磊晶源極/汲極區92可包括在第一奈米結構52上施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。磊晶源極/汲極區92亦可具有自多層堆疊56的個別表面凸起的表面，且可具有小平面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54、及/或晶圓50C可佈植有摻雜劑以形成源極/汲極區，類似於先前討論的形成輕摻雜源極/汲極區的製程，隨後進行退火。源極/汲極區可具有約1x10 19原子/cm 3與約1x10 21原子/cm 3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可為先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區92可在生長期間經原位摻雜。
由於用於在n型區50N及p型區50P中形成磊晶源極/汲極區92的磊晶製程，磊晶源極/汲極區92的上表面具有側向向外擴展超出奈米結構55側壁的小平面。在一些實施例中，如第21B圖中所示，這些小平面導致同一nano-FET的相鄰磊晶源極/汲極區92合併。在其他實施例中，如第21D圖中所示，在磊晶製程完成之後，相鄰磊晶源極/汲極區92保持分離。在第21B圖及第21D圖中所示的實施例中，第一間隔物81可形成至STI區68的頂表面，從而阻擋磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55的側壁的部分，進一步阻擋磊晶生長。在一些其他實施例中，可調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，從而允許磊晶生長區域延伸至STI區58的表面。
磊晶源極/汲極區92可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。任意數目的半導體材料層可用於磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中之各者可由不同的半導體材料形成，且可摻雜至不同的摻雜濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B並大於第三半導體材料層92C的摻雜濃度。在磊晶源極/汲極區92包含三個半導體材料層的實施例中，第一半導體材料層92A可經沉積，第二半導體材料層92B可沉積於第一半導體材料層92A上方，且第三半導體材料層92C可沉積於第二半導體材料層92B上方。
第21E圖圖示一實施例，其中第一奈米結構52的側壁是凹的，第一內間隔物90的外側壁是凹的，且第一內間隔物90自第二奈米結構54的側壁凹陷。如第21E圖中所示，磊晶源極/汲極區92可形成為與第一內間隔物90接觸並可延伸超過第二奈米結構54的側壁。
在第18D圖及第18E圖之後的一些實施例中，如根據第21F圖及第21G圖中所示，第一磊晶材料91或虛設半導體區域91延伸穿過晶圓50C至薄膜50B的頂表面。形成虛設半導體區域91以延伸至薄膜50B的頂表面對於移除晶圓50A及薄膜50B以暴露虛設半導體區域91的後續製程可為有利的（見下文第32A圖至第32C圖）。在一些實施例中，虛設半導體區域91延伸至薄膜50B的頂表面之下。在一些實施例中，晶圓50C的一部分保留在虛設半導體區域91的底表面與薄膜50B的頂表面之間。
在第22A圖至第22C圖中，第一層間介電質（interlayer dielectric，ILD）96沉積於第21A圖至第21C圖中所示的結構上方。第一ILD96可由介電材料形成，且可藉由任何適合的方法沉積，例如CVD、電漿增強CVD （plasma-enhanced CVD，PECVD）、或FCVD。介電材料可包括磷矽玻璃（PSG）、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、無摻雜矽玻璃（USG）、或類似物。可使用由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層（contact etch stop layer，CESL）94設置於第一ILD96與磊晶源極/汲極區92、遮罩78、及第一間隔物81之間。CESL 94可包含介電材料，例如氮化矽、氧化矽、氧氮化矽、或類似物，具有不同於上覆第一ILD96的材料的蝕刻速度。
在第23A圖至第23C圖中，可執行例如CMP的平坦化製程，以將第一ILD96的頂表面與虛設閘極76或遮罩78的頂表面平齊。平坦化製程亦可移除虛設閘極76上的遮罩78、及第一間隔物81的沿著遮罩78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔物81、及第一ILD96的頂表面在製程變化範圍內保持平齊。因此，虛設閘極76的頂表面經由第一ILD96暴露出。在一些實施例中，遮罩78可保留，在這種情況下，平坦化製程將第一ILD96的頂表面與遮罩78及第一間隔物81的頂表面平齊。
在第24A圖至第24C圖中，在一或多個蝕刻步驟中移除虛設閘極76及遮罩78（若存在），從而形成第三凹槽98。第三凹槽98中的虛設閘極介電層71的部分亦經移除。在一些實施例中，藉由各向異性乾蝕刻製程移除虛設閘極76及虛設閘極介電層71。舉例而言，蝕刻製程可包括使用反應氣體（多個）的乾式蝕刻製程，反應氣體以比蝕刻第一ILD96或第一間隔物81更快的速度選擇性地蝕刻虛設閘極76。第三凹槽98中之各者暴露出部分奈米結構55及/或位於部分奈米結構55上，其在隨後完成之nano-FET中充當通道區。用作通道區的奈米結構55的部分設置於相鄰的成對磊晶源極/汲極區92之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電層71可用作蝕刻終止層。接著，可在移除虛設閘極76之後移除虛設閘極介電層71。
在第25A圖至第25C圖中，第一奈米結構52經移除，延伸第三凹槽98。可藉由使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程（例如濕式蝕刻或類似者）來移除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、晶圓50C、STI區58保持相對未蝕刻。在第一奈米結構52包括例如SiGe、且第二奈米結構54A~54C包括例如Si或SiC的實施例中，可使用四甲基氫氧化銨（TMAH）、氫氧化銨（NH 4OH）、或類似物來移除第一奈米結構52。
在第26A圖至第26C圖中，形成用於替換閘極的閘極介電層100及閘極102。閘極介電層100共形地沉積於第三凹槽98中。閘極介電層100可形成於晶圓50C的頂表面及側壁上以及第二奈米結構54的頂表面、側壁、及底表面上。閘極介電層100亦可沉積於第一ILD96、CESL 94、第一間隔物81、及STI區68的頂表面上，以及第一間隔物81及第一內間隔物90的側壁上。
根據一些實施例，閘極介電層100包含一或多個介電層，例如氧化物、金屬氧化物、類似物、或其組合物。舉例而言，在一些實施例中，閘極介電層可包含氧化矽層及氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，且在這些實施例中，閘極介電層100可具有大於約7.0的k值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、及其組合的矽酸鹽。閘極介電層100的結構在n型區50N及p型區50P中可相同或不同。閘極介電層100的形成方法可包括分子束沉積（molecular-beam deposition，MBD）、ALD、PECVD、及類似者。
閘極102分別沉積於閘極介電層100上方，且填充第三凹槽98的剩餘部分。閘極102可包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合物、或其多層。舉例而言，儘管在第26A圖及第26C圖中圖示單層閘極102，但閘極102可包含任意數目的襯裡層、任意數目的功函數調諧層、及填充材料。構成閘極102的層的任意組合可沉積於第二奈米結構54的相鄰者之間以及第二奈米結構54A與晶圓50C之間的n型區50N中，且可沉積於第一奈米結構52的相鄰者之間的p型區50P中。
n型區50N及p型區50P中的閘極介電層100的形成可同時發生，使得各個區域中的閘極介電層100由相同的材料形成，且閘極102的形成可同時發生，使得各個區域中的閘極102由相同的材料形成。在一些實施例中，各個區域中的閘極介電層100可藉由不同的製程形成，使得閘極介電層100可為不同的材料及/或具有不同數目的層，及/或各個區域中的閘極102可藉由不同的製程形成，使得閘極102可為不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及暴露適當的區域。
在填充第三凹槽98之後，可執行例如CMP的平坦化製程，以移除閘極介電層100及閘極102材料的多餘部分，這些多餘部分在第一ILD96的頂表面上方。因此，閘極102及閘極介電層100材料的剩餘部分形成所得nano-FET的替換閘極結構。閘極102及閘極介電層100可統稱為「閘極結構」。
在第27A圖至第27C圖中，閘極結構（包括閘極介電層100及相應上覆閘極102）是凹陷的，以便直接在閘極結構上方及第一間隔物81的相對部分之間形成凹槽。將包含一或多個介電材料（主如氮化矽、氧氮化矽、或類似物）層的閘極遮罩104填充於凹槽中，隨後藉由平坦化製程以移除延伸至第一ILD96上方的介電材料的多餘部分。隨後形成的閘極觸點（例如閘極觸點114，下文將參考第29A圖至第29C圖討論）穿透閘極遮罩104以接觸凹陷閘極102的頂表面。
如第27A圖至第27C圖中所示，第二ILD 106沉積於第一ILD96上方及閘極遮罩104上方。在一些實施例中，第二ILD 106是藉由FCVD形成的可流動膜。在一些實施例中，第二ILD 106由例如PSG、BSG、BPSG、USG、或類似物的介電材料形成，且可藉由例如CVD、PECVD、或類似者的任何適合方法來沉積。
在第28A圖至第28C圖中，蝕刻第二ILD 106、第一ILD96、CESL 94、及閘極遮罩104以形成第四凹槽108，藉此暴露磊晶源極/汲極區92及/或閘極結構的表面。第四凹槽108可藉由使用各向異性蝕刻製程（例如RIE、NBE、或類似者）蝕刻來形成。在一些實施例中，第四凹槽108可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD96；可使用第二蝕刻製程蝕刻穿過閘極遮罩104；接著可使用第三蝕刻製程蝕刻穿過CESL 94。可在第二ILD 106上方形成例如光阻劑的遮罩且將其圖案化，以自第一蝕刻製程及第二蝕刻製程遮蔽第二ILD 106的部分。在一些實施例中，蝕刻製程可過蝕刻，且因此，第四凹槽108延伸至磊晶源極/汲極區92及/或閘極結構，且第四凹槽108的底部可平齊於（例如，在相同的位準上，或與晶圓50C具有相同的距離）、或低於（例如，更接近晶圓50C）磊晶源極/汲極區92及/或閘極結構。儘管第28C圖將第四凹槽108圖示位將磊晶源極/汲極區92及閘極結構暴露於同一截面中，但在各種實施例中，磊晶源極/汲極區92及閘極結構可暴露於不同截面中，從而降低隨後形成之觸點短路的風險。
在形成第四凹槽108之後，在磊晶源極/汲極區92上方形成第一矽化物區域110。在一些實施例中，藉由首先沉積能夠與下伏磊晶源極/汲極區92的半導體材料（例如，矽、矽鍺、鍺）反應的金屬（未圖示）以在磊晶源極/汲極區92的暴露部分上方形成矽化物或鍺化物區域（例如鎳、鈷、鈦，鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金）、接著執行熱退火製程來形成第一矽化物區域110。接著例如藉由蝕刻製程移除經沉積金屬的未反應部分。儘管第一矽化物區域110稱為矽化物區域，但第一矽化物區域110亦可為鍺化物區域或鍺化矽區域（例如，包含矽化物及鍺化物的區域）。在一實施例中，第一矽化物區域110包含TiSi，且具有約2 nm至約10 nm之間的厚度。
在第29A圖至第29C圖中，源極/汲極觸點112及閘極觸點114（亦稱為接觸插塞）形成於第四凹槽108中。源極/汲極觸點112及閘極觸點114各個可包含一或多個層，例如阻障層、擴散層、及填充材料。舉例而言，在一些實施例中，源極/汲極觸點112及閘極觸點114各個包括阻障層及導電材料，且各個電性耦合至下方導電特徵（例如，閘極102及/或第一矽化物區域110）。閘極觸點114電性耦合至閘極102，而源極/汲極觸點112電性耦合至第一矽化物區域110。阻障層可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行例如CMP的平坦化製程以自第二ILD 106的表面移除多餘材料。磊晶源極/汲極區92、第二奈米結構54、及閘極結構（包括閘極介電層100及閘極102）可統稱為電晶體結構109。電晶體結構109可形成於裝置層中，其中第一互連結構（例如下文關於第30A圖至第30C圖討論的前側互連結構120）形成於其前側上方且第二互連結構（例如下文關於第37A圖至第37C圖討論的背側互連結構136）形成於其背側上方。儘管裝置層描述為具有nano-FET，但其他實施例可包括具有不同類型電晶體（例如，平面FET、finFET、薄膜電晶體（thin film transistor，TFT）、或類似者）的裝置層。
儘管第29A圖至第29C圖圖示延伸至磊晶源極/汲極區92中之各者的源極/汲極觸點112，但源極/汲極觸點112可自磊晶源極/汲極區92的某些者省略。舉例而言，如下文更詳細地解釋的，導電特徵（例如，背側通孔或電力軌）可隨後經由磊晶源極/汲極區92中之一或多者的背側來附接。對於這些特定的磊晶源極/汲極區92，源極/汲極觸點112可省略，或可為未電連接至任何上覆導電線（例如下文關於第30A圖至第30C圖討論的第一導電特徵122）的虛設觸點。
第30A圖至第38C圖圖示在電晶體結構109上形成前側互連結構及背側互連結構的中間步驟。前側互連結構及後側互連結構可各個包含電連接至形成於基板50上的nano-FET的導電特徵。第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、及第38A圖圖示第1圖中所示的參考截面A-A'。第30B圖、第31B圖、第32B圖、第33B圖、第34B圖、第35B圖、第36B圖、第37B圖、及第38B圖圖示第1圖中所示的參考截面B-B'。第30C圖、第31C圖、第32C圖、第33C圖、第34C圖、第35C圖、第36C圖、第37C圖、及第38C圖圖示第1圖中所示的參考截面C-C'。第30A圖至第38C圖中描述的製程步驟可應用於n型區50N及p型區50P兩者。如上所示，背側導電特徵（例如，背側通孔或電力軌）可連接至磊晶源極/汲極區92中之一或多者。因此，源極/汲極觸點112可任選地自磊晶源極/汲極區92中省略。
在第30A圖至第30C圖中，在第二ILD 106上形成前側互連結構120。因為前側互連結構120形成於電晶體結構109的前側（例如，電晶體結構109上形成主動裝置的一側）上，所以前側互連結構120可稱為前側互連結構。
前側互連結構120可包含形成於一或多個堆疊第一介電層124中的一或多層的第一導電特徵122。堆疊第一介電層124中之各者可包含介電材料，例如低k介電材料、超低k （extra low-k，ELK）介電材料、或類似者。第一介電層124可使用適當的製程（例如CVD、ALD、PVD、PECVD、或類似者）沉積。
第一導電特徵122可包含導電線及互連導電線的層的導電通孔。導電通孔可延伸穿過第一介電層124中之個別者以在導電線的層之間提供垂直連接。第一導電特徵122可經由任何可接受的製程形成，例如鑲嵌製程、雙重鑲嵌製程、或類似者。
在一些實施例中，可使用鑲嵌製程來形成第一導電特徵122，其中利用光學微影術與蝕刻技術之組合來圖案化個別第一介電層124，以形成對應於第一導電特徵122的所需圖案的溝槽。可沉積可選擴散阻障層及/或可選附著層，接著用導電材料填充溝槽。用於阻障層的適合材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合物、或類似物，而用於導電材料的適合材料包括銅、銀、金、鎢、鋁、其組合物、或類似物。在一實施例中，可藉由沉積銅或銅合金的種晶層、並藉由電鍍填充溝槽來形成第一導電特徵122。化學機械平坦化（chemical mechanical planarization，CMP）或類似者的製程可用於自個別第一介電層124的表面移除多餘的導電材料，且將第一介電層124及第一導電特徵122的表面平坦化以用於後續處理。
第30A圖至第30C圖圖示前側互連結構120中第一導電特徵122及第一介電層124的五個層。然而應理解，前側互連結構120可包含設置於任意數目之第一介電層124中的任意數目之第一導電特徵122。前側互連結構120可電連接至閘極觸點114及源極/汲極觸點112以形成功能電路。在一些實施例中，由前側互連結構120形成的功能電路可包含邏輯電路、記憶體電路、影像感測器電路、或類似者。
在第31A圖至第31C圖中，載體基板150藉由第一接合層152A及第二接合層152B（統稱為接合層152）接合至前側互連結構120的頂表面。載體基板150可為玻璃載體基板、陶瓷載體基板、晶圓（例如，矽晶圓）、或類似物。載體基板150可在後續處理步驟期間以及在完成的裝置中提供結構支撐。
在各種實施例中，載體基板150可使用適合的技術（例如介電-介電接合、或類似者）接合至前側互連結構120。介電-介電接合可包含在前側互連結構120上沉積第一接合層152A。在一些實施例中，第一接合層152A包含藉由CVD、ALD、PVD、或類似者沉積的氧化矽（例如，高密度電漿（high density plasma，HDP）氧化物、或類似物）。第二接合層152B同樣可為在使用例如CVD、ALD、PVD、熱氧化、或類似者進行接合之前在載體基板150的表面上形成的氧化層。其他適合的材料可用於第一接合層152A及第二接合層152B。
介電-介電接合製程可進一步包括對第一接合層152A及第二接合層152B中之一或多者施加表面處理。表面處理可包括電漿處理。電漿處理可在真空環境中執行。在電漿處理之後，表面處理可進一步包括可施加於接合層152中之一或多者的清洗製程（例如，用去離子水漂洗或類似者）。接著，將載體基板150與前側互連結構120對準，且將兩者彼此壓接以啟動載體基板150與前側互連結構120的預接合。預接合可在室溫下執行（例如，在約21℃與約25℃之間）。在預接合之後，可藉由例如將前側互連結構120及載體基板150加熱至約170℃的溫度來應用退火製程。
此外，在第31A圖至第31C圖中，在載體基板150接合至前側互連結構120之後，可翻轉裝置，以使電晶體結構109的背側朝上。電晶體結構109的背側可指與電晶體結構109的前側相對的一側，主動裝置形成於電晶體結構109的前側上。
在第21F圖及第21G圖之後的一些實施例中，如第31D圖及第31E圖所示，第一磊晶材料91或虛設半導體區域91延伸穿過晶圓50C以接觸薄膜50B。這可能有利於隨後移除晶圓50A及薄膜50B以暴露虛設半導體區域91（見以下第32A圖至第32C圖）。
在第32A圖至第32C圖中，可對基板50的背側應用減薄製程。減薄製程可包括平坦化製程（例如，機械研磨、CMP、或類似者）、回蝕製程、其組合、或類似者。減薄製程可移除晶圓50A、薄膜50B、及晶圓50C的部分，且可暴露與前側互連結構120相對的第一磊晶材料91、鰭片66、晶圓50C、及STI區68的表面。此外，晶圓50C的一部分可在減薄製程之後保留在閘極結構（例如，閘極102及閘極介電層100）及奈米結構55上方。如第32A圖至第32C圖中所示，晶圓50C、第一磊晶材料91、STI區68、及鰭片66的背側表面可在減薄製程之後彼此平齊。
在第33A圖至第33C圖中，移除鰭片66及晶圓50C的剩餘部分，且用第二介電層125替換。鰭片66及晶圓50C可使用適合的蝕刻製程來蝕刻，例如各向同性蝕刻製程（例如，濕式蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程）、或類似者。蝕刻製程可為對鰭片66及晶圓50C的材料具有選擇性的製程（例如，以比蝕刻STI區68、閘極介電層100、磊晶源極/汲極區92、及第一磊晶材料91的材料更快的速度蝕刻鰭片66及晶圓50C的材料）。在蝕刻鰭片66及晶圓50C之後，可暴露STI區68、閘極介電層100、磊晶源/汲極區92、及第一磊晶材料91的表面。
接著將第二介電層125沉積於電晶體結構109的背側上由移除鰭片66及晶圓50C形成的凹槽中。第二介電層125可沉積於STI區68、閘極介電層100、及磊晶源極/汲極區92上方。第二介電層125可物理接觸STI區68、閘極介電層100、磊晶源極/汲極區92、及第一磊晶材料91的表面。第二介電層125可基本類似於上文關於第27A圖至第27C圖所述的第二ILD 106。舉例而言，第二介電層125可由與第二ILD 106類似的材料並使用類似的製程形成。如第33A圖至第33C圖中所示，可使用CMP製程或類似者移除第二介電層125的材料，使得第二介電層125的頂表面與STI區68及第一磊晶材料91的頂表面平齊。
在第34A圖至第34C圖中，移除第一磊晶材料91以形成第五凹槽128，且在第五凹槽128中形成第二矽化物區域129。第一磊晶材料91可藉由適合的蝕刻製程移除，蝕刻製程可為各向同性蝕刻製程，例如濕式蝕刻製程。蝕刻製程可對第一磊晶材料91的材料具有高蝕刻選擇性。因此，可移除第一磊晶材料91而不顯著移除第二介電層125、STI區68、或磊晶源極/汲極區域92的材料。第五凹槽128可暴露STI區68的側壁、磊晶源極/汲極區92的背側表面、及第二介電層125的側壁。
第二矽化物區域129可接著形成於磊晶源極/汲極區92背側上的第五凹槽128中。第二矽化物區域129可類似於上文關於第28A圖至第28C圖所述的第一矽化物區域110。舉例而言，第二矽化物區域129可由與第一矽化物區域110類似的材料並使用類似的製程形成。
在第35A圖至第35C圖中，背側通孔130形成於第五個凹槽128中。背側通孔130可延伸穿過第二介電層125及STI區68，且可經由第二矽化物區域129電性耦合至磊晶源極/汲極區92。背側通孔130可類似於上文關於第29A圖至29C所述的源極/汲極觸點112。舉例而言，背側通孔130可由與源極/汲極觸點112類似的材料並使用類似的製程形成。
在第36A圖至第36C圖中，在第二介電層125、STI區68、及背側通孔130上方形成導電線134及第三介電層132。第三介電層132可類似於第二介電層125。舉例而言，第三介電層132可由與第二介電層125類似材料並使用類似的製程形成。
導電線134形成於第三介電層132中。舉例而言，形成導電線134可包括使用光學微影術與蝕刻製程之組合圖案化第三介電層132中的凹槽。第三介電層132中凹槽的圖案可對應於導電線134的圖案。接著藉由在凹槽中沉積導電材料來形成導電線134。在一些實施例中，導電線134包含金屬層，金屬層可為單層或複合層，包含由不同材料形成的複數個子層。在一些實施例中，導電線134包含銅、鋁、鈷、鎢、鈦、鉭、釕、或類似物。在用導電材料填充凹槽之前，可沉積可選擴散阻障層及/或可選附著層。用於阻障層/附著層的適合材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、或類似物。可使用例如CVD、ALD、PVD、電鍍或類似者形成導電線134。導電線134經由背側通孔130及第二矽化物區域129實體耦合及電性耦合至磊晶源極/汲極區92。可執行平坦化製程（例如，CMP、研磨、回蝕、或類似者）以移除形成於第三介電層132上方的導電線134的多餘部分。
在一些實施例中，導電線134為電力軌，其將磊晶源極/汲極區92電連接至參考電壓、供應電壓、或類似者的導電線。藉由將電力軌置放於所得半導體晶粒的背側上而非半導體晶粒的前側上可達成優點。舉例而言，nano-FET的閘極密度及/或前側互連結構120的互連密度可增加。此外，半導體晶粒的背側可容納更寬的電力軌，降低電阻且提高對nano-FET的電力輸送效率。舉例而言，導電線134的寬度可為前側互連結構120的第一級導電線（例如，第一導電特徵122）的寬度的至少兩倍。
在第37A圖至第37C圖中，背側互連結構136的剩餘部分形成於第三介電層132及第二導電線134上方。背側互連結構136可稱為背側互連結構，因為其形成於電晶體結構109的背側（例如，電晶體結構109的與電晶體結構109上形成主動裝置的一側相對的一側）上。背側互連結構136可包含第二介電層125、第三介電層132、背側通孔130、及第二導電線134。
背側互連結構136的剩餘部分可包含材料，且使用與前側互連結構120相同或類似的製程形成，如上文關於第21A圖至第21C圖所述。具體而言，背側互連結構136可包含形成於第四介電層138中的第二導電特徵140的堆疊層。第二導電特徵140可包括路由線（例如，用於在後續形成之接觸襯墊及外部連接件之間路由）。第二導電特徵140可進一步圖案化以包括一或多個嵌入式被動裝置，例如電阻器、電容器、電感器、或類似者。嵌入式被動裝置可與第二導電線134（例如，電力軌）整合，以在nano-FET的背側上提供電路（例如，電力電路）。
在第38A圖至第38C圖中，鈍化層144、UBM 146、及外部連接件148形成於背側互連結構136上方。鈍化層144可包含例如PBO、聚醯亞胺、BCB、或類似物的聚合物。或者，鈍化層144可包括非有機介電材料，例如氧化矽、氮化矽、碳化矽、氧氮化矽、或類似物。鈍化層144可藉由例如CVD、PVD、ALD、或類似者沉積。
UBM 146穿過鈍化層144形成至背側互連結構136中的第二導電特徵140，且外部連接件148形成於UBM 146上。UBM 146可包括一或多層的銅、鎳、金、或類似物，其藉由電鍍製程、或類似者形成。外部連接件148（例如，焊球）形成於UBM 146上。外部連接件148的形成可包括將焊球置放於UBM 146的暴露部分上且使焊球回流。在一些實施例中，外部連接件148的形成包括執行電鍍步驟以在最頂第二導電特徵140上方形成焊料區域，接著對焊料區域進行回流。UBM 146及外部連接件148可用於提供輸入/輸出連接至其他電組件，例如其他裝置晶粒、重分配結構、印刷電路板（printed circuit board，PCB）、主機板、或類似者。UBM 146及外部連接件148亦可稱為背側輸入/輸出襯墊，其可提供訊號、供應電壓、及/或地面連接至上述nano-FET。
第39圖根據一些實施例繪示包含經接合晶圓350上的nano-FET的半導體結構的截面圖。可使用第11圖至第38C圖中所示的方法在晶圓350C上而非在經接合晶圓50上形成前述結構。在如第38A圖至第38C圖中所示形成nano-FET及其他結構（例如背側互連結構136及外部連接件148）之後，使用第3圖至第10圖中的方法將晶圓350C接合至另一晶圓350A，形成基板350，其包含由薄膜350B接合的晶圓350A及350C，其中nano-FET在晶圓350C的與薄膜350B相對的頂側上。
實施例可達成優點。晶圓接合系統可控制接合環境的濕度，使第一半導體晶圓接合至第二半導體晶圓以形成半導體基板在具有受控濕度的接合環境中進行。藉由將濕度控制在所需範圍內，可提高接合品質及運行間穩定性，且可避免邊緣氣泡缺陷及非接合晶圓邊緣。半導體基板可用於形成半導體裝置，例如nano-FET。
根據一實施例，一種製造半導體裝置的方法包括將第一晶圓及第二晶圓裝載至晶圓接合系統、第一次量測晶圓接合系統內的相對濕度、在量測相對濕度之後調整晶圓接合系統內的相對濕度、及將第一晶圓接合至第二晶圓。在一實施例中，當相對濕度在35%至60%的範圍之外時，調整相對濕度。在一實施例中，調整相對濕度包括啟動水源。在一實施例中，水源為噴水器。在一實施例中，調整相對濕度包括啟動脫水設備。在一實施例中，脫水設備為供應清潔乾燥空氣的通風口。在一實施例中，製造半導體裝置的方法進一步包括在調整相對濕度之後第二次量測晶圓接合系統內的相對濕度。
根據另一實施例，一種製造半導體裝置的方法包括在第一晶圓及第二晶圓上執行表面處理、將第一晶圓接合至第二晶圓接合以形成半導體基板並同時監測且維持相對濕度在35%至60%的範圍內、及自晶圓接合系統移出半導體基板。在一實施例中，製造半導體裝置的方法進一步包括在半導體基板上形成第一電晶體，第一電晶體包括第一源極/汲極區，其中虛設半導體區域自第一源極/汲極區延伸至半導體基板中。製造半導體裝置的方法還包括平坦化半導體基板以暴露虛設半導體區域、及移除虛設半導體區域以定義第一開口，其中第一開口暴露第一源極/汲極區背側。製造半導體裝置的方法還包括移除半導體基板的剩餘部分、及在第一開口中形成觸點，其中觸點電性耦合至第一源極/汲極區。在一實施例中，將第一晶圓接合至第二晶圓包括在第一晶圓上形成薄膜。在一實施例中，薄膜包括氧化矽。在一實施例中，薄膜具有粗糙度，自薄膜中心至薄膜邊緣量測的粗糙度的均方根（RMS）在0.5 nm至5 nm的範圍內。在一實施例中，薄膜的厚度在0.5 nm至2000 nm的範圍內。在一實施例中，虛設半導體區域與薄膜物理接觸。
根據又另一實施例，一種製造半導體裝置的方法包括使用第一傳送機械手臂將第一晶圓及第二晶圓經過第一裝載閘移入至處理區、使用第二傳送機械手臂將第一晶圓及第二晶圓移至處理區內的表面處理站、在第一晶圓及第二晶圓上執行電漿活化步驟、將第一晶圓及第二晶圓自處理區經過第二裝載閘移入接合區中、使用第三傳送機械手臂將第一晶圓及第二晶圓移至接合區中的清洗站、在第一晶圓及第二晶圓上方分布清洗劑、使用第三傳送機械手臂將第一晶圓及第二晶圓移至接合區中的接合站、及維持接合區的相對濕度在39%至43%範圍內並同時將第一晶圓接合至第二晶圓。在一實施例中，將第一晶圓接合至第二晶圓包括將第一晶圓與第二晶圓之間的距離縮短至小於平衡距離，使得第一晶圓與第二晶圓之間存在液態水。在一實施例中，清洗劑包括去離子水及氨，其中氨的體積濃度在0.01%至10%的範圍內。在一實施例中，在10 W至200 W的功率範圍內執行電漿活化步驟。在一實施例中，在0.01 mbar至10 mbar的壓力範圍內執行電漿活化步驟。在一實施例中，電漿活化步驟使用N 2/O 2混合物來產生電漿。
以上概略說明了本揭示案數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭示案可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本揭示案可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭示案實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構並未脫離本揭示案之精神及保護範圍內，且可在不脫離本揭示案之精神及範圍內，可作更動、替代與修改。
20:分隔件 48:區域 50:基板 50A:晶圓 50B:薄膜 50C:晶圓 50N:n型區 50P:p型區 51:第一半導體層 51A~51C:第一半導體層 52:第一奈米結構 52A~52C:第一奈米結構 53:第二半導體層 53A~53C:第二半導體層 54:第二奈米結構 54A~54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭片 68: 淺溝槽隔離（Shallow trench isolation，STI）區 70:虛設介電層 71:虛設閘極介電層 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔層 81:第一間隔物 82:第二間隔層 83:第二間隔物 86:第一凹槽 87:第二凹槽 88:側壁凹槽 90:第一內間隔物 91:第一磊晶材料/虛設半導體區域 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻終止層（contact etch stop layer，CESL） 96:第一層間介電質（interlayer dielectric，ILD） 98:第三凹槽 100:閘極介電層 102:閘極 104:閘極遮罩 106:第二ILD 108:第四凹槽 109:電晶體結構 110:第一矽化物區域 112:源極/汲極觸點 114:閘極觸點 120:前側互連結構 122:第一導電特徵 124:第一介電層 125:第二介電層 128:第五凹槽 129:第二矽化物區域 130:背側通孔 132:第三介電層 134:導電線 136:背側互連結構 138:第四介電層 140:第二導電特徵 144:鈍化層 146:UBM 148:外部連接件 150:載體基板 152:接合層 152A:第一接合層 152B:第二接合層 200:晶圓接合系統 202:裝載站 204:裝載站 206:傳送機械手臂 208:裝載閘 210:處理區 212:預對準模組 214:表面處理站 215:腔室外殼 216:第一脫水設備 218:第一水源 220:接合區 221:上電極 222:清洗站 224:接合站 225:真空泵 226:第二脫水設備 227:第一溫度及濕度感測器 228:第二水源 229:噴頭 230:第二溫度及濕度感測器 232:第一晶圓卡盤 234:第二晶圓卡盤 245:安裝平台 250:電漿 260:水龍頭 262:清洗劑 270:H 2O層 272:推銷 280:控制器 300:表面處理 320:第一電極 322:第一射頻（radio frequency，RF）產生器 323:第二RF產生器 345:安裝站 350:晶圓 350A:晶圓 350B:薄膜 350C:晶圓 445:安裝站 1000:製程 1010、1020、1030、1040、1050、1060:步驟 A1:對準精度 P1:第一點 A-A':截面 B-B':截面 C-C':截面
閱讀以下實施方法時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。 第1圖根據一些實施例繪示三維視圖中的奈米結構場效電晶體（nanostructure field-effect transistor，nano-FET）的實例。 第2圖根據一些實施例繪示半導體基板的截面圖。 第3圖根據一些實施例繪示接合系統的俯視圖。 第4圖、第5圖、第6圖、及第7圖根據一些實施例繪示接合製程中的中間步驟的截面圖。 第8圖根據一些實施例繪示接合製程的方法的流程圖。 第9圖及第10圖根據一些實施例繪示接合製程中的中間步驟的截面圖。 第11圖、第12圖、第13圖、第14圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第18D圖、第18E圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第21D圖、第21E圖、第21F圖、第21G圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、第30C圖、第31A圖、第31B圖、第31C圖、第31D圖、第31E圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖、第35C圖、第36A圖、第36B圖、第36C圖、第37A圖、第37B圖、第37C圖、第38A圖、第38B圖、第38C圖、及第39圖根據一些實施例繪示製造nano-FET中的中間階段的截面圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
50A:晶圓
50C:晶圓
200:晶圓接合系統
202:裝載站
204:裝載站
206:傳送機械手臂
208:裝載閘
210:處理區
212:預對準模組
214:表面處理站
216:脫水設備
218:第一水源
220:接合區
222:清洗站
224:接合站
226:第二脫水設備
227:第一溫度及濕度感測器
228:第二水源
230:第二溫度及濕度感測器
280:控制器

Claims (20)

  1. 一種製造半導體裝置的方法，包括： 將一第一晶圓及一第二晶圓裝載至一晶圓接合系統中； 第一次量測該晶圓接合系統內的一相對濕度； 在量測該相對濕度之後，調整該晶圓接合系統內的該相對濕度；及 將該第一晶圓接合至該第二晶圓。
  2. 如請求項1所述之方法，其中當該相對濕度在35%至60%的一範圍之外時，調整該相對濕度。
  3. 如請求項1所述之方法，其中調整該相對濕度之步驟包括啟動一水源。
  4. 如請求項3所述之方法，其中該水源為一噴水器。
  5. 如請求項1所述之方法，其中調整該相對濕度之步驟包括啟動一脫水設備。
  6. 如請求項5所述之方法，其中該脫水設備為供應清潔乾燥空氣的一通風口。
  7. 如請求項1所述之方法，其進一步包括： 在調整該相對濕度之後第二次量測該晶圓接合系統內的一相對濕度。
  8. 一種製造半導體裝置的方法，包括： 在一晶圓接合系統中在一第一晶圓及一第二晶圓上執行一表面處理； 將該第一晶圓接合至該第二晶圓以在該晶圓接合系統中形成一半導體基板，同時監測且維持一相對濕度在35%至60%的一範圍內；及 自該晶圓接合系統移出該半導體基板。
  9. 如請求項8所述之方法，其進一步包括： 在該半導體基板上形成一第一電晶體，該第一電晶體包含一第一源極/汲極區，其中一虛設半導體區域自該第一源極/汲極區延伸至該半導體基板中； 平坦化該半導體基板以暴露該虛設半導體區域； 移除該虛設半導體區域以定義一第一開口，該第一開口暴露該第一源極/汲極區的一背側； 移除該半導體基板的複數個剩餘部分；及 在該第一開口中形成一觸點，該觸點電性耦合該第一源極/汲極區。
  10. 如請求項9所述之方法，其中將該第一晶圓接合至該第二晶圓之步驟包括： 在該第一晶圓上形成一薄膜。
  11. 如請求項10所述之方法，其中該薄膜包括氧化矽。
  12. 如請求項10所述之方法，其中該薄膜具有一粗糙度，自該薄膜的一中心至該薄膜的一邊緣量測的該粗糙度的一均方根（RMS）在0.5奈米至5奈米的一範圍內。
  13. 如請求項10所述之方法，其中該薄膜具有0.5奈米至2000奈米的一範圍內的一厚度。
  14. 如請求項10所述之方法，其中該虛設半導體區域與該薄膜物理接觸。
  15. 一種製造半導體裝置的方法，包括： 使用一第一傳送機械手臂將一第一晶圓及一第二晶圓經過一第一裝載閘移入一處理區中； 使用一第二傳送機械手臂將該第一晶圓及該第二晶圓移至一表面處理站，該表面處理站在該處理區內； 在該第一晶圓及該第二晶圓上執行一電漿活化步驟； 將該第一晶圓及該第二晶圓自該處理區經過一第二裝載閘移入一接合區中； 使用一第三傳送機械手臂將該第一晶圓及該第二晶圓移至一清洗站，該清洗站在該接合區中； 在該第一晶圓及該第二晶圓上分布一清洗劑； 使用該第三傳送機械手臂將該第一晶圓及該第二晶圓移至一接合站，該接合站在該接合區中；及 維持該接合區的一相對濕度在39%至43%的一範圍內，並同時將該第一晶圓接合至該第二晶圓。
  16. 如請求項15所述之方法，其中將該第一晶圓接合至該第二晶圓之步驟包括將該第一晶圓與該第二晶圓之間的一距離縮短至小於一平衡距離，使得該第一晶圓與該第二晶圓之間存在液態水。
  17. 如請求項15所述之方法，其中該清洗劑包含去離子水及氨，其中該氨的一體積濃度在0.01%至10%的一範圍內。
  18. 如請求項15所述之方法，其中在10瓦（W）至200 W的一功率範圍內執行該電漿活化步驟。
  19. 如請求項15所述之方法，其中在0.01毫巴（mbar）至10 mbar的一壓力範圍內執行該電漿活化步驟。
  20. 如請求項15所述之方法，其中該電漿活化步驟使用一N 2/O 2混合物來產生一電漿。
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