CN115527890A - 制造半导体装置的方法 - Google Patents

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China
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wafer
bonding
region
layer
semiconductor
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邓运桢
蔡承峯
陈翰德
许志成
张惠政
杨育佳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种制造半导体装置的方法包括将第一晶圆及第二晶圆装载至晶圆接合系统中。第一次量测晶圆接合系统内的相对湿度。在量测相对湿度之后，可将晶圆接合系统内的相对湿度调整至所需范围内。当相对湿度在所需范围内时，将第一晶圆接合至第二晶圆。

Description

制造半导体装置的方法
技术领域
本揭示案实施例是有关于制造半导体装置的方法，尤其是在晶圆接合系统 中制造半导体装置的方法。
背景技术
半导体装置用于多种电子应用，例如个人计算机、手机、数字相机及其他 电子设备。半导体装置的制程方式通常通过在半导体基板上方依序地沉积绝缘 或介电层、导电层、及半导体材料层，且使用微影技术来图案化各种材料层以 形成电路组件及元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(如晶体 管、二极管、电阻器、电容器等)的集成密度，从而允许更多组件整合至给定 面积中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
根据本揭示案的一个实施例，一种制造半导体装置的方法包括将第一晶圆 及第二晶圆装载至晶圆接合系统、第一次量测晶圆接合系统内的相对湿度、在 量测相对湿度之后调整晶圆接合系统内的相对湿度、及将第一晶圆接合至第二 晶圆。
根据本揭示案的另一实施例，一种制造半导体装置的方法包括在晶圆接合 系统中在第一晶圆及第二晶圆上执行表面处理、将第一晶圆接合至第二晶圆接 合以在晶圆接合系统中形成半导体基板并同时监测且维持相对湿度在35％至 60％的范围内、及自晶圆接合系统移出半导体基板。
根据本揭示案的又一实施例，一种制造半导体装置的方法包括使用第一传 送机械手臂将第一晶圆及第二晶圆经过第一装载闸移入至处理区、使用第二传 送机械手臂将第一晶圆及第二晶圆移至处理区内的表面处理站、在第一晶圆及 第二晶圆上执行电浆活化步骤、将第一晶圆及第二晶圆自处理区经过第二装载 闸移入接合区中、使用第三传送机械手臂将第一晶圆及第二晶圆移至接合区中 的清洗站、在第一晶圆及第二晶圆上方分布清洗剂、使用第三传送机械手臂将 第一晶圆及第二晶圆移至接合区中的接合站、及维持接合区的相对湿度在39％ 至43％范围内并同时将第一晶圆接合至第二晶圆。
附图说明
阅读以下实施方法时搭配附图以清楚理解本揭示案的观点。应注意的是， 根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨 论，各种特征的尺寸可能任意地放大或缩小。
图1根据一些实施例绘示三维视图中的纳米结构场效晶体管 (nanostructurefield-effect transistor，nano-FET)的实例；
图2根据一些实施例绘示半导体基板的截面图；
图3根据一些实施例绘示接合系统的俯视图；
图4、图5、图6、及图7根据一些实施例绘示接合制程中的中间步骤的 截面图；
图8根据一些实施例绘示接合制程的方法的流程图；
图9及图10根据一些实施例绘示接合制程中的中间步骤的截面图；
图11、图12、图13、图14、图15A、图15B、图15C、图16A、图16B、 图16C、图17A、图17B、图17C、图18A、图18B、图18C、图18D、图18E、 图19A、图19B、图19C、图20A、图20B、图20C、图20D、图21A、图21B、 图21C、图21D、图21E、图21F、图21G、图22A、图22B、图22C、图23A、 图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、 图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、 图29B、图29C、图30A、图30B、图30C、图31A、图31B、图31C、图31D、 图31E、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、 图34C、图35A、图35B、图35C、图36A、图36B、图36C、图37A、图37B、 图37C、图38A、图38B、图38C、及图39根据一些实施例绘示制造nano-FET 中的中间阶段的截面图。
【符号说明】
20:分隔件
48:区域
50:基板
50A:晶圆
50B:薄膜
50C:晶圆
50N:n型区
50P:p型区
51:第一半导体层
51A～51C:第一半导体层
52:第一纳米结构
52A～52C:第一纳米结构
53:第二半导体层
53A～53C:第二半导体层
54:第二纳米结构
54A～54C:第二纳米结构
55:纳米结构
64:多层堆叠
66:鳍片
68:浅沟槽隔离(Shallow trench isolation，STI)区
70:虚设介电层
71:虚设栅极介电层
72:虚设栅极层
74:遮罩层
76:虚设栅极
78:遮罩
80:第一间隔层
81:第一间隔物
82:第二间隔层
83:第二间隔物
86:第一凹槽
87:第二凹槽
88:侧壁凹槽
90:第一内间隔物
91:第一磊晶材料/虚设半导体区域
92:磊晶源极/漏极区
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
94:接触蚀刻终止层(contact etch stop layer，CESL)
96:第一层间介电质(interlayer dielectric，ILD)
98:第三凹槽
100:栅极介电层
102:栅极
104:栅极遮罩
106:第二ILD
108:第四凹槽
109:晶体管结构
110:第一硅化物区域
112:源极/漏极触点
114:栅极触点
120:前侧互连结构
122:第一导电特征
124:第一介电层
125:第二介电层
128:第五凹槽
129:第二硅化物区域
130:背侧通孔
132:第三介电层
134:导电线
136:背侧互连结构
138:第四介电层
140:第二导电特征
144:钝化层
146:UBM
148:外部连接件
150:载体基板
152:接合层
152A:第一接合层
152B:第二接合层
200:晶圆接合系统
202:装载站
204:装载站
206:传送机械手臂
208:装载闸
210:处理区
212:预对准模块
214:表面处理站
215:腔室外壳
216:第一脱水设备
218:第一水源
220:接合区
221:上电极
222:清洗站
224:接合站
225:真空泵
226:第二脱水设备
227:第一温度及湿度感测器
228:第二水源
229:喷头
230:第二温度及湿度感测器
232:第一晶圆卡盘
234:第二晶圆卡盘
245:安装平台
250:电浆
260:水龙头
262:清洗剂
270:H2O层
272:推销
280:控制器
300:表面处理
320:第一电极
322:第一射频(radio frequency，RF)产生器
323:第二RF产生器
345:安装站
350:晶圆
350A:晶圆
350B:薄膜
350C:晶圆
445:安装站
1000:制程
1010、1020、1030、1040、1050、1060:步骤
A1:对准精度
P1:第一点
A-A':截面
B-B':截面
C-C':截面
具体实施方式
以下的揭示内容提供许多不同的实施例或范例，以展示本揭示案的不同特 征。以下将揭示本揭示案各部件及其排列方式的特定范例，用以简化本揭示案 叙述。当然，这些特定范例并非用于限定本揭示案。例如，若是本揭示案以下 的发明内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所 形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成 于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外， 本揭示案说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符 号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结 构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(些)元件或特征部 件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上 方”、“上部”及例如此类用语。除了附图所绘示的方位外，空间相关用语亦 涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转 90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位 来解释。
根据各种例示性实施例提供晶圆接合系统。晶圆接合系统可允许在具有受 控湿度的接合环境中将第一半导体晶圆接合至第二半导体晶圆以形成半导体 基板。半导体基板可用于形成半导体装置，例如nano-FET。
图1根据一些实施例绘示三维视图中的nano-FET(例如，纳米线FET、 纳米片FET、或类似者)的实例。nano-FET包含基板50(例如，半导体基板) 上鳍片66上方的纳米结构55(例如，纳米片、纳米线、或类似者)，其中纳 米结构55充当nano-FET的通道区域。纳米结构55可包括p型纳米结构、n 型纳米结构、或其组合。浅沟槽隔离(Shallow trenchisolation，STI)区68设 置于相邻鳍片66之间，鳍片66可突出于相邻STI区68之上及之间。尽管STI 区68描述/图示为与基板50分离，但如本文所使用的，术语“基板”可指单 独的半导体基板或半导体基板与STI区的组合。此外，尽管鳍片66的底部部 分图示为具有如基板50的单一、连续材料，但鳍片66的底部部分及/或基板 50可包含单一材料或多个材料。在这个上下文中，鳍片66指在相邻STI区68 之间延伸的部分。
此外，本文讨论的一些实施例在包括nano-FET的晶粒的上下文中描述。 然而，各种实施例可应用于包括其他类型的晶体管(例如，鳍式场效晶体管(fin field effecttransistor，FinFET)、平面晶体管、或类似者)以代替nano-FET或 与nano-FET组合的晶粒。
栅极介电层100在鳍片66的顶表面上方，且沿着纳米结构55的顶表面、 侧壁、及底表面。栅极102在栅极介电层100上方。磊晶源极/漏极区92设置 于栅极介电层100及栅极102的相对侧上的鳍片66上。
图1进一步图示后续图中使用的参考截面。截面A-A'沿着栅极102的纵 轴，且在例如垂直于nano-FET的磊晶源极/漏极区92之间的电流流动方向的 方向上。截面B-B'平行于截面A-A'，且延伸穿过多个nano-FET的磊晶源极/ 漏极区92。截面C-C'垂直于截面A-A'并平行于nano-FET的鳍片66的纵轴， 且在例如nano-FET的磊晶源极/漏极区92之间的电流方向上。为清楚起见， 后续图参考这些参考截面。
本文讨论的一些实施例在使用后栅极制程形成的nano-FET的上下文中讨 论。在其他实施例中，可使用先栅极制程。此外，一些实施例考虑在平面装置 中使用的态样，例如平面FET或在鳍式场效晶体管(fin field effect transistor， FinFET)中使用的态样。
图2图示可用于制造nano-FET的基板50，其中基板50通过晶圆50A与 50C的接合形成，例如通过晶圆接合制程形成，如下文图3至图10中所示。 晶圆50A与50C可通过薄膜50B来接合。通过将晶圆50A及50C与薄膜50B 接合而形成的基板50可为绝缘体上半导体(semiconductor-on-insulator，SOI) 基板。在一些实施例中，晶圆50A及50C可包含硅、硅锗、这些的组合物、 或类似物，且待接合的晶圆50A及50C的外表面可具有Si-O-Si晶体结构。此 外，薄膜50B可以是形成为原生氧化物、热氧化物、或高密度电浆(high densityplasma，HDP)氧化物的氧化硅膜，这取决于用于接合晶圆50A与50C的接 合制程。然而，可使用任何适合的材料及厚度。
基板50具有n型区50N及p型区50P。n型区50N可用于形成n型装置， 例如NMOS晶体管，例如，n型nano-FET，而p型区50P可用于形成p型装 置，例如PMOS晶体管，例如，p型nano-FET。n型区50N可与p型区50P 实体分离(如所示通过分隔件20)，且可在n型区50N与p型区50P之间设 置任意数目的装置特征(例如，其他主动装置、掺杂区、隔离结构等)。尽管 图示一个n型区50N及一个p型区50P，但可提供任意数目的n型区50N及p 型区50P。
图3显示晶圆接合系统200的俯视图，晶圆接合系统200可用于接合晶圆 50A与50C且形成图2中所示的基板50。下面简要描述根据实施例的制程流 程，且参考图3至图10讨论制程流程及晶圆接合系统200的细节。在一些实 施例中，晶圆接合系统200可用于经由绝缘体上半导体 (semiconductor-on-insulator，SOI)接合、熔合接合(例如，亲水接合或疏水接合)、混合接合、或类似者来接合晶圆50A与50C。然而，可利用任何适 合的接合方法。
在一实施例中，晶圆接合系统200包含装载站202及204、在晶圆接合系 统200的区域之间移动晶圆的传送机械手臂206、含有预对准模块212及表面 处理站214的处理区210、及含有清洗站222及接合站224的接合区220。然 而，可在晶圆接合系统200内利用更多或更少的站。
首先来看处理区210，处理区210另外包含第一脱水设备216、第一水源 218、及第一温度及湿度感测器227以帮助监测及控制处理区210的温度及湿 度。接下来看接合区220，接合区220包含第二脱水设备226、第二水源228、 及第二温度及湿度感测器230。
第一脱水设备216、第一水源218、第一温度及湿度感测器227、第二脱 水设备226、第二水源228、及第二温度及湿度感测器230中的各者连接至控 制器280。在一些实施例中，控制器280包含可程序计算机。出于说明目的， 控制器280图示为单个元件。在一些实施例中，控制器280包含多个元件。控 制器280亦可连接至传送机械手臂206，且可用来在接合制程中移动晶圆50A 及50C。
为了开始接合制程，待接合的晶圆(例如，晶圆50A及50C)经由一或 多个装载站202及204装载至晶圆接合系统200中。举例而言，在一些实施例 中，装载站202为用于装载晶圆50A(例如，底部晶圆)的前开式晶圆传送盒 (front opening unified pod，FOUP)，且装载站204为用于装载晶圆50C(例 如，顶部晶圆)的FOUP。然而，可使用任何适合的方法及装载站。
与装载站202及处理区210两者相邻的传送机械手臂206自装载站202 及204接收晶圆50A及50C，且将其置放于处理区210的装载闸208中。处 理区210可为真空环境(真空室)，且可为任何所需形状以使处理化学品(下 文进一步讨论)与晶圆50A及50C接触。此外，处理区210可由腔室外壳215 (见以下图4)围绕，腔室外壳215由对各种制程材料呈惰性的材料制成。因 此，尽管处理区210可为任何适合材料以能够承受处理制程中涉及的化学反应 及压力，但在一实施例中，处理区210可为钢、不锈钢、镍、铝、这些的合金、 这些的组合物、及类似物。
处理区210亦可连接至一或多个真空泵225(见以下图4)，用于自处理 区210排气。在一实施例中，真空泵225在控制器280的控制下，且可用于将 处理区210内的压力控制成所需压力。此外，一旦处理制程完成，则真空泵 225可用于排空处理区210以准备移出晶圆50A及50C。
在处理区210中，晶圆50A及50C由传送机械手臂206转移至预对准模 块212。在一实施例中，预对准模块212可包含一或多个旋转臂，旋转臂可使 用例如位于晶圆50A及50C内的槽口(为清楚起见，未图示)将晶圆50A及 50C旋转至任何所需旋转位置。然而，可利用任何适合的角度位置。
接下来参考图4，处理区210内的传送机械手臂206将晶圆50A及50C 自预对准模块212转移至表面处理站214。在一实施例中，表面处理站214用 于在晶圆50A及50C的表面上执行表面处理/活化(在图4中由标记为300的 波浪线)。在一些实施例中，表面处理300包括电浆活化步骤、液体活化步骤、 这些的组合、或类似者。然而，可利用任何适合的表面处理。
在表面处理站214内设有安装平台245，以便在表面处理期间定位及控制 晶圆50A及50C。安装平台245可使用箝位、真空压力、及/或静电力的组合 来保持一或多个晶圆50A及50C，且亦可包括加热及冷却机构，以便在制程 期间控制晶圆50A及50C的温度。
此外，在表面处理300为电浆活化处理的实施例中，安装平台245可另外 包含耦合至第一射频(radio frequency，RF)产生器322的第一电极320。第 一电极320可由第一RF产生器322(其可连接至控制器280且在控制器280 的控制下)在表面处理300期间以RF电压电偏置。通过电偏置，第一电极320 用于提供偏置至进入的处理气体，且协助将其点燃至电浆中。此外，第一电极 320亦用于在表面处理300期间维持电浆。
此外，虽然图4中图示单个安装平台245，但这仅是为了清楚起见并非意 欲为限制性的。相反，表面处理站214内可额外包括任意数目的安装平台245。 因此，可同时处理多个半导体基板。
此外，表面处理站214包含喷头229。在一实施例中，喷头229接收各种 处理气体，并帮助将各种处理气体分配至表面处理站214中。喷头229可设计 成均匀地分配处理气体，以降低因不均匀分配所导致的预期外的制程条件。在 一实施例中，喷头229可具有圆形设计，开口均匀分散于喷头229周围，足以 将所需处理气体分配至表面处理站214中。
表面处理站214亦包含电浆产生器的上电极221。在一实施例中，电浆产 生器可为变压器耦合电浆产生器，例如线圈。线圈可附接至第二RF产生器323， 第二RF产生器323提供电力至上电极221(其可连接至控制器280且在控制 器280的控制下)，以便在引入处理气体期间点燃电浆。
然而，尽管上面将上电极221描述为变压器耦合电浆产生器，但实施例并 不限于变压器耦合电浆产生器。相反，可替代地使用产生电浆的任何适合方法， 例如电感耦合电浆系统、磁增强反应离子蚀刻、电子回旋共振、远端电浆产生 器、或类似者。所有此类方法完全旨在包括在实施例的范畴内。
在表面处理300中，晶圆50A及50C的暴露表面经活化以产生亲水性 Si-OH表面。举例而言，在一实施例中，处理区210最初可运用例如Ar、N2、 类似物、或其组合物的惰性气体来净化环境。一旦经净化之后，运用制程气体 来产生电浆250，其中制程气体可为氧(O2)、氮(N2)、或N2/O2混合物， 且制程气体可经由喷头229引入表面处理站214中。然而，可使用任何适合的 制程气体来产生电浆250。表面处理300中所使用的电浆250可为低功率电浆， 其中产生电浆250的功率(在电力供应处量测)在10瓦(W)至200W范围 内。在表面处理期间，处理区210中的压力可在0.01毫巴(mbar)至10mbar 范围内。然而，可使用任何适合的功率及压力。
此外，在表面处理300之前、过程中、及之后，监测且控制处理区210 内的温度及湿度，以确保处理符合所有所需标准。在一些实施例中，第一脱水 设备216、第一水源218、以及第一温度及湿度感测器227在控制器280的控 制下协同工作，以确保温度及湿度保持在所需参数内。
在特定实施例中，可通过增大或减小处理区210中的水蒸气密度，将处理 区210中的相对湿度调节且设定成所需范围，例如20％至60％。20％至60％ 范围内的相对湿度可能有利于最小化晶圆的非接合区且提高接合强度。相对湿 度低于20％可能是不利的，因为其可导致更差的非接合区及更弱的接合强度。 相对湿度大于60％可能是不利的，因为晶圆边缘处可能出现微小气泡。
举例而言，当第一温度及湿度感测器227感测到相对湿度在所需范围之下 时，控制器280可发送信号且启动第一水源218以增加大气中的水量。在特定 实施例中，第一水源218可为例如喷水器的装置，其可将水喷射或分散至处理 区210内的环境大气中。然而，可利用任何适合的装置。
此外，当第一温度及湿度感测器227感测到相对湿度在所需范围之上时， 控制器280可发送信号且启动第一脱水设备216，以减少环境大气中的水量。 在特定实施例中，第一脱水设备216可提供清洁干燥空气(clean dry air，CDA)， CDA导入处理区210(经由例如通风口或其他输入端口)中以稀释环境大气中 的水量。在一些实施例中，CDA的来源可为压缩空气气瓶，或可通过接收、 净化、及干燥环境空气来制造CDA。然而，可使用任何适当的降低相对湿度 的方法。
此外，尽管上文将预对准模块212及表面处理站214描述为两个单元具有 单一的环境，但在一些其他实施例中，预对准模块212及表面处理站214各个 具有个别脱水设备、水源、以及温度及湿度感测器的独立真空环境，且各个站 的相对湿度分开地监测及控制。在这些实施例中，可利用另一装载闸(未图示) 将晶圆50A及50C自预对准模块212及表面处理站214移动。
参考图3及图5(图5图示图3中清洗站222的视图)，一旦已执行表面 处理300，则处理区210内的传送机械手臂206将晶圆50A及50C转移至处 理区210与接合区220之间的装载闸208，且接合区220内的传送机械手臂206 将晶圆50A及50C移动至接合区220内的清洗站222。在一实施例中，接合 区220可为类似于处理区210的真空环境(真空室)，且亦可包括第二温度及 湿度感测器230、第二水源228、及第二脱水设备226，其中各者连接至控制 器280。
在一实施例中，一旦晶圆50A及50C在接合区220内，则接合区220内 的传送机械手臂206将晶圆50A及50C转移至清洗站222(详见图5)。清洗 站222可用于在晶圆50A及50C上执行清洗步骤，以在接合之前自晶圆50A 及50C的表面移除金属氧化物、化学品、颗粒、及其他非所需物质。
在一实施例中，清洗站222包含安装站345及水龙头260。安装站345可 类似于上文关于图4所述的安装平台245。举例而言，安装站345可使用箝位、 真空压力、及/或静电力的组合来保持晶圆50A及50C中的一或多者，且亦可 包括加热及冷却机构。然而，可使用用于保持晶圆50A及50C的任何适合装 置。
当晶圆50A及50C安装于安装站345中时，水龙头260定位于安装站345 上方，以便在晶圆50A及50C上方分布一或多种清洗剂。在清洗步骤期间， 将晶圆50A及50C安装于安装站345中，接着将清洗剂262自水龙头260分 布至晶圆50A及50C上方。在一些实施例中，清洗剂262为去离子(deionized， DI)水。在其他实施例中，除去离子水以外，清洗剂262包含化学品，例如氨 (NH3)、过氧化氢(H2O2)、柠檬酸、或类似物，其在清洗剂262中的体积 浓度在0.01％至10％范围内。然而，可使用任何适合的清洗剂262。
接下来，参考图3及图6(图6图示图3中接合站224的近视图)，接合 区220内的传送机械手臂206将晶圆50A及50C自清洗站222转移至接合站 224。在一实施例中，接合区220可包含第一晶圆卡盘232及第二晶圆卡盘234。 在一实施例中，第一晶圆卡盘232及第二晶圆卡盘234用于在接合制程期间保 持及控制晶圆50A及50C的方向及移动。在一实施例中，第一晶圆卡盘232 及第二晶圆卡盘234包含可用于固定晶圆50A及50C中的一者的任何适合材料。在一实施例中，举例而言，可使用硅基材料，例如玻璃、氧化硅、氮化硅、 或其他材料，例如氧化铝、这些材料中的任意者的组合、或类似物。此外，第 一晶圆卡盘232及第二晶圆卡盘234可具有适于容纳晶圆50A及50C中的一 者的直径。因此，尽管第一晶圆卡盘232及第二晶圆卡盘234的大小在某些方 面取决于晶圆50A及50C的大小，但第一晶圆卡盘232及第二晶圆卡盘234 可分别具有约250mm及约300mm的第一直径。然而，可利用任何适合的尺 寸。
此外，在一些实施例中，接合站224包含一或多个推销(push pin)272。 在一实施例中，定位一或多个推销272以延伸穿过第一晶圆卡盘232或第二晶 圆卡盘234，且使晶圆50A及50C中的一或多者翘曲或弯曲。通过使晶圆50A 及50C翘曲，在允许晶圆50A与50C在边缘处接合之前，首先在晶圆50A及 50C的中心进行物理接触。
在接合站224处，晶圆50A及50C安装于第一晶圆卡盘232及第二晶圆 卡盘234上。一旦就位，第一晶圆卡盘232及第二晶圆卡盘234可与晶圆50A 及50C对准以进行接合。在特定实施例中，安装站445可对准晶圆50A及50C 至100μm至10nm范围内的对准精度A1。然而，可执行任何适合的对准。
在图7中，将晶圆50A及50C压在一起以进行接合。启动第一晶圆卡盘 232及第二晶圆卡盘234以开始将晶圆50A及50C一起移动以进行接合。一 旦就位，则推销272中的一或多者用于使晶圆50A及/或50C中的一或多者翘 曲或变形以启动接合制程。一旦晶圆50A及/或50C中的一或多者翘曲，则第 一晶圆卡盘232及第二晶圆卡盘234启动以开始移动晶圆50A及50C以进行 接合。
为了在2个晶圆之间提供足够的H2O层以改善晶圆50A与50C之间的后 续接合，接合区220中的相对湿度控制在20％至70％的范围内，例如在35％ 至60％的范围内或在39％至45％的范围内。39％至45％范围内的相对湿度可 能有利于提供足够量的水以形成氢键且在晶圆50A与50C之间形成联接。相 对湿度低于39％可为不利的，因其导致水覆盖不足，从而导致晶圆上的非接合 边缘。相对湿度大于45％可为不利的，因其导致过多的水覆盖，从而导致晶圆 之间接合中水分冷凝形成气泡缺陷。
接合区220的温度控制在15℃至45℃的范围内，这可有助于改善晶圆50A 与50CA之间的接合。低于15℃的温度可导致较高的相对湿度，且可导致晶 圆之间接合中水分冷凝的焦耳-汤姆森效应形成气泡缺陷。温度高于45℃可为 不利的，因其导致水覆盖不足，从而导致晶圆上的非接合边缘。
图8图示流程图，流程图显示用于将接合区220中的相对湿度控制在所需 范围内(例如42％±3％的相对湿度)的制程1000。控制相对湿度可有助于提 高接合品质及运行间稳定性。在步骤1010处，晶圆50A与50C已在接合站 224中对准(见以上图7)，且温度及湿度感测器227量测接合区220中的相 对湿度(H2O百分比)。在步骤1020处，控制器280确定接合区220中的相 对湿度是否在所需范围内，例如39％至45％的范围内。若控制器280确定接合区220中的相对湿度在所需范围内，则制程1000继续至步骤1030且执行晶 圆接合(见以下图9)。若控制器280确定接合区220中的相对湿度在所需范 围之外，则制程继续至步骤1040，其中控制器确定相对湿度低于或高于所需 范围。
若在步骤1040中确定相对湿度低于所需范围，则制程1000继续至步骤1050，其中通过启动第二水源228(例如，喷水器)来增加接合区220的环境 湿度。制程1000接着返回至步骤1010，其中再次量测接合区220中的相对湿 度。制程1000可继续，直到到达步骤1030。
若在步骤1040中确定相对湿度高于所需范围，则制程1000继续至步骤 1060，其中通过启动第二脱水设备226(例如连接至清洁干燥空气(clean dry air， CDA)的通风口)来净化接合区220的环境湿度。接着，制程1000返回至步 骤1010，其中再次量测接合区220中的相对湿度。制程1000可继续，直到到 达步骤1030。
图9图示晶圆50A及50C的接合制程。在一些实施例中，通过利用第一 晶圆卡盘232、第二晶圆卡盘234、及推销272的组合使晶圆50A与50C接触 以在第一点P1处对晶圆50A及50C施加压力来执行接合制程。接合接着以波 的形式(亦称为接合波)进行，且波自第一点P1朝向晶圆50A及50C的边缘 向外移动。然而，可使用任何适合的接合方法。
此外，当晶圆50A及50C移动经过表面处理300、清洗站222、及接合站 224时，各种暴露的情况亦将氧(或水分)引入晶圆50A及50C的表面上。 氧并入晶圆50A及50C以形成薄膜50B，其是晶圆50A及50C的材料的氧化 态，例如氧化硅。然而，可利用任何适合的材料。
在另一实施例中，在接合制程之前分开地形成薄膜50B，而非利用本文描 述的各种制程步骤来形成薄膜50B，其中第一部分形成于晶圆50A上，而第 二部分形成于晶圆50C上。在这些实施例中，薄膜50B是形成为本质氧化物、 热氧化物、或高密度电浆(highdensity plasma，HDP)氧化物的氧化硅膜，这 取决于用于接合晶圆50A与50C的接合制程。因此，薄膜50B可具有0.5纳 米(nm)至2000nm范围内的厚度、自薄膜50B的中心至薄膜50B的边缘量 测的粗糙度的均方根(RMS)在0.05nm至5nm范围内，且基板50的翘曲可 具有1微米(μm)至200μm范围内的弯曲值。然而，可利用任何适合的方法 及尺寸。
图10图示图9所示区域48的详细视图，显示晶圆50A与50C之间H2O 层270中氢键的形成。在晶圆50A与50C之间的H2O层270中形成氢键可在 接合制程期间在两个晶圆之间产生联接，这可导致晶圆50A与50C之间改善 的接合。晶圆之间的改善的接合可减少接合缺陷，例如晶圆的非接合边缘及气 泡缺陷。
在接合晶圆50A与50C的接合制程之后，接合之晶圆50A与50C接着可 由传送机械手臂转移回装载站202及204，其中基板50自晶圆接合系统200 装载。
图11至图38C根据一些实施例绘示使用现时接合的晶圆50A与50C作为 基板50来制造nano-FET的中间阶段的截面图。图11至图14、图15A、图16A、 图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、 图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、 图35A、图36A、图37A、及图38A图示图1中所示的参考截面A-A'。图15B、 图16B、图17B、图18B、图18D、图19B、图20B、图21B、图21D、图21F、 图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、 图31B、图31D、图32B、图33B、图34B、图35B、图36B、图37B、及图 38B图示图1中所示的参考截面B-B'。图15C、图16C、图17C、图18C、图 18E、图19C、图20C、图20D、图21C、图21E、图21G、图22C、图23C、 图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图31E、 图32C、图33C、图34C、图35C、图36C、图37C、及图38C图示图1中所示的参考截面C-C'。图39图示图1中所示的截面C-C'，根据一些实施例绘示 在接合的晶圆350上制造具有nano-FET的结构的中间阶段。
在图11中，在基板50(如图2中所示)上方形成多层堆叠64，其中基板 50可通过上述图3至图10中所示的制程形成。多层堆叠64包括第一半导体 层51A～51C(统称为第一半导体层51)与第二半导体层53A～53C(统称为第 二半导体层53)的交替层。出于说明的目的且如下文更详细地讨论的，将移 除第一半导体层51，且将图案化第二半导体层53以在n型区50N及p型区 50P中形成nano-FET的通道区。然而，在一些实施例中，可移除第一半导体层51且图案化第二半导体层53以在n型区50N中形成nano-FET的通道区， 并可移除第二半导体层53且图案化第一半导体层51以在p型区50P中形成 nano-FET的通道区。在一些实施例中，可移除第二半导体层53且图案化第一 半导体层51以形成n型区50N中的nano-FET的通道区，并可移除第一半导 体层51且图案化第二半导体层53以在p型区50P中形成nano-FET的通道区。 在一些实施例中，可移除第二半导体层53且图案化第一半导体层51以在n型区50N及p型区50P中形成nano-FET的通道区。
出于说明目的，多层堆叠64图示为包括第一半导体层51及第二半导体层 53中的各者的三个层。在一些实施例中，多层堆叠64可包括任意数目的第一 半导体层51及第二半导体层53。多层堆叠64的层中的各者可使用例如化学 气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition， ALD)、气相磊晶(vapor phaseepitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、或类似者的制程来磊晶生长。在各种实施例中，第一半导体 层51可由适于p型nano-FET的第一半导体材料(例如硅锗或类似物)形成， 而第二半导体层53可由适于n型nano-FET的第二半导体材料(例如硅、硅碳、或类似物)形成。出于说明目的，多层堆叠64图示为具有适于p型nano-FET 的最底半导体层。在一些实施例中，可形成多层堆叠64，使得最底层为n型 nano-FET的半导体层。
第一半导体材料及第二半导体材料可为彼此具有高蚀刻选择性的材料。因 此，可移除第一半导体材料的第一半导体层51而不显著移除第二半导体材料 的第二半导体层53，从而允许第二半导体层53经图案化以形成nano-FET的 通道区。类似地，在移除第二半导体层53且图案化第一半导体层51以形成通 道区的实施例中，可移除第二半导体材料的第二半导体层53，而无需显著移 除第一半导体材料的第一半导体层51，从而允许第一半导体层51经图案化以 形成nano-FET的通道区。
现在参考图12，根据一些实施例，鳍片66形成于晶圆50C中，而纳米结 构55形成于多层堆叠64中。在一些实施例中，可通过在多层堆叠64及晶圆 50C中蚀刻沟槽，分别在多层堆叠64及晶圆50C中形成纳米结构55及鳍片 66。蚀刻可为任何可接受的蚀刻制程，例如反应离子蚀刻(reactive ion etch， RIE)、中性束蚀刻(neutral beam etch，NBE)、类似者、或其组合。蚀刻可 为各向异性的。通过蚀刻多层堆叠64形成纳米结构55可进一步自第一半导体 层51界定第一纳米结构52A～52C(统称为第一纳米结构52)，且自第二半导 体层53界定第二纳米结构54A～54C(统称为第二纳米结构54)。第一纳米结 构52与第二纳米结构54可统称为纳米结构55。
鳍片66及纳米结构55可通过任何适合的方法来图案化。举例而言，鳍片 66及纳米结构55可使用一或多个光学微影术制程来图案化，包括双重图案化 或多重图案化制程。通常，双重图案化或多重图案化制程结合光学微影术及自 对准制程，允许产生具有例如比使用单个、直接光学微影术制程可获得图案的 节距小的图案。举例而言，在一实施例中，在基板上方形成牺牲层且使用光学 微影术制程图案化。使用自对准制程沿着经图案牺牲层形成间隔物。接着移除 牺牲层，剩余的间隔物随后可用于图案化鳍片66。
为便于说明，图12图示n型区50N及p型区50P中的鳍片66具有基本 相同的宽度。在一些实施例中，n型区50N中的鳍片66的宽度可大于或小于 p型区50P中的鳍片66。此外，尽管鳍片66及/或纳米结构55中的各者图示 为具有一致的宽度，但在其他实施例中，鳍片66及/或纳米结构55可具有渐 缩侧壁，使得鳍片66及/或纳米结构55中的各者的宽度在朝向基板50的方向 上连续递增。在这些实施例中，纳米结构55中的各者可具有不同的宽度，且形状为梯形。
在图13中，浅沟槽隔离(Shallow trench isolation，STI)区68相邻于鳍 片66形成。STI区68可通过在晶圆50C、鳍片66、及纳米结构55上方、以 及相邻鳍片66之间沉积绝缘材料而形成。绝缘材料可为氧化物，例如氧化硅、 氮化物、类似物、或其组合物，且可由高密度电浆CVD(high-density plasma CVD，HDP-CVD)、可流动CVD(flowable CVD，FCVD)、类似者、或其 组合形成。可使用由任何可接受制程形成的其他绝缘材料。在所示实施例中， 绝缘材料为通过FCVD制程形成的氧化硅。一旦形成绝缘材料，则可执行退 火制程。在一实施例中，形成绝缘材料使得多余的绝缘材料覆盖纳米结构55。 尽管绝缘材料图示为单层，但一些实施例可利用多层。举例而言，在一些实施 例中，可首先沿晶圆50C、鳍片66、及纳米结构55的表面形成衬里(未图示)。 此后，可在衬里上方形成填充材料，例如上文讨论的填充材料。
接着将移除制程施加于绝缘材料，移除纳米结构55上方的多余绝缘材料。 在一些实施例中，可使用例如化学机械研磨(chemical mechanical polish，CMP)、 回蚀制程、其组合、或类似者的平坦化制程。平坦化制程暴露纳米结构55， 使得在平坦化制程完成之后纳米结构55与绝缘材料的顶表面平齐。
接着使绝缘材料凹陷以形成STI区68。绝缘材料凹陷使得n型区50N及 p型区50P中的鳍片66的上部部分突出于相邻STI区68之间。此外，STI区 68的顶表面可具有如图所示的平面、凸面、凹面(例如盘形)、或其组合。STI区68的顶表面可通过适当的蚀刻形成为平的、凸的、及/或凹的。可使用 可接受的蚀刻制程使STI区68的顶表面凹陷，例如对绝缘材料的材料具有选 择性的蚀刻制程(例如，以比鳍片66及纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。举例而言，可使用例如稀氢氟(dHF)酸移除氧化物。
以上关于图11至图13所述的制程仅为如何形成鳍片66及纳米结构55 的一个实例。在一些实施例中，鳍片66及/或纳米结构55可使用遮罩及磊晶 生长制程形成。举例而言，介电层可形成于晶圆50C的顶表面上方，且沟槽 可蚀刻穿过介电层以暴露下伏晶圆50C。磊晶结构可在沟槽中磊晶生长，且介 电层可凹陷，使得磊晶结构突出于介电层以形成鳍片66及/或纳米结构55。磊 晶结构可包含上面讨论的交替半导体材料，例如第一半导体材料及第二半导体 材料。在磊晶生长磊晶结构的一些实施例中，磊晶生长材料可在生长期间经原 位掺杂，这可避免先前及/或后续布植，尽管可一起使用原位及布植掺杂。
此外，第一半导体层51(及所得第一纳米结构52)及第二半导体层53(及 所得第二纳米结构54)在本文中图示及讨论为在p型区50P及n型区50N中 包含相同的材料仅出于说明目。因此，在一些实施例中，第一半导体层51及 第二半导体层53中的一者或两者可为不同的材料，或在p型区50P及n型区 50N中以不同的次序形成。
进一步地在图13中，可在鳍片66、纳米结构55、及/或STI区68中形成 适当的井(未图示)。在具有不同井类型的实施例中，可使用光阻剂或其他遮 罩(未图示)达成用于n型区50N及p型区50P的不同布植步骤。举例而言， 可在n型区50N及p型区50P中的鳍片66及STI区68上方形成光阻剂。光 阻剂经图案化以暴露p型区50P。光阻剂可通过使用旋涂技术形成，且可使用 可接受的光学微影术技术来图案化。一旦光阻剂经图案化，则在p型区50P 中执行n型杂质布植，且光阻剂可充当遮罩以基本防止n型杂质布植至n型区 50N中。n型杂质可为布植至前述区域中的磷、砷、锑、或类似物，浓度范围 为约1013原子/cm3至约1014原子/cm3。在布植之后，例如通过可接受的灰化制 程移除光阻剂。
在布植p型区50P之后或之前，在p型区50P及n型区50N中的鳍片66、 纳米结构55、及STI区68上方形成光阻剂或其他遮罩(未图示)。图案化光 阻剂以暴露n型区50N。光阻剂可通过使用旋涂技术形成，且可使用可接受的 光学微影技术来图案化。一旦光阻剂经图案化，则可在n型区50N中执行p 型杂质布植，且光阻剂可充当遮罩以基本防止p型杂质布植至p型区50P中。 p型杂质可为布植至前述区域中的硼、氟化硼、铟、或类似物，浓度范围为约1013原子/cm3至约1014原子/cm3。在布植之后，可移除光阻剂，例如通过可接 受的灰化制程。
在n型区50N及p型区50P的布植之后，可执行退火以修复布植损伤且 活化经布植p型及/或n型杂质。在一些实施例中，磊晶鳍片的生长材料可在 生长期间经原位掺杂，这可避免布植，尽管可一起使用原位掺杂及布植掺杂。
在图14中，虚设介电层70形成于鳍片66及/或纳米结构55上。虚设介 电层70可为例如氧化硅、氮化硅、其组合物、或类似物，且可根据可接受的 技术沉积或热生长。在虚设介电层70上方形成虚设栅极层72，且在虚设栅极 层72上方形成遮罩层74。虚设栅极层72可沉积于虚设介电层70上方且接着 经平坦化，例如通过CMP。遮罩层74可沉积于虚设栅极层72上方。虚设栅 极层72可为导电或非导电材料，且可选自包括非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、及金属的群组。虚设栅极层72可通 过物理气相沉积(physical vapor deposition，PVD)、CVD、溅射沉积、或用 于沉积所选材料的其他技术来沉积。虚设栅极层72可由其他材料制成，这些 材料具有对隔离区蚀刻的高蚀刻选择性。遮罩层74可包括例如氮化硅、氧氮 化硅、或类似物。在这个实例中，跨n型区50N及p型区50P形成单个虚设 栅极层72及单个遮罩层74。注意，仅出于说明性目的，所示的虚设介电层70 仅覆盖鳍片66及纳米结构55。在一些实施例中，可沉积虚设介电层70，使得 虚设介电层70覆盖STI区68，从而虚设介电层70在虚设栅极层72与STI区 68之间延伸。
图15A至图27C图示制造实施例装置的各种额外步骤。图15A至图27C 图示n型区50N或p型区50P中的特征。在图15A至图15C中，可使用可接 受的光学微影术及蚀刻技术来图案化遮罩层74(见图5)，以形成遮罩78。 接着可将遮罩78的图案转移至虚设栅极层72及虚设介电层70，以分别形成 虚设栅极76及虚设栅极介电层71。虚设栅极76覆盖鳍片66的个别通道区。 遮罩78的图案可用于将虚设栅极76中的各者与相邻虚设栅极76实体分离。 虚设栅极76亦可具有基本垂直于个别鳍片66的纵向方向的纵向方向。
在图16A至图16C中，第一间隔层80及第二间隔层82形成于图15A至 图15C中所示的结构上方。第一间隔层80及第二间隔层82随后将经图案化 以充当用于形成自对准源极/漏极区的间隔层。在图16A至图16C中，第一间 隔层80形成于STI区68的顶表面上；鳍片66、纳米结构55、及遮罩78的顶 表面及侧壁上；以及虚设栅极76及虚设栅极介电层71的侧壁上。第二间隔层 82沉积于第一间隔层80上方。第一间隔层80可使用例如热氧化的技术由氧化硅、氮化硅、氧氮化硅、或类似物形成，或通过CVD、ALD、或类似者来 沉积。第二间隔层82可由具有与第一间隔层80的材料不同的蚀刻速率的材料 形成，例如氧化硅、氮化硅、氧氮化硅、或类似物，且可通过CVD、ALD、 或类似者来沉积。
在形成第一间隔层80之后且在形成第二间隔层82之前，可执行用于轻掺 杂源极/漏极(lightly doped source/drain，LDD)区(未图示)的布植。在具有 不同装置类型的实施例中，类似于上文图13中讨论的布植，可在暴露p型区 50P的同时在n型区50N上方形成例如光阻剂的遮罩，且可将适当类型(例如， p型)的杂质布植至p型区50P中的经暴露鳍片66及纳米结构55中。接着可 移除遮罩。随后，可在暴露n型区50N的同时在p型区50P上方形成例如光 阻剂的遮罩，且可将适当类型(例如，n型)的杂质布植至n型区50N中的经 暴露鳍片66及纳米结构55中。接着可移除遮罩。n型杂质可为前面讨论的任 何n型杂质，且p型杂质可为前面讨论的任何p型杂质。轻掺杂源极/漏极区 的杂质浓度可在约1x1015原子/cm3至约1x1019原子/cm3范围内。退火可用于修 复布植损伤及活化布植杂质。
在图17A至图17C中，第一间隔层80及第二间隔层82经蚀刻以形成第 一间隔物81及第二间隔物83。如下文将更详细地讨论的，第一间隔物81及 第二间隔物83用于自对准后续形成的源极漏极区，以及在后续处理期间保护 鳍片66及/或纳米结构55的侧壁。第一间隔层80及第二间隔层82可使用适 合的蚀刻制程来蚀刻，例如各向同性蚀刻制程(例如，湿式蚀刻制程)、各向 异性蚀刻制程(例如，干式蚀刻制程)、或类似者。在一些实施例中，第二间 隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，使得第一间隔层 80可在图案化第二间隔层82时充当蚀刻终止层，且使得第二间隔层82可在 图案化第一间隔层80时充当遮罩。举例而言，可使用各向异性蚀刻制程蚀刻 第二间隔层82，其中第一间隔层80用作蚀刻终止层，其中第二间隔层82的 剩余部分形成第二间隔物83，如图17B中所示。此后，当蚀刻第一间隔层80 的暴露部分时，第二间隔物83充当遮罩，从而形成如图18B及图18C中所示 的第一间隔物81。
如图17B中所示，第一间隔物81及第二间隔物83设置于鳍片66及/或纳 米结构55的侧壁上。如图17C中所示，在一些实施例中，第二间隔层82可 自邻近遮罩78、虚设栅极76、及虚设栅极介电层71的第一间隔层80上方移 除，而第一间隔物81设置于遮罩78、虚设栅极76、及虚设栅极介电层71的 侧壁上。在其他实施例中，第二间隔层82的一部分可保留在邻近遮罩78、虚 设栅极76、及虚设栅极介电层71的第一间隔层80上方。
需注意，上述揭示内容一般描述形成间隔物及LDD区的制程。可使用其 他制程及顺序。举例而言，可利用更少或额外的间隔物，可利用不同的步骤顺 序(例如，可在沉积第二间隔层82之前图案化第一间隔物81)，可形成及移 除额外的间隔物、及/或类似者。此外，可使用不同的结构及步骤来形成n型 及p型装置。
在图18A至图18C中，根据一些实施例，第一凹槽86及第二凹槽87形 成于鳍片66、纳米结构55、及晶圆50C中。磊晶源极/漏极区随后将形成于第 一凹槽86中，且第一磊晶材料及磊晶源极/漏极区随后将形成于第二凹槽87 中。第一凹槽86及第二凹槽87可延伸穿过第一纳米结构52及第二纳米结构 54，并进入晶圆50C中。如图18B中所示，STI区58的顶表面可与第一凹槽 86的底表面平齐。在各种实施例中，可蚀刻鳍片66，使得第一凹槽86的底表面设置于STI区68或类似者的顶表面之下。第二凹槽87的底表面可设置于第 一凹槽86的底表面及STI区68的顶表面之下。第一凹槽86及第二凹槽87 可通过使用各向异性蚀刻制程(例如RIE、NBE、或类似者)蚀刻鳍片66、纳 米结构55、及晶圆50C来形成。第一间隔物81、第二间隔物83、及遮罩78 在用于形成第一凹槽86及第二凹槽87的蚀刻制程期间遮蔽鳍片66、纳米结 构55、及晶圆50C的部分。单个蚀刻制程或多个蚀刻制程可用于蚀刻纳米结 构55、鳍片66、及/或晶圆50C的各个层。定时蚀刻制程可用于在第一凹槽 86及第二凹槽87到达所需深度之后终止蚀刻。第二凹槽87可通过用于蚀刻 第一凹槽86的相同制程以及蚀刻第一凹槽86之前或之后的额外蚀刻制程来蚀 刻。在一些实施例中，在执行第二凹槽87的额外蚀刻制程时，可遮蔽对应于 第一凹槽86的区域。
在一些实施例中，如图18D及图18E所示，第二凹槽87延伸穿过晶圆50C 至薄膜50B的顶表面。形成第二凹槽87以延伸至薄膜50B的顶表面对于移除 晶圆50A及薄膜50B(见图32A至图32C)以暴露后续形成于第二凹槽87中 的磊晶材料(见图21F及图21G)的后续制程可为有利的。在一些实施例中， 第二凹槽87延伸至薄膜50B的顶表面之下。在一些实施例中，晶圆50C的一 部分保留在第二凹槽87的底表面与薄膜50B的顶表面之间。
在图19A至图19C中，由第一凹槽86及第二凹槽87暴露的第一半导体 材料(例如，第一纳米结构52)形成的多层堆叠64的层的侧壁部分经蚀刻以 形成侧壁凹槽88。尽管在图19C中，邻近侧壁凹槽88的第一纳米结构52的 侧壁图示为直的，但侧壁可为凹的或凸的。可使用各向同性蚀刻制程(例如湿 式蚀刻或类似者)来蚀刻侧壁。在第一纳米结构52包括例如SiGe且第二纳米 结构54包括例如Si或SiC的实施例中，可使用具有四甲基氢氧化铵(TMAH)、 氢氧化铵(NH4OH)、或类似物的干式蚀刻制程来蚀刻第一纳米结构52的侧 壁。
在图20A至图20D中，第一内间隔物90形成于侧壁凹槽88中。第一内 间隔物90可通过在图19A至图19C中所示的结构上方沉积内间隔层(未图示) 来形成。第一内间隔物90用作后续形成的源极/漏极区与栅极结构之间的隔离 特征。如下文将更详细地讨论的，源极/漏极区及磊晶材料将形成于第一凹槽 86及第二凹槽87中，而第一纳米结构52将以相应栅极结构替换。
内间隔层可通过例如CVD、ALD、或类似者的共形沉积制程来沉积。内 间隔层可包含例如氮化硅或氧氮化硅的材料，或是可使用例如介电常数值小于 约3.5(k值)的低介电常数(低k)材料的任何适合材料。接着可各向异性地 蚀刻内间隔层以形成第一内间隔物90。尽管第一内间隔物90的外侧壁图示为 与第二纳米结构54的侧壁平齐，但第一内间隔物90的外侧壁可延伸超出第二 纳米结构54的侧壁或自第二纳米结构54的侧壁凹陷。
此外，尽管第一内间隔物90的外侧壁在图20C中图示为直的，但第一内 间隔物90的外侧壁可为凹的或凸的。作为实例，图20D图示一实施例，其中 第一纳米结构52的侧壁是凹的，第一内间隔物90的外侧壁是凹的，且第一内 间隔物90自第二纳米结构54的侧壁凹陷。内间隔层可通过例如RIE、NBE、 或类似者的各向异性蚀刻制程来蚀刻。第一内间隔物90可用于防止后续蚀刻 制程(例如用于形成栅极结构的蚀刻制程)损坏后续形成的源极/漏极区(例 如磊晶源极/漏极区92，下文将参考图21A至图21E讨论)。
在图21A至图21E中，第一磊晶材料91(亦称为虚设半导体区域91)形 成于第二凹槽87中，而磊晶源极/漏极区92形成于第一凹槽86及第二凹槽87 中。在一些实施例中，第一磊晶材料91可为牺牲材料，其随后经移除以形成 背侧通孔(例如背侧通孔130，下文参考图35A至图35C讨论)。如图21B 至图21E中所示，第一磊晶材料91的顶表面可与第一凹槽86的底表面平齐。 然而，在一些实施例中，第一磊晶材料91的顶表面可设置于第一凹槽86的底表面之上或之下。第一磊晶材料91可使用例如化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)、气相磊晶 (vapor phaseepitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、 或类似者的制程在第二凹槽87中磊晶生长。第一磊晶材料91可包括任何可接 受材料，例如硅锗或类似物。第一磊晶材料91可由对磊晶源极/漏极区92、晶 圆50C、及介电层(例如STI区68及第二介电层125，下文参考图33A至图 33C讨论)的材料具有高蚀刻选择性的材料形成。因此，可移除第一磊晶材料 91且用背侧通孔替换，而无需显著移除磊晶源极/漏极区92及介电层。
磊晶源极/漏极区92接着形成于第一凹槽86中以及第二凹槽87中第一磊 晶材料91上方。在一些实施例中，磊晶源极/漏极区92可在第二纳米结构54 上施加应力，从而提高性能。如图21C中所示，磊晶源极/漏极区92形成于第 一凹槽86及第二凹槽87中，使得各个虚设栅极76设置于磊晶源极/漏极区92 的个别相邻对之间。在一些实施例中，第一间隔物81用于将磊晶源极/漏极区 92与虚设栅极76分离开，且第一内间隔物90用于将磊晶源极/漏极区92与纳 米结构55通过适当的横向距离分离开，使得磊晶源极/漏极区92不会与所得nano-FET的后续形成的栅极短路。
n型区50N(例如，NMOS区域)中的磊晶源极/漏极区92可通过遮蔽p 型区50P(例如，PMOS区域)形成。接着，在n型区50N中的第一凹槽86 及第二凹槽87中磊晶生长磊晶源极/漏极区92。磊晶源极/漏极区92可包括适 于n型nano-FET的任何可接受材料。举例而言，若第二纳米结构54为硅，则 磊晶源极/漏极区92可包括在第二纳米结构54上施加拉伸应变的材料，例如 硅、碳化硅、磷掺杂碳化硅、磷化硅、或类似物。磊晶源极/漏极区92可具有 自纳米结构55的个别上表面凸起的表面，且可具有小平面。
p型区50P(例如，PMOS区域)中的磊晶源极/漏极区92可通过遮蔽n 型区50N(例如，NMOS区域)形成。接着，在p型区50P中的第一凹槽86 及第二凹槽87中磊晶生长磊晶源极/漏极区92。磊晶源极/漏极区92可包括适 于p型nano-FET的任何可接受材料。举例而言，若第一纳米结构52为硅锗， 则磊晶源极/漏极区92可包括在第一纳米结构52上施加压缩应变的材料，例 如硅锗、硼掺杂硅锗、锗、锗锡、或类似物。磊晶源极/漏极区92亦可具有自 多层堆叠56的个别表面凸起的表面，且可具有小平面。
磊晶源极/漏极区92、第一纳米结构52、第二纳米结构54、及/或晶圆50C 可布植有掺杂剂以形成源极/漏极区，类似于先前讨论的形成轻掺杂源极/漏极 区的制程，随后进行退火。源极/漏极区可具有约1x1019原子/cm3与约1x1021原子/cm3之间的杂质浓度。源极/漏极区的n型及/或p型杂质可为先前讨论的 任何杂质。在一些实施例中，磊晶源极/漏极区92可在生长期间经原位掺杂。
由于用于在n型区50N及p型区50P中形成磊晶源极/漏极区92的磊晶制 程，磊晶源极/漏极区92的上表面具有侧向向外扩展超出纳米结构55侧壁的 小平面。在一些实施例中，如图21B中所示，这些小平面导致同一nano-FET 的相邻磊晶源极/漏极区92合并。在其他实施例中，如图21D中所示，在磊晶 制程完成之后，相邻磊晶源极/漏极区92保持分离。在图21B及图21D中所 示的实施例中，第一间隔物81可形成至STI区68的顶表面，从而阻挡磊晶生 长。在一些其他实施例中，第一间隔物81可覆盖纳米结构55的侧壁的部分， 进一步阻挡磊晶生长。在一些其他实施例中，可调整用于形成第一间隔物81 的间隔物蚀刻以移除间隔物材料，从而允许磊晶生长区域延伸至STI区58的 表面。
磊晶源极/漏极区92可包含一或多个半导体材料层。举例而言，磊晶源极 /漏极区92可包含第一半导体材料层92A、第二半导体材料层92B、及第三半 导体材料层92C。任意数目的半导体材料层可用于磊晶源极/漏极区92。第一 半导体材料层92A、第二半导体材料层92B、及第三半导体材料层92C中的各 者可由不同的半导体材料形成，且可掺杂至不同的掺杂浓度。在一些实施例中， 第一半导体材料层92A可具有小于第二半导体材料层92B并大于第三半导体 材料层92C的掺杂浓度。在磊晶源极/漏极区92包含三个半导体材料层的实施例中，第一半导体材料层92A可经沉积，第二半导体材料层92B可沉积于第 一半导体材料层92A上方，且第三半导体材料层92C可沉积于第二半导体材 料层92B上方。
图21E图示一实施例，其中第一纳米结构52的侧壁是凹的，第一内间隔 物90的外侧壁是凹的，且第一内间隔物90自第二纳米结构54的侧壁凹陷。 如图21E中所示，磊晶源极/漏极区92可形成为与第一内间隔物90接触并可 延伸超过第二纳米结构54的侧壁。
在图18D及图18E之后的一些实施例中，如根据图21F及图21G中所示， 第一磊晶材料91或虚设半导体区域91延伸穿过晶圆50C至薄膜50B的顶表 面。形成虚设半导体区域91以延伸至薄膜50B的顶表面对于移除晶圆50A及 薄膜50B以暴露虚设半导体区域91的后续制程可为有利的(见下文图32A至 图32C)。在一些实施例中，虚设半导体区域91延伸至薄膜50B的顶表面之 下。在一些实施例中，晶圆50C的一部分保留在虚设半导体区域91的底表面与薄膜50B的顶表面之间。
在图22A至图22C中，第一层间介电质(interlayer dielectric，ILD)96 沉积于图21A至图21C中所示的结构上方。第一ILD96可由介电材料形成， 且可通过任何适合的方法沉积，例如CVD、电浆增强CVD(plasma-enhanced CVD，PECVD)、或FCVD。介电材料可包括磷硅玻璃(PSG)、硼硅玻璃 (BSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、或类似物。可使 用由任何可接受制程形成的其他绝缘材料。在一些实施例中，接触蚀刻终止层 (contactetch stop layer，CESL)94设置于第一ILD96与磊晶源极/漏极区92、 遮罩78、及第一间隔物81之间。CESL 94可包含介电材料，例如氮化硅、氧 化硅、氧氮化硅、或类似物，具有不同于上覆第一ILD96的材料的蚀刻速度。
在图23A至图23C中，可执行例如CMP的平坦化制程，以将第一ILD96 的顶表面与虚设栅极76或遮罩78的顶表面平齐。平坦化制程亦可移除虚设栅 极76上的遮罩78、及第一间隔物81的沿着遮罩78的侧壁的部分。在平坦化 制程之后，虚设栅极76、第一间隔物81、及第一ILD96的顶表面在制程变化 范围内保持平齐。因此，虚设栅极76的顶表面经由第一ILD96暴露出。在一 些实施例中，遮罩78可保留，在这种情况下，平坦化制程将第一ILD96的顶 表面与遮罩78及第一间隔物81的顶表面平齐。
在图24A至图24C中，在一或多个蚀刻步骤中移除虚设栅极76及遮罩 78(若存在)，从而形成第三凹槽98。第三凹槽98中的虚设栅极介电层71 的部分亦经移除。在一些实施例中，通过各向异性干蚀刻制程移除虚设栅极 76及虚设栅极介电层71。举例而言，蚀刻制程可包括使用反应气体(多个) 的干式蚀刻制程，反应气体以比蚀刻第一ILD96或第一间隔物81更快的速度 选择性地蚀刻虚设栅极76。第三凹槽98中的各者暴露出部分纳米结构55及/或位于部分纳米结构55上，其在随后完成的nano-FET中充当通道区。用作通 道区的纳米结构55的部分设置于相邻的成对磊晶源极/漏极区92之间。在移 除期间，当蚀刻虚设栅极76时，虚设栅极介电层71可用作蚀刻终止层。接着， 可在移除虚设栅极76之后移除虚设栅极介电层71。
在图25A至图25C中，第一纳米结构52经移除，延伸第三凹槽98。可 通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行各向同性蚀刻制 程(例如湿式蚀刻或类似者)来移除第一纳米结构52，而与第一纳米结构52 相比，第二纳米结构54、晶圆50C、STI区58保持相对未蚀刻。在第一纳米 结构52包括例如SiGe、且第二纳米结构54A～54C包括例如Si或SiC的实施 例中，可使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、或类似物 来移除第一纳米结构52。
在图26A至图26C中，形成用于替换栅极的栅极介电层100及栅极102。 栅极介电层100共形地沉积于第三凹槽98中。栅极介电层100可形成于晶圆 50C的顶表面及侧壁上以及第二纳米结构54的顶表面、侧壁、及底表面上。 栅极介电层100亦可沉积于第一ILD96、CESL94、第一间隔物81、及STI区 68的顶表面上，以及第一间隔物81及第一内间隔物90的侧壁上。
根据一些实施例，栅极介电层100包含一或多个介电层，例如氧化物、金 属氧化物、类似物、或其组合物。举例而言，在一些实施例中，栅极介电层可 包含氧化硅层及氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层 100包括高k介电材料，且在这些实施例中，栅极介电层100可具有大于约7.0 的k值，且可包括金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅、及其组合 的硅酸盐。栅极介电层100的结构在n型区50N及p型区50P中可相同或不 同。栅极介电层100的形成方法可包括分子束沉积(molecular-beam deposition，MBD)、ALD、PECVD、及类似者。
栅极102分别沉积于栅极介电层100上方，且填充第三凹槽98的剩余部 分。栅极102可包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、 钌、铝、钨、其组合物、或其多层。举例而言，尽管在图26A及图26C中图 示单层栅极102，但栅极102可包含任意数目的衬里层、任意数目的功函数调 谐层、及填充材料。构成栅极102的层的任意组合可沉积于第二纳米结构54 的相邻者之间以及第二纳米结构54A与晶圆50C之间的n型区50N中，且可沉积于第一纳米结构52的相邻者之间的p型区50P中。
n型区50N及p型区50P中的栅极介电层100的形成可同时发生，使得各 个区域中的栅极介电层100由相同的材料形成，且栅极102的形成可同时发生， 使得各个区域中的栅极102由相同的材料形成。在一些实施例中，各个区域中 的栅极介电层100可通过不同的制程形成，使得栅极介电层100可为不同的材 料及/或具有不同数目的层，及/或各个区域中的栅极102可通过不同的制程形 成，使得栅极102可为不同的材料及/或具有不同数目的层。当使用不同的制 程时，可使用各种遮蔽步骤来遮蔽及暴露适当的区域。
在填充第三凹槽98之后，可执行例如CMP的平坦化制程，以移除栅极 介电层100及栅极102材料的多余部分，这些多余部分在第一ILD96的顶表 面上方。因此，栅极102及栅极介电层100材料的剩余部分形成所得nano-FET 的替换栅极结构。栅极102及栅极介电层100可统称为“栅极结构”。
在图27A至图27C中，栅极结构(包括栅极介电层100及相应上覆栅极 102)是凹陷的，以便直接在栅极结构上方及第一间隔物81的相对部分之间形 成凹槽。将包含一或多个介电材料(主如氮化硅、氧氮化硅、或类似物)层的 栅极遮罩104填充于凹槽中，随后通过平坦化制程以移除延伸至第一ILD96 上方的介电材料的多余部分。随后形成的栅极触点(例如栅极触点114，下文 将参考图29A至图29C讨论)穿透栅极遮罩104以接触凹陷栅极102的顶表 面。
如图27A至图27C中所示，第二ILD 106沉积于第一ILD96上方及栅极 遮罩104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。 在一些实施例中，第二ILD106由例如PSG、BSG、BPSG、USG、或类似物 的介电材料形成，且可通过例如CVD、PECVD、或类似者的任何适合方法来 沉积。
在图28A至图28C中，蚀刻第二ILD 106、第一ILD96、CESL 94、及栅 极遮罩104以形成第四凹槽108，借此暴露磊晶源极/漏极区92及/或栅极结构 的表面。第四凹槽108可通过使用各向异性蚀刻制程(例如RIE、NBE、或类 似者)蚀刻来形成。在一些实施例中，第四凹槽108可使用第一蚀刻制程蚀刻 穿过第二ILD 106及第一ILD96；可使用第二蚀刻制程蚀刻穿过栅极遮罩104； 接着可使用第三蚀刻制程蚀刻穿过CESL 94。可在第二ILD 106上方形成例如 光阻剂的遮罩且将其图案化，以自第一蚀刻制程及第二蚀刻制程遮蔽第二ILD 106的部分。在一些实施例中，蚀刻制程可过蚀刻，且因此，第四凹槽108延 伸至磊晶源极/漏极区92及/或栅极结构，且第四凹槽108的底部可平齐于(例 如，在相同的位准上，或与晶圆50C具有相同的距离)、或低于(例如，更 接近晶圆50C)磊晶源极/漏极区92及/或栅极结构。尽管图28C将第四凹槽 108图示位将磊晶源极/漏极区92及栅极结构暴露于同一截面中，但在各种实 施例中，磊晶源极/漏极区92及栅极结构可暴露于不同截面中，从而降低随后 形成的触点短路的风险。
在形成第四凹槽108之后，在磊晶源极/漏极区92上方形成第一硅化物区 域110。在一些实施例中，通过首先沉积能够与下伏磊晶源极/漏极区92的半 导体材料(例如，硅、硅锗、锗)反应的金属(未图示)以在磊晶源极/漏极 区92的暴露部分上方形成硅化物或锗化物区域(例如镍、钴、钛，钽、铂、 钨、其他贵金属、其他难熔金属、稀土金属或其合金)、接着执行热退火制程 来形成第一硅化物区域110。接着例如通过蚀刻制程移除经沉积金属的未反应 部分。尽管第一硅化物区域110称为硅化物区域，但第一硅化物区域110亦可 为锗化物区域或锗化硅区域(例如，包含硅化物及锗化物的区域)。在一实施 例中，第一硅化物区域110包含TiSi，且具有约2nm至约10nm之间的厚度。
在图29A至图29C中，源极/漏极触点112及栅极触点114(亦称为接触 插塞)形成于第四凹槽108中。源极/漏极触点112及栅极触点114各个可包 含一或多个层，例如阻障层、扩散层、及填充材料。举例而言，在一些实施例 中，源极/漏极触点112及栅极触点114各个包括阻障层及导电材料，且各个 电性耦合至下方导电特征(例如，栅极102及/或第一硅化物区域110)。栅极 触点114电性耦合至栅极102，而源极/漏极触点112电性耦合至第一硅化物区 域110。阻障层可包括钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、 铜合金、银、金、钨、钴、铝、镍、或类似物。可执行例如CMP的平坦化制 程以自第二ILD 106的表面移除多余材料。磊晶源极/漏极区92、第二纳米结 构54、及栅极结构(包括栅极介电层100及栅极102)可统称为晶体管结构 109。晶体管结构109可形成于装置层中，其中第一互连结构(例如下文关于 图30A至图30C讨论的前侧互连结构120)形成于其前侧上方且第二互连结构(例如下文关于图37A至图37C讨论的背侧互连结构136)形成于其背侧 上方。尽管装置层描述为具有nano-FET，但其他实施例可包括具有不同类型 晶体管(例如，平面FET、finFET、薄膜晶体管(thin film transistor，TFT)、 或类似者)的装置层。
尽管图29A至图29C图示延伸至磊晶源极/漏极区92中的各者的源极/漏 极触点112，但源极/漏极触点112可自磊晶源极/漏极区92的某些者省略。举 例而言，如下文更详细地解释的，导电特征(例如，背侧通孔或电力轨)可随 后经由磊晶源极/漏极区92中的一或多者的背侧来附接。对于这些特定的磊晶 源极/漏极区92，源极/漏极触点112可省略，或可为未电连接至任何上覆导电 线(例如下文关于图30A至图30C讨论的第一导电特征122)的虚设触点。
图30A至图38C图示在晶体管结构109上形成前侧互连结构及背侧互连 结构的中间步骤。前侧互连结构及后侧互连结构可各个包含电连接至形成于基 板50上的nano-FET的导电特征。图30A、图31A、图32A、图33A、图34A、 图35A、图36A、图37A、及图38A图示图1中所示的参考截面A-A'。图30B、 图31B、图32B、图33B、图34B、图35B、图36B、图37B、及图38B图示 图1中所示的参考截面B-B'。图30C、图31C、图32C、图33C、图34C、图 35C、图36C、图37C、及图38C图示图1中所示的参考截面C-C'。图30A至 图38C中描述的制程步骤可应用于n型区50N及p型区50P两者。如上所示， 背侧导电特征(例如，背侧通孔或电力轨)可连接至磊晶源极/漏极区92中的 一或多者。因此，源极/漏极触点112可任选地自磊晶源极/漏极区92中省略。
在图30A至图30C中，在第二ILD 106上形成前侧互连结构120。因为前 侧互连结构120形成于晶体管结构109的前侧(例如，晶体管结构109上形成 主动装置的一侧)上，所以前侧互连结构120可称为前侧互连结构。
前侧互连结构120可包含形成于一或多个堆叠第一介电层124中的一或多 层的第一导电特征122。堆叠第一介电层124中的各者可包含介电材料，例如 低k介电材料、超低k(extra low-k，ELK)介电材料、或类似者。第一介电 层124可使用适当的制程(例如CVD、ALD、PVD、PECVD、或类似者)沉 积。
第一导电特征122可包含导电线及互连导电线的层的导电通孔。导电通孔 可延伸穿过第一介电层124中的个别者以在导电线的层之间提供垂直连接。第 一导电特征122可经由任何可接受的制程形成，例如镶嵌制程、双重镶嵌制程、 或类似者。
在一些实施例中，可使用镶嵌制程来形成第一导电特征122，其中利用光 学微影术与蚀刻技术的组合来图案化个别第一介电层124，以形成对应于第一 导电特征122的所需图案的沟槽。可沉积可选扩散阻障层及/或可选附着层， 接着用导电材料填充沟槽。用于阻障层的适合材料包括钛、氮化钛、氧化钛、 钽、氮化钽、氧化钛、其组合物、或类似物，而用于导电材料的适合材料包括 铜、银、金、钨、铝、其组合物、或类似物。在一实施例中，可通过沉积铜或 铜合金的种晶层、并通过电镀填充沟槽来形成第一导电特征122。化学机械平 坦化(chemical mechanical planarization，CMP)或类似者的制程可用于自个别 第一介电层124的表面移除多余的导电材料，且将第一介电层124及第一导电 特征122的表面平坦化以用于后续处理。
图30A至图30C图示前侧互连结构120中第一导电特征122及第一介电 层124的五个层。然而应理解，前侧互连结构120可包含设置于任意数目的第 一介电层124中的任意数目的第一导电特征122。前侧互连结构120可电连接 至栅极触点114及源极/漏极触点112以形成功能电路。在一些实施例中，由 前侧互连结构120形成的功能电路可包含逻辑电路、记忆体电路、影像感测器 电路、或类似者。
在图31A至图31C中，载体基板150通过第一接合层152A及第二接合 层152B(统称为接合层152)接合至前侧互连结构120的顶表面。载体基板 150可为玻璃载体基板、陶瓷载体基板、晶圆(例如，硅晶圆)、或类似物。 载体基板150可在后续处理步骤期间以及在完成的装置中提供结构支撑。
在各种实施例中，载体基板150可使用适合的技术(例如介电-介电接合、 或类似者)接合至前侧互连结构120。介电-介电接合可包含在前侧互连结构 120上沉积第一接合层152A。在一些实施例中，第一接合层152A包含通过 CVD、ALD、PVD、或类似者沉积的氧化硅(例如，高密度电浆(high density plasma，HDP)氧化物、或类似物)。第二接合层152B同样可为在使用例如 CVD、ALD、PVD、热氧化、或类似者进行接合之前在载体基板150的表面 上形成的氧化层。其他适合的材料可用于第一接合层152A及第二接合层152B。
介电-介电接合制程可进一步包括对第一接合层152A及第二接合层152B 中的一或多者施加表面处理。表面处理可包括电浆处理。电浆处理可在真空环 境中执行。在电浆处理之后，表面处理可进一步包括可施加于接合层152中的 一或多者的清洗制程(例如，用去离子水漂洗或类似者)。接着，将载体基板 150与前侧互连结构120对准，且将两者彼此压接以启动载体基板150与前侧 互连结构120的预接合。预接合可在室温下执行(例如，在约21℃与约25℃ 之间)。在预接合之后，可通过例如将前侧互连结构120及载体基板150加热至约170℃的温度来应用退火制程。
此外，在图31A至图31C中，在载体基板150接合至前侧互连结构120 之后，可翻转装置，以使晶体管结构109的背侧朝上。晶体管结构109的背侧 可指与晶体管结构109的前侧相对的一侧，主动装置形成于晶体管结构109 的前侧上。
在图21F及图21G之后的一些实施例中，如图31D及图31E所示，第一 磊晶材料91或虚设半导体区域91延伸穿过晶圆50C以接触薄膜50B。这可能 有利于随后移除晶圆50A及薄膜50B以暴露虚设半导体区域91(见以下图32A 至图32C)。
在图32A至图32C中，可对基板50的背侧应用减薄制程。减薄制程可包 括平坦化制程(例如，机械研磨、CMP、或类似者)、回蚀制程、其组合、或 类似者。减薄制程可移除晶圆50A、薄膜50B、及晶圆50C的部分，且可暴露 与前侧互连结构120相对的第一磊晶材料91、鳍片66、晶圆50C、及STI区 68的表面。此外，晶圆50C的一部分可在减薄制程之后保留在栅极结构(例 如，栅极102及栅极介电层100)及纳米结构55上方。如图32A至图32C中 所示，晶圆50C、第一磊晶材料91、STI区68、及鳍片66的背侧表面可在减 薄制程之后彼此平齐。
在图33A至图33C中，移除鳍片66及晶圆50C的剩余部分，且用第二介 电层125替换。鳍片66及晶圆50C可使用适合的蚀刻制程来蚀刻，例如各向 同性蚀刻制程(例如，湿式蚀刻制程)、各向异性蚀刻制程(例如，干式蚀刻 制程)、或类似者。蚀刻制程可为对鳍片66及晶圆50C的材料具有选择性的 制程(例如，以比蚀刻STI区68、栅极介电层100、磊晶源极/漏极区92、及 第一磊晶材料91的材料更快的速度蚀刻鳍片66及晶圆50C的材料)。在蚀 刻鳍片66及晶圆50C之后，可暴露STI区68、栅极介电层100、磊晶源/漏极 区92、及第一磊晶材料91的表面。
接着将第二介电层125沉积于晶体管结构109的背侧上由移除鳍片66及 晶圆50C形成的凹槽中。第二介电层125可沉积于STI区68、栅极介电层100、 及磊晶源极/漏极区92上方。第二介电层125可物理接触STI区68、栅极介电 层100、磊晶源极/漏极区92、及第一磊晶材料91的表面。第二介电层125可 基本类似于上文关于图27A至图27C所述的第二ILD106。举例而言，第二介 电层125可由与第二ILD 106类似的材料并使用类似的制程形成。如图33A 至图33C中所示，可使用CMP制程或类似者移除第二介电层125的材料，使 得第二介电层125的顶表面与STI区68及第一磊晶材料91的顶表面平齐。
在图34A至图34C中，移除第一磊晶材料91以形成第五凹槽128，且在 第五凹槽128中形成第二硅化物区域129。第一磊晶材料91可通过适合的蚀 刻制程移除，蚀刻制程可为各向同性蚀刻制程，例如湿式蚀刻制程。蚀刻制程 可对第一磊晶材料91的材料具有高蚀刻选择性。因此，可移除第一磊晶材料 91而不显著移除第二介电层125、STI区68、或磊晶源极/漏极区域92的材料。 第五凹槽128可暴露STI区68的侧壁、磊晶源极/漏极区92的背侧表面、及 第二介电层125的侧壁。
第二硅化物区域129可接着形成于磊晶源极/漏极区92背侧上的第五凹槽 128中。第二硅化物区域129可类似于上文关于图28A至图28C所述的第一 硅化物区域110。举例而言，第二硅化物区域129可由与第一硅化物区域110 类似的材料并使用类似的制程形成。
在图35A至图35C中，背侧通孔130形成于第五个凹槽128中。背侧通 孔130可延伸穿过第二介电层125及STI区68，且可经由第二硅化物区域129 电性耦合至磊晶源极/漏极区92。背侧通孔130可类似于上文关于图29A至29C 所述的源极/漏极触点112。举例而言，背侧通孔130可由与源极/漏极触点112 类似的材料并使用类似的制程形成。
在图36A至图36C中，在第二介电层125、STI区68、及背侧通孔130 上方形成导电线134及第三介电层132。第三介电层132可类似于第二介电层 125。举例而言，第三介电层132可由与第二介电层125类似材料并使用类似 的制程形成。
导电线134形成于第三介电层132中。举例而言，形成导电线134可包括 使用光学微影术与蚀刻制程的组合图案化第三介电层132中的凹槽。第三介电 层132中凹槽的图案可对应于导电线134的图案。接着通过在凹槽中沉积导电 材料来形成导电线134。在一些实施例中，导电线134包含金属层，金属层可 为单层或复合层，包含由不同材料形成的多个子层。在一些实施例中，导电线 134包含铜、铝、钴、钨、钛、钽、钌、或类似物。在用导电材料填充凹槽之 前，可沉积可选扩散阻障层及/或可选附着层。用于阻障层/附着层的适合材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、或类似物。可使用例如CVD、 ALD、PVD、电镀或类似者形成导电线134。导电线134经由背侧通孔130及 第二硅化物区域129实体耦合及电性耦合至磊晶源极/漏极区92。可执行平坦 化制程(例如，CMP、研磨、回蚀、或类似者)以移除形成于第三介电层132 上方的导电线134的多余部分。
在一些实施例中，导电线134为电力轨，其将磊晶源极/漏极区92电连接 至参考电压、供应电压、或类似者的导电线。通过将电力轨置放于所得半导体 晶粒的背侧上而非半导体晶粒的前侧上可达成优点。举例而言，nano-FET的 栅极密度及/或前侧互连结构120的互连密度可增加。此外，半导体晶粒的背 侧可容纳更宽的电力轨，降低电阻且提高对nano-FET的电力输送效率。举例 而言，导电线134的宽度可为前侧互连结构120的第一级导电线(例如，第一 导电特征122)的宽度的至少两倍。
在图37A至图37C中，背侧互连结构136的剩余部分形成于第三介电层 132及第二导电线134上方。背侧互连结构136可称为背侧互连结构，因为其 形成于晶体管结构109的背侧(例如，晶体管结构109的与晶体管结构109 上形成主动装置的一侧相对的一侧)上。背侧互连结构136可包含第二介电层 125、第三介电层132、背侧通孔130、及第二导电线134。
背侧互连结构136的剩余部分可包含材料，且使用与前侧互连结构120 相同或类似的制程形成，如上文关于图21A至图21C所述。具体而言，背侧 互连结构136可包含形成于第四介电层138中的第二导电特征140的堆叠层。 第二导电特征140可包括路由线(例如，用于在后续形成的接触衬垫及外部连 接件之间路由)。第二导电特征140可进一步图案化以包括一或多个嵌入式被 动装置，例如电阻器、电容器、电感器、或类似者。嵌入式被动装置可与第二 导电线134(例如，电力轨)整合，以在nano-FET的背侧上提供电路(例如， 电力电路)。
在图38A至图38C中，钝化层144、UBM 146、及外部连接件148形成 于背侧互连结构136上方。钝化层144可包含例如PBO、聚酰亚胺、BCB、 或类似物的聚合物。或者，钝化层144可包括非有机介电材料，例如氧化硅、 氮化硅、碳化硅、氧氮化硅、或类似物。钝化层144可通过例如CVD、PVD、 ALD、或类似者沉积。
UBM 146穿过钝化层144形成至背侧互连结构136中的第二导电特征140， 且外部连接件148形成于UBM 146上。UBM 146可包括一或多层的铜、镍、 金、或类似物，其通过电镀制程、或类似者形成。外部连接件148(例如，焊 球)形成于UBM 146上。外部连接件148的形成可包括将焊球置放于UBM 146 的暴露部分上且使焊球回流。在一些实施例中，外部连接件148的形成包括执 行电镀步骤以在最顶第二导电特征140上方形成焊料区域，接着对焊料区域进 行回流。UBM 146及外部连接件148可用于提供输入/输出连接至其他电组件， 例如其他装置晶粒、重分配结构、印刷电路板(printed circuit board，PCB)、 主机板、或类似者。UBM 146及外部连接件148亦可称为背侧输入/输出衬垫， 其可提供信号、供应电压、及/或地面连接至上述nano-FET。
图39根据一些实施例绘示包含经接合晶圆350上的nano-FET的半导体结 构的截面图。可使用图11至图38C中所示的方法在晶圆350C上而非在经接 合晶圆50上形成前述结构。在如图38A至图38C中所示形成nano-FET及其 他结构(例如背侧互连结构136及外部连接件148)之后，使用图3至图10 中的方法将晶圆350C接合至另一晶圆350A，形成基板350，其包含由薄膜 350B接合的晶圆350A及350C，其中nano-FET在晶圆350C的与薄膜350B 相对的顶侧上。
实施例可达成优点。晶圆接合系统可控制接合环境的湿度，使第一半导体 晶圆接合至第二半导体晶圆以形成半导体基板在具有受控湿度的接合环境中 进行。通过将湿度控制在所需范围内，可提高接合品质及运行间稳定性，且可 避免边缘气泡缺陷及非接合晶圆边缘。半导体基板可用于形成半导体装置，例 如nano-FET。
根据一实施例，一种制造半导体装置的方法包括将第一晶圆及第二晶圆装 载至晶圆接合系统、第一次量测晶圆接合系统内的相对湿度、在量测相对湿度 之后调整晶圆接合系统内的相对湿度、及将第一晶圆接合至第二晶圆。在一实 施例中，当相对湿度在35％至60％的范围之外时，调整相对湿度。在一实施 例中，调整相对湿度包括启动水源。在一实施例中，水源为喷水器。在一实施 例中，调整相对湿度包括启动脱水设备。在一实施例中，脱水设备为供应清洁 干燥空气的通风口。在一实施例中，制造半导体装置的方法进一步包括在调整 相对湿度之后第二次量测晶圆接合系统内的相对湿度。
根据另一实施例，一种制造半导体装置的方法包括在晶圆接合系统中在第 一晶圆及第二晶圆上执行表面处理、将第一晶圆接合至第二晶圆接合以在晶圆 接合系统中形成半导体基板并同时监测且维持相对湿度在35％至60％的范围 内、及自晶圆接合系统移出半导体基板。在一实施例中，制造半导体装置的方 法进一步包括在半导体基板上形成第一晶体管，第一晶体管包括第一源极/漏 极区，其中虚设半导体区域自第一源极/漏极区延伸至半导体基板中。制造半 导体装置的方法还包括平坦化半导体基板以暴露虚设半导体区域、及移除虚设 半导体区域以定义第一开口，其中第一开口暴露第一源极/漏极区背侧。制造 半导体装置的方法还包括移除半导体基板的剩余部分、及在第一开口中形成触 点，其中触点电性耦合至第一源极/漏极区。在一实施例中，将第一晶圆接合 至第二晶圆包括在第一晶圆上形成薄膜。在一实施例中，薄膜包括氧化硅。在 一实施例中，薄膜具有粗糙度，自薄膜中心至薄膜边缘量测的粗糙度的均方根 (RMS)在0.5nm至5nm的范围内。在一实施例中，薄膜的厚度在0.5nm 至2000nm的范围内。在一实施例中，虚设半导体区域与薄膜物理接触。
根据又另一实施例，一种制造半导体装置的方法包括使用第一传送机械手 臂将第一晶圆及第二晶圆经过第一装载闸移入至处理区、使用第二传送机械手 臂将第一晶圆及第二晶圆移至处理区内的表面处理站、在第一晶圆及第二晶圆 上执行电浆活化步骤、将第一晶圆及第二晶圆自处理区经过第二装载闸移入接 合区中、使用第三传送机械手臂将第一晶圆及第二晶圆移至接合区中的清洗站、 在第一晶圆及第二晶圆上方分布清洗剂、使用第三传送机械手臂将第一晶圆及 第二晶圆移至接合区中的接合站、及维持接合区的相对湿度在39％至43％范 围内并同时将第一晶圆接合至第二晶圆。在一实施例中，将第一晶圆接合至第 二晶圆包括将第一晶圆与第二晶圆之间的距离缩短至小于平衡距离，使得第一 晶圆与第二晶圆之间存在液态水。在一实施例中，清洗剂包括去离子水及氨， 其中氨的体积浓度在0.01％至10％的范围内。在一实施例中，在10W至200W 的功率范围内执行电浆活化步骤。在一实施例中，在0.01mbar至10mbar的 压力范围内执行电浆活化步骤。在一实施例中，电浆活化步骤使用N2/O2混合 物来产生电浆。
以上概略说明了本揭示案数个实施例的特征，使所属技术领域内具有通常 知识者对于本揭示案可更为容易理解。任何所属技术领域内具有通常知识者应 了解到本揭示案可轻易作为其他结构或制程的变更或设计基础，以进行相同于 本揭示案实施例的目的及/或获得相同的优点。任何所属技术领域内具有通常 知识者亦可理解与上述等同的结构并未脱离本揭示案的精神及保护范围内，且 可在不脱离本揭示案的精神及范围内，可作更动、替代与修改。

Claims (10)

1.一种制造半导体装置的方法，其特征在于，包括：
将一第一晶圆及一第二晶圆装载至一晶圆接合系统中；
第一次量测该晶圆接合系统内的一相对湿度；
在量测该相对湿度之后，调整该晶圆接合系统内的该相对湿度；及
将该第一晶圆接合至该第二晶圆。
2.如权利要求1所述的方法，其特征在于，调整该相对湿度的步骤包括启动一水源。
3.如权利要求1所述的方法，其特征在于，调整该相对湿度的步骤包括启动一脱水设备。
4.如权利要求1所述的方法，其特征在于，进一步包括：
在调整该相对湿度之后第二次量测该晶圆接合系统内的一相对湿度。
5.一种制造半导体装置的方法，其特征在于，包括：
在一晶圆接合系统中在一第一晶圆及一第二晶圆上执行一表面处理；
将该第一晶圆接合至该第二晶圆以在该晶圆接合系统中形成一半导体基板，同时监测且维持一相对湿度在35％至60％的一范围内；及
自该晶圆接合系统移出该半导体基板。
6.如权利要求5所述的方法，其特征在于，进一步包括：
在该半导体基板上形成一第一晶体管，该第一晶体管包含一第一源极/漏极区，其中一虚设半导体区域自该第一源极/漏极区延伸至该半导体基板中；
平坦化该半导体基板以暴露该虚设半导体区域；
移除该虚设半导体区域以定义一第一开口，该第一开口暴露该第一源极/漏极区的一背侧；
移除该半导体基板的多个剩余部分；及
在该第一开口中形成一触点，该触点电性耦合该第一源极/漏极区。
7.如权利要求6所述的方法，其特征在于，将该第一晶圆接合至该第二晶圆的步骤包括：
在该第一晶圆上形成一薄膜。
8.如权利要求7所述的方法，其特征在于，该薄膜具有一粗糙度，自该薄膜的一中心至该薄膜的一边缘量测的该粗糙度的一均方根(RMS)在0.5纳米至5纳米的一范围内。
9.一种制造半导体装置的方法，其特征在于，包括：
使用一第一传送机械手臂将一第一晶圆及一第二晶圆经过一第一装载闸移入一处理区中；
使用一第二传送机械手臂将该第一晶圆及该第二晶圆移至一表面处理站，该表面处理站在该处理区内；
在该第一晶圆及该第二晶圆上执行一电浆活化步骤；
将该第一晶圆及该第二晶圆自该处理区经过一第二装载闸移入一接合区中；
使用一第三传送机械手臂将该第一晶圆及该第二晶圆移至一清洗站，该清洗站在该接合区中；
在该第一晶圆及该第二晶圆上分布一清洗剂；
使用该第三传送机械手臂将该第一晶圆及该第二晶圆移至一接合站，该接合站在该接合区中；及
维持该接合区的一相对湿度在39％至43％的一范围内，并同时将该第一晶圆接合至该第二晶圆。
10.如权利要求9所述的方法，其特征在于，将该第一晶圆接合至该第二晶圆的步骤包括将该第一晶圆与该第二晶圆之间的一距离缩短至小于一平衡距离，使得该第一晶圆与该第二晶圆之间存在液态水。
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