TW202309709A - 數位低壓差電壓調節器 - Google Patents

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Abstract

在一些實施例中，積體電路裝置包含帶著功能單元的多個行，每一行具有單元高度。帶著功能單元的行中的至少一行包含具有該行單元高度的至少一個數位低壓差電壓調節器(Digital low-dropout voltage regulators，DLVR)單元。DLVR單元包含：輸入端子、輸出端子、電壓供應端子、參考電壓端子和一或多對電晶體。每一對電晶體以疊接組態設置，連接在電壓供應端子和輸出端子之間。疊接組態的電晶體之一的閘極連接到輸入端子，疊接組態的另一電晶體的閘極連接到參考電壓端子。四個端子的每一個都包含金屬路徑，位在底部金屬層中並位於單元高度內。

Description

數位低壓差電壓調節器
本發明實施例係關於一種數位低壓差電壓調節器。
本揭露整體上係關於積體電路的設計和製造，並且更具體地說是關於在積體電路中使用的數位低壓差電壓調節器。
一些積體電路裝置，例如應用處理器，需要各種電位的調節電壓。數位低壓差電壓調節器(DLVR)用於在一些應用中提供此類調節電壓，至少部分是由於此類調節器具有高效率。DLVR的性能和效率正在努力提高中。
根據本發明的一實施例，一種積體電路裝置，包含：帶著功能單元的多個行，該多個行中的每一行在一方向上延伸並且具有橫切於該多個行延伸的該方向上的一單元高度，該等帶著功能單元的該多個行中的至少一行包含具有該行的該單元高度的至少一個數位低壓差電壓調節器(DLVR)單元，該至少一個數位低壓差電壓調節器單元包含：一輸入端子；一參考電壓端子；一電壓供應端子；一輸出端子；及一或多對的一第一電晶體和一第二電晶體以疊接組態設置而在該電壓供應端子和該輸出端子之間連接，每一該一或多對的該第一電晶體及該第二電晶體具有一閘極、源極和汲極，每一該一或多對的該第一電晶體的該閘極連接到該電壓供應端子，其中該電壓供應端子連接到該輸入端子，每一該一或多對的該第二電晶體的該閘極連接到該參考電壓端子。
根據本發明的一實施例，一種積體電路裝置，包含：一主動半導體層，其界定多個功能單元，包含至少一個數位低壓差電壓調節器(DLVR)單元，其包含具有一電壓供應輸入和一電壓供應輸出的一數位低壓差電壓調節器電路；帶著多條導線的一第一導電層，其位於該數位低壓差電壓調節器電路上方，該第一導電層的一第一導線連接到該電壓供應輸入，並且該第一導電層的一第二導線連接到該電壓供應輸出；多個導電層，其位於該第一導電層上方；及多個導電柱，每一該多個導電柱將該多個導電層中的一層中的其中一條導線與該多個導電層中的另一層或該第一導電層中的一條導線互連。
根據本發明的一實施例，一種製造積體電路裝置的方法，該方法包含：在帶著功能單元的一行內形成一主動半導體區域作為一積體電路裝置的一部分，該功能單元具有一共同的單元高度；在該主動半導體區域中形成一第一電晶體和一第二電晶體，該第一電晶體和該第二電晶體以疊接組態設置，每一該第一電晶體和該第二電晶體具有一閘極、源極和汲極，該第一電晶體的該汲極連接到該第二電晶體的該源極；及在該主動半導體區域上方形成帶著多條導線的一第一導電層，該等導線中的一第一導線連接到該第一電晶體的該閘極，該等導線中的一第二導線連接到該第二電晶體的該閘極，該等導線中的一第三導線連接到該第一電晶體的該源極，及該等導線中的一第四導線連接到該第二電晶體的該汲極，該第一導線、該第二導線、該第三導線和該第四導線位於該單元高度內。
以下揭露提供用於實現所提供標的之不同特徵之諸多不同實施例或示例。下文將描述組件及配置之特定示例以簡化本揭露。當然，此等僅為示例且不意在產生限制。例如，在以下描述中，在第二構件上方或第二構件上形成第一構件可包含其中形成直接接觸之第一構件及第二構件的實施例，並且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸的實施例。另外，本揭露可在各個示例中重複參考符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示出。除了圖中所描繪之方向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同方向。設備可依其他方式方向(旋轉90度或依其他方向)且亦可因此解譯本文中所使用之空間相對描述詞。
一些積體電路(IC)裝置，例如應用處理器，需要各種電位的調節電壓。數位低壓差電壓調節器(DLVR)是一些應用中合適的調節器，至少部分是由於他們的高效率。在一些實施例中，DLVR包含包含在單位單元中的DLVR驅動器，例如IC裝置的主動層中的功能單元。為了具有高效和精確的驅動能力，DLVR驅動器應該能夠提供高電流密度，進而需要低電阻(R on)。在本文揭露的一些實施例中，藉由IC裝置的功能單元中主動區和金屬層的適當尺寸和配置以及相關聯的導電柱(VIA)來最佳化或改善DLVR的的性能，該金屬層施加輸入電壓，並提供來自每一個DLVR的輸出電壓。
在一些實施例中，積體電路裝置包含帶著功能單元的多個行，例如數位邏輯單元和記憶體單元，每一行都有一個單元高度。帶著功能單元的行中的至少一行包含具有該行單元高度的至少一個數位低壓差電壓調節器(DLVR)單元。至少一個DLVR單元包含：輸入端子、輸出端子、電壓供應端子、參考電壓端子、以及連接在電壓供應端子和輸出端子之間以疊接組態設置的一或多對第一和第二電晶體，每一對中的第一電晶體的閘極連接到電壓供應端子，其中電壓供應端子連接到輸入端子，而每一對中的第二電晶體的閘極連接到參考電壓端子。
在一些實施例中，DLVR單元包含主動區域，有時稱為「擴散」區域，其高度實質上小於它所在的單元的高度。例如，擴散區域的高度在一些實施例中在單元高度的35-65%之間，在其他實施例中在40-60%之間，在其他實施例中在45-55%之間，以及在其他實施例中在大約50%。擴散區域包含多個區段，每一區段對應一個電晶體，如金屬氧化物半導體場效應電晶體(MOSFET)；每一區段都有一個通道區域，以及源極區域和汲極區域，在通道區域的每一側各一個。一些實施例中的DLVR單元進一步包含閘極線，例如多晶矽(「聚合物」)線，位於通道區域上方並藉由絕緣層與它們分開。在一些實施例中，DLVR進一步包含位於閘極線上方和單元高度內的第一導電層中的多條導線(例如，金屬線)。至少第一條導線(輸入線)連接(例如，藉由一或多個通孔)到至少一條閘極線；至少第二條導線(電壓參考線)連接至少另一條閘極線。至少第三條導線(電壓供應線)連接到第一個電晶體的至少一源極或汲極區域；以及至少第四條導線(輸出線)連接到第二個電晶體的至少一汲極或源極區域。在一些實施例中，第一電晶體和第二電晶體被設置在電壓供應線和輸出線之間連接的疊接組態中。
在一些實施例中，導線的額外層位於第一導電層之上。在導線層的頂層中的導線與電壓供應線之間的至少第一導電路徑(電壓供應路徑)由來自介於頂層和第一層之間的每一層的至少一條導線和互連相鄰層中的各自導線的通孔形成。在導線層的頂層中的導線和輸出線之間的至少第二導電路徑(輸出路徑)由來自介於頂層和第一層之間的每一層的至少一條導線和互連相鄰層中的各自導線的通孔形成。在一些實施例中，當沿著實質上垂直於導線層的方向觀察時，電壓供應路徑中的通孔彼此重疊；同樣地，當沿著實質上垂直於導線層的方向觀察時，輸出路徑中的通孔彼此重疊。在一些實施例中，每一條導電路徑的至少實質部分(例如至少四層或五層)中的通孔實質上沿著共軸線完全彼此對齊。在一些實施例中，每一條導電路徑中的通孔的橫截面尺寸從較低的導體層到較高的導體層單調遞增或保持相同。
在一些實施例中，導線的第一層包含多條參考電壓線，這些參考電壓線藉由導線額外層之一中的一或多條導線相互連接。參考電壓線之一介於電壓供應線和輸出線之間。電壓供應線和介於中間的電壓參考線之間的最小允許間距小於在電壓供應線和輸出線之間沒有任何中間導線的最小允許間距。
參考圖1A，在一些實施例中，積體電路裝置100包含帶著功能單元的多個行102，例如數位邏輯單元和記憶體單元，每一行具有單元高度。帶著功能單元的行102中的至少一行包含至少一個具有該行的單元高度的數位低壓差電壓調節器(DLVR)單元110。在這示例中，DLVR單元110包含：輸入端子140、輸出端子170、電壓供應端子160、參考電壓端子150和一或多對電晶體(P1，P2)、(P3，P4)、(P5，P6)、(P7，P8)。每一對電晶體(例如，P1和P2)以疊接組態設置在電壓供應端子160和輸出端子170之間連接，即P1的汲極連接到P2的源極，P1的源極連接到電壓供應端子160，P2的汲極連接到輸出端子170。在這示例中，電晶體P1、P3、P5、P7的閘極130a連接到輸入端子140，而電晶體P2、P4、P6、P8的閘極130b連接到參考電壓端子150。
在一些實施例中，圖1A中所示的DLVR單元110的實體構造如圖1B中所示。在這示例中，DLVR單元110包含主動區域，有時稱為「擴散」區域120，其高度122實質上小於它所在的單元的高度Y。例如，擴散區域的高度122在一些實施例中可以在單元高度Y的35-65%之間，在一些其他實施例中在40-60%之間，在一些其他實施例中在45-55%之間，並且在一些其他實施例中可以是大約50%。擴散區域120包含多個區段，每一區段對應電晶體P1-P8。在一些實施例中，電晶體是金屬氧化物半導體場效應電晶體(MOSFET)。例如，電晶體可以是鰭式場效電晶體(finFET)或平面MOSFET。在一些實施例的finFET示例中，擴散區域120包含沿著水平(X)方向延伸的半導體鰭片。擴散區域的每一區段包含溝道區域(本文未示出)和源極區域和汲極區域(各自為S、D)，溝道區域的每一側各一個。在一些實施例中，DLVR單元110進一步包含閘極線，例如多晶矽(「聚合物」)線130，位於溝道區域上方並藉由絕緣層(本文未示出)與它們分開。在一些實施例中，每一條閘極線130被分成彼此分離的兩個區段130a、130b。在一些實施例中，DLVR單元110進一步包含位於閘極線130上方並在單元高度Y內的第一導電層MA中的多條(在這示例中為四條)導線(例如，金屬線)140、150、160、170。在這示例中，第一條導線(輸入線140)連接(例如，通過一或多個通孔180)到閘極線130a中的至少一個；第二條導線(電壓參考線150)連接到至少另一閘極線130b；第三條導線(電壓供應線160)通過通孔180和源極/汲極金屬接點(有時表示為「MD」)(本文未示出)連接到第一個電晶體(例如電晶體P1、P3、P5、P7的源極(S))的至少一源極或汲極區域；並且第四條導線(輸出線170)通過通孔180和源極/汲極金屬接點(「MD」)(本文未示出)連接到第二個電晶體(例如，電晶體P2、P4、P6、P8的汲極(D))的至少一汲極或源極區。在一些實施例中，至少電壓供應線160和輸出線170位於擴散區域120的高度122內。
在這示例中，每一對電晶體(P1，P2)、(P3，P4)、(P5，P6)、(P7，P8)設置在於電壓供應線160和輸出線之170間連接的疊接組態中。例如，電晶體P1的汲極(D)和電晶體P2的源極(S)藉由例如源極/汲極接觸層(MD 190(未明確描繪))相互連接；電晶體P1的源極(S)藉由通孔180連接到電壓供應線160；電晶體P2的汲極(D)藉由通孔180連接到輸出線170。
在一些實施例中，根據一些設計規則來選擇單元高度內的導線140、150、160、170的寬度和配置。例如，雖然可能需要更寬的導線寬度來降低電阻，但是線的寬度受到與對應於兩條相鄰導線之間的預期電壓差(ΔV)的最小線間距離的一些要求的限制。例如，在圖1B所示的佈局中，如果電壓供應線160被偏壓在1.65V的電壓VCCIN，則參考電壓線150設定在0.5×VCCIN，並且輸入線設定在0.5×VCCIN到VCCIN的範圍內變化的電壓，輸出線170處的輸出電壓VOUT預計在0到1.55V之間變化。在這些條件下(高達1.55V的ΔV)，電壓供應線160和輸出線170之間的間距166設定在0.1Y和0.2Y的範圍內，並且導線140、150、160、170設定在0.05Y到0.15Y的範圍內。
在一些其他實施例中，例如圖2中所示的實施例，多條導線彼此連接並連接到各自的共同端子。在這示例中，DLVR單元210包含擴散區域220，其高度222實質上小於它所在的單元的高度Y。例如，擴散區域的高度222在一些實施例中可以在單元高度Y的35-65%之間，在一些其他實施例中在40-60%之間，在一些其他實施例中在45-55%之間，並且在一些其他實施例中可以是大約50%。擴散區域220包含多個區段，每一個區段對應電晶體P1-P8。在一些實施例中，電晶體是MOSFET，包含finFET或平面MOSFET。在一些實施例中，DLVR單元210進一步包含閘極線230，其位於擴散區域220上方，如上文參考圖1B所描述的。一些實施例中的DLVR單元210進一步包含位於閘極線230上方並在單元高度Y內的第一導電層MA中的多條(在這示例中為6條)導線(例如，金屬線)240、250a、250b、250c、260、270。
圖2中的DLVR單元210在其他方面類似於圖1B中的DLVR單元110，除了DLVR單元210中存在三個參考電壓線250a、250b、250c，與DLVR單元110中的單一參考電壓線250不同。在這示例中的三個參考電壓線250a、250b、250c藉由第一導電層上方(本文未示出)的導電(金屬)層中的一或多個導線彼此連接。導線250b之一介於電源線260和輸出線270之間。中間導線250b偏壓在0和VCCIN之間的電壓(例如，0.5×VCCIN)，允許導線250b放置的比電壓供應線260和輸出線270之間的最小間距更靠近電壓供應線260而沒有任何中間導線。在這例子中，參考電壓線250b被偏壓在0.5×VCCIN，電壓供應線260和參考電壓線250b之間的間距266可以在0.05Y和0.15Y之間的範圍內。
在一些其他實施例中，例如圖3中所示的實施例，多條導線彼此連接並連接到各自的共同端子。在這示例中，DLVR單元310包含擴散區域320，其高度322實質上小於它所在的單元的高度Y。例如，擴散區域的高度322在一些實施例中可以在單元高度Y的35-65%之間，在一些其他實施例中在40-60%之間，在一些其他實施例中在45-55%之間，在一些其他實施例中大約為50%。擴散區域320包含多個區段，每一個區段對應電晶體P1-P8。在一些實施例中，電晶體是MOSFET，包含finFET或平面MOSFET。在一些實施例中，DLVR單元310進一步包含閘極線330，其位於擴散區域320上方，如上文參考圖1B所描述的。在一些實施例中，DLVR單元310進一步包含位於閘極線330上方並在單元高度Y內的第一導電層MA中的多條(在這示例中為八條)導線(例如，金屬線)340a、340b、350a、350b、360a、360b、370a、370b。
圖3中的DLVR單元310在其他方面類似於圖1B中的DLVR單元110，除了DLVR單元310中存在重複的輸入線340a、340b、參考電壓線350a、350、電壓供應線360a、360b和輸出線370a、370b，與DLVR單元110中的單一導線140、150、160、170不同。在這示例中的每一對導線(340a，b)、(350a，b)、(360a，b)、(370a，b)藉由第一導電層上方的導電(金屬)層中的一或多條導線彼此連接(本文未示出)。類似於圖2中的DLVR單元210，導線350b之一介於電源線360a和輸出線370a之間。中間導線350b偏壓在0和VCCIN之間的電壓(例如，0.5×VCCIN)，允許導線350b放置得比電壓供應線360a和輸出線370a之間的最小間距更靠近電壓供應線360a沒有任何中間導線。在這示例中，參考電壓線350b被偏壓在0.5×VCCIN，電壓供應線360a和參考電壓線350b之間的間距366可以在0.05Y和0.15Y之間的範圍內。
在一些其他實施例中，例如圖4中所示的實施例，多條導線彼此連接並連接到各自的共同端子。在這示例中，DLVR單元410包含擴散區域420，其高度422實質上小於它所在的單元的高度Y。例如，擴散區域的高度422在一些實施例中可以在單元高度Y的35-65%之間，在一些其他實施例中在40-60%之間，在一些其他實施例中在45-55%之間，並且在一些其他實施例中可以是大約50%。擴散區域420包含多個區段，每一個區段對應電晶體P1-P8。在一些實施例中，電晶體是MOSFET，包含finFET或平面MOSFET。在一些實施例中，DLVR單元410進一步包含閘極線430，其位於擴散區域420上方，如上文參考圖1B所描述的。在一些實施例中的DLVR單元410進一步包含位於閘極線430上方並在單元高度Y內的第一導電層MA中的多條(在這示例中為六條)導線(例如，金屬線)440、450、460a、460b、470a、470b。
圖4中的DLVR單元410在其他方面類似於圖1B中的DLVR單元110，除了在DLVR單元410中存在重複的電壓供應線460a、460b和輸出線470a、470b，與DLVR單元110中的單一導線160、170不同。在這示例中，每一對導線(460a，b)、(470a，b)藉由第一導電層上方(本文未示出)的導電(金屬)層中的一或多條導線彼此連接。類似於圖1B中的DLVR單元110，電源線460a和輸出線470a之間沒有導線。電壓供應線460a和輸出線470a之間的間距466因此在0.1Y和0.2Y之間的範圍內，與圖1B中的DLVR單元110相同。
上文所描述的示例中，其中導線位於單位單元的單元高度內，並且至少一條電壓供應線和至少一條輸出線位於擴散區域的正上方，允許最佳化電源線路線的機會。例如，在一些實施例中，如圖5A和5B所示，導電路徑可以用「堆疊」通孔構建，即通孔與導電結構(有時稱為「線路後端」)中的不同導電層相關聯，這些導電結構將積體電路裝置中的各種裝置彼此連接，這些裝置實質上位於彼此的正上方。
因此，在一些實施例中，如圖5A和5B所繪示，導線的額外層580b、580c、580d、580e、580f、580g位於第一導電層580a上方並且藉由通孔590a、590b、590c、590d、590e、590f互連。頂層中的導線580g和電壓供應線560之間的導電路徑(電壓供應路徑592)由來自介於頂層和第一層之間的每一層的至少一個導線580b、580c、580d、580e、580f以及互連相鄰層中的相應導線的通孔590a、590b、590c、590d、590e、590f形成。類似地至少一第二導電路徑(輸出路徑594)形成在導線580g的頂層中的導線與輸出線570之間。在一些實施例中，當沿著實質上垂直於導線層的方向(z方向)觀察時，每一個電壓供應路徑592中的通孔彼此重疊；同樣地，當沿著實質上垂直於導線層的方向(z方向)觀察時，輸出路徑594中的通孔彼此重疊。在一些實施例中，每一個導電路徑的至少大部分(例如至少四層或五層)中的通孔沿著公共軸完全彼此對齊。在圖5B的示例中，至少每一個導電路徑592、594中的通孔590a、590b、590c、590d、590e沿著z方向對齊。在一些實施例中，每一個導電路徑中的通孔的橫截面尺寸從較低的導體層到較高的導體層單調遞增或保持相同。例如，每一個導電路徑592、594中的通孔590a、590b、590c、590d、590e的橫截面尺寸隨著從擴散區域進一步去除層而逐漸增加或至少不減少。
在一些實施例中，「堆疊」通孔的結構導致DLVR的低導通電阻(R ON)以及改進的電遷移性能(EM＜50%)。至少部分是由於更緊密的導電結構，堆疊通孔結構還降低了每一個驅動器單元的寄生效應。
在一些其他實施例中，如圖6所示，積體電路裝置600包含按行和列設置的多個上文描述的DLVR單元610。在一些實施例中，每一個DLVR單元610具有長寬比。在一些實施例中，長寬比的範圍從0.5到1.5。在一些實施例中，正確地選擇長寬比導致最佳化的面積效率。在一些實施例中，使用正方形(即，長寬比為1)的DLVR單元。DLVR單元610互連以根據需要提供輸出電壓和電流容量。在一些實施例中，相同的DLVR單元610用於形成DLVR單元陣列。因為每一個DLVR單元610的後端路線是可重複的，所以可以相對容易地將DLVR單元組合成陣列。
在一些其他實施例中，如圖7所示，製作數位低壓差電壓調節器的過程包含：在帶著功能單元的一行內形成主動半導體區域作為積體電路裝置的一部分，該功能單元具有共同的單元高度，並且該主動半導體區域的高度不大於該單元高度的65%(區塊710)；形成以疊接組態設置的第一和第二電晶體，每一個電晶體具有閘極、源極和汲極，第一電晶體的汲極連接到第二電晶體的源極(區塊720)；以及在主動半導體區域上方形成一層導線，其中第一導線連接到第一電晶體的閘極，第二導線連接到第二電晶體的閘極，第三導線連接到第一電晶體的源極，以及第四導線連接到第二電晶體的汲極，第一、第二、第三和第四導線位於單元高度(區塊730)。
在本文揭露的實施例，包含在功能單元(例如標準單元)的高度內的導線的尺寸及/或配置，促進了將DLVR靈活的整合到積體電路裝置中。DLVR 單元設計提供的靈活性可以輕鬆地放置具有適當電壓領域的不同調節電壓(例如1.98V和1.65V)的DLVR單元，從而實現更理想的功率、性能和面積(PPA)組合。此外，在功能單元高度內放置導線的第一層，以及後端堆疊通孔設計，可最大限度地降低DLVR的導通電阻(R ON)，從而增加DLVR的電流容量，並減少電遷移。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作設計或修改其他程序及結構以實施相同於本文中所引入之實施例之目的及/或達成相同於本文中所引入之實施例之優點的一基礎。熟習技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，並且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。
100:積體電路裝置 110:數位低壓差電壓調節器(DLVR)單元 120:擴散區域 122:高度 130:閘極線 130a:閘極線 130b:閘極線 140:輸入端子/導線 150:參考電壓端子/導線 160:電壓供應端子/導線 166:間距 170:輸出端子/導線 180:通孔 190:接觸層 210:DLVR單元 220:擴散區域 222:高度 230:閘極線 240:輸入線 250a:參考電壓線 250b:參考電壓線 250c:參考電壓線 260:電壓供應線 266:間距 270:輸出線 310:DLVR單元 320:擴散區域 322:高度 330:閘極線 340a:輸入線 340b:輸入線 350a:參考電壓線 350b:參考電壓線 360a:電壓供應線 360b:電壓供應線 366:間距 370a:輸出線 370b:輸出線 410:DLVR單元 420:擴散區域 422:高度 430:閘極線 440:輸入線 450:參考電壓線 460a:電壓供應線 460b:電壓供應線 466:間距 470a:輸出線 470b:輸出線 560:電壓供應線 570:輸出線 580a:第一導電層 580b:導線 580c:導線 580d:導線 580e:導線 580f:導線 590a:通孔 590b:通孔 590c:通孔 590d:通孔 590e:通孔 590f:通孔 592:第一導電路徑 594:第二導電路徑 600:積體電路裝置 610:DLVR單元 710:步驟區塊 720:步驟區塊 730:步驟區塊 MA:第一導電層 P1:電晶體 P2:電晶體 P3:電晶體 P4:電晶體 P5:電晶體 P6:電晶體 P7:電晶體 P8:電晶體 D:汲極 S:源極 VCCIN:電壓輸入 VOUT:電壓輸出 X:單元寬度 Y:單元高度
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A示出根據一些實施例的數位低壓差電壓調節器(DLVR)的示意電路圖。
圖1B示意性地示出根據一些實施例的積體電路裝置中在圖1A所示類型的數位低壓差電壓調節器(DLVR)的實體佈局中，包含在功能單元內的主動層和底部金屬層。
圖2示意性地示出根據一些實施例的積體電路裝置中包含在功能單元內的數位低壓差電壓調節器(DLVR)的主動層和底部金屬層。
圖3示意性地示出根據一些實施例的積體電路裝置中包含在功能單元內的數位低壓差電壓調節器(DLVR)的主動層和底部金屬層。
圖4示意性地示出根據一些實施例的積體電路裝置中包含在功能單元內的數位低壓差電壓調節器(DLVR)的主動層和底部金屬層。
圖5A示意性地繪示出根據一些實施例的數位低壓差電壓調節器(DLVR)的後端(Back End，BE)的一部分的三維視圖；本示例中不同層中的通孔垂直對齊。
圖5B示意性地繪示出根據一些實施例的數位低壓差電壓調節器(DLVR)的後端(BE)的截面圖；在本示例中，電壓輸入(VCCIN)的五個層中的通孔垂直對齊，電壓輸出(VOUT)的五個層中的通孔也是如此。
圖6示意性地示出根據一些實施例的數位低壓差電壓調節器(DLVR)的二維陣列。
圖7概述了根據一些實施例的製造數位低壓差電壓調節器的處理過程。
100:積體電路裝置
110:數位低壓差電壓調節器(DLVR)單元
130:閘極線
130a:閘極線
130b:閘極線
140:輸入端子/導線
150:參考電壓端子/導線
160:電壓供應端子/導線
170:輸出端子/導線
P1:電晶體
P2:電晶體
P3:電晶體
P4:電晶體
P5:電晶體
P6:電晶體
P7:電晶體
P8:電晶體
VCCIN:電壓輸入
VOUT:電壓輸出

Claims (10)

  1. 一種積體電路裝置，包含： 帶著功能單元的多個行，該多個行中的每一行在一方向上延伸並且具有橫切於該多個行延伸的該方向上的一單元高度，該等帶著功能單元的該多個行中的至少一行包含具有該行的該單元高度的至少一個數位低壓差電壓調節器(DLVR)單元，該至少一個數位低壓差電壓調節器單元包含： 一輸入端子； 一參考電壓端子； 一電壓供應端子； 一輸出端子；及 一或多對的一第一電晶體和一第二電晶體以疊接組態設置而在該電壓供應端子和該輸出端子之間連接，每一該一或多對的該第一電晶體及該第二電晶體具有一閘極、源極和汲極，每一該一或多對的該第一電晶體的該閘極連接到該電壓供應端子，其中該電壓供應端子連接到該輸入端子，每一該一或多對的該第二電晶體的該閘極連接到該參考電壓端子。
  2. 如請求項1之積體電路裝置，進一步包含具有一主動半導體層和位於該主動半導體層上方帶著多條導線的一第一導電層，其中： 該一或多對的該第一電晶體和該第二電晶體形成在該主動半導體層中並界定一高度不大於該單元高度的約65%的一擴散區域， 該輸入端子包含在該第一導電層中的一第一導線， 該參考電壓端子包含在該第一導電層中的一第二導線， 該電壓供應端子包含在該第一導電層中的一第三導線，及 該輸出端子包含在該第一導電層中的一第四導線， 其中該第一導線、該第二導線、該第三導線和該第四導線位於該單元高度內。
  3. 如請求項2之積體電路裝置，其中該第一導線、該第二導線、該第三導線和該第四導線相互平行且沿著該多個行延伸的該方向延伸，其中至少該第三導線及該第四導線位於該擴散區域的正上方。
  4. 如請求項2之積體電路裝置，進一步包含： 多個導電層，在該第一導電層上方；及 多個導電柱，每一該多個導電柱將該多個導電層中的一層中的一條導線與該多個導電層中的另一層中的一條導線或該第一導電層中的該等導線的一條導線互連， 其中該多個導電層和該多個導電柱經配置以在該多個導電層中的一頂層的一第一導線與該第三導線之間形成至少一第一導電路徑，該第一導電路徑包含來自介於該多個導電層中的該頂層和該第一導電層之間的該多個導電層中的每一層的該等導線中的至少一條，以及與相鄰層中的相應導線互連的該多個導電柱的至少一第一子集， 其中該第一導電路徑中的該多個導電柱的至少一子集實質上在垂直於該第一導電層的一方向上彼此對齊。
  5. 如請求項2之積體電路裝置，其中該一或多對的該第一電晶體和該第二電晶體形成在該主動半導體層中，並界定一高度不小於單元高度的大約40％且不大於單元高度的大約60％的一擴散區域。
  6. 一種積體電路裝置，包含： 一主動半導體層，其界定多個功能單元，包含至少一個數位低壓差電壓調節器(DLVR)單元，其包含具有一電壓供應輸入和一電壓供應輸出的一數位低壓差電壓調節器電路； 帶著多條導線的一第一導電層，其位於該數位低壓差電壓調節器電路上方，該第一導電層的一第一導線連接到該電壓供應輸入，並且該第一導電層的一第二導線連接到該電壓供應輸出； 多個導電層，其位於該第一導電層上方；及 多個導電柱，每一該多個導電柱將該多個導電層中的一層中的其中一條導線與該多個導電層中的另一層或該第一導電層中的一條導線互連。
  7. 如請求項6之積體電路裝置，其中該多個導電層和該多個導電柱進一步經配置以在該多個導電層中的一頂層的一第二導線與該第一導電層中的該第二導線之間形成至少一第二導電路徑，該第二導電路徑包含來自介於該多個導電層中的該頂層和該第一導電層之間的該多個導電層中的每一層中的至少一導線，以及與相鄰層中的相應導線互連的該多個導電柱的至少一第二子集， 其中該第二導電路徑中的該多個導電柱中的至少一子集在實質上垂直於該第一導電層的一方向上彼此對齊。
  8. 一種製造積體電路裝置的方法，該方法包含： 在帶著功能單元的一行內形成一主動半導體區域作為一積體電路裝置的一部分，該功能單元具有一共同的單元高度； 在該主動半導體區域中形成一第一電晶體和一第二電晶體，該第一電晶體和該第二電晶體以疊接組態設置，每一該第一電晶體和該第二電晶體具有一閘極、源極和汲極，該第一電晶體的該汲極連接到該第二電晶體的該源極；及 在該主動半導體區域上方形成帶著多條導線的一第一導電層，該等導線中的一第一導線連接到該第一電晶體的該閘極，該等導線中的一第二導線連接到該第二電晶體的該閘極，該等導線中的一第三導線連接到該第一電晶體的該源極，及該等導線中的一第四導線連接到該第二電晶體的該汲極，該第一導線、該第二導線、該第三導線和該第四導線位於該單元高度內。
  9. 如請求項8之方法，進一步包含： 在該第一導電層上方形成多個導電層； 形成多個導電柱，其中每一該多個導電柱將該多個導電層中的一層中的其中一條導線與該多個導電層中的另一層中的一條導線互連；及 配置該多個導電層和該多個導電柱以在該多個導電層中的一頂層的一第一導線和該第三導線之間形成一第一導電路徑，使得該第一導電路徑中的該多個導電柱中的至少一第一子集在實質上垂直於該第一導電層的一方向上彼此對齊。
  10. 如請求項8之方法，其中形成該第一導電層進一步包含將一第五導線設置於該第一導電層中的該第三導線和該第四導線之間，並且該第二導線和該第五導線互連。
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