CN114388608A - 具有台阶式多堆叠晶体管结构的半导体装置 - Google Patents
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Abstract
提供了一种具有台阶式多堆叠晶体管结构的半导体装置。该半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
Description
本申请基于并要求于2020年10月2日在美国专利商标局提交的第 63/086,781号美国临时申请和于2021年1月11日在美国专利商标局提交的 第17/146,136号美国非临时申请的优先权，该美国临时申请和该美国非临时 申请的公开内容通过引用全部包含于此。
技术领域
与发明构思的示例实施例一致的设备和方法涉及一种半导体装置，并且 更具体地，涉及一种具有台阶结构的多堆叠晶体管。
背景技术
为了提高半导体装置的性能和小型化，引入了鳍式场效应晶体管 (finFET)，在鳍式场效应晶体管(finFET)中，沟道结构从基底突出以形成 细长鳍形沟道区，并且栅极结构悬垂在鳍之上以围绕沟道区的上表面和两个 侧表面。然而，finFET具有限制流过细长鳍形沟道区的电流量的小的有效沟 道宽度(Weff)的问题。此外，存在通过细长鳍形沟道区的接触由硅(Si)形 成的基底的底表面而发生电流泄漏，从而进一步限制finFET的性能。
为了解决finFET沟道结构的以上问题，已经引入了纳米片。纳米片具有 各种不同的名称，诸如多桥接沟道FET(MBCFET)、纳米束、纳米带、叠加 沟道器件等。
图1示出了相关领域的用于半导体装置的纳米片结构。图1中示出的纳 米片结构100包括在D3方向上以叠置方式竖直地堆叠在基底105上方的多 个纳米片沟道层110。此后，术语“纳米片沟道层”被称为“纳米片层”。用 作晶体管的通过纳米片结构100形成的沟道的纳米片层110完全被栅极结构 115围绕，除了在它们的形成在栅极结构115的将生长源区/漏区以完成作为 单个纳米片晶体管(诸如金属-氧化物-半导体FET((MOSFET))的纳米片结 构100的两个相对侧处的开口端处。即，与常规平面FET或finFET不同，图 1的纳米片结构使在源区/漏区之间具有多个沟道的单个晶体管成为可能。在 图1中，有意地从纳米片结构100中省略源区/漏区，仅为了示出纳米片层110 如何采取在作为纳米片结构100的沟道长度方向的D2方向上分别穿透栅极 结构115的形式。
基底105可以是半导体(例如，Si)的体基底，纳米片层110也可以由 Si形成，并且栅极结构115可以由导体金属和栅极电介质层形成。导体金属 可以是钨(W)或铝(Al)，并且电介质可以包括氧化硅(SiO)或金属硅酸 盐，用于与纳米片层110电绝缘。
多个纳米片层110均可以在D1方向上具有相同的宽度，并且在与D1方 向垂直的D2方向上具有相同的长度。已知纳米片层110提供由其形成的不仅 具有增大的装置密度增益而且具有增大的Weff的半导体装置，以允许较大量 的电流流过源区/漏区之间的多个纳米片层110。
然而，即使晶体管由像纳米片层110的多个沟道层形成，用于减小单个 晶体管的尺寸的技术也是有限的。
本背景技术部分中公开的信息在实现本申请的实施例之前已经是发明人 已知的，或者是在实现实施例的工艺中获取的技术信息。因此，它可能包含 不形成公众已知的现有技术的信息。
发明内容
发明构思提供了一种具有台阶式纳米片结构的半导体装置，该台阶式纳 米片结构在纳米片层之间具有不同的沟道区宽度。
根据实施例，提供了一种半导体装置，该半导体装置可以包括：基底； 第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟 道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一 源区/漏区和第二源区/漏区；第二晶体管，在竖直方向上形成在第一晶体管上 方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的 第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区； 以及源极/漏极接触结构，通过第四源区/漏区不与第二源区/漏区竖直地叠置 的空间连接到第二源区/漏区，其中，第二源区/漏区具有比第四源区/漏区的 宽度大的宽度，使得第四源区/漏区仅与第二源区/漏区的一部分竖直地叠置。
根据实施例，提供了一种半导体装置，该半导体装置可以包括：基底； 第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟 道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一 源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体 管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片 层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/ 漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳 米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟 道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
根据实施例，提供了一种半导体装置，该半导体装置可以包括：基底； 第一晶体管，形成在基底上方，第一晶体管包括至少两个第一沟道层以及第 一源区/漏区和第二源区/漏区；第二晶体管，在竖直方向上堆叠在第一晶体管 上方，第二晶体管包括至少两个第二沟道层以及第三源区/漏区和第四源区/ 漏区；以及源极/漏极接触结构，通过第四源区/漏区在竖直方向上不与第二源 区/漏区叠置的空间连接到第二源区/漏区，其中，第二源区/漏区在竖直方向 上与第四源区/漏区部分地叠置，其中，所述至少两个第一沟道层中的至少一 个第一沟道层在竖直方向上与所述至少两个第二沟道层中的任一第二沟道层 部分地叠置。
根据以上实施例的所公开的半导体装置的结构特性可以使得能够至少获 得用于包括在半导体装置中的源极/漏极接触结构与晶体管的源区/漏区的直 接和笔直连接的较多空间。
附图说明
根据下面结合附图的详细描述，将更清楚地理解发明构思的示例实施例， 在附图中：
图1示出了相关领域的用于半导体装置的纳米片结构；
图2A示出了根据实施例的多堆叠纳米片结构；
图2B示出了根据实施例的由图2A的多堆叠纳米片结构构建的半导体装 置；
图3A示出了根据实施例的包括多堆叠纳米片结构的半导体装置的分解 透视图；
图3B示出了根据实施例的沿着图3A中的线I-I'截取的半导体装置的剖 视图；
图3C示出了根据实施例的沿着图3A中的线II-II'截取的半导体装置的剖 视图；
图3D示出了根据实施例的沿着图3A中的线III-III'截取的半导体装置的 剖视图；
图3E示出了根据实施例的沿着图3A中的线IV-IV'截取的半导体装置的 剖视图；
图3F是形成图3A中示出的半导体装置的一部分的反相器的示意图；
图4示出了根据实施例的包括在具有多堆叠纳米片结构的半导体装置中 的反相器结构的透视图；
图5A至图5C示出了根据实施例的包括多堆叠纳米片结构的另一半导体 装置的剖面的相应的图；
图6示出了根据实施例的混合纳米片结构。
图7示出了根据实施例的半导体模块的示意性平面图；以及
图8示出了根据实施例的电子系统的示意性框图。
具体实施方式
这里描述的实施例都是示例实施例，因此，发明构思不限于此，并且可 以以各种其他形式实现。下面的描述中提供的每个实施例不排除与这里也提 供或这里未提供但与发明构思一致的另一示例或另一实施例的一个或更多个 特征相关。例如，即使在特定示例或实施例中描述的事项没有在与其不同的 示例或实施例中描述，这些事项也可以被理解为与不同的示例或实施例相关 或组合，除非在其描述中另有说明。另外，应当理解的是，发明构思的原理、 方面、示例和实施例的所有描述旨在涵盖其结构和功能的等同物。另外，这些等同物应当被理解为不仅包括当前公知的等同物，而且还包括将来将要开 发的等同物，即，为执行相同功能而发明的所有装置，而不管其结构如何。 例如，这里描述的MOSFET可以采用不同类型或形式的晶体管，只要发明构 思可以应用于其即可。
将理解的是，当半导体装置的元件、组件、层、图案、结构、区域等(在 下文中共同地称为“元件”)被称为“在”半导体装置的另一元件“之上”、 “上方”、“上”、“下方”、“下面”、“之下”、“连接到”或“结合到”半导体 装置的另一元件时，该元件可以直接在所述另一元件之上、上方、上、下方、 下面、之下、直接连接到或直接结合到所述另一元件，或者可以存在中间元 件。相比之下，当半导体装置的元件被称为“直接在”半导体装置的另一元 件“之上”、“上方”、“上”、“下方”、“下面”、“之下”、“直接连接到”或“直 接结合到”半导体装置的另一元件时，不存在中间元件。贯穿本公开，同样 的标记指同样的元件。
为了易于描述，这里可以使用诸如“在……之上”、“在……上方”、“在…… 上”、“上(上部)”、“在……下方”、“在……下面”、“在……之下”、“下(下 部)”等的空间相对术语，来描述如图中示出的一个元件与另一元件(或其他 元件)的关系。将理解的是，除了图中所描绘的方位之外，空间相对术语旨 在涵盖半导体装置在使用或操作中的不同方位。例如，如果图中的半导体装 置被翻转，则被描述为“在”其他元件“下方”或“之下”的元件随后将被 定位为“在”所述其他元件“上方”。因此，术语“在……下方”可以涵盖上 方和下方两种方位。半导体装置可以另外被定位(旋转90度或处于其他方位)， 并且相应地解释这里使用的空间相对描述语。
将理解的是，尽管这里可以使用术语第一、第二、第三、第四等来描述 各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件 与另一元件区分开。因此，即使在权利要求书中叙述了“第二”元件而在说 明书或权利要求书中没有“第一”元件，“第二”元件仍然可以与另一元件区 分开，并且说明书中描述的“第二”元件可以在权利要求书中被称为“第一” 元件。
如这里所使用的，当诸如“……中的至少一个(种/者)”的表述在一列 元件之后时修饰整列元件，而不修饰该列中的个别元件。例如，表述“a、b 和c中的至少一个(种/者)”应被理解为包括仅a、仅b、仅c、a和b两者、 a和c两者、b和c两者或a、b和c的全部。
将理解的是，尽管这里可以使用术语第一、第二、第三、第四等来描述 各种元件，但是这些元件不应受这些术语限制。这些术语仅用来将一个元件 与另一元件区分开。因此，在不脱离发明构思的教导的情况下，下面讨论的 第一元件可以被称为第二元件。
这里参照作为实施例(和中间结构)的示意性图示的剖面图描述了许多 实施例。这样，将预计出现例如由制造技术和/或公差引起的图示的形状的变 化。因此，实施例不应该被解释为局限于这里示出的区域的特定形状，而将 包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域将通常在其 边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到 非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区与通过其 发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不旨在示出装置的区域的实际形状，也不旨在限 制本发明构思的范围。此外，在附图中，为了清楚起见，可能夸大了层和区 域的尺寸和相对尺寸。
将预先理解的是，在附图中示出的没有附图标记或字符的一些元件是包 括在常规半导体装置中并且在本领域中公知的元件。例如，在半导体装置的 对应的位置中设置电介质层以使相邻元件绝缘。例如，这些电介质层可以由 硅或硅化合物(诸如SiO、SiO2、氮化硅(SiN))形成，但是不限于此。还 理解的是，为简洁起见，在下面的描述以及附图中可以省略常规半导体装置 共有的一些元件。
根据实施例，图1中示出的纳米片结构100也可以竖直地堆叠以构成多 堆叠纳米片结构，从而实现增大的装置密度增益。
图2A示出了根据实施例的包括两组纳米片层的多堆叠纳米片结构。图2 中示出的多堆叠纳米片结构200A包括在D3方向上以叠置方式竖直地堆叠在 基底205上方的多个第一纳米片层的第一沟道组210和多个第二纳米片层的 第二沟道组220，且隔离层230在多个第一纳米片层的第一沟道组210与多 个第二纳米片层的第二沟道组220之间。
第一沟道组210和第二沟道组220中的每者可以与图1中示出的纳米片 层110采用基本上相同的结构。因此，第一沟道组210的每个第一纳米片层 可以与第二沟道组220的每个第二纳米片层具有相同的宽度和相同的长度。 此外，第一沟道组210和第二沟道组220可以具有相同数量的纳米片层，例 如，如图2A中所示的三个。
与图1的纳米片层110相似，第一沟道组210的第一纳米片层完全被第 一栅极结构215围绕，除了在它们的形成在第一栅极结构215的将生长下部 源区/漏区以构建下部晶体管(图2B中的第一晶体管201)的两个相对侧处的 开口端处，并且第二沟道组220的第二纳米片层完全被第二栅极结构225围 绕，除了在它们的形成在第二栅极结构225的将生长上部源区/漏区以构建上 部晶体管(图2B中的第二晶体管202)的两个相对侧处的开口端处。这里， 根据实施例，下部晶体管可以是p型MOSFET(PMOS)和n型MOSFET (NMOS)中的一者，并且上部晶体管可以是NMOS和PMOS中的另一者。
利用这种多堆叠纳米片结构，由其构建的半导体装置可以实现改善的密 度增益。
图2B示出了根据实施例的由图2A的纳米片结构构建的半导体装置。
参照图2B，半导体装置200B包括与图2A中的多堆叠纳米片结构200A 的第一沟道组210和第二沟道组220相同的第一沟道组210(未示出)和第 二沟道组220(未示出)。另外，半导体装置200B具有分别形成在第一沟道 组的在D2方向上的第一纳米片层未被第一栅极结构215围绕的两端处的第 一源区/漏区211和第二源区/漏区212，从而构成可以是NMOS的第一晶体管 201。此外，半导体装置200B具有分别形成在第二沟道组的在D2方向上的 第二纳米片层未被第二栅极结构225围绕的两端处的第三源区/漏区213和第 四源区/漏区214，从而构成可以是PMOS的第二晶体管202。这两个MOSFET 可以形成半导体装置中常用的反相器电路。
半导体装置200B还包括第一源极/漏极接触结构221、第二源极/漏极接 触结构222、第三源极/漏极接触结构223和第四源极/漏极接触结构224，以 分别将第一源区/漏区211至第四源区/漏区214连接到内部电路元件和/或电 源(未示出)。第一源极/漏极接触结构221、第二源极/漏极接触结构222、第 三源极/漏极接触结构223和第四源极/漏极接触结构224可以包括以诸如钴 (Co)、钨(W)、钌(Ru)或它们的组合的导体金属材料为例的导电材料， 不限于此。源极/漏极接触结构221至224可以从其他后端工序(BEOL)元 件(诸如在晶体管上方形成的金属图案(未示出))延伸，以分别连接到第一 源区/漏区211至第四源区/漏区214。然而，根据实施例，因为第一晶体管201 与如上所述具有基本上相同的形状的第二晶体管202竖直地叠置，所以第一 源极/漏极接触结构221和第二源极/漏极接触结构222可以弯曲以分别连接到 分别形成在第二晶体管202的第三源区/漏区213和第四源区/漏区214下方的 第一晶体管201的第一源区/漏区211和第二源区/漏区212，如图2B中所示。
根据实施例，第一源极/漏极接触结构221和第二源极/漏极接触结构222 可以从下方连接，在这种情况下，将第一源区/漏区211和第二源区/漏区212 分别连接到第一源极/漏极接触结构221和第二源极/漏极接触结构222的金属 图案可以被掩埋在基底205中。
当第一源极/漏极接触结构221和第二源极/漏极接触结构222需要如图 2B中所示弯曲或者需要连接到掩埋在基底205中的金属图案以与第一晶体管 201的第一源区/漏区211和第二源区/漏区212连接时，图2B中示出的半导 体装置220B可能必须在BEOL结构中具有附加的金属图案以增大金属间距， 或者在基底205中掩埋金属图案，这将增大半导体装置的尺寸和/或给半导体 装置的制造工艺增加更多的复杂性。因此，下面描述的实施例提供了改善的 多堆叠晶体管结构。
图3A示出了根据实施例的包括多堆叠纳米片结构的半导体装置的分解 透视图。
图3B示出了沿着图3A中的线I-I'截取的半导体装置的剖视图。图3C示 出了沿着图3A中的线II-II'截取的半导体装置的剖视图。图3D示出了沿着图 3A中的线III-III'截取的半导体装置的剖视图。图3E示出了沿着图3A中的线 IV-IV'截取的半导体装置的剖视图。图3F是形成如稍后描述的图3A中示出 的半导体装置的一部分的反相器电路的示意图。
参照图3A至图3D，根据实施例的半导体装置300包括与图2A的形成 图2B的半导体装置200B的多堆叠纳米片结构200A基本上相似的多堆叠纳 米片结构。因此，半导体装置300包括第一晶体管301和第二晶体管302， 第一晶体管301包括多个第一纳米片层的第一沟道组310，第二晶体管302 包括在D3方向上竖直地堆叠在第一晶体管301上方的多个第二纳米片层的 第二沟道组320。此外，每个第一纳米片层被第一栅极结构315完全围绕， 并且每个第二纳米片层被第二栅极结构325完全围绕。另外，第一纳米片层 在D3方向上以叠置方式竖直地堆叠在基底305上方。第一纳米片层与图1 中示出的纳米片层110均具有在D1方向上基本上相同的宽度W1和在D2方 向上基本上相同的长度L1。第二纳米片层与图1中示出的纳米片层110均具 有在D1方向上基本上相同的宽度W2和在D2方向上基本上相同的长度L2。
然而，半导体装置300在其结构上与多堆叠纳米片结构200A和半导体 装置200B具有以下差异。
首先，根据实施例，第一沟道组310的第一纳米片层具有比第二沟道组 320的第二纳米片层的宽度大的宽度，使得半导体装置300可以具有台阶式 多堆叠纳米片结构。这里，尽管图3A至图3C示出了第一纳米片层均具有相 同的宽度W1并且第二纳米片层均具有小于宽度W1的相同的宽度W2，但是 发明构思不限于此。根据实施例，第一沟道组310和第二沟道组320可以被 构造为使得第二纳米片层之中具有最大宽度的纳米片层的宽度比第一纳米片 层之中具有最小宽度的纳米片层的宽度小。
其次，根据实施例，第二沟道组320具有比第一沟道组310的纳米片层 多的纳米片层。图3A至图3E示出了第一沟道组310具有两个纳米片层，并 且第二沟道组320具有三个纳米片层。然而，发明构思不限于此。根据实施 例，两个沟道组310和320可以具有不同数量的纳米片层，只要第二沟道组 320具有比第一沟道组310的纳米片层多的纳米片层即可。
第三，根据实施例，尽管在半导体装置300中第一纳米片层均在D2方 向上具有相同的长度L1，并且第二纳米片层均在D2方向上具有相同的长度 L2，但是第一纳米片层和第二纳米片层的这些长度在半导体装置300的一部 分内的第一沟道组310和第二沟道组320之间是不同的。具体地，第一纳米 片层的长度L1比第二纳米片层的长度L2大。然而，发明构思不限于此。根 据实施例，第一沟道组310和第二沟道组320可以被构造为使得第二纳米片层之中具有最大长度的纳米片层的长度比第一纳米片层之中具有最小长度的 纳米片层的长度小。
这里，根据实施例，第一晶体管301和第二晶体管302可以分别是NMOS 和PMOS，以形成其示意图在图3F中示出的反相器电路，并且下面的描述基 于该实施例。然而，发明构思不限于此。根据实施例，第一晶体管301和第 二晶体管302可以分别是PMOS和NMOS或者都是PMOS或NMOS，以形 成不同的电路元件。
第二晶体管302堆叠在第一晶体管301上方，且隔离层330在第二晶体 管302与第一晶体管301之间。隔离层330形成在第一沟道组310与第二沟 道组320之间，以使两个晶体管301和302隔离。隔离层330可以由SiO或 二氧化硅(SiO2)形成，不限于此。
第一栅极结构315和第二栅极结构325中的每者在半导体装置300的制 造工艺的早期步骤中通过替换填充在第一纳米片层与第二纳米片层之间并围 绕第一纳米片层和第二纳米片层的虚设栅极结构来形成。
第一源区/漏区311和第二源区/漏区312分别形成在第一纳米片层的第一 沟道组310的在D2方向上的两端处以构成第一晶体管301，并且第三源区/ 漏区313和第四源区/漏区314分别形成在第二纳米片层的第二沟道组320的 在相同的D2方向上的两端处以构成第二晶体管302。可以在第一纳米片层未 被第一栅极结构315围绕的位置处通过外延生长第一沟道组310的第一纳米 片层的硅层来形成第一源区/漏区311和第二源区/漏区312。可以在第二纳米 片层未被第二栅极结构325围绕的位置处通过外延生长第二沟道组320的第二纳米片层的硅层来形成第三源区/漏区313和第四源区/漏区314。
返回参照图3A至图3E，第一沟道组310具有两个纳米片层并且第二沟 道组320具有三个纳米片层，以形成反相器电路的相应的晶体管301和302。 两个沟道组310和320中的纳米片层的数量的这种差异是由包括在第一沟道 组310中的第一纳米片层与包括在第二沟道组320中的第二纳米片层之间的 尺寸差异引起的。具体地，由于包括在第二沟道组320中的第二纳米片层的 宽度W2比包括在第一沟道组310中的第一纳米片层的宽度W1短，因此第 二沟道组320与第一沟道组310相比具有附加的纳米片层，使得第一沟道组 310和第二沟道组320可以具有基本上相同的有效沟道宽度(Weff)。例如， 第一纳米片层的有效沟道宽度的总和等于第二纳米片层的有效沟道宽度的总 和。因此，根据实施例，根据第一沟道组310中的第一纳米片层与第二沟道 组320中的第二纳米片层之间的宽度差异，第二沟道组320可以与第一沟道 组310相比具有更多个纳米片层。
同时，根据实施例，由于第二沟道组320中的第二纳米片层具有比第一 沟道组310中的第一纳米片层的宽度W1小的宽度W2，所以第三源区/漏区 313和第四源区/漏区314可以分别形成为具有比第一源区/漏区311和第二源 区/漏区312的宽度W3小的宽度W4。
图3A至图3E还示出了根据实施例的半导体装置300包括在D1方向上 以预定间隔布置的第一源极/漏极接触结构321、第二源极/漏极接触结构322 和第三源极/漏极接触结构323、第一过孔结构331、第二过孔结构332、第三 过孔结构333和第五过孔结构335以及第一金属图案341、第二金属图案342、 第三金属图案343、第四金属图案344和第五金属图案345。第一金属图案 341、第二金属图案342、第三金属图案343、第四金属图案344和第五金属 图案345可以构成金属层340。金属层340可以掩埋在设置在第一晶体管301 和第二晶体管302上的绝缘层中。
第一源极/漏极接触结构321通过第一过孔结构331连接到提供负电源电 压Vss的第一金属图案341，并且连接到第一晶体管301的第一源区/漏区311。 因此，第一源区/漏区311可以用作可以是NMOS的晶体管301的源极。
根据实施例，第二源极/漏极接触结构322通过第二过孔结构332连接到 第一晶体管301的第二源区/漏区312和第二晶体管302的第四源区/漏区314 两者，因为两个晶体管301和302形成具有如图3F中示出的共输出节点Vout 的反相器电路。这里，第二源区/漏区312用作晶体管301(NMOS)的漏极， 并且第四源区/漏区314用作晶体管302(PMOS)的漏极。
第三源极/漏极接触结构323通过第五过孔结构335连接到提供正电源电 压Vdd的第五金属图案345，并且连接到第二晶体管302的第三源区/漏区313。 因此，第三源区/漏区313可以用作晶体管302(PMOS)的源极。
参照图3A和图3D，第二源极/漏极接触结构322通过第二过孔结构332 从第二金属图案342笔直向下延伸，以穿过第四源区/漏区314的侧表面并且 接合在第二源区/漏区312上。如上所述，由于由第二沟道组320的第二纳米 片层的较小宽度引起的第四源区/漏区314的较小宽度，使得第二源极/漏极接 触结构322与第二源区/漏区312和第四源区/漏区314两者的这种笔直向下连 接成为可能。否则，当第二沟道组320的第二纳米片层的宽度W2不比第一 沟道组310的第一纳米片层的宽度W1小时，并且因此第四源区/漏区314的 宽度W4不比第二源区/漏区312的宽度W3小，如图2B中的先前实施例中 所讨论的，形成第二源极/漏极接触结构322可能是复杂的。换句话说，由于 与第二金属图案342连接的第二源极/漏极接触结构322可以笔直向下延伸以 仅接合在第四源区/漏区314上，因此与形成在第四源区/漏区314上方的另一 金属图案连接的附加的源极/漏极接触结构可能必须如图2B中所示弯曲以连 接到第二源区/漏区312，或者将需要将第二源区/漏区312和第四源区/漏区314连接的单独金属结构，除非附加的源极/漏极接触结构掩埋在基底305中， 从而使半导体装置300的制造工艺更复杂。
半导体装置300的前述结构特性从图3A和图3E中明显，图3A和图3E 示出了第一源极/漏极接触结构321利用第三源区/漏区313的较小宽度W4所 允许的空间通过第一过孔结构331从第一金属图案341直接向下延伸以接合 在第一源区/漏区311上。因此，与第二源极/漏极接触结构322相似，第一源 极/漏极接触结构321也不必弯曲或掩埋在基底305中。
根据实施例，可以在第一沟道组310中的第一纳米片层之间和在第二沟 道组320中的第二纳米片层之间不同地设定宽度，只要第四源区/漏区314可 以具有比第二源区/漏区312的宽度小的宽度使得第二源极/漏极接触结构322 可以直接向下延伸以接合在第二源区/漏区312的顶表面上且在第四源区/漏 区314的侧表面上形成横向接触，如以上参照图3A和图3D所述。例如，第 二纳米片层可以具有比第一纳米片层的宽度小得多的宽度，以允许更多的空 间用于源极/漏极接触结构连接，在这种情况下，第二沟道组320可以具有较多的第二纳米片层。具体地，当第二源极/漏极接触结构322不必连接到第二 源区/漏区312和第四源区/漏区314两者时，例如，当第一晶体管301和第二 晶体管302构成与反相器电路不同的电路时，第二源极/漏极接触结构322可 以形成为不在第二晶体管302的第四源区/漏区314的侧表面上形成横向接触， 而是在第一晶体管301的第二源区/漏区312的顶表面上形成直接笔直向下接 触。在这种情况下，另一源极/漏极接触结构可以接合在第四源区/漏区314的 顶表面上。
另外，根据实施例，可以在第一沟道组310中的第一纳米片层之间和第 二沟道组320中的第二纳米片层之间不同地设定诸如长度以及宽度的其他尺 寸，只要第四源区/漏区314可以具有比第二源区/漏区312的宽度小的宽度使 得第二源极/漏极接触结构322可以如上所述直接向下延伸以在穿过或不穿过 第四源区/漏区314的情况下连接到第二源区/漏区312，并且此外，只要第一 沟道组310和第二沟道组320可以具有基本上相同的有效沟道宽度(Weff)。
为了形成其示意图在图3F中示出的反相器电路，图3A至图3F还示出 了第一晶体管301的第一栅极结构315和第二晶体管302的第二栅极结构325 彼此连接以通过第三过孔结构333从第三金属图案343接收相同的栅极输入 信号Vin。这里，第三过孔结构333可以被称为栅极接触结构。
同时，图3A和图3B示出了第一沟道组310和第二沟道组320在其在 D2方向上的两端处的延伸沟道部分。提供这些延伸沟道部分以构成除了反相 器之外的附加的半导体装置。因此，第四金属图案344可以被保留，以与由 半导体装置300覆盖的其他半导体装置的一个或更多个元件连接。
图4示出了根据实施例的包括在由两组纳米片层形成的半导体装置中的 反相器结构的透视图。
图4中示出的反相器结构400是从图3A中示出的半导体装置300的反 相器部分的相反方向观看的透视图。
反相器结构400包括形成在基底305上方的多个第一纳米片层的第一沟 道组310和多个第二纳米片层的第二沟道组320，以分别形成晶体管301 (NMOS)和晶体管302(PMOS)。第一纳米片层被第一栅极结构315围绕， 并且第二纳米片层被第二栅极结构325围绕。第一源区/漏区311、第二源区/ 漏区312、第三源区/漏区313和第四源区/漏区314在D2方向上分别连接到 第一沟道组310的两端和第二沟道组320的两端。这里，理解的是，由于这 些第一源区/漏区311、第二源区/漏区312、第三源区/漏区313和第四源区/ 漏区314分别覆盖第一纳米片层和第二纳米片层，因此在图4中看不到第一 纳米片层和第二纳米片层，图4仅示出了半导体装置300的反相器部分的透 视图。反相器结构400还包括在D1方向上以预定间隔布置的第一源极/漏极 接触结构321、第二源极/漏极接触结构322和第三源极/漏极接触结构323、 第一过孔结构331、第二过孔结构332、第三过孔结构333和第五过孔结构 335以及第一金属图案341、第二金属图案342、第三金属图案343、第四金 属图案344和第五金属图案345。
图5A至图5C示出了根据实施例的包括多堆叠纳米片结构的另一半导体 装置的剖面的相应的图。图5A至图5C与图3C至图3E对应。
参照图5A至图5C，根据实施例的半导体装置500包括形成在基底505 上方的多个第一纳米片层的第一沟道组510和多个第二纳米片层的第二沟道 组520，以分别形成NMOS501和PMOS 502。每个第一纳米片层被第一栅极 结构515围绕，并且每个第二纳米片层被第二栅极结构525围绕。第一源区/ 漏区511、第二源区/漏区512、第三源区/漏区513和第四源区/漏区514在 D2方向上分别连接到第一沟道组510的两端和第二沟道组520的两端。这里，理解的是，由于这些第一源区/漏区511、第二源区/漏区512、第三源区/漏区 513和第四源区/漏区514可以分别从第一纳米片层和第二纳米片层外延生长， 因此在分别仅为剖视图的图5A和图5C中看不到第一纳米片层和第二纳米片 层。半导体装置500的上述元件具有与图3A至图3E中示出的半导体装置300 的结构特性相同的结构特性(包括第二纳米片层的较小宽度以及第三源区/漏 区513和第四源区/漏区514的较小宽度)。因此，在此省略其详细描述。
然而，半导体装置500与半导体装置300的不同之处在于其源极/漏极接 触结构、过孔结构和金属图案，如下所述。
虽然所有的金属图案341、342、343、344和345形成在设置在半导体装 置300的顶部处的金属层340处，但是仅第二金属图案542、第三金属图案543和第五金属图案545形成在设置在半导体装置500的顶部处的金属层540 处，并且替代地，第一金属图案541和第四金属图案544掩埋在基底505中。
由于这些结构特性，第一源极/漏极接触结构521可以从掩埋在基底505 中的第一金属图案541笔直向上延伸。第一金属图案541通过第一源极/漏极 接触结构521向NMOS501的第一源区/漏区511提供负电源电压Vss。与图 3A至图3E中示出的半导体装置300相似，第四金属图案544被保留，以与 由半导体装置500覆盖的其他半导体装置的一个或更多个元件连接。
相反，通过第二过孔结构532与第二金属图案542连接的第二源极/漏极 接触结构522笔直向下延伸以穿过第四源区/漏区514的侧表面并且接合在第 二源区/漏区512上。如在图3A至图3E的先前实施例中，由于由第二纳米片 层的较小宽度引起的第四源区/漏区514的较小宽度，使第二源极/漏极接触结 构522与第二源区/漏区512和第四源区/漏区514两者的这种笔直向下连接成 为可能。
第三源极/漏极接触结构523通过第五过孔结构535连接到提供正电源电 压Vdd的第五金属图案545，并且连接到PMOS 502的第三源区/漏区513。
第三金属图案543通过第三过孔结构533向第一栅极结构515和第二栅 极结构525提供栅极输入信号Vin。这里，第三过孔结构533可以被称为栅极 接触结构。
利用以上结构差异，半导体装置500可以在第二金属图案542、第三金 属图案543和第五金属图案545之间仅以两个金属间距制造，而半导体装置 300在第一金属图案341、第二金属图案342、第三金属图案343、第四金属 图案344和第五金属图案345之间需要四个金属间距。
在以上实施例中，半导体装置300、500和反相器结构400仅具有两个沟 道组，两个沟道组中的每个由多个纳米片层形成。然而，发明构思不限于此， 根据实施例，可以堆叠多于两个的沟道组以构成其中最低定位的沟道组和连 接到该沟道组的源区/漏区不与上部定位的沟道组和连接到这些沟道组的源 区/漏区完全叠置的不同的半导体装置。
此外，在以上实施例中，半导体装置的每个沟道组由多个纳米片层形成。 然而，发明构思不限于此。可以根据如下所述的实施例提供混合纳米片结构。
图6示出了根据实施例的混合半导体装置。
根据实施例的混合半导体装置600包括在半导体装置500的下部堆叠体 中的多个纳米片层的第一沟道组610。与图2A的第一沟道组210的纳米片层 相似，混合半导体装置600的下部堆叠体中的第一沟道组610的纳米片层完 全被第一栅极结构615围绕，除了在它们的形成在第一栅极结构615的将生 长下部源区/漏区以构建下部晶体管的两个相对侧处的开口端处。然而，混合 半导体装置600包括由多个finFET沟道层(即，鳍结构)形成的第二沟道组 620，第二沟道组620与图2A的第二沟道组220不同。每个finFET沟道层不 完全被第二栅极结构625围绕，并且替代地，每个finFET沟道层的底表面接 触隔离层630或另一硅基底。然而，可以在finFET沟道层的形成在第二栅极 结构625的两个相对侧处的开口端处通过在finFET沟道层上实现外延来形成 源区/漏区，以构成上部晶体管。
然而，以上参照图3A至图3F、图4以及图5A至图5C描述的发明构思 仍然可以应用于混合半导体装置600。因此，根据实施例，混合半导体装置 600可以替换图3A至图3E或图5A至图5C中示出的纳米片结构，以构建与 半导体装置300或500对应的混合半导体装置。具体地，通过调整第二沟道 组620的finFET沟道层(即，鳍结构)的宽度、间距、高度和/或数量，可以 使由第二沟道组620形成的上部晶体管的源区/漏区的宽度比由第一沟道组 610形成的下部晶体管的源区/漏区的宽度小。因此，可以获得在图3A至图 3E和图5A至图5C中示出的先前实施例中说明的源极/漏极接触结构基本上 相同的源极/漏极接触结构，从而以图3D和图5A中示出的方式基本上相同 的方式实现从BEOL的金属图案到下部晶体管的源区/漏区中的一个的直接笔 直向下连接。
根据实施例，发明构思还可以应用于不同类型的混合半导体装置。例如， 在根据实施例的混合半导体装置中，图6中示出的finFET沟道层的上部堆叠 第一沟道组610和纳米片层的下部堆叠第二沟道组620可以以与图6中示出 的实施例的方式相反的方式分别形成在混合半导体装置的下部堆叠体和上部 堆叠体处。另外，在根据实施例的混合半导体装置中，图6中示出的finFET 沟道层的上部堆叠第一沟道组610可以形成在混合半导体装置的下部堆叠体 和上部堆叠体两者处。仍然在这些实施例中，可以相对于下部堆叠晶体管调整下部堆叠晶体管结构和/或上部堆叠晶体管结构的沟道层的宽度、间距、高 度和/或数量，以实现上述相同的发明构思。
图7示出了根据实施例的半导体模块的示意性平面图。
参照图7，根据实施例的半导体模块700可以包括安装在模块基底710 上的处理器720和半导体装置730。处理器720和/或半导体装置730可以包 括在以上实施例中描述的一个或更多个多堆叠晶体管结构。
图8示出了根据实施例的电子系统的示意性框图。
参照图8，根据实施例的电子系统800可以包括使用总线840执行数据 通信的微处理器810、存储器820和用户接口830。微处理器810可以包括中 央处理单元(CPU)或应用处理器(AP)。电子系统800还可以包括与微处 理器810直接通信的随机存取存储器(RAM)850。微处理器810和/或RAM 850可以在单个模块或封装件中实现。用户接口830可以用于将数据输入到 电子系统800，或者从电子系统800输出数据。例如，用户接口830可以包 括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(LCD)、 微型发光器件(LED)、有机发光二极管(OLED)装置、有源矩阵发光二极 管(AMOLED)装置、打印机、照明设备或各种其他输入/输出装置，而没有 限制。存储器820可以存储微处理器810的操作代码、由微处理器810处理 的数据或从外部装置接收的数据。存储器820可以包括存储器控制器、硬盘 或固态驱动器(SSD)。
电子系统800中的至少微处理器810、存储器820和/或RAM 850可以包 括以上实施例中描述的一个或更多个多堆叠晶体管结构。
由于上述多堆叠晶体管结构中的多个堆叠体之间的结构尺寸(诸如沟道 层的宽度)之间的差异，能够在半导体装置的制造期间获得在半导体装置中 用于源极/漏极接触结构和多堆叠晶体管的源区/漏区的直接和笔直连接的更 多空间。此外，当与电源连接的金属图案被掩埋在多堆叠晶体管的基底中时， 可以减小金属间距以减小半导体装置的尺寸。
前述内容是示例实施例的说明，而不应被解释为对其进行限制。尽管已 经描述了几个示例实施例，但是本领域技术人员将容易理解的是，在实质上 不脱离发明构思的情况下，在以上实施例中能够进行许多修改。
Claims (25)
1.一种半导体装置，所述半导体装置包括：
基底；
第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕所述多个第一纳米片层的第一栅极结构以及位于第一沟道组的两端处的第一源区/漏区和第二源区/漏区；
第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕所述多个第二纳米片层的第二栅极结构以及位于第二沟道组的两端处的第三源区/漏区和第四源区/漏区；以及
源极/漏极接触结构，通过第四源区/漏区不与第二源区/漏区竖直地叠置的空间连接到第二源区/漏区，
其中，第二源区/漏区具有比第四源区/漏区的宽度大的宽度，使得第四源区/漏区仅与第二源区/漏区的一部分竖直地叠置。
2.根据权利要求1所述的半导体装置，其中，源极/漏极接触结构横向接触第四源区/漏区的侧表面并且接触第二源区/漏区的顶表面。
3.根据权利要求1所述的半导体装置，其中，所述多个第一纳米片层具有比所述多个第二纳米片层的宽度大的宽度，并且
其中，第二沟道组仅与第一沟道组的一部分竖直地叠置。
4.根据权利要求2或3所述的半导体装置，其中，所述多个第一纳米片层的有效沟道宽度的总和等于所述多个第二纳米片层的有效沟道宽度的总和。
5.根据权利要求4所述的半导体装置，其中，第一源区/漏区具有比第三源区/漏区的宽度大的宽度。
6.根据权利要求1或2所述的半导体装置，其中，所述多个第二纳米片层之中具有最大宽度的第二纳米片层的宽度比所述多个第一纳米片层之中具有最小宽度的第一纳米片层的宽度小。
7.根据权利要求6所述的半导体装置，其中，所述多个第二纳米片层的数量比所述多个第一纳米片层的数量大。
8.根据权利要求7所述的半导体装置，所述半导体装置还包括：
栅极接触结构，连接到至少第二栅极结构；
第一源极/漏极接触结构，连接到第一源区/漏区；以及
第三源极/漏极接触结构，连接到第三源区/漏区，
其中，通过第四源区/漏区不与第二源区/漏区竖直地叠置的空间连接到第二源区/漏区的源极/漏极接触结构是第二源极/漏极接触结构，其中，第二源极/漏极接触结构横向接触第四源区/漏区的侧表面并且接触第二源区/漏区的顶表面。
9.根据权利要求8所述的半导体装置，所述半导体装置还包括：第一金属图案、第二金属图案、第三金属图案和第四金属图案，形成在第二晶体管上方，
其中，第一金属图案连接到第一源极/漏极接触结构，用于提供正电源电压和负电源电压中的一者，
其中，第二金属图案连接到第二源极/漏极接触结构，
其中，第三金属图案连接到栅极接触结构，并且
其中，第四金属图案连接到第三源极/漏极接触结构，用于提供正电源电压和负电源电压中的另一者。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括：第五金属图案，形成在第二晶体管上方，并且设置在第三金属图案与第四金属图案之间。
11.根据权利要求8所述的半导体装置，所述半导体装置还包括：第一金属图案，掩埋在基底中；以及第二金属图案、第三金属图案和第四金属图案，形成在第二晶体管上方，
其中，第一金属图案连接到第一源极/漏极接触结构，用于提供正电源电压和负电源电压中的一者，
其中，第二金属图案连接到第二源极/漏极接触结构，
其中，第三金属图案连接到栅极接触结构，并且
其中，第四金属图案连接到第三源极/漏极接触结构，用于提供正电源电压和负电源电压中的另一者。
12.根据权利要求11所述的半导体装置，其中，第一晶体管和第二晶体管形成在沟道宽度方向上具有两个金属间距的尺寸的反相器。
13.一种半导体装置，所述半导体装置包括：
基底；
第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕所述多个第一纳米片层的第一栅极结构以及位于第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及
第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕所述多个第二纳米片层的第二栅极结构以及位于第二沟道组的两端处的第三源区/漏区和第四源区/漏区，
其中，第一沟道组具有比第二沟道组的宽度大的宽度，
其中，所述多个第一纳米片层的数量比所述多个第二纳米片层的数量小，并且
其中，所述多个第一纳米片层的有效沟道宽度的总和等于所述多个第二纳米片层的有效沟道宽度的总和。
14.根据权利要求13所述的半导体装置，其中，第二沟道组仅与第一沟道组的一部分竖直地叠置。
15.根据权利要求14所述的半导体装置，其中，第二源区/漏区具有比第四源区/漏区的宽度大的宽度，使得第四源区/漏区仅与第二源区/漏区的一部分竖直地叠置。
16.根据权利要求15所述的半导体装置，其中，第一源区/漏区具有比第三源区/漏区的宽度大的宽度。
17.根据权利要求15所述的半导体装置，所述半导体装置还包括：源极/漏极接触结构，通过第四源区/漏区不与第二源区/漏区竖直地叠置的空间连接到第二源区/漏区。
18.根据权利要求17所述的半导体装置，所述半导体装置还包括：
栅极接触结构，连接到至少第二栅极结构；
第一源极/漏极接触结构，连接到第一源区/漏区；以及
第三源极/漏极接触结构，连接到第三源区/漏区，
其中，通过第四源区/漏区不与第二源区/漏区竖直地叠置的空间连接到第二源区/漏区的源极/漏极接触结构是第二源极/漏极接触结构，并且
其中，第二源极/漏极接触结构横向接触第四源区/漏区的侧表面并且接触第二源区/漏区的顶表面。
19.根据权利要求18所述的半导体装置，所述半导体装置还包括：第一金属图案、第二金属图案、第三金属图案和第四金属图案，形成在第二晶体管上，
其中，第一金属图案连接到第一源极/漏极接触结构，用于提供正电源电压和负电源电压中的一者，
其中，第二金属图案连接到第二源极/漏极接触结构，
其中，第三金属图案连接到栅极接触结构，并且
其中，第四金属图案连接到第三源极/漏极接触结构，用于提供正电源电压和负电源电压中的另一者。
20.根据权利要求19所述的半导体装置，所述半导体装置还包括：第五金属图案，形成在第二晶体管上方，并且设置在第三金属图案与第四金属图案之间。
21.根据权利要求18所述的半导体装置，所述半导体装置还包括：第一金属图案，掩埋在基底中；以及第二金属图案、第三金属图案和第四金属图案，形成在第二晶体管上方，
其中，第一金属图案连接到第一源极/漏极接触结构，用于提供正电源电压和负电源电压中的一者，
其中，第二金属图案连接到第二源极/漏极接触结构，
其中，第三金属图案连接到栅极接触结构，并且
其中，第四金属图案连接到第三源极/漏极接触结构，用于提供正电源电压和负电源电压中的另一者。
22.根据权利要求21所述的半导体装置，其中，第一晶体管和第二晶体管形成具有在沟道宽度方向上的两个金属间距的尺寸的反相器。
23.一种半导体装置，所述半导体装置包括：
基底；
第一晶体管，形成在基底上方，第一晶体管包括至少两个第一沟道层以及第一源区/漏区和第二源区/漏区；
第二晶体管，在竖直方向上堆叠在第一晶体管上方，第二晶体管包括至少两个第二沟道层以及第三源区/漏区和第四源区/漏区；以及
源极/漏极接触结构，通过第四源区/漏区在竖直方向上不与第二源区/漏区叠置的空间连接到第二源区/漏区，
其中，第二源区/漏区在竖直方向上与第四源区/漏区部分地叠置，
其中，所述至少两个第一沟道层中的至少一个第一沟道层在竖直方向上与所述至少两个第二沟道层中的任一第二沟道层部分地叠置。
24.根据权利要求23所述的半导体装置，其中，所述至少两个第一沟道层是纳米片沟道，并且所述至少两个第二沟道层是finFET沟道层。
25.根据权利要求23或24所述的半导体装置，其中，所述至少两个第一沟道层的有效沟道宽度的总和等于所述至少两个第二沟道层的有效沟道宽度的总和。
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