CN115525085A - 数字低压差电压调节器 - Google Patents

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CN115525085A CN202210155569.XA CN202210155569A CN115525085A CN 115525085 A CN115525085 A CN 115525085A CN 202210155569 A CN202210155569 A CN 202210155569A CN 115525085 A CN115525085 A CN 115525085A
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曹斯钧
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Abstract

本发明实施例涉及数字低压差电压调节器。在一些实施例中，集成电路装置包含带着功能单元的多个行，每一行具有单元高度。带着功能单元的行中的至少一行包含具有所述行单元高度的至少一个数字低压差电压调节器(Digital low‑dropout voltage regulators，DLVR)单元。DLVR单元包含：输入端子、输出端子、电压供应端子、参考电压端子和一或多对晶体管。每一对晶体管以叠接配置设置，连接在电压供应端子和输出端子之间。叠接配置的晶体管之一的栅极连接到输入端子，叠接配置的另一晶体管的栅极连接到参考电压端子。四个端子的每一个都包含金属路径，位在底部金属层中并位于单元高度内。

Description

数字低压差电压调节器
技术领域
本发明实施例涉及数字低压差电压调节器。
背景技术
本揭露整体上涉及集成电路的设计和制造，并且更具体地说涉及在集成电路中使用的数字低压差电压调节器。
一些集成电路装置，例如应用处理器，需要各种电位的调节电压。数字低压差电压调节器(DLVR)用于在一些应用中提供此类调节电压，至少部分是由于此类调节器具有高效率。DLVR的性能和效率正在努力提高中。
发明内容
根据本发明的一实施例，一种集成电路装置，包含：带着功能单元的多个行，所述多个行中的每一行在一方向上延伸并且具有横切于所述多个行延伸的所述方向上的单元高度，所述带着功能单元的所述多个行中的至少一行包含具有所述行的所述单元高度的至少一个数字低压差电压调节器(DLVR)单元，所述至少一个数字低压差电压调节器单元包含：输入端子；参考电压端子；电压供应端子；输出端子；及一或多对的第一晶体管和第二晶体管以叠接配置设置而在所述电压供应端子和所述输出端子之间连接，每一所述一或多对的所述第一晶体管及所述第二晶体管具有栅极、源极和漏极，每一所述一或多对的所述第一晶体管的所述栅极连接到所述电压供应端子，其中所述电压供应端子连接到所述输入端子，每一所述一或多对的所述第二晶体管的所述栅极连接到所述参考电压端子。
根据本发明的一实施例，一种集成电路装置，包含：有源半导体层，其界定多个功能单元，包含至少一个数字低压差电压调节器(DLVR)单元，其包含具有电压供应输入和电压供应输出的数字低压差电压调节器电路；带着多条导线的第一导电层，其位于所述数字低压差电压调节器电路上方，所述第一导电层的第一导线连接到所述电压供应输入，并且所述第一导电层的第二导线连接到所述电压供应输出；多个导电层，其位于所述第一导电层上方；及多个导电柱，每一所述多个导电柱将所述多个导电层中的一层中的其中一条导线与所述多个导电层中的另一层或所述第一导电层中的一条导线互连。
根据本发明的一实施例，一种制造集成电路装置的方法，所述方法包含：在带着功能单元的行内形成有源半导体区域作为集成电路装置的一部分，所述功能单元具有共同的单元高度；在所述有源半导体区域中形成第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管以叠接配置设置，每一所述第一晶体管和所述第二晶体管具有栅极、源极和漏极，所述第一晶体管的所述漏极连接到所述第二晶体管的所述源极；及在所述有源半导体区域上方形成带着多条导线的第一导电层，所述导线中的第一导线连接到所述第一晶体管的所述栅极，所述导线中的第二导线连接到所述第二晶体管的所述栅极，所述导线中的第三导线连接到所述第一晶体管的所述源极，及所述导线中的第四导线连接到所述第二晶体管的所述漏极，所述第一导线、所述第二导线、所述第三导线和所述第四导线位于所述单元高度内。
附图说明
从结合附图阅读的以下详细描述最佳理解本揭露的方面。应注意，根据行业标准做法，各种构件未按比例绘制。实际上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1A示出根据一些实施例的数字低压差电压调节器(DLVR)的示意电路图。
图1B示意性地示出根据一些实施例的集成电路装置中在图1A所示类型的数字低压差电压调节器(DLVR)的物理布局中，包含在功能单元内的有源层和底部金属层。
图2示意性地示出根据一些实施例的集成电路装置中包含在功能单元内的数字低压差电压调节器(DLVR)的有源层和底部金属层。
图3示意性地示出根据一些实施例的集成电路装置中包含在功能单元内的数字低压差电压调节器(DLVR)的有源层和底部金属层。
图4示意性地示出根据一些实施例的集成电路装置中包含在功能单元内的数字低压差电压调节器(DLVR)的有源层和底部金属层。
图5A示意性地绘示出根据一些实施例的数字低压差电压调节器(DLVR)的后端(Back End，BE)的一部分的三维视图；本示例中不同层中的通孔垂直对齐。
图5B示意性地绘示出根据一些实施例的数字低压差电压调节器(DLVR)的后端(BE)的截面图；在本示例中，电压输入(VCCIN)的五个层中的通孔垂直对齐，电压输出(VOUT)的五个层中的通孔也是如此。
图6示意性地示出根据一些实施例的数字低压差电压调节器(DLVR)的二维阵列。
图7概述了根据一些实施例的制造数字低压差电压调节器的处理过程。
具体实施方式
以下揭露提供用于实现所提供主题的不同特征的诸多不同实施例或示例。下文将描述组件及布置的特定示例以简化本揭露。当然，这些仅为示例且不意在产生限制。例如，在以下描述中，在第二构件上方或第二构件上形成第一构件可包含其中形成直接接触的第一构件及第二构件的实施例，并且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件及第二构件可不直接接触的实施例。另外，本揭露可在各个示例中重复参考符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述一元件或构件与另一(些)元件或构件的关系，如图中所绘示出。除了图中所描绘的方向之外，空间相对术语还意欲涵盖装置在使用或操作中的不同方向。设备可依其它方式方向(旋转90度或依其它方向)且还可因此解释本文中所使用的空间相对描述词。
一些集成电路(IC)装置，例如应用处理器，需要各种电位的调节电压。数字低压差电压调节器(DLVR)是一些应用中合适的调节器，至少部分是由于它们的高效率。在一些实施例中，DLVR包含包含在单位单元中的DLVR驱动器，例如IC装置的有源层中的功能单元。为了具有高效和精确的驱动能力，DLVR驱动器应该能够提供高电流密度，进而需要低电阻(Ron)。在本文揭露的一些实施例中，通过IC装置的功能单元中有源区和金属层的适当尺寸和布置以及相关联的导电柱(VIA)来优化或改善DLVR的性能，所述金属层施加输入电压，并提供来自每一个DLVR的输出电压。
在一些实施例中，集成电路装置包含带着功能单元的多个行，例如数字逻辑单元和存储器单元，每一行都有一个单元高度。带着功能单元的行中的至少一行包含具有所述行单元高度的至少一个数字低压差电压调节器(DLVR)单元。至少一个DLVR单元包含：输入端子、输出端子、电压供应端子、参考电压端子、以及连接在电压供应端子和输出端子之间以叠接配置设置的一或多对第一和第二晶体管，每一对中的第一晶体管的栅极连接到电压供应端子，其中电压供应端子连接到输入端子，而每一对中的第二晶体管的栅极连接到参考电压端子。
在一些实施例中，DLVR单元包含有源区域，有时称为“扩散”区域，其高度大致上小于它所在的单元的高度。例如，扩散区域的高度在一些实施例中在单元高度的35-65％之间，在其它实施例中在40-60％之间，在其它实施例中在45-55％之间，以及在其它实施例中在大约50％。扩散区域包含多个区段，每一区段对应一个晶体管，如金属氧化物半导体场效应晶体管(MOSFET)；每一区段都有一个沟道区域，以及源极区域和漏极区域，在沟道区域的每一侧各一个。一些实施例中的DLVR单元进一步包含栅极线，例如多晶硅(“聚合物”)线，位于沟道区域上方并通过绝缘层与它们分开。在一些实施例中，DLVR进一步包含位于栅极线上方和单元高度内的第一导电层中的多条导线(例如，金属线)。至少第一条导线(输入线)连接(例如，通过一或多个通孔)到至少一条栅极线；至少第二条导线(电压参考线)连接至少另一条栅极线。至少第三条导线(电压供应线)连接到第一个晶体管的至少一源极或漏极区域；以及至少第四条导线(输出线)连接到第二个晶体管的至少一漏极或源极区域。在一些实施例中，第一晶体管和第二晶体管被设置在电压供应线和输出线之间连接的叠接配置中。
在一些实施例中，导线的额外层位于第一导电层之上。在导线层的顶层中的导线与电压供应线之间的至少第一导电路径(电压供应路径)由来自介于顶层和第一层之间的每一层的至少一条导线和互连相邻层中的各自导线的通孔形成。在导线层的顶层中的导线和输出线之间的至少第二导电路径(输出路径)由来自介于顶层和第一层之间的每一层的至少一条导线和互连相邻层中的各自导线的通孔形成。在一些实施例中，当沿着大致上垂直于导线层的方向观察时，电压供应路径中的通孔彼此重叠；同样地，当沿着大致上垂直于导线层的方向观察时，输出路径中的通孔彼此重叠。在一些实施例中，每一条导电路径的至少大致部分(例如至少四层或五层)中的通孔大致上沿着共轴线完全彼此对齐。在一些实施例中，每一条导电路径中的通孔的横截面尺寸从较低的导体层到较高的导体层单调递增或保持相同。
在一些实施例中，导线的第一层包含多条参考电压线，这些参考电压线通过导线额外层之一中的一或多条导线相互连接。参考电压线之一介于电压供应线和输出线之间。电压供应线和介于中间的电压参考线之间的最小允许间距小于在电压供应线和输出线之间没有任何中间导线的最小允许间距。
参考图1A，在一些实施例中，集成电路装置100包含带着功能单元的多个行102，例如数字逻辑单元和存储器单元，每一行具有单元高度。带着功能单元的行102中的至少一行包含至少一个具有所述行的单元高度的数字低压差电压调节器(DLVR)单元110。在这示例中，DLVR单元110包含：输入端子140、输出端子170、电压供应端子160、参考电压端子150和一或多对晶体管(P1，P2)、(P3，P4)、(P5，P6)、(P7，P8)。每一对晶体管(例如，P1和P2)以叠接配置设置在电压供应端子160和输出端子170之间连接，即P1的漏极连接到P2的源极，P1的源极连接到电压供应端子160，P2的漏极连接到输出端子170。在这示例中，晶体管P1、P3、P5、P7的栅极130a连接到输入端子140，而晶体管P2、P4、P6、P8的栅极130b连接到参考电压端子150。
在一些实施例中，图1A中所示的DLVR单元110的物理构造如图1B中所示。在这示例中，DLVR单元110包含有源区域，有时称为“扩散”区域120，其高度122大致上小于它所在的单元的高度Y。例如，扩散区域的高度122在一些实施例中可以在单元高度Y的35-65％之间，在一些其它实施例中在40-60％之间，在一些其它实施例中在45-55％之间，并且在一些其它实施例中可以是大约50％。扩散区域120包含多个区段，每一区段对应晶体管P1-P8。在一些实施例中，晶体管是金属氧化物半导体场效应晶体管(MOSFET)。例如，晶体管可以是鳍式场效应晶体管(finFET)或平面MOSFET。在一些实施例的finFET示例中，扩散区域120包含沿着水平(X)方向延伸的半导体鳍片。扩散区域的每一区段包含沟道区域(本文未示出)和源极区域和漏极区域(各自为S、D)，沟道区域的每一侧各一个。在一些实施例中，DLVR单元110进一步包含栅极线，例如多晶硅(“聚合物”)线130，位于沟道区域上方并通过绝缘层(本文未示出)与它们分开。在一些实施例中，每一条栅极线130被分成彼此分离的两个区段130a、130b。在一些实施例中，DLVR单元110进一步包含位于栅极线130上方并在单元高度Y内的第一导电层MA中的多条(在这示例中为四条)导线(例如，金属线)140、150、160、170。在这示例中，第一条导线(输入线140)连接(例如，通过一或多个通孔180)到栅极线130a中的至少一个；第二条导线(电压参考线150)连接到至少另一栅极线130b；第三条导线(电压供应线160)通过通孔180和源极/漏极金属接点(有时表示为“MD”)(本文未示出)连接到第一个晶体管(例如晶体管P1、P3、P5、P7的源极(S))的至少一源极或漏极区域；并且第四条导线(输出线170)通过通孔180和源极/漏极金属接点(“MD”)(本文未示出)连接到第二个晶体管(例如，晶体管P2、P4、P6、P8的漏极(D))的至少一漏极或源极区。在一些实施例中，至少电压供应线160和输出线170位于扩散区域120的高度122内。
在这示例中，每一对晶体管(P1，P2)、(P3，P4)、(P5，P6)、(P7，P8)设置在电压供应线160和输出线的170间连接的叠接配置中。例如，晶体管P1的漏极(D)和晶体管P2的源极(S)通过例如源极/漏极接触层(MD 190(未明确描绘))相互连接；晶体管P1的源极(S)通过通孔180连接到电压供应线160；晶体管P2的漏极(D)通过通孔180连接到输出线170。
在一些实施例中，根据一些设计规则来选择单元高度内的导线140、150、160、170的宽度和布置。例如，虽然可能需要更宽的导线宽度来降低电阻，但是线的宽度受到与对应于两条相邻导线之间的预期电压差(ΔV)的最小线间距离的一些要求的限制。例如，在图1B所示的布局中，如果电压供应线160被偏压在1.65V的电压VCCIN，那么参考电压线150设定在0.5×VCCIN，并且输入线设定在0.5×VCCIN到VCCIN的范围内变化的电压，输出线170处的输出电压VOUT预计在0到1.55V之间变化。在这些条件下(高达1.55V的ΔV)，电压供应线160和输出线170之间的间距166设定在0.1Y和0.2Y的范围内，并且导线140、150、160、170设定在0.05Y到0.15Y的范围内。
在一些其它实施例中，例如图2中所示的实施例，多条导线彼此连接并连接到各自的共同端子。在这示例中，DLVR单元210包含扩散区域220，其高度222大致上小于它所在的单元的高度Y。例如，扩散区域的高度222在一些实施例中可以在单元高度Y的35-65％之间，在一些其它实施例中在40-60％之间，在一些其它实施例中在45-55％之间，并且在一些其它实施例中可以是大约50％。扩散区域220包含多个区段，每一个区段对应晶体管P1-P8。在一些实施例中，晶体管是MOSFET，包含finFET或平面MOSFET。在一些实施例中，DLVR单元210进一步包含栅极线230，其位于扩散区域220上方，如上文参考图1B所描述的。一些实施例中的DLVR单元210进一步包含位于栅极线230上方并在单元高度Y内的第一导电层MA中的多条(在这示例中为6条)导线(例如，金属线)240、250a、250b、250c、260、270。
图2中的DLVR单元210在其它方面类似于图1B中的DLVR单元110，除了DLVR单元210中存在三个参考电压线250a、250b、250c，与DLVR单元110中的单一参考电压线250不同。在这示例中的三个参考电压线250a、250b、250c通过第一导电层上方(本文未示出)的导电(金属)层中的一或多个导线彼此连接。导线250b之一介于电源线260和输出线270之间。中间导线250b偏压在0和VCCIN之间的电压(例如，0.5×VCCIN)，允许导线250b放置得比电压供应线260和输出线270之间的最小间距更靠近电压供应线260而没有任何中间导线。在这例子中，参考电压线250b被偏压在0.5×VCCIN，电压供应线260和参考电压线250b之间的间距266可以在0.05Y和0.15Y之间的范围内。
在一些其它实施例中，例如图3中所示的实施例，多条导线彼此连接并连接到各自的共同端子。在这示例中，DLVR单元310包含扩散区域320，其高度322大致上小于它所在的单元的高度Y。例如，扩散区域的高度322在一些实施例中可以在单元高度Y的35-65％之间，在一些其它实施例中在40-60％之间，在一些其它实施例中在45-55％之间，在一些其它实施例中大约为50％。扩散区域320包含多个区段，每一个区段对应晶体管P1-P8。在一些实施例中，晶体管是MOSFET，包含finFET或平面MOSFET。在一些实施例中，DLVR单元310进一步包含栅极线330，其位于扩散区域320上方，如上文参考图1B所描述的。在一些实施例中，DLVR单元310进一步包含位于栅极线330上方并在单元高度Y内的第一导电层MA中的多条(在这示例中为八条)导线(例如，金属线)340a、340b、350a、350b、360a、360b、370a、370b。
图3中的DLVR单元310在其它方面类似于图1B中的DLVR单元110，除了DLVR单元310中存在重复的输入线340a、340b、参考电压线350a、350、电压供应线360a、360b和输出线370a、370b，与DLVR单元110中的单一导线140、150、160、170不同。在这示例中的每一对导线(340a，b)、(350a，b)、(360a，b)、(370a，b)通过第一导电层上方的导电(金属)层中的一或多条导线彼此连接(本文未示出)。类似于图2中的DLVR单元210，导线350b之一介于电源线360a和输出线370a之间。中间导线350b偏压在0和VCCIN之间的电压(例如，0.5×VCCIN)，允许导线350b放置得比电压供应线360a和输出线370a之间的最小间距更靠近电压供应线360a没有任何中间导线。在这示例中，参考电压线350b被偏压在0.5×VCCIN，电压供应线360a和参考电压线350b之间的间距366可以在0.05Y和0.15Y之间的范围内。
在一些其它实施例中，例如图4中所示的实施例，多条导线彼此连接并连接到各自的共同端子。在这示例中，DLVR单元410包含扩散区域420，其高度422大致上小于它所在的单元的高度Y。例如，扩散区域的高度422在一些实施例中可以在单元高度Y的35-65％之间，在一些其它实施例中在40-60％之间，在一些其它实施例中在45-55％之间，并且在一些其它实施例中可以是大约50％。扩散区域420包含多个区段，每一个区段对应晶体管P1-P8。在一些实施例中，晶体管是MOSFET，包含finFET或平面MOSFET。在一些实施例中，DLVR单元410进一步包含栅极线430，其位于扩散区域420上方，如上文参考图1B所描述的。在一些实施例中的DLVR单元410进一步包含位于栅极线430上方并在单元高度Y内的第一导电层MA中的多条(在这示例中为六条)导线(例如，金属线)440、450、460a、460b、470a、470b。
图4中的DLVR单元410在其它方面类似于图1B中的DLVR单元110，除了在DLVR单元410中存在重复的电压供应线460a、460b和输出线470a、470b，与DLVR单元110中的单一导线160、170不同。在这示例中，每一对导线(460a，b)、(470a，b)通过第一导电层上方(本文未示出)的导电(金属)层中的一或多条导线彼此连接。类似于图1B中的DLVR单元110，电源线460a和输出线470a之间没有导线。电压供应线460a和输出线470a之间的间距466因此在0.1Y和0.2Y之间的范围内，与图1B中的DLVR单元110相同。
上文所描述的示例中，其中导线位于单位单元的单元高度内，并且至少一条电压供应线和至少一条输出线位于扩散区域的正上方，允许优化电源线路线的机会。例如，在一些实施例中，如图5A和5B所示，导电路径可以用“堆叠”通孔构建，即通孔与导电结构(有时称为“线路后端”)中的不同导电层相关联，这些导电结构将集成电路装置中的各种装置彼此连接，这些装置大致上位于彼此的正上方。
因此，在一些实施例中，如图5A和5B所绘示，导线的额外层580b、580c、580d、580e、580f、580g位于第一导电层580a上方并且通过通孔590a、590b、590c、590d、590e、590f互连。顶层中的导线580g和电压供应线560之间的导电路径(电压供应路径592)由来自介于顶层和第一层之间的每一层的至少一个导线580b、580c、580d、580e、580f以及互连相邻层中的相应导线的通孔590a、590b、590c、590d、590e、590f形成。类似地至少第二导电路径(输出路径594)形成在导线580g的顶层中的导线与输出线570之间。在一些实施例中，当沿着大致上垂直于导线层的方向(z方向)观察时，每一个电压供应路径592中的通孔彼此重叠；同样地，当沿着大致上垂直于导线层的方向(z方向)观察时，输出路径594中的通孔彼此重叠。在一些实施例中，每一个导电路径的至少大部分(例如至少四层或五层)中的通孔沿着公共轴完全彼此对齐。在图5B的示例中，至少每一个导电路径592、594中的通孔590a、590b、590c、590d、590e沿着z方向对齐。在一些实施例中，每一个导电路径中的通孔的横截面尺寸从较低的导体层到较高的导体层单调递增或保持相同。例如，每一个导电路径592、594中的通孔590a、590b、590c、590d、590e的横截面尺寸随着从扩散区域进一步去除层而逐渐增加或至少不减少。
在一些实施例中，“堆叠”通孔的结构导致DLVR的低导通电阻(RON)以及改进的电迁移性能(EM<50％)。至少部分是由于更紧密的导电结构，堆叠通孔结构还降低了每一个驱动器单元的寄生效应。
在一些其它实施例中，如图6所示，集成电路装置600包含按行和列设置的多个上文描述的DLVR单元610。在一些实施例中，每一个DLVR单元610具有长宽比。在一些实施例中，长宽比的范围从0.5到1.5。在一些实施例中，正确地选择长宽比导致优化的面积效率。在一些实施例中，使用正方形(即，长宽比为1)的DLVR单元。DLVR单元610互连以根据需要提供输出电压和电流容量。在一些实施例中，相同的DLVR单元610用于形成DLVR单元阵列。因为每一个DLVR单元610的后端路线是可重复的，所以可以相对容易地将DLVR单元组合成阵列。
在一些其它实施例中，如图7所示，制作数字低压差电压调节器的过程包含：在带着功能单元的行内形成有源半导体区域作为集成电路装置的一部分，所述功能单元具有共同的单元高度，并且所述有源半导体区域的高度不大于所述单元高度的65％(框710)；形成以叠接配置设置的第一和第二晶体管，每一个晶体管具有栅极、源极和漏极，第一晶体管的漏极连接到第二晶体管的源极(框720)；以及在有源半导体区域上方形成一层导线，其中第一导线连接到第一晶体管的栅极，第二导线连接到第二晶体管的栅极，第三导线连接到第一晶体管的源极，以及第四导线连接到第二晶体管的漏极，第一、第二、第三和第四导线位于单元高度(框730)。
在本文揭露的实施例，包含在功能单元(例如标准单元)的高度内的导线的尺寸及/或布置，促进了将DLVR灵活的整合到集成电路装置中。DLVR单元设计提供的灵活性可以轻松地放置具有适当电压领域的不同调节电压(例如1.98V和1.65V)的DLVR单元，从而实现更理想的功率、性能和面积(PPA)组合。此外，在功能单元高度内放置导线的第一层，以及后端堆叠通孔设计，可最大限度地降低DLVR的导通电阻(RON)，从而增加DLVR的电流容量，并减少电迁移。
上文已概述若干实施例的特征，使得所属领域的技术人员可较佳理解本揭露的方面。所属领域的技术人员应了解，其可易于将本揭露用作设计或修改其它过程及结构以实施相同于本文中所引入的实施例的目的及/或达成相同于本文中所引入的实施例的优点的基础。所属领域的技术人员还应认识到，这些等效建构不应背离本揭露的精神及范围，并且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替换及变更。
符号说明
100：集成电路装置
110：数字低压差电压调节器(DLVR)单元
120：扩散区域
122：高度
130：栅极线
130a：栅极线
130b：栅极线
140：输入端子/导线
150：参考电压端子/导线
160：电压供应端子/导线
166：间距
170：输出端子/导线
180：通孔
190：接触层
210：DLVR单元
220：扩散区域
222：高度
230：栅极线
240：输入线
250a：参考电压线
250b：参考电压线
250c：参考电压线
260：电压供应线
266：间距
270：输出线
310：DLVR单元
320：扩散区域
322：高度
330：栅极线
340a：输入线
340b：输入线
350a：参考电压线
350b：参考电压线
360a：电压供应线
360b：电压供应线
366：间距
370a：输出线
370b：输出线
410：DLVR单元
420：扩散区域
422：高度
430：栅极线
440：输入线
450：参考电压线
460a：电压供应线
460b：电压供应线
466：间距
470a：输出线
470b：输出线
560：电压供应线
570：输出线
580a：第一导电层
580b：导线
580c：导线
580d：导线
580e：导线
580f：导线
590a：通孔
590b：通孔
590c：通孔
590d：通孔
590e：通孔
590f：通孔
592：第一导电路径
594：第二导电路径
600：集成电路装置
610：DLVR单元
710：步骤框
720：步骤框
730：步骤框
MA：第一导电层
P1：晶体管
P2：晶体管
P3：晶体管
P4：晶体管
P5：晶体管
P6：晶体管
P7：晶体管
P8：晶体管
D：漏极
S：源极
VCCIN：电压输入
VOUT：电压输出
X：单元宽度
Y：单元高度。

Claims (10)

1.一种集成电路装置，包含：
带着功能单元的多个行，所述多个行中的每一行在一方向上延伸并且具有横切于所述多个行延伸的所述方向上的单元高度，所述带着功能单元的所述多个行中的至少一行包含具有所述行的所述单元高度的至少一个数字低压差电压调节器DLVR单元，所述至少一个数字低压差电压调节器单元包含：
输入端子；
参考电压端子；
电压供应端子；
输出端子；及
一或多对的第一晶体管和第二晶体管以叠接配置设置而在所述电压供应端子和所述输出端子之间连接，每一所述一或多对的所述第一晶体管及所述第二晶体管具有栅极、源极和漏极，每一所述一或多对的所述第一晶体管的所述栅极连接到所述电压供应端子，其中所述电压供应端子连接到所述输入端子，每一所述一或多对的所述第二晶体管的所述栅极连接到所述参考电压端子。
2.根据权利要求1所述的集成电路装置，进一步包含具有有源半导体层和位于所述有源半导体层上方带着多条导线的第一导电层，其中：
所述一或多对的所述第一晶体管和所述第二晶体管形成在所述有源半导体层中并界定高度不大于所述单元高度的约65％的扩散区域，
所述输入端子包含在所述第一导电层中的第一导线，
所述参考电压端子包含在所述第一导电层中的第二导线，
所述电压供应端子包含在所述第一导电层中的第三导线，及
所述输出端子包含在所述第一导电层中的第四导线，
其中所述第一导线、所述第二导线、所述第三导线和所述第四导线位于所述单元高度内。
3.根据权利要求2所述的集成电路装置，其中所述第一导线、所述第二导线、所述第三导线和所述第四导线相互平行且沿着所述多个行延伸的所述方向延伸，其中至少所述第三导线及所述第四导线位于所述扩散区域的正上方。
4.根据权利要求2所述的集成电路装置，进一步包含：
多个导电层，在所述第一导电层上方；及
多个导电柱，每一所述多个导电柱将所述多个导电层中的一层中的一条导线与所述多个导电层中的另一层中的一条导线或所述第一导电层中的所述导线的一条导线互连，
其中所述多个导电层和所述多个导电柱经布置以在所述多个导电层中的顶层的第一导线与所述第三导线之间形成至少第一导电路径，所述第一导电路径包含来自介于所述多个导电层中的所述顶层和所述第一导电层之间的所述多个导电层中的每一层的所述导线中的至少一条，以及与相邻层中的相应导线互连的所述多个导电柱的至少第一子集，
其中所述第一导电路径中的所述多个导电柱的至少一子集大致上在垂直于所述第一导电层的方向上彼此对齐。
5.根据权利要求2所述的集成电路装置，其中所述一或多对的所述第一晶体管和所述第二晶体管形成在所述有源半导体层中，并界定高度不小于单元高度的大约40％且不大于单元高度的大约60％的扩散区域。
6.一种集成电路装置，包含：
有源半导体层，其界定多个功能单元，包含至少一个数字低压差电压调节器DLVR单元，其包含具有电压供应输入和电压供应输出的数字低压差电压调节器电路；
带着多条导线的第一导电层，其位于所述数字低压差电压调节器电路上方，所述第一导电层的第一导线连接到所述电压供应输入，并且所述第一导电层的第二导线连接到所述电压供应输出；
多个导电层，其位于所述第一导电层上方；及
多个导电柱，每一所述多个导电柱将所述多个导电层中的一层中的其中一条导线与所述多个导电层中的另一层或所述第一导电层中的一条导线互连。
7.根据权利要求6所述的集成电路装置，其中所述多个导电层和所述多个导电柱进一步经布置以在所述多个导电层中的顶层的第二导线与所述第一导电层中的所述第二导线之间形成至少第二导电路径，所述第二导电路径包含来自介于所述多个导电层中的所述顶层和所述第一导电层之间的所述多个导电层中的每一层中的至少一导线，以及与相邻层中的相应导线互连的所述多个导电柱的至少第二子集，
其中所述第二导电路径中的所述多个导电柱中的至少一子集在大致上垂直于所述第一导电层的方向上彼此对齐。
8.一种制造集成电路装置的方法，所述方法包含：
在带着功能单元的行内形成有源半导体区域作为集成电路装置的一部分，所述功能单元具有共同的单元高度；
在所述有源半导体区域中形成第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管以叠接配置设置，每一所述第一晶体管和所述第二晶体管具有栅极、源极和漏极，所述第一晶体管的所述漏极连接到所述第二晶体管的所述源极；及
在所述有源半导体区域上方形成带着多条导线的第一导电层，所述导线中的第一导线连接到所述第一晶体管的所述栅极，所述导线中的第二导线连接到所述第二晶体管的所述栅极，所述导线中的第三导线连接到所述第一晶体管的所述源极，及所述导线中的第四导线连接到所述第二晶体管的所述漏极，所述第一导线、所述第二导线、所述第三导线和所述第四导线位于所述单元高度内。
9.根据权利要求8所述的方法，进一步包含：
在所述第一导电层上方形成多个导电层；
形成多个导电柱，其中每一所述多个导电柱将所述多个导电层中的一层中的其中一条导线与所述多个导电层中的另一层中的一条导线互连；及
布置所述多个导电层和所述多个导电柱以在所述多个导电层中的顶层的第一导线和所述第三导线之间形成第一导电路径，使得所述第一导电路径中的所述多个导电柱中的至少第一子集在大致上垂直于所述第一导电层的方向上彼此对齐。
10.根据权利要求8所述的方法，其中形成所述第一导电层进一步包含将第五导线设置于所述第一导电层中的所述第三导线和所述第四导线之间，并且所述第二导线和所述第五导线互连。
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