TW202248473A - 複合基板及其製造方法 - Google Patents

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Abstract

本揭示內容之一些實施方式提供一種複合基板，包含基板、絕緣層、第一含矽層、以及第一磊晶層。絕緣層設置於基板上。第一含矽層設置於絕緣層上，其中第一含矽層包含複數第V族原子。第一磊晶層設置第一含矽層上，其中第一磊晶層包含複數第III族原子，其中第一含矽層中第V族原子的分布濃度隨著接近第一磊晶層而遞增，以及第一磊晶層中第III族原子的分布濃度隨著接近第一含矽層而遞增。本揭示內容還提供一種製造複合基板的方法。

Description

複合基板及其製造方法
本揭示內容涉及複合基板及其製造方法。
5G應用在近幾年來處於蓬勃發展的階段，現今用來製作高頻元件(氮化鎵)的複合基板幾乎為高阻值（阻值＞千歐姆-公分(kΩ-cm))，因為在執行元件運作時，載子將會在低阻值的複合基板中產生串擾效應，干擾訊號傳遞。
然而，高阻值複合基板的機械強度較低，容易在磊晶後基板翹曲龜裂，而無法成長較厚的磊晶層，並且高阻值複合基板成本較高，因此，現有技術實待改善。
本揭示內容之一實施方式的目的在於，提供一種複合基板，包含基板、絕緣層、第一含矽層、以及第一磊晶層。絕緣層設置於基板上。第一含矽層設置於絕緣層上，包含複數第V族原子。第一磊晶層設置第一含矽層上，包含複數第III族原子，其中第一含矽層中第V族原子的分布濃度隨著接近第一磊晶層而遞增，以及第一磊晶層中第III族原子的分布濃度隨著接近第一含矽層而遞增。
在一些實施方式中，複合基板更包含多層磊晶結構設置於第一磊晶層上，並與第一磊晶層接觸。
在一些實施方式中，複合基板更包含堆疊結構設置於第一磊晶層上，堆疊結構包含第二含矽層以及第二磊晶層。第二含矽層設置於第一磊晶層上，包含第V族原子。第二磊晶層設置於第二含矽層上，包含第III族原子，其中第二含矽層中第V族原子的分布濃度隨著接近第二磊晶層而遞增，以及第二磊晶層中第III族原子的分布濃度隨著接近第二含矽層而遞增。
在一些實施方式中，複合基板更包含多重堆疊結構由複數堆疊結構依序堆疊而成。
在一些實施方式中，第一含矽層為圖案化結構。
本揭示內容之一實施方式的目的在於，提供製造複合基板的方法，包含：提供複數第V族原子之第一含矽層；對第一含矽層執行第一加熱處理；提供設置有絕緣層之基板；設置第一含矽層於絕緣層上；對第一含矽層執行減薄處理，獲得包含第一表面以及相對於第一表面的第二表面之薄化第一含矽層，並且第二表面與絕緣層直接接觸，其中第V族原子的分布濃度由第二表面至第一表面遞增；以及執行第一磊晶製程，包含同時：形成包含複數第III族原子之第一磊晶層於薄化第一含矽層上；以及執行第二加熱處理，使第III族原子的分布濃度隨著接近薄化第一含矽層而遞增，以獲得複合基板。
在一些實施方式中，此方法更包含設置多層磊晶結構直接接觸於第一磊晶層上。
在一些實施方式中，此方法更包含設置堆疊結構於第一磊晶層上，其中設置堆疊結構於第一磊晶層上的步驟包含：設置薄化第二含矽層於第一磊晶層上，其中薄化第二含矽層包含上表面以及相對於上表面的下表面，下表面與第一磊晶層直接接觸，其中薄化第二含矽層包含第V族原子，並且薄化第二含矽層中第V族原子分布濃度由下表面至上表面遞增；以及執行第二磊晶製程，包含同時：形成包含第III族原子之第二磊晶層於薄化第二含矽層上；以及執行第三加熱處理，使第III族原子的分布濃度隨著接近薄化第二含矽層而遞增，以獲得複合基板。
在一些實施方式中，此方法更包含設置複數的堆疊結構於第一磊晶層上，形成多重堆疊結構。
在一些實施方式中，在對第一含矽層執行減薄處理的步驟之後，此方法更包含圖案化薄化第一含矽層。
可以理解的是，下述內容提供的不同實施方式或實施例可實施本揭露之標的不同特徵。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。當然，這些僅是實施例，並且不旨在限制。舉例來說，以下所述之第一特徵形成於第二特徵上的敘述包含兩者直接接觸，或兩者之間隔有其他額外特徵而非直接接觸。此外，本揭露在複數個實施例中可重複參考數字及/或符號。這樣的重複是為了簡化和清楚，而並不代表所討論的各實施例及/或配置之間的關係。
本說明書中所用之術語一般在本領域以及所使用之上下文中具有通常性的意義。本說明書中所使用的實施例，包括本文中所討論的任何術語的例子僅是說明性的，而不限制本揭示內容或任何示例性術語的範圍和意義。同樣地，本揭示內容不限於本說明書中所提供的一些實施方式。
另外，空間相對用語，如「下」、「上」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。這些空間相對用語旨在包含除了圖式中所示之方位以外，裝置在使用或操作時的不同方位。裝置可被另外定位(例如旋轉90度或其他方位)，而本文所使用的空間相對敘述亦可相對應地進行解釋。
於本文中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或多個。將進一步理解的是，本文中所使用之『包含』、『包括』、『具有』及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其它的特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。
將理解的是，儘管本文可以使用術語第一、第二等來描述各種元件，但是這些元件不應受到這些術語的限制。這些術語用於區分一個元件和另一個元件。舉例來說，在不脫離本實施方式的範圍的情況下，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件。
於本文中，術語“和/或”包含一個或複數個相關聯的所列項目的任何和所有組合。
以下列舉數個實施方式以更詳盡闡述本發明之觸碰裝置，然其僅為例示說明之用，並非用以限定本發明，本發明之保護範圍當以後附之申請專利範圍所界定者為準。
第1A圖至第1H圖示例性地描述本揭示內容的一些實施方式中製造複合基板的各製程階段的示意圖。
首先，請見第1A圖，提供第一含矽層110。
在一些實施方式中，第一含矽層110為低阻值(阻值＜ 0.001歐姆-公分)的基材，並且摻雜N型摻雜物(第V族原子P1，帶負電，舉例而言氮原子、磷原子、砷原子、任意其他第V族原子或其組合)。可以理解的是，低阻值的基材，機械強度一般而言高於高阻值的基材，因此，若經磊晶製程，較不易翹曲龜裂，可成長出較厚的多層磊晶結構(例如包含氮化鎵等高頻元件的結構)，且成本較低；然而相對地，以低阻值的基材進一步磊晶而成的複合基板，存在著載子產生串擾效應的問題。在一實施方式中，第V族原子P1均勻分布於N型基材中。在一些實施方式中，第一含矽層110的晶格定向包含＜111＞、＜100＞、＜110＞或前述組合。值得說明的是，若在第一含矽層110上持續磊晶形成氮化鋁層，則第一含矽層110的晶格定向為＜111＞，可實現較好的晶格匹配性，避免缺陷產生，並提升磊晶生長的穩定與平整性。在一些實施方式中，第一含矽層110的基材包含矽基板、半絕緣碳化矽 (Semi-insulating SiC) 基板、半絕緣氧化鎵(Semi-insulating GaO)基板、絕緣層上覆矽(Silicon On Insulator；SOI)基板、氮化硼(BN)基板或其組合。在一些實施方式中，第一含矽層110厚度範圍為100微米至1000微米，例如100微米、200微米、300微米、400微米、500微米、600微米、700微米、800微米、900微米、1000微米或前述任意區間的數值。
接著，請見第1B圖以及第1C圖，對第一含矽層110執行第一加熱處理H1，使得第一含矽層110中第V族原子P1的濃度分布產生梯度變化。
在一些實施方式中，第一加熱處理H1可以包含快速升溫製程(Rapid thermal Process；RTP)、爐管(furnace)加熱、其餘合適之加熱方法、或其組合的方式，例如於第一含矽層110的上下兩側(針對表面112以及表面114)或周圍(圖未示)，加熱第一含矽層110。在第一加熱處理H1過程中，第V族原子P1(例如位於表面112以及表面114)會因釋氣(out-gassing)之機制，朝遠離熱源的方向D1移動，而使得第一含矽層110中的第V族原子P1的分布濃度產生梯度變化，分布濃度自表面112以及表面114往內部116遞增 (請見第1C圖)。在一些實施方式中，第一加熱處理H1的加熱溫度為600°C至1300°C，例如600°C、650°C、700°C、750°C、800°C、850°C、900°C、950°C、1000°C、1050°C、1100°C、1150°C、1200°C、1250°C、1300°C或前述任意區間的數值)。在一些實施方式中，加熱時間為5秒至30小時(例如5秒、10秒、20秒、30秒、40秒、50秒、1分鐘、5分鐘、10分鐘、20分鐘、40分鐘、1小時、5小時、10小時、15小時、20小時、25小時、30小時或前述任意區間的數值)。在一些實施方式中，未經第一加熱處理H1的第V族原子P1的初始濃度(例如位於表面112以及表面114的濃度)與經第一加熱處理H1的第V族原子P1的最高濃度(位於內部116)相同或近似，例如1x10 16個/立方公分至1x10 17個/立方公分之間。
接著，請見第1D圖，提供基板120以及絕緣層130，其中絕緣層130設置於基板120上；接著，設置第一含矽層110於絕緣層130上。
在一些實施方式中，基板120的材料包含矽基板、半絕緣碳化矽(Semi-insulating SiC)基板、半絕緣氧化鎵(Semi-insulating GaO)基板、絕緣層上覆矽(Silicon On Insulator；SOI)基板、氮化硼(BN)基板或其組合。在一些實施方式中，第一含矽層110厚度範圍為100微米至1000微米，例如100微米、200微米、300微米、400微米、500微米、600微米、700微米、800微米、900微米、1000微米或前述任意區間的數值。在一些實施方式中，絕緣層130的材料包含SiO 2、Al 2O 3、Ga 2O 3、SiN、TiN、BN或其組合。在一些實施方式中，絕緣層130為單層。在另一些實施方式中，絕緣層130可以為多層，舉例而言雙層或三層。絕緣層130為雙層時，靠近基板120之第一層的材料包含二氧化矽(SiO 2)、三氧化二鋁(Al 2O 3)、三氧化二鎵(Ga 2O 3)或其組合，遠離基板120之第二層的材料包含氮化矽(SiN)、氮化鈦(TiN)、BN(氮化硼)或其組合。絕緣層130為三層或三層以上時，靠近基板120與遠離基板120之兩層的材料與絕緣層130為雙層時相同或相似，而中間層的材料包含二氧化矽(SiO 2)、三氧化二鋁(Al 2O 3)、三氧化二鎵(Ga 2O 3)、氮化矽(SiN)、氮化鈦(TiN)、BN(氮化硼)或其組合。在一些實施方式中，絕緣層130厚度為0.1Å至10000Å之間，例如1Å至100Å(1Å、10Å、20Å、30Å、40Å、50Å、60Å、70Å、80Å、90Å、100Å或前述任意數值之間)。在一些實施方式中，可以經由高溫爐管成長、化學氣相沉積(Chemical Vapor Deposition；CVD)、物理氣相沉積(Physical Vapor Deposition；PVD)或其組合，將絕緣層130設置於基板120上。
在一些實施方式中，設置第一含矽層110於絕緣層130上的步驟，可以依序包含鍵合(例如利用氫鍵)以及熱處理，經過熱處理，水分子會擴散通過絕緣層130中的氧化物，到第一含矽層110的矽界面，形成更多氧化物，使第一含矽層110以及絕緣層130之間形成鍵結。
接著，請見第1E圖，對第一含矽層110執行減薄處理，形成薄化第一含矽層140。在一些實施方式中，可以使用化學機械拋光(Chemical-Mechanical Polishing；CMP)或是物理性研磨(Grinding)，減薄第一含矽層110，獲得薄化第一含矽層140，其中薄化第一含矽層140包含第一表面142以及相對於第一表面142的第二表面144，並且第二表面144與絕緣層130直接接觸，其中第V族原子P1的分布濃度由第二表面144至第一表面142遞增，也就是，第V族原子P1於第一表面142具有最高的分布濃度。在一些實施方式中，可以利用二次離子質譜分析儀(Secondary Ion Mass Spectrometer；SIMS)量測不同位置中的第V族原子P1的摻雜濃度變化曲線。在一些實施方式中，薄化第一含矽層140的厚度範圍為100奈米至100微米之間，例如100奈米、500奈米、1微米、10微米、20微米、30微米、40微米、50微米、60微米、70微米、80微米、90微米、100微米或前述任意區間的數值。在一些實施方式中，為了實現減薄處理後，第V族原子P1於第一表面142中具有最高的分布濃度以及薄化第一含矽層140的目標厚度，可以視第一加熱處理H1後第V族原子P1的分布狀態，選擇性地將第一含矽層110先上下翻轉，再設置第一含矽層110於絕緣層130上。在另一些實施方式中，也可以選擇不翻轉第一含矽層110，直接設置於絕緣層130上。
接著，請見第1F圖至第1G圖，執行第一磊晶製程，包含同時：形成第一磊晶層於薄化第一含矽層140上；以及執行第二加熱處理H1，以獲得複合基板100。在一些實施方式中，第一磊晶層150包含複數第III族原子P2(例如鋁原子、鎵原子、銦原子、任意其他第III族原子或前述組合)。在一些實施方式中，第一磊晶層150為氮化鋁。可以了解的是，透過第一磊晶製程中的第二加熱處理H2，在第一磊晶製程中磊晶形成第一磊晶層150的過程中，同時自上方加熱，可以改變第III族原子P2的濃度分布，使得第III族原子P2(P型摻雜物，帶正電)沿方向D2往下擴散，實現與薄化第一含矽層140的第V族原子P1(帶負電)一致或是相似的濃度梯度分布(例如第III族原子P2濃度分布隨著遠離薄化第一含矽層140與第一磊晶層150的交界面而下降，接近薄化第一含矽層140而遞增)，並透過電子電洞複合的補償機制(P-N 接面(P-N junction)或異質結(Heterojunction)的原理)，形成空乏區，進而提升阻值。在一些實施方式中，複合基板100的阻值高於1000歐姆-公分。
值得說明的是，前述一致或是相似的濃度梯度分布，可以經由菲克第二定律(Fick's Second Law；系統中某一特定點的擴散通量和濃度梯度隨時間改變，而造成擴散物質的淨累積或淨耗損之非穩態擴散)以及阿瑞尼斯方程式(Arrhenius equation；質量擴散率、化學反應的速率常數與溫度之間的關係式)，所計算而得。也就是說，可以基於所欲達成的第V族原子P1以及第III族原子P2的複合補償，經由控制第一含矽層110中的第V族原子P1的摻雜濃度、第一加熱處理H1的溫度以及時間、減薄處理的位置，以實現理想的第V族原子P1的擴散濃度梯度，同時經由調整第二加熱處理H2的溫度以及時間，以實現第一磊晶層150中第III族原子P2之擴散濃度梯度。
在一些實施方式中，第一磊晶製程使用有機金屬化學氣相沉積法(Metal Organic Chemical Vapor Deposition；MOCVD)，先在較低溫(800°C至1000°C，例如800°C、850°C、900°C、950°C、1000°C或前述任意區間的數值)下成長出厚度為5奈米至30奈米的第一成核層(例如氮化鋁)；接著，在較高溫(900°C至1100°C，例如900°C、950°C、1000°C、1050°C、1100°C或前述任意區間的數值)下成長出厚度為15奈米至250奈米的第二成核層(例如氮化鋁)，形成第一磊晶層150。經由前述方法所形成的第一磊晶層150中的第III族原子P2，可以與經1100°C至1250°C的第一加熱處理H1以及薄化處理，所製備而得的薄化第一含矽層140中的第V族原子P1，實現較為一致的濃度梯度分布，獲得具有更高阻值(較大的空乏區範圍)的複合基板100。
接著，請見第1H圖，設置多層磊晶結構160於第一磊晶層150上，多層磊晶結構160直接接觸第一磊晶層150。在一些實施方式中，多層磊晶結構160包含高頻元件，例如氮化鎵層。值得說明的是，在高阻值複合基板100上設置高頻元件，相較於在習知的低阻值複合基板上設置高頻元件，可以降低載子串擾效應，此外，還同時保留習知低阻值複合基板的高機械強度(不易在後續磊晶製程中翹曲龜裂)以及成本較低的優勢。
在一些實施方式中，多層磊晶結構160包含緩衝層161、阻抗層162、通道層163、屏障層164、以及覆蓋層165，可以由MOCVD所形成。在一些實施方式中，緩衝層161包含P型Al aGa 1-aN，P型Al aGa 1-aN可以摻雜碳、鐵、鎂或其組合，厚度為50奈米至1000奈米之間。在一些實施方式中，阻抗層162為氮化鋁鎵，厚度可以為例如200奈米，並且可以摻雜碳、鐵、或鎂。舉例而言，碳的摻雜濃度為1x10 16個/立方公分至1x10 21個/立方公分，鐵或鎂的摻雜為1x10 16個/立方公分至1x10 20個/立方公分。
在一些實施方式中，通道層163為氮化鎵，厚度為50奈米至800奈米之間。在一些實施方式中，屏障層164包含In xAl yGa 1-yN，其中0＜x＜1、0＜y≦1，厚度為8奈米至30奈米之間。在一些實施方式中，覆蓋層165為P型氮化鎵或P型Al zGa 1-zN，其中0.1≦z≦0.2。當覆蓋層165為P型氮化鎵時，厚度為1奈米至20奈米；當覆蓋層165為P型Al zGa 1-zN時，可以摻雜鎂，厚度為0.8奈米至20奈米。
值得說明的是，可以彈性提升空乏區的區域，例如增加薄化第一含矽層140以及第一磊晶層150的重複堆疊數目，或是提升空乏區的面積，例如增加薄化第一含矽層140以及第一磊晶層150之間的接觸面積等方式，提升空乏區的面積，進一步提升複合基板100的阻值，具體而言，請見第2圖以及第3圖。
第2圖示例性地描述本揭示內容的另一些實施方式中複合基板的剖面示意圖。
第2圖的材料(例如基板220、絕緣層230、薄化第一含矽層240、第一磊晶層250)與步驟大致上與第1A圖至第1G圖類似，差異在於，在第2圖中，在形成第一磊晶層250之後，進一步設置一或依序堆疊的複數堆疊結構260於第一磊晶層250上(1≤N≤20，其中複數堆疊結構260，也就是當2≤N≤20時，亦可統稱為多重堆疊結構)；接著，才以相似於第1H圖的方式，在堆疊結構260上設置多層磊晶結構(此處圖未示)。
在一些實施方式中，堆疊結構260包含薄化第二含矽層262以及第二磊晶層264，薄化第二含矽層262以及第二磊晶層264的材料以及設置方法與第1G圖中的薄化第一含矽層140以及第一磊晶層150相同或相似(例如形成第二磊晶層264之第二磊晶製程，與形成第一磊晶層的第一磊晶製程相同)，於此不另贅述。需要說明的是，在堆疊結構260中，若將一層薄化第二含矽層262以及設置於薄化第二含矽層262上的第二磊晶層264視為一組，則薄化第二含矽層262中第V族原子P1的分布濃度隨著接近同組的第二磊晶層264而遞增(例如自下表面262b往上表面262a遞增)，以及第二磊晶層264中第III族原子P2的分布濃度隨著接近同組的薄化第二含矽層262而遞增。在一些實施方式中，當第2圖中的堆疊結構260的數量為1(N=1)時，薄化第二含矽層262設置於第一磊晶層250上並與第一磊晶層250以及第二磊晶層264直接接觸。當第2圖中的堆疊結構260的數量為複數(N≥2)時，第一組堆疊結構260的薄化第二含矽層262設置於第一磊晶層250上並與第一磊晶層250以及同組的第二磊晶層264直接接觸，第二組至第N組堆疊結構260(第一組堆疊結構260上) 的薄化第二含矽層262則是設置於前一組堆疊結構260的第二磊晶層264上，並與前一組以及同組的第二磊晶層264直接接觸。因此，薄化第二含矽層262會位於第二磊晶層264之間。也就是，堆疊結構260間的薄化第二含矽層262以及第二磊晶層264彼此交錯設置。
經由堆疊結構260的設置，可以增加P-N 接面的接面數目，增加空乏區區域，相對於複合基板100(請見第1G圖)，複合基板200可以進一步提升阻值，並可以經由調整特定數目的堆疊結構260，獲得特定阻值的複合基板200，提升複合基板的應用彈性。
第3圖示例性地描述本揭示內容的另一些實施方式中的複合基板的剖面示意圖。
第3圖的材料(例如基板320、絕緣層330、薄化第一含矽層340、第一磊晶層350)與步驟大致上與第1A圖至第1G圖類似，差異在於，在第3圖中，對第一含矽層(圖未示)執行減薄處理形成薄化第一含矽層340後，進一步圖案化薄化第一含矽層340，形成在第一表面342具有複數凹槽A的圖案化結構；接著，才執行第一磊晶製程，形成第一磊晶層350於薄化第一含矽層340上。也就是，薄化第一含矽層340為薄化後，再經圖案化的第一含矽層。
經由圖案化薄化第一含矽層340，可以增加薄化第一含矽層340與第一磊晶層350的接觸面積，提升空乏區面積。相對於複合基板100(請見第1G圖)，複合基板300可以進一步提升阻值，並可以依需求設計不同的凹槽A的寬度、密度、或是形狀，從而利用調整不同的接觸面積，獲得特定阻值的複合基板300，提升複合基板的應用彈性。
綜上所述，本揭示內容的一些實施方式提供的複合基板及其製造方法，針對第一含矽層執行適當的加熱與減薄處理，以及針對第一磊晶層執行適當的加熱處理，改變第一含矽層中第V族原子以及第一磊晶層中第III族原子的分布，使兩者達成一致或相近的濃度分布，再經由電子電洞複合的補償機制，形成P-N接面，並形成空乏區，提升複合基板的阻值。也就是，利用本揭示內容的一些實施方式，可以將複合基板由低阻值轉變為高阻值，降低載子串擾效應，並兼顧低阻值複合基板的高機械強度(不易在後續磊晶製程後翹曲龜裂)以及成本較低等優勢。
儘管本揭示內容已根據某些實施方式具體描述細節，其他實施方式也是可行的。因此，所附請求項的精神和範圍不應限於本文所記載的實施方式。
100:複合基板 110:第一含矽層 112:表面 114:表面 116:內部 120:基板 130:絕緣層 140:薄化第一含矽層 142:第一表面 144:第二表面 150:第一磊晶層 160:多層磊晶結構 161:緩衝層 162:HR-layer 163:通道層 164:屏障層 165:覆蓋層 200:複合基板 220:基板 230:絕緣層 240:薄化第一含矽層 250:第一磊晶層 260:堆疊結構 262:薄化第二含矽層 262a:上表面 262b:下表面 264:第二磊晶層 300:複合基板 320:基板 330:絕緣層 340:薄化第一含矽層 342:第一表面 350:第一磊晶層 A:凹槽 D1:方向 D2:方向 H1:第一加熱處理 H2:第二加熱處理 P1:第V族原子 P2:第III族原子
通過閱讀以下參考附圖對實施方式的詳細描述，可以更完整地理解本揭示內容。 第1A圖至第1H圖示例性地描述本揭示內容的一些實施方式中製造複合基板的各製程階段的示意圖。 第2圖示例性地描述本揭示內容的另一些實施方式中複合基板的剖面示意圖。 第3圖示例性地描述本揭示內容的另一些實施方式中的複合基板的剖面示意圖。
100:複合基板
120:基板
130:絕緣層
140:薄化第一含矽層
142:第一表面
144:第二表面
150:第一磊晶層
P1:第V族原子
P2:第III族原子

Claims (10)

  1. 一種複合基板，包含： 一基板； 一絕緣層，設置於該基板上； 一第一含矽層，設置於該絕緣層上，包含複數第V族原子；以及 一第一磊晶層，設置於該第一含矽層上，包含複數第III族原子， 其中該第一含矽層中該些第V族原子的分布濃度隨著接近該第一磊晶層而遞增，以及該第一磊晶層中該些第III族原子的分布濃度隨著接近該第一含矽層而遞增。
  2. 如請求項1所述的複合基板，更包含一多層磊晶結構設置於該第一磊晶層上，並與該第一磊晶層接觸。
  3. 如請求項1所述的複合基板，更包含一堆疊結構設置於該第一磊晶層上，該堆疊結構包含： 一第二含矽層，設置於該第一磊晶層上，包含該些第V族原子；以及 一第二磊晶層，設置於該第二含矽層上，包含該些第III族原子， 其中該第二含矽層中該些第V族原子的分布濃度隨著接近該第二磊晶層而遞增，以及該第二磊晶層中該些第III族原子的分布濃度隨著接近該第二含矽層而遞增。
  4. 如請求項3所述的複合基板，更包含一多重堆疊結構由複數該堆疊結構依序堆疊而成。
  5. 如請求項1所述的複合基板，其中該第一含矽層為一圖案化結構。
  6. 一種製造複合基板的方法，包含： 提供一包含複數第V族原子之第一含矽層； 對該第一含矽層執行一第一加熱處理； 提供一設置有一絕緣層之基板； 設置該第一含矽層於該絕緣層上； 對該第一含矽層執行一減薄處理，獲得一包含一第一表面以及相對於該第一表面的一第二表面之薄化第一含矽層，並且該第二表面與該絕緣層直接接觸，其中該些第V族原子的分布濃度由該第二表面至該第一表面遞增；以及 執行一第一磊晶製程，包含同時： 形成一包含複數第III族原子之第一磊晶層於該薄化第一含矽層上；以及 執行一第二加熱處理，使該些第III族原子的分布濃度隨著接近該薄化第一含矽層而遞增，以獲得一複合基板。
  7. 如請求項6所述的方法，更包含形成一多層磊晶結構直接接觸於該第一磊晶層上。
  8. 如請求項6所述的方法，更包含設置一堆疊結構於該第一磊晶層上，其中設置該堆疊結構於該第一磊晶層上的步驟，包含： 設置一薄化第二含矽層於該第一磊晶層上，其中該薄化第二含矽層包含一上表面以及相對於該上表面的一下表面，該下表面與該第一磊晶層直接接觸，其中該薄化第二含矽層包含該些第V族原子，並且該薄化第二含矽層中該些第V族原子分布濃度由該下表面至該上表面遞增；以及 執行一第二磊晶製程，包含同時： 形成一包含該些第III族原子之第二磊晶層於該薄化第二含矽層上；以及 執行一第三加熱處理，使該些第III族原子的分布濃度隨著接近該薄化第二含矽層而遞增，以獲得該複合基板。
  9. 如請求項8所述的方法，更包含設置複數的該堆疊結構於該第一磊晶層上，形成一多重堆疊結構。
  10. 如請求項6所述的方法，其中在對該第一含矽層執行該減薄處理的步驟之後，更包含圖案化該薄化第一含矽層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP3868407B2 (ja) * 2003-07-25 2007-01-17 ローム株式会社 化合物半導体層の形成方法
JP4296276B2 (ja) * 2004-07-14 2009-07-15 国立大学法人名古屋大学 エピタキシャル成長用基材の製造方法
FR2895419B1 (fr) 2005-12-27 2008-02-22 Commissariat Energie Atomique Procede de realisation simplifiee d'une structure epitaxiee
US9997353B1 (en) * 2010-12-24 2018-06-12 Ananda H. Kumar Silicon composite substrates
EP2686878B1 (en) 2011-03-16 2016-05-18 MEMC Electronic Materials, Inc. Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures
CN107430989B (zh) 2014-12-23 2021-03-12 英特尔公司 耐受扩散的iii-v族半导体异质结构及包括其的器件
JP6471650B2 (ja) * 2015-08-27 2019-02-20 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
TW201738415A (zh) * 2016-04-26 2017-11-01 邱顯欽 積體電路
CN114093764A (zh) * 2016-12-28 2022-02-25 太阳能爱迪生半导体有限公司 单晶硅晶片
US10777644B2 (en) * 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same
JP7158272B2 (ja) 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板

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