TW202244500A - 半導體晶圓與多晶片的並行測試方法 - Google Patents

半導體晶圓與多晶片的並行測試方法 Download PDF

Info

Publication number
TW202244500A
TW202244500A TW110116476A TW110116476A TW202244500A TW 202244500 A TW202244500 A TW 202244500A TW 110116476 A TW110116476 A TW 110116476A TW 110116476 A TW110116476 A TW 110116476A TW 202244500 A TW202244500 A TW 202244500A
Authority
TW
Taiwan
Prior art keywords
test
signals
signal
circuit
test signals
Prior art date
Application number
TW110116476A
Other languages
English (en)
Other versions
TWI773301B (zh
Inventor
賴志強
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW110116476A priority Critical patent/TWI773301B/zh
Priority to CN202111193778.5A priority patent/CN115312501A/zh
Priority to US17/736,068 priority patent/US12066486B2/en
Application granted granted Critical
Publication of TWI773301B publication Critical patent/TWI773301B/zh
Publication of TW202244500A publication Critical patent/TW202244500A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一種半導體晶圓與多晶片的並行測試方法。半導體晶圓包括多個晶片、多個測試墊與測試控制電路。多個測試墊從測試治具接收多個測試訊號。測試控制電路電性連接晶片與測試墊，自測試訊號中選擇出至少一經選擇測試訊號，並依據經選擇測試訊號產生多個廣播測試訊號，且將這些廣播測試訊號並行地提供至多個晶片。

Description

半導體晶圓與多晶片的並行測試方法
本發明是有關於一種晶圓測試，且特別是有關於適用於並行地測試多個晶片的一種半導體晶圓與晶片測試方法。
於積體電路晶片封裝之前，必須對晶圓中的各個晶片進行晶片探針（Chip Probing，CP）測試程序，以過濾掉具有缺陷的晶片，從而降低製作成本。CP測試程序是利用測試治具（例如探針卡）的探針接觸晶圓上的測試墊（例如銲墊或凸塊），以將測試訊號經由探針傳導至晶片上，從而測試晶片的電性功能。隨著半導體製程的進步，單片晶圓的晶片數上升，卻也導致對每片晶圓進行CP測試所需要的時間與成本相對提昇。目前，已有一些測試方法被提出來降低測試成本，例如透過測試並列數量之擴增以降低測試時間。測試並列數量之擴增的基本概念在於提供相同的測試訊號給晶圓上的多個晶片，以同時對多個晶片進行測試。
圖1繪示一種習知的晶片測試系統的示意圖。習知的測試系統10包括測試機台110與測試治具120，其透過改良測試治具120來擴增測試並列數量。詳細而言，測試機台110所發出的驅動訊號是有限的，但透過在測試治具120上設計訊號分享線路，可將單一驅動測試訊號DR1擴展為提供給多個晶片130_1~130_n的n個測試訊號DR1_1~DR1_n，這n個測試訊號DR1_1~DR1_n再透過測試治具120的探針提供給晶片130_1~130_n。
然而，這種透過測試治具120將單一驅動測試訊號DR1擴展為多個測試訊號DR1_1~DR1_n的方式，需要犧牲訊號完整性。隨著測試訊號DR1_1~DR1_n之數量的增加，測試訊號DR1_1~DR1_n的頻率會下降，而其上升/下降時間（Rising/Falling time）會增加，從而延緩測試速度。此外，若晶片130_1~130_n的一者的測試訊號輸入端與短路路徑或漏電流路徑相連，會讓其他測試訊號受到干擾，進而影響其他晶片的測試結果，而發生誤宰（overkill）的問題。例如，當晶片130_1~130_n的一者為位於晶圓片邊緣的不合格晶粒（ugly die）時，測試訊號DR1_1~DR1_n的一者將可能短路到參考電壓或耦接到漏電流路徑，並因此使其他測試訊號受到干擾。為了降低測試訊號間的干擾，習知的測試治具120的訊號分享線路配置有多個隔絕電阻R1~Rn。但是，若隔絕電阻R1~Rn的電阻值設計的太小，則抗干擾能力不佳。若隔絕電阻R1~Rn的電阻值設計的太大，則會降低測試訊號DR1_1~DR1_n的訊號頻率並連帶拖累測試速度變得更慢。
有鑑於此，本發明提供一種半導體晶圓與晶片測試方法，其可提昇測試正確性與降低測試成本。
本發明實施例提出一種半導體晶圓，其包括多個晶片、多個測試墊與測試控制電路。多個測試墊從測試治具接收多個測試訊號。測試控制電路電性連接晶片與測試墊，自測試訊號中選擇出至少一經選擇測試訊號，並依據經選擇測試訊號產生多個廣播測試訊號，且將這些廣播測試訊號並行地提供至多個晶片。
本發明實施例提出一種多晶片的並行測試方法，包括下列步驟。由多個測試墊從測試治具接收多個測試訊號。由形成於半導體晶圓上的測試控制電路自測試訊號中選擇出至少一經選擇測試訊號。由測試控制電路依據經選擇測試訊號產生多個廣播測試訊號，且將這些廣播測試訊號並行地提供至多個晶片。
基於上述，於本發明的實施例中，形成於半導體晶圓上的測試控制電路可在接收測試機台所產生的多個測試訊號後，選擇出未受到干擾的經選擇測試訊號，並且依據經選擇測試訊號產生用以並行地分配給多個晶片的多個廣播測試訊號。藉此，半導體晶圓上的多個晶片可依據各自接收到的廣播測試訊號並行地進行測試，從而提昇測試效率且減少誤宰的可能性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖2，本發明一實施例的半導體晶圓20包括多個晶片22、多個測試墊26與測試控制電路28。在一些實施例中，透過晶圓切割製程，半導體晶圓20沿切割道24被分割以使這些晶片22彼此分隔開。半導體晶圓20可由矽或其他半導體材料製成。晶片22可包括邏輯電路、記憶體電路、類比元件電路、其類似者或其組合，本發明不為此限。舉例而言，晶片22可為動態隨機存取記憶體晶片。
在一些實施例中，測試墊26可設置於切割道24內。測試墊26的材料為金屬材料，例如鋁、鋁合金或其組合。測試墊26可與半導體晶圓20內的金屬線路層互連，使測試墊26可以電性連接晶片22內的元件。測試機台的測試治具（例如探針卡上的探針）可接觸半導體晶圓20的對應的測試墊26，以對晶片22進行電性測試。換言之，測試墊26可從測試治具接收測試機台所提供的測試訊號。在一些實施例中，測試治具不具有訊號分享功能，而是將測試機台產生的相互獨立的多個測試訊號直接傳輸至這些測試墊26，使測試墊26可接收到訊號完整性較高的測試訊號。
於本實施例中，測試控制電路28可形成於晶片22間的切割道24上。然而，在其他替代實施例中，測試控制電路28可形成於這些晶片22的至少一者的內部。測試控制電路28可經由測試治具與測試墊26接收測試機台產生的測試訊號。測試控制電路28被配置為將某一測試墊26所接收的某一測試訊號擴展為M個廣播測試訊號，因此M個晶片22可同時接收到對應的廣播測試訊號來並行地進行晶片測試，其中M為大於1的整數。
請參照圖3，本發明一實施例的晶片測試系統包括測試機台30、測試治具32及半導體晶圓20。測試機台30產生N個測試訊號st1_1~stN_1，且測試治具32將測試訊號st1_1~stN_1傳送至N個測試墊26(1)_1~26(N)_1。更詳細而言，測試機台30可產生訊號波型相同的N個測試訊號st1_1~stN_1，其中N為大於1的整數。
測試控制電路28電性連接M個晶片22_1~22_M與N個測試墊26(1)_1~26(N)_1。測試控制電路28可自測試訊號st1_1~stN_1中選擇出至少一經選擇測試訊號（例如被判定為未受到干擾的測試訊號），依據此經選擇測試訊號產生M個廣播測試訊號bt1_1~btM_1，並將廣播測試訊號bt1_1~btM_1提供給晶片22_1~22_M。具體而言，測試控制電路28可將經選擇測試訊號複製為M個廣播測試訊號bt1_1~btM_1。舉例而言，測試控制電路28可透過其內部的單位增益緩衝電路來產生M個廣播測試訊號bt1_1~btM_1。廣播測試訊號bt1_1~btM_1的訊號波型彼此相同，且廣播測試訊號bt1_1~btM_1的訊號波型相同於經選擇測試訊號。
如圖3所示，晶片22_1接收廣播測試訊號bt1_1，晶片22_2接收廣播測試訊號bt2_1，依此類推。藉此，各晶片22_1~22_M可依據廣播測試訊號bt1_1~btM_1的對應一者進行晶片測試，並將測試結果回報給測試機台30。在一些實施例中，由於測試控制電路28是透過緩衝電路來複製經選擇測試訊號，因此即便晶片22_1~22_M之某一者將廣播測試訊號bt1_1~btM_1的對應一者耦接至短路路徑或漏電流路徑，也不會影響到其他晶片的測試結果。
請參照圖4，本發明一實施例的晶片測試系統的測試機台30可產生N個測試訊號群組G_1~G_N，各個測試訊號群組G_1~G_N包括k個測試訊號，亦即產生N×k個測試訊號st1_1~st1_k（即多個第一測試訊號）、st2_1~st2_k（即多個第二測試訊號）、…、stN_1~stN_k，其中k為正整數。測試治具32將測試訊號st1_1~st1_k、st2_1~st2_k、…、stN_1~stN_k分別傳送至N×k個測試墊26(1)_1~26(1)_k（即多個第一測試墊）、26(2)_1~26(2)_k（即多個第二測試墊）、…、26(N)_1~26(N)_k。例如，測試墊26(1)_1可從測試治具32接收到測試訊號st1_1。各個測試訊號群組G_1~G_N是用以進行相同的測試項目。亦即，各個測試訊號群組G_1~G_N的各測試訊號的訊號波型會相同於其他測試訊號群組的對應測試訊號的訊號波型。例如，測試訊號st1_1的訊號波型相同於測試訊號st2_1的訊號波型。
於本實施例中，測試控制電路28可選擇N個測試訊號群組G_1~G_N的其中一者，進而將經選擇群組的測試訊號作為多個經選擇測試訊號。例如，測試控制電路28可自屬於測試訊號群組G_1的測試訊號st1_1~st1_k與屬於測試訊號群組G_2的多個測試訊號st2_1~st2_k中，選擇出測試訊號st1_1~st1_k作為多個經選擇測試訊號。於是，測試控制電路28可依據測試訊號st1_1~st1_k產生M×k個廣播測試訊號bt1_1~bt1_k、bt2_1~bt2_k、…、btM_1~btM_k，並將廣播測試訊號bt1_1~bt1_k、bt2_1~bt2_k、…、btM_1~btM_k提供給晶片22_1~22_M。更具體而言，測試控制電路28可依據測試訊號群組G_1與訊號複製電路產生M個廣播訊號群組BG_1~BG_M，各個廣播訊號群組BG_1~BG_M包括k個廣播測試訊號。例如，測試控制電路28可將測試訊號st1_1複製為M個廣播測試訊號bt1_1、bt2_1、…、btM_1。
如圖4所示，晶片22_1接收廣播訊號群組BG_1的廣播測試訊號bt1_1~bt1_k，晶片22_2接收廣播訊號群組BG_2的廣播測試訊號bt2_1~bt2_k，依此類推。藉此，各晶片22_1~22_M可依據廣播訊號群組BG_1~BG_M的對應一者進行晶片測試，並將測試結果回報給測試機台30。值得一提的是，在一些實施例中，即便晶片22_1~22_M之某一者將接收到的廣播測試訊號耦接至短路路徑或漏電流路徑，也不會影響到其他晶片的測試結果。並且，在至少存在一組正確的測試訊號群組的情況下，晶片22_1~22_M的測試結果可依據符合預期的測試訊號來執行晶片檢測。再者，基於圖3與圖4的實施例可知，半導體晶圓上的M個晶片22_1~22_M可並行地進行晶片測試以節省測試時間。
以下將列舉實施例說明測試控制電路28選擇經選擇測試訊號的詳細實施方式，其中是基於圖4的架構且k＝4為範例。然而，本發明並不以此為限。
請參照圖5，本發明一實施例的測試控制電路28可包括N個訊號接收與解碼電路281_1~281_N與輸入選擇與廣播電路282。訊號接收與解碼電路281_1~281_N被配置以接收來自測試墊26(1)_1~26(1)_4、26(2)_1~26(2)_4、…、26(N)_1~26(N)_4的N×4個測試訊號st1_1~st1_4、st2_1~st2_4、…、stN_1~stN_4，且被配置以輸出經選擇測試訊號及N個通道確認訊號CR1~CRN。輸入選擇與廣播電路282電性連接訊號接收與解碼電路281_1~281_N與晶片22_1~22_M，且被配置以接收經選擇測試訊號及N個通道確認訊號CR1~CRN，且將所產生的輸出致能訊號EN1~ENN與廣播測試訊號bt1_1~bt1_4、bt2_1~bt2_4、…、btM_1~btM_4分別輸出至訊號接收與解碼電路281_1~281_N及晶片22_1~22_M。
輸入選擇與廣播電路282依據各通道確認訊號CR1~CRN的準位，而自N×4個測試訊號st1_1~st1_4、st2_1~st2_4、…、stN_1~stN_4中選擇出4個經選擇測試訊號，並依據此些經選擇測試訊號產生廣播測試訊號bt1_1~bt1_4、bt2_1~bt2_4、…、btM_1~btM_4，且將廣播測試訊號bt1_1~bt1_4、bt2_1~bt2_4、…、btM_1~btM_4並行地提供至晶片22_1~22_M。具體而言，輸入選擇與廣播電路282可依據通道確認訊號CR_1~CRN的準位，而從N個測試訊號群組G_1~G_N選擇出未受到干擾的多個經選擇測試訊號，並依據選擇結果決定輸出致能訊號EN1~ENN的輸出準位。
於一些實施例中，輸入選擇與廣播電路282可參考如表1所示的真值表，以依據通道確認訊號CR_1~CRN的準位決定輸出致能訊號EN1~ENN的準位，然而本發明不為此限。 表1
輸入（通道確認訊號） 輸出（輸出致能訊號）
CR1 CR2 CR3 … CRN EN1 EN2 EN3 … ENN
1 x x … x 0 1 1 … 1
0 1 x … x 1 0 1 … 1
0 0 1 … x 1 1 0 … 1
… … … … … … … … …  
0 0 0 … 1 1 1 1 … 0
其中，「1」代表高邏輯準位，而「0」代表低邏輯準位。於表1的範例中，當通道確認訊號CR1具有高邏輯準位，無論其他通道確認訊號CR2~CRN的準位是高邏輯準位或低邏輯準位，輸入選擇與廣播電路282產生具有低邏輯準位的輸出致能訊號EN1與具有高邏輯準位的輸出致能訊號EN2~ENN。當通道確認訊號CR1具有低邏輯準位且通道確認訊號CR2具有高邏輯準位，無論其他通道確認訊號CR3~CRN的準位是高邏輯準位或低邏輯準位，輸入選擇與廣播電路282產生具有低邏輯準位的輸出致能訊號EN2與具有高邏輯準位的輸出致能訊號EN1、EN3~ENN，依此類推。
於本實施例中，訊號接收與解碼電路281_1~281_N依據測試訊號st1_1~st1_4、st2_1~st2_4、…、stN_1~stN_4是否符合預設波型，而決定通道確認訊號CR1~CRN的準位。舉例而言，訊號接收與解碼電路281_1電性連接測試墊26(1)_1~26(1)_4，且包括輸入電路in1_1~in1_4以接收對應的測試訊號st1_1~st1_4。訊號接收與解碼電路281_1依據各個測試訊號st1_1~st1_4是否符合測試所需的對應預設波型，而決定通道確認訊號CR1的準位。例如，訊號接收與解碼電路281_1可包括耦接至輸入電路in1_1~in1_4的輸出的解碼電路，以判斷測試訊號st1_1~st1_4是否符合測試所需的對應預設波型，據以產生通道確認訊號CR1。當各個測試訊號st1_1~st1_4皆符合測試所需的對應預設波型時，訊號接收與解碼電路281_1可決定通道確認訊號CR1的準位為高邏輯準位。當測試訊號st1_1~st1_4其中之一不符合對應預設波型時，訊號接收與解碼電路281_1可決定通道確認訊號CR1的準位為低邏輯準位。各訊號接收與解碼電路281_1~281_N的操作方式彼此相似，於此不再贅述。藉此，各訊號接收與解碼電路281_1~281_N可判斷其接收到的一組測試訊號是否有受到干擾，並據以輸出具有對應準位的通道確認訊號CR1~CRN至輸入選擇與廣播電路282。
於本實施例中，輸入選擇與廣播電路282可利用輸出致能訊號EN1~ENN控制訊號接收與解碼電路281_1~281_N的其中一者被致能，來取得測試訊號群組G_1~G_N的其中一者（即經選擇測試訊號）。例如，訊號接收與解碼電路281_1可包括延遲電路與輸出控制電路out1_1~out1_4。延遲電路配置於輸出控制電路out1_1~out1_4與輸入電路in1_1~in1_4之間，用以延遲測試訊號st1_1~st1_4。延遲電路可與解碼電路並聯地耦接至輸入電路in1_1~in1_的輸出。輸出控制電路out1_1~out1_4配置於延遲電路與輸入選擇與廣播電路282之間，其根據輸出致能訊號EN1被致能，以輸出經延遲的測試訊號st1_1~st1_4做為經選擇測試訊號。
於本實施例中，當輸出致能訊號EN1具有高邏輯準位時，訊號接收與解碼電路281_1的輸出控制電路被失能，而無法輸出測試訊號st1_1~st1_4。相反地，當輸出致能訊號EN1具有低邏輯準位時，訊號接收與解碼電路281_1的輸出控制電路被致能，使測試訊號st1_1~st1_4被輸出至輸入選擇與廣播電路282。舉例而言，表2為訊號接收與解碼電路281_1決定阻斷或輸出測試訊號的真值表的範例。其他的訊號接收與解碼電路281_2~281_N可依據相同原理而輸出或阻斷各自收到的測試訊號，而不再贅述。 表2
輸入訊號 （輸出致能訊號EN1） 輸出訊號
0 st1_1 st1_2 st1_3 st1_4
1 HZ HZ HZ HZ
其中，「HZ」代表高阻抗（即開路狀態）。
請參照圖6，假設N=2，訊號接收與解碼電路281_1可經由測試墊26(1)_1~26(1)_4接收測試訊號st1_1~st1_4，而訊號接收與解碼電路281_2可經由測試墊26(2)_1~26(2)_4接收測試訊號st2_1~st2_4。於一些實施例中，訊號接收與解碼電路281_1~281_2可形成於晶片22_1~22_M之間的切割道上。訊號接收與解碼電路281_1~281_2可分別判斷測試訊號st1_1~st1_4、st2_1~st2_4是否符合預設波型，並據以分別輸出通道確認訊號CR1~CR2。於一些實施例中，輸入選擇與廣播電路282可形成於晶片22_1~22_M之間的切割道上。晶片22_1~22_M以陣列形式排列於半導體晶圓上。
如圖6所示，輸入選擇與廣播電路282可從訊號接收與解碼電路281_1~281_2接收通道確認訊號CR1~CR2，並據以決定輸出致能訊號EN1~EN2的準位。輸入選擇與廣播電路282提供輸出致能訊號EN1~EN2分別給訊號接收與解碼電路281_1~281_2，使訊號接收與解碼電路281_1~281_2可決定是否輸出測試訊號st1_1~st1_4、st2_1~st2_4給輸入選擇與廣播電路282。當輸入選擇與廣播電路282接收到測試訊號st1_1~st1_4，可將其複製為廣播測試訊號bt1_1~bt1_4、bt2_1~bt2_4、…、btM_1~btM_4。輸入選擇與廣播電路282可經由半導體晶圓的內部金屬線路層而將廣播測試訊號bt1_1~bt1_4、bt2_1~bt2_4、…、btM_1~btM_4提供給對應的晶片22_1~22_M。舉例而言，輸入選擇與廣播電路282可將廣播測試訊號bt1_1~bt1_4提供給對應的晶片22_1。藉此，在測試機台提供兩組測試訊號st1_1~st1_4、st2_1~st2_4的情況下，M個晶片22_1~22_M可取得其中一者以並行地進行晶片測試。
請參照圖7，在一些實施例中，半導體晶圓20可被劃分為多個晶片測試區域（例如晶片測試區域R1）。各晶片測試區域可包括多個晶片。本發明對於晶片測試區域的劃分方式並不加以限制，其可依據測試需求而決定。測試機台可利用測試治具依序對各個晶片測試區域進行測試，且測試機台可利用測試治具對各晶片測試區域內的多個晶片進行並行地測試。於一些實施例中，同一個晶片測試區域內的多個晶片可自對應的測試控制電路接收基於相同的一或多個經選擇測試訊號而產生的廣播測試訊號。
如圖7所示，以晶片測試區域R1來說明，假設晶片測試區域R1包括16個晶片22_1~22_16，即M=16。此外，假設測試機台可產生4個測試訊號群組，即N=4。在此情況下，16個晶片22_1~22_16與4×4個測試墊26(1)_1~26(1)_4、26(2)_1~26(2)_4、26(3)_1~26(3)_4、26(4)_1~26(4)_4可形成於晶片測試區域R1裡。晶片測試區域R1的測試控制電路（未繪示於圖7）可產生多個廣播測試訊號給晶片22_1~22_16，使測試機台可同時對16個晶片22_1~22_16進行晶片測試。測試控制電路可形成於晶片測試區域R1內的切割道上。或者，測試控制電路可形成於晶片測試區域R1內的晶片22_1~22_16其中至少一之內。
於本實施例中，用於接收第一測試訊號群組的多個測試訊號的測試墊26(1)_1~26(1)_4可設置於晶片測試區域R1的左上角區域；用於接收第二測試訊號群組的多個測試訊號的測試墊26(2)_1~26(2)_4可設置於晶片測試區域R1的右上角區域；用於接收第三測試訊號群組的多個測試訊號的測試墊26(3)_1~26(3)_4可設置於晶片測試區域R1的左下角區域；用於接收第四測試訊號群組的多個測試訊號的測試墊26(4)_1~26(4)_4可設置於晶片測試區域R1的右下角區域。藉此，可將對應至不同測試訊號群組的多個測試墊設置於晶片測試區域中的不同角落，以盡可能確保半導體晶圓上的測試控制電路可至少收到一組未受到干擾的測試訊號，進而可避免晶片測試區域因為包括不合格晶粒、位於晶圓邊緣或局部製程缺陷而只收到不良測試訊號的情況發生。
請參照圖8，於本發明一實施例的晶片測試方法中，於步驟S801，由多個測試墊從測試治具接收多個相互獨立的測試訊號。於步驟S802，由半導體晶圓上的測試控制電路自測試訊號中選擇出至少一經選擇測試訊號。於步驟S803，由測試控制電路依據至少一經選擇測試訊號產生多個廣播測試訊號，且將這些廣播測試訊號並行地提供給半導體晶圓的多個晶片。本實施例晶片測試方法的相關實施細節可由上述關於圖1至圖7的各實施例的敘述當中獲得足夠的教示以及建議，在此不再加以贅述。
綜上所述，根據本發明的實施例，測試機台產生的多組測試訊號群組可直接輸入至半導體晶圓上的測試墊。半導體晶圓上的測試控制電路可從多組測試訊號群組中選擇出一組可靠的測試訊號群組，並將被選擇的測試訊號群組中的經選擇測試訊號複製為多個廣播測試訊號，使得多個晶片可同時收到對應的廣播測試訊號來進行晶片測試。因此，各個晶片不僅可收到訊號完整度較高的測試訊號，且測試訊號也不會發生訊號頻率下降的問題。並且，透過測試控制電路的設置，不僅測試並列數量可以擴增而提昇晶片測試效率，且測試治具的複雜度與成本可以降低。此外，還可提昇晶片測試的正確性且降低誤宰的發生機率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:測試系統 110, 30:測試機台 120, 32:測試治具 DR1:驅動測試訊號 130_1~130_n:晶片 DR1_1~DR1_n:測試訊號 R1~Rn:隔絕電阻 20:半導體晶圓 22, 22_1~22_M:晶片 24:切割道 26(1)_1~26(1)_k, 26(2)_1~26(2)_k, 26(N)_1~26(N)_k, 26:測試墊 28:測試控制電路 st1_1~st1_k, st2_1~st2_k, stN_1~stN_k:測試訊號 bt1_1~bt1_k, bt2_1~bt2_k, btM_1~btM_k:廣播測試訊號 G_1~G_N:測試訊號群組 BG_1~BG_M:廣播訊號群組 281_1~281_N:訊號接收與解碼電路 in1_1~in1_4:輸入電路 out1_1~out1_4:輸出控制電路 282:輸入選擇與廣播電路 CR1~CRN:通道確認訊號 EN1~ENN:輸出致能訊號 R1:晶片測試區域 S801, S802, S803:步驟
圖1繪示為一種習知的晶片測試系統的示意圖。 圖2是依照本發明一實施例的半導體晶圓的上視示意圖。 圖3是依照本發明一實施例的晶片測試系統的示意圖。 圖4是依照本發明一實施例的晶片測試系統的示意圖。 圖5是依照本發明一實施例的測試控制電路的方塊示意圖。 圖6是依照本發明一實施例的形成於切割道上的測試控制電路的示意圖。 圖7是依照本發明一實施例的晶片測試區與多個測試墊的示意圖。 圖8是依照本發明一實施例的晶片測試方法的流程圖。
30:測試機台
32:測試治具
22_1~22_M:晶片
26(1)_1~26(N)_1:測試墊
28:測試控制電路
st1_1~stN_1:測試訊號
bt1_1~btM_1:廣播測試訊號

Claims (17)

  1. 一種半導體晶圓，包括： 多個晶片； 多個測試墊，從一測試治具接收多個測試訊號；以及 一測試控制電路，電性連接該些晶片與該些測試墊，自該些測試訊號中選擇出至少一經選擇測試訊號，並依據該至少一經選擇測試訊號產生多個廣播測試訊號，且將該些廣播測試訊號並行地提供至該些晶片。
  2. 如請求項1所述的半導體晶圓，其中該些測試墊包括多個第一測試墊與多個第二測試墊，該些測試訊號包括多個第一測試訊號與多個第二測試訊號，該些第一測試墊接收該些第一測試訊號，該些第二測試墊接收該些第二測試訊號， 其中，該測試控制電路自該些第一測試訊號與該些第二測試訊號中選擇出該些第一測試訊號，並依據該些第一測試訊號產生該些廣播測試訊號。
  3. 如請求項1所述的半導體晶圓，其中該些測試墊從該測試治具接收相互獨立的該些測試訊號，該半導體晶圓包括多個晶片測試區域，且該些測試墊配置於各該些晶片測試區域的不同角落。
  4. 如請求項1所述的半導體晶圓，其中該測試控制電路包括電性連接至該些晶片的一輸入選擇與廣播電路，該輸入選擇與廣播電路被配置為接收多個通道確認訊號，依據各該些通道確認訊號的準位而自該些測試訊號中選擇出該至少一經選擇測試訊號，並依據該至少一經選擇測試訊號產生該些廣播測試訊號。
  5. 如請求項4所述的半導體晶圓，其中該測試控制電路包括電性連接至該些測試墊的多個訊號接收與解碼電路，該些訊號接收與解碼電路被配置為接收該些測試訊號， 依據該些測試訊號是否符合預設波型而決定該些通道確認訊號的準位，並對應輸出該些通道確認訊號至該輸入選擇與廣播電路。
  6. 如請求項5所述的半導體晶圓，其中該輸入選擇與廣播電路被配置為依據該些通道確認訊號的準位產生多個輸出致能訊號，並將該些輸出致能訊號提供至該些訊號接收與解碼電路，且該些訊號接收與解碼電路依據該些輸出致能訊號，將該至少一經選擇測試訊號輸出至該輸入選擇與廣播電路。
  7. 如請求項5所述的半導體晶圓，其中各該些訊號接收與解碼電路包括： 一輸入電路，被配置為接收該些測試訊號的至少一者； 一解碼電路，耦接至該輸入電路的輸出，該解碼電路被配置為判斷該些測試訊號的至少一者是否符合預設波型，且產生該些通道確認訊號的其中一者； 一延遲電路，與該解碼電路並聯地耦接至該輸入電路的輸出，該延遲電路被配置為延遲該些測試訊號的至少一者；及 一輸出控制電路，配置於該延遲電路與該輸入選擇與廣播電路之間，且被配置為根據該輸出致能訊號被致能，以將經延遲的該些測試訊號的至少一者做為該至少一經選擇測試訊號輸出至該輸入選擇與廣播電路。
  8. 如請求項7所述的半導體晶圓，其中當該輸出控制電路接收到具有低邏輯準位的該輸出致能訊號時，該輸出控制電路被致能；當該輸出控制電路接收到具有高邏輯準位的該輸出致能訊號時，該輸出控制電路被失能，以阻斷該些訊號接收與解碼電路的對應者所接收的該些測試訊號的輸出。
  9. 如請求項1所述的半導體晶圓，其中該測試控制電路形成於該些晶片間的切割道上。
  10. 如請求項1所述的半導體晶圓，其中該測試控制電路形成於該些晶片的其中一者的內部。
  11. 一種多晶片的並行測試方法，包括： 由半導體晶圓上的多個測試墊從一測試治具接收多個測試訊號； 由該半導體晶圓上的測試控制電路自該些測試訊號中選擇出至少一經選擇測試訊號；以及 由該測試控制電路依據該至少一經選擇測試訊號產生多個廣播測試訊號，且將該些廣播測試訊號並行地提供至該半導體晶圓的多個晶片。
  12. 如請求項11所述的多晶片的並行測試方法，其中該些測試墊包括多個第一測試墊與多個第二測試墊，該些測試訊號包括多個第一測試訊號與多個第二測試訊號，該些第一測試墊接收該些第一測試訊號，該些第二測試墊接收該些第二測試訊號， 其中由該測試控制電路自該些測試訊號中選擇出該經選擇測試訊號的步驟包括： 由該測試控制電路自該些第一測試訊號與該些第二測試訊號中選擇出該些第一測試訊號， 其中由該測試控制電路依據該經選擇測試訊號產生該些廣播測試訊號，且將該些廣播測試訊號並行地提供至該些晶片的步驟包括： 由該測試控制電路依據該些第一測試訊號產生該些廣播測試訊號。
  13. 如請求項11所述的多晶片的並行測試方法，其中由該測試控制電路自該些測試訊號中選擇出該至少一經選擇測試訊號的步驟包括： 由一輸入選擇與廣播電路接收多個通道確認訊號，依據各該些通道確認訊號的準位而自該些測試訊號中選擇出該至少一經選擇測試訊號。
  14. 如請求項13所述的多晶片的並行測試方法，其中由該測試控制電路自該些測試訊號中選擇出該至少一經選擇測試訊號的步驟還包括： 由多個訊號接收與解碼電路依據該些測試訊號是否符合一預設波型而決定該些通道確認訊號的準位，並對應輸出該些通道確認訊號至該輸入選擇與廣播電路。
  15. 如請求項14所述的多晶片的並行測試方法，其中由該測試控制電路自該些測試訊號中選擇出該至少一經選擇測試訊號的步驟還包括： 由該輸入選擇與廣播電路依據該些通道確認訊號的準位產生多個輸出致能訊號，並將該些輸出致能訊號提供至該些訊號接收與解碼電路；以及 由該些訊號接收與解碼電路依據該些輸出致能訊號，將該至少一經選擇測試訊號輸出至該輸入選擇與廣播電路。
  16. 如請求項15所述的多晶片的並行測試方法，其中由各該些訊號接收與解碼電路依據該些測試訊號是否符合該預設波型而決定該些通道確認訊號的準位，並對應輸出該些通道確認訊號至該輸入選擇與廣播電路的步驟包括： 由各該些訊號接收與解碼電路的一輸入電路接收該些測試訊號的至少一者； 由各該些訊號接收與解碼電路的一解碼電路判斷該些測試訊號的至少一者是否符合該預設波型，且產生該些通道確認訊號的其中一者； 由各該些訊號接收與解碼電路的一延遲電路延遲該些測試訊號的至少一者；以及 由各該些訊號接收與解碼電路的一輸出控制電路根據該輸出致能訊號被致能，以將經延遲的該些測試訊號的至少一者做為該至少一經選擇測試訊號輸出至該輸入選擇與廣播電路。
  17. 如請求項16所述的多晶片的並行測試方法，其中當該輸出控制電路接收到具有低邏輯準位的該輸出致能訊號時，該輸出控制電路被致能；當該輸出控制電路接收到具有高邏輯準位的該輸出致能訊號時，該輸出控制電路被失能，以阻斷該些訊號接收與解碼電路的對應者所接收的該些測試訊號的輸出。
TW110116476A 2021-05-07 2021-05-07 半導體晶圓與多晶片的並行測試方法 TWI773301B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW110116476A TWI773301B (zh) 2021-05-07 2021-05-07 半導體晶圓與多晶片的並行測試方法
CN202111193778.5A CN115312501A (zh) 2021-05-07 2021-10-13 半导体晶圆与多芯片的并行测试方法
US17/736,068 US12066486B2 (en) 2021-05-07 2022-05-03 Semiconductor wafer and multi-chip parallel testing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110116476A TWI773301B (zh) 2021-05-07 2021-05-07 半導體晶圓與多晶片的並行測試方法

Publications (2)

Publication Number Publication Date
TWI773301B TWI773301B (zh) 2022-08-01
TW202244500A true TW202244500A (zh) 2022-11-16

Family

ID=83806956

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110116476A TWI773301B (zh) 2021-05-07 2021-05-07 半導體晶圓與多晶片的並行測試方法

Country Status (3)

Country Link
US (1) US12066486B2 (zh)
CN (1) CN115312501A (zh)
TW (1) TWI773301B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202426952A (zh) * 2022-11-30 2024-07-01 瑞士商康杜實驗室公司 同質多晶粒封裝中之測試圖樣向量
CN116454069B (zh) * 2023-06-14 2023-09-15 深圳中安辰鸿技术有限公司 一种半导体芯片及其htol、延时和整体测试方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7350108B1 (en) * 1999-09-10 2008-03-25 International Business Machines Corporation Test system for integrated circuits
US6779140B2 (en) * 2001-06-29 2004-08-17 Agilent Technologies, Inc. Algorithmically programmable memory tester with test sites operating in a slave mode
US6988232B2 (en) * 2001-07-05 2006-01-17 Intellitech Corporation Method and apparatus for optimized parallel testing and access of electronic circuits
US7039545B2 (en) * 2004-04-19 2006-05-02 Agilent Technologies, Inc. Apparatus, system and/or method for converting a serial test to a parallel test
US9003254B2 (en) * 2010-04-25 2015-04-07 Ssu-Pin Ma Methods and systems for testing electronic circuits
SG193423A1 (en) * 2011-03-16 2013-10-30 Formfactor Inc Wireless probe card verification system and method
US10162007B2 (en) * 2013-02-21 2018-12-25 Advantest Corporation Test architecture having multiple FPGA based hardware accelerator blocks for testing multiple DUTs independently
US20160245864A1 (en) * 2015-02-20 2016-08-25 Texas Test Corporation Automatic test apparatus for functional digital testing of multiple semiconductor integrated circuit devices
KR102583174B1 (ko) * 2018-06-12 2023-09-26 삼성전자주식회사 테스트 인터페이스 보드, 이를 포함하는 테스트 시스템 및 이의 동작 방법
CN108919006A (zh) * 2018-07-12 2018-11-30 长江存储科技有限责任公司 接口扩展模组、老化测试系统、老化测试方法及存储介质
US10976361B2 (en) * 2018-12-20 2021-04-13 Advantest Corporation Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes

Also Published As

Publication number Publication date
US12066486B2 (en) 2024-08-20
US20220357392A1 (en) 2022-11-10
TWI773301B (zh) 2022-08-01
CN115312501A (zh) 2022-11-08

Similar Documents

Publication Publication Date Title
TWI411795B (zh) 測試直通矽晶穿孔的方法及其電路
US10074579B1 (en) Stacked semiconductor device
US7330043B2 (en) Semiconductor device and test method for the same
KR100750192B1 (ko) 크랙 검사 회로를 갖는 반도체 칩 및 이를 이용한 크랙검사 방법
TWI773301B (zh) 半導體晶圓與多晶片的並行測試方法
US8847221B2 (en) Stacked semiconductor device and method of testing the same
JP2004006857A (ja) 集積回路チップ及びそれの製造方法
US7649376B2 (en) Semiconductor device including test element group and method for testing therefor
JPWO2007097053A1 (ja) 半導体集積回路とその検査方法
US11476169B2 (en) Semiconductor chips including through electrodes and methods of testing the through electrodes
TW201710691A (zh) 使用單一探針測試晶片的多個連接墊的測試裝置及方法
US20130153899A1 (en) Semiconductor device having plural semiconductor chips
JP4789308B2 (ja) 半導体装置のテスト電源供給回路
TWI569022B (zh) 測試系統
TWI220545B (en) Test method of dynamic procedure for semiconductor chip
US7079433B1 (en) Wafer level burn-in of SRAM
US8362795B2 (en) Semiconductor device capable of verifying reliability
TW200408030A (en) Semiconductor wafer testing system and method
TWI847717B (zh) 待機電流檢測電路
US20230070785A1 (en) Semiconductor device including through-silicon via (tsv) test device and operating method thereof
JP2005121553A (ja) プローブカード及び半導体チップの試験方法
KR20050028740A (ko) 반도체 칩 테스트 방법
KR100253389B1 (ko) 반도체 디바이스의 주변회로
Olson Charged device model electrostatic discharge failures in system on a chip and system in a package designs
KR20000009911A (ko) 메모리 장치들의 웨이퍼상에서 번-인을 수행하기 위한 회로 및방법