TW202240783A - 接合的晶圓結構 - Google Patents

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TW202240783A
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wafer
substrate
array
top metal
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學理 莊
黃文鐸
吳偉成
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台灣積體電路製造股份有限公司
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Abstract

諸如晶圓上晶圓(wafer-on-wafer，WoW)結構的接合的晶圓元件結構，及製作接合的晶圓元件結構的一種方法，包含在接合的晶圓元件結構的至少一個晶圓的互連接階層中形成的接觸墊陣列。在至少一個晶圓互連接階層中形成的接觸墊陣列可具有陣列圖案，此陣列圖案對應至隨後所形成在接合的晶圓結構的表面之上接觸墊陣列圖案。在接合的晶圓元件結構的至少一個晶圓的互連接階層中形成的接觸墊陣列對個別晶圓的改善的測試，包含在將晶圓堆疊並接合至一個或更多個額外的晶圓以形成接合的晶圓結構之前的電路探針測試。

Description

接合的晶圓元件的結構及其製作方法
無
由於半導體產業的各種電子組件(例如，電晶體、二極體、電阻器、電容器等)在積體密度方面的不斷提高而不斷成長。在大多數情況下，此等積體密度的改善已來自最小特徵大小的依接續減小，此舉允許將更多組件積體至給定區域中。
亦可藉由製作三維(three-dimensional，3D)積體電路(integrated circuit，IC)元件結構而實現更高密度的電子組件。一些3D元件結構，諸如晶圓上晶圓結構包含在半導體晶圓階層上堆疊及接合多個IC元件(即，晶片)。由於堆疊的晶片之間的互連接的降低長度，如此3D接合的晶圓元件結構可提供改善的積體密度及其他優點，諸如更快的速度及更高的帶寬。然而，有許多與3D元件有關的挑戰。
無
後文揭露內容提供用於實行所提供的標的的不同特徵的許多不同的實施例或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且重複本身並不規範所論述的各種實施例及/或配置間之關係。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。除非另作明確說明，否則假定具有相同元件符號的每個元素具有相同的材料組成且具有在相同厚度範圍內的厚度。
本揭露內容針對接合的晶圓元件結構，諸如晶圓上晶圓(wafer-on-wafer，WoW)結構，及製作接合的晶圓元件結構的方法，其包含在接合的晶圓元件結構的至少一個晶圓的互連接階層中所形成的接觸墊陣列。在各種實施例中，在將晶圓堆疊並接合至一個或更多個額外的晶圓以形成接合的晶圓結構之前，接觸墊陣列能對個別晶圓進行改善的測試，包含電路探針測試。
在用於製作諸如WoW結構的接合的晶圓結構的常規製程中，在晶圓的堆疊及接合之前，通常不知道個別晶圓的功能性能。舉例而言，僅在已將晶圓堆疊並已彼此接合以形成接合的晶圓結構並在接合的晶圓結構上形成接觸墊之後，才可進行電路探針測試。然而，若使用於形成接合的晶圓結構的晶圓之一者為有缺陷的，則整個接合的晶圓結構亦可為有缺陷的，且可能需要被丟棄。這可顯著地降低生產率並增加與接合的晶圓結構的製作相關聯的成本。
據此，需要接合的晶圓結構及製作接合的晶圓結構的方法，其能在晶圓堆疊並彼此接合以形成接合的晶圓結構之前對個別晶圓進行改善的測試。本文中所揭露的各種實施例包含在將晶圓堆疊並接合至一個或更多個額外的晶圓以形成接合的晶圓結構之前，在晶圓的互連接階層中形成接觸墊陣列。在一些實施例中，接觸墊陣列可具有陣列圖案，此陣列圖案對應至隨後所形成在接合的晶圓結構上的接觸墊陣列圖案。這可使得能在形成接合的晶圓結構之前對個別晶圓進行更全面的測試，包含電路探針測試，這可使缺陷晶圓的更早識別，改善產量、並製作接合的晶圓結構的更低成本變得可能。
圖1A至6B及圖10A至30為根據本揭露內容的各種實施例，在形成諸如WoW結構的接合的晶圓元件結構的製程期間的範例性結構的依序垂直截面視圖。接合的晶圓元件結構可包含複數個晶圓，每個晶圓可包含在基材上形成的元件結構和互連接結構。可將晶圓垂直堆疊並接合在一起以形成積體的接合的晶圓元件結構。在一些實施例中，可通過接合的晶圓元件結構的至少一個基材形成複數個接觸墊。在一些實施例中，可將接合的晶圓元件結構單片化(例如，切成小塊)以提供複數個積體電路(IC)晶片。儘管圖1A至6B及圖10A至30中所圖示的範例性實施例例示形成具有兩個晶圓的接合的晶圓元件結構的製程，及包含兩個以上晶圓的各種接合的晶圓元件結構及形成如此結構的方法亦在已考量的揭露範圍之內。
圖1A為根據本揭露內容的各種實施例，第一晶圓100的一部分的垂直截面視圖，且圖1B為第二晶圓200的一部分的垂直截面視圖。參照圖1A及1B，第一晶圓100及第二晶圓200可各自包含基材110、210，複數個元件結構112、212、及位於基材110、210的第一表面30上或之上的複數個互連接結構111、211、113、213、115，215、117、217。
第一基材110及第二基材210中的各者可為半導體材料基材，此半導體材料基材可包含諸如矽或鍺的元素型半導體及/或諸如矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵、或磷化銦、或其組合的化合物半導體。其他半導體基材材料在已考量的揭露範圍之內。在一些實施例中，第一基材110及/或第二基材210可為絕緣體上半導體(semiconductor-on-insulator，SOI)基材。在一些實施例中，第一基材110及第二基材210中的至少一個可為由石英、玻璃、或類似者製成的支撐基材。在各種實施例中，第一基材110及第二基材210可包含相同的材料，或可包含不同的材料。
在各種實施例中，第一基材110及/或第二基材210可採取平面基材、具有多個鰭狀結構、奈米線材的基材、或此項技藝者習知的其他形式的形式。取決於設計要求，第一基材110及/或第二基材210可為P型半導體基材或N型半導體材料基材，並在其中可具有摻雜區。可將摻雜區配置成用於N型元件或P型元件。
第一基材110及第二基材210可各自包含第一主表面(即，前側30)及第二主表面(即，背側40)。在一些實施例中，第一基材110及/或第二基材210可包含隔離結構，隔離結構在基材110、210的前側30上界定至少一個主動區域，且第一元件階層(device level，DL)DL可被設置在主動區域上/中。第一元件階層DL可包含各種類的元件112、212。在一些實施例中，元件112、212可包含主動組件、被動組件、或其組合。在一些實施例中，元件112、212可包含積體電路元件。元件112、212可為，舉例而言，電晶體、電容器、電阻器、二極體、光電二極體、熔絲元件、或其他類似元件。在一些實施例中，第一元件階層DL可包含閘極電極、源極/汲極區、間隔件、及類似者。
第一基材110及第二基材210可各自進一步包含位於基材110、210的前側30之上的互連接結構。每個互連接結構可包含介電材料111、211及金屬特徵115、215、117、217，介電材料可包含至少一個層間介電(inter-layer dielectric，ILD)層及/或至少一個金屬間介電(inter-metal dielectric，IMD)層、金屬特徵115、215、117、217可至少部分地位於介電材料111、211中。介電材料111、211可由諸如氧化矽(SiO 2)，氮化矽(SiN，Si 3N 4)、碳化矽(SiC)、或類似者的介電材料形成。其他介電材料在已考量的揭露範圍之內。可使用任何合適的沉積製程沉積介電材料111、211。在本文中，「合適的沉積製程」可包含化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、高密度電漿CVD(high density plasma CVD，HDPCVD)製程、低壓CVD製程、金屬有機CVD(metalorganic CVD，MOCVD)製程、電漿增強CVD(plasma enhanced CVD，PECVD)製程、濺鍍製程、雷射燒蝕、或類似者。
互連接結構的金屬特徵可包含各種類通孔結構117、217、及金屬線路115、215中的任何一個。金屬特徵可由任何合適的導電材料形成，諸如鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金、其組合、或類似者。其他導電材料在已考量的揭露範圍之內。在一些實施例中，阻擋層(未圖示)可設置在金屬特徵及介電材料111之間，以防止金屬特徵115、215、117、217的材料擴散至周圍特徵。阻擋層，舉例而言，可包含Ta、TaN、Ti、TiN、CoW、或其組合。其他阻擋層材料在已考量的揭露範圍之內。
可將金屬特徵115、215、117、217配置成將電性訊號遞送至晶圓100、200的各種元件112、212、及/或之間，其中一些或全部可位於第一元件階層DL上。在各種實施例中，每個晶圓100、200的互連接結構可包含複數個互連接階層結構，其中每個互連接級別結構可包含介電材料層111、211、及在介電材料層111、211中形成的複數條金屬線路115、117。如圖1A及1B中所圖示，舉例而言，每個晶圓100、200的互連接結構可包含複數個金屬階層(如金屬階層M1、M2、M3等)，其中每個金屬階層可包含嵌入介電材料111中的複數個金屬線路115。第一金屬階層M1可位於第一元件階層DL之上。複數個元件接觸通孔結構113、213可將第一元件階層DL的元件112、212電性地連接至第一金屬階層M1的金屬線路115、215。額外金屬階層M2、M3等可位於第一金屬階層M1之上。每個金屬階層可由介電材料層111、211隔開。通孔結構117、217可延伸通過介電材料111、211的層，以電性地連接不同金屬階層的金屬線路115、217。儘管圖1A及1B中所圖示的晶圓100、200包含具有三個金屬階層M1、M2、M3的互連接結構，但應當瞭解，根據各種實施例的互連接結構可具有更多或更少數量的金屬階層。此外，儘管在本文中所圖示的各種範例性實施例中，第一晶圓100及第二晶圓200包含具有相同數量的金屬階層的互連接結構，但將瞭解，第一晶圓100及第二晶圓200的互連接結構可具有不同數量的金屬階層。
圖2A至6B為分別例示在第一晶圓100上形成頂部金屬階層(top metal level，TM)TM及在第二晶圓200上形成頂部金屬階層TM的製程的依序側截面視圖。在各種實施例中，第一晶圓100及第二晶圓200中的至少一個的頂部金屬階層TM可形成為包含頂部金屬接觸墊陣列。在實施例中，頂部金屬接觸墊可具有對應至接觸墊陣列圖案的陣列圖案，接觸墊陣列圖案為隨後所形成在包含第一晶圓100及第二晶圓200的接合的晶圓元件結構上。頂部金屬接觸墊陣列可實現改善的晶圓測試製程，包含在將晶圓接合以形成接合的晶圓元件結構之前，對個別晶圓進行電路探針測試。這可提供缺陷的早期檢測或其他不合格的晶圓，並可減少與接合的晶圓元件的製作造相關聯的風險及成本。
參照圖2A及2B，可在相應晶圓100、200的每個上表面之上沉積介電材料層121、221。可在每個晶圓100、200的互連接結構的最上層金屬階層(例如，M3)之上，包含在介電材料111、211的上表面及最上層金屬階層M3的金屬線路115的暴露的上表面上，沉積介電材料層121、221。每個介電材料層121、221可包含合適的介電材料，諸如氧化矽、氮化矽等，並可使用前文所描述的合適的沉積製程沉積。
再次參照圖2A及2B，可在第一晶圓100及第二晶圓200中的各者上的相應介電材料層121、221的上表面之上形成額外的圖案化遮罩122、222。每個圖案化的遮罩122、222可被光微影地圖案化以通過遮罩122、222形成開口。開口可對應至可隨後所形成通過相應介電材料層121、221的通孔開口的圖案。在一些實施例中，在第一晶圓100上的介電材料層121之上形成的遮罩122可具有，與通過在第二晶圓200上的介電材料層221之上形成的遮罩222的開口的圖案一致的開口圖案。替代地，在第一晶圓100上的介電材料層121之上形成的遮罩122可具有與在第二晶圓200上的介電材料層221之上形成的遮罩222不同的開口圖案。
圖3A為第一晶圓100的一部分的垂直截面視圖，例示在介電材料層121中形成的通孔結構，且圖3B為第二晶圓200的一部分的垂直截面視圖，圖示在介電材料層221中形成的通孔結構217。參照圖3A及3B，可通過每個圖案化的遮罩122、222進行各向異性蝕刻製程，以去除部分介電材料層121、221，並形成通過介電材料層121、221的通孔開口116、216。通孔開口116、216可暴露在下層的金屬階層(例如，M3)中的金屬特徵(例如，金屬線路115、215)的表面。接著可藉著合適的製程，諸如藉由灰化或藉由溶劑溶解，去除圖案化的遮罩122、222(見圖2A及2B)。
再次參照圖3A及3B，可在第一晶圓100及第二晶圓200中的各者上的相應介電材料層121、221的上表面之上形成額外的圖案化遮罩123、223。每個圖案化的遮罩123、223可被光微影地圖案化以通過遮罩123、223形成開口。開口可對應至隨後可在相應介電材料層121、221之內形成的溝槽開口的圖案。溝槽開口可對應至隨後所形成在相應晶圓100、200中的各者晶圓的頂部金屬階層TM中的金屬特徵的位置。如後文所進一步論述，第一晶圓100及第二晶圓200中的至少一個的頂部金屬階層TM可包含頂部金屬接觸墊陣列。在實施例中，頂部金屬接觸墊可具有對應至接觸墊陣列圖案的陣列圖案，接觸墊陣列圖案為隨後所形成在包含第一晶圓100及第二晶圓200的接合的晶圓元件結構上。
在一些實施例中，在第一晶圓100上的介電材料層121之上形成的遮罩123可具有，與通過在第二晶圓200上的介電材料層221之上形成的遮罩223的開口的圖案一致的開口圖案。替代地，在第一晶圓100上的介電材料層121之上形成的遮罩123可具有與在第二晶圓200上的介電材料層221之上形成的遮罩223不同的開口圖案。
圖4A為第一晶圓100的一部分的垂直截面視圖，第一晶圓包含在介電材料層121中形成的複數個溝槽開口126，且圖4B為第二晶圓200的一部分的垂直截面視圖，第二晶圓包含在介電材料層221中形成的複數個溝槽開口226。參照圖4A及4B，可通過每個圖案化的遮罩123、223進行各向異性蝕刻製程，以去除介電材料層121、221的一部分並在介電材料層121、221之內形成溝槽開口126、226。在實施例中，每個溝槽開口126、226可位於一個或更更多個通孔開口116、216之上。接著可藉由合適的製程去除圖案化的遮罩123、223，諸如藉由灰化或藉由溶劑溶解。
圖5A為第一晶圓100的一部分的垂直截面視圖，第一晶圓100包含在介電材料層121的上表面之上沉積並填充複數個溝槽開口126及通孔開口116的金屬材料層125，且圖5B為第二晶圓200的一部分的垂直截面視圖，第二晶圓200包含在介電材料層221的上表面之上沉積並填充複數個溝槽開口226及通孔開口216的金屬材料層225。參照圖5A及5B，可使用諸如鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金、其組合、或類似者的合適的導電材料的層125、225，在介電材料層121、221的上表面之上及在溝槽開口126、226及通孔開口116、216之內沉積第一金屬層。其他合適的金屬材料在已考量的揭露範圍之內。在一些實施例中，可首先在介電材料層121、221的上表面之上及在溝槽開口126、226，及通孔開口116、216之內沉積由前文所描述的合適的阻擋材料所組成的阻擋層(未圖示)，並可在阻擋層之上沉積金屬材料層125、225。可使用合適的沉積製程沉積金屬材料層125、225及阻擋層(若存在)，此製程可包含化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、電鍍製程、或類似者中的一種或更多種。其他合適的沉積製程在已考量的揭露範圍之內。
圖6A為第一晶圓100的一部分的垂直截面視圖，圖示嵌入在介電材料層121中的多個金屬特徵119及通孔結構117，且圖6B為第二晶圓200的一部分的垂直截面視圖，圖示嵌入在介電材料221中的複數個金屬特徵219及通孔結構217。參照圖6A及6B，第一及第二晶圓100、200中的各者可經歷平坦化製程，諸如化學機械平坦化(CMP)製程，以從介電材料層121、221的上表面的上方，去除金屬材料125、225及阻擋材料(若存在)。位於溝槽開口126、226及通孔開口116、216內的其餘金屬材料125、225可形成金屬特徵119、219及嵌入在相應的介電材料層121、221中的通孔結構117、217。金屬特徵119、219可形成第一晶圓100及第二晶圓200中的各者的互連接結構的頂部金屬階層TM。每個金屬特徵119、219可具有暴露的上表面，並可以藉由一個或更多個通孔結構117、219連接至下層金屬階層(例如，M3)的金屬特徵。
如前述所提及，第一晶圓100及第二晶圓200中的至少一個的頂部金屬階層TM的金屬特徵119、219可包含接觸墊陣列，此接觸墊陣列可使得能在第一及第二晶圓100、200的接合以形成接合的晶片結構，以形成接合的晶圓結構之前，對第一及第二晶圓100、200進行電路探針測試，如後文所進一步描述。圖7A及7B分別為第一晶圓100及第二晶圓200的一部分的頂部視圖，示意性地例示根據實施例，第一及第二晶圓100、200的頂部金屬階層TM。如圖7A及7B中所圖示，第一及第二晶圓100、200的頂部金屬階層TM的金屬特徵119、219的至少一部分為接觸墊127、227陣列的形式。接觸墊127、227可具有足以能對第一及第二晶圓100、200進行電路探針測試的大小。在實施例中，自動化晶圓探針系統可使用於進行第一及第二晶圓100、200的電路探針測試。晶圓探針系統可在探針系統上對準第一及第二晶圓100、200(例如，使用光學圖案認知)，並使複數個接觸元素與第一及第二晶圓100、200的接觸墊127、227電性接觸。在各種實施例中，接觸元素可位於安裝至晶圓探針系統上的探針卡上。在各種實施例中，每個接觸墊127、227可具有至少約40μm的長度及寬度尺寸(即，沿著圖7A及7B中的x軸及y軸的方向)，諸如在約40μm至約100μm之間。電路探針測試可包含經由接觸墊127、227將電性訊號測試圖案施加至第一及第二晶圓100、200、檢測來自第一及第二晶圓100、200的電性響應、及基於所檢測到對測試圖案的響應決定第一及第二晶圓100、200是否包含功能缺陷。基於電路探針測試，可將第一及第二晶圓100、200分類，使得不使用缺陷的晶圓形成接合的晶片結構。
在各種實施例中，可形成至少一些具有頂部金屬接觸墊的晶圓，此等頂部金屬接觸墊包含對應至接觸墊陣列圖案陣列圖案，此等陣列圖案為隨後所形成在包含多個堆疊及接合的晶圓的接合的晶圓元件結構上。這可使得可使用於測試組裝的接合的晶圓元件的相同電路探針測試元件(例如，探針卡)，亦可被使用於在製作製程的較早階段識別缺陷的或其他不合格的晶圓。圖8A為根據本揭露內容實施例，接合的晶圓結構300的一部分的頂部視圖，示意性地例示接合的晶圓結構300的接觸墊陣列19，且圖8B為第二晶圓200的頂部金屬層TM的一部分的頂部視圖，示意性地例示頂部金屬接觸墊227陣列。參照圖8A及8B，接合的晶圓結構300的接觸墊陣列19之圖案可對應至第二晶圓200的頂部金屬接觸墊227陣列圖案。在各種實施例中，當接合的晶圓結構300的接觸墊陣列圖案(例如，圖8A中的接觸墊19-1至19-8)的每個接觸墊19的幾何中心點C的空間坐標晶圓200的頂部金屬接觸墊227陣列圖案(例如，圖8B中的接觸墊227-1至227-8)的幾何中心點C的空間重合時，可認為接合的晶圓結構300的接觸墊陣列對應至晶圓200的頂部金屬接觸墊227陣列。相應中心點C的空間坐標可相對於共同參考架構。在圖8A及8B中所示意性地例示實施例中，舉例而言，當從上方觀察兩者時，空間坐標相對於位於接合的晶圓結構300所描繪部分及第二晶圓200的所描繪部分中二者的左上角的原點O(x，y)。如本文中所使用的，當兩個接觸墊的空間坐標中的幾何中心點的差異在共同參考架構內沿著x軸或y軸的空間坐標的差不超過5μm時，則可認為它們彼此重合。
在各種實施例中，第二晶圓200的頂部金屬接觸墊227可具有與接合的晶圓結構300的對應接觸墊19相同的大小及形狀，或第二晶圓200的頂部金屬接觸墊227中的至少一些可具有與接合的晶圓結構300的對應接觸墊19不同的大小及/或形狀。如圖8A及8B中所圖示，舉例而言，頂部金屬接觸墊227-4在水平x-y平面之內具有與接合的晶圓結構300的對應接觸墊19-4相同的大小及形狀。頂部金屬接觸墊227-8具有與接合的晶圓結構300的對應接觸墊19-8不同的大小。特別地，頂部金屬接觸墊227-8具有小於接觸墊19-8的長度尺寸L 1的長度尺寸L 2。在各種實施例中，第二晶圓200的每個頂部金屬接觸墊227的水平x-y平面之內的長度尺寸L可為至少約40μm，諸如在約40μm與約100μm之間。
圖8C例示接合的晶圓結構300的接觸墊19-4、19-8及第二晶圓200的頂部金屬接觸墊227-4、227-9的垂直截面視圖。參照圖8A至8C，無論接觸墊19-4、19-8、及頂部金屬接觸墊227-4、227-8是否具有相同的大小及形狀，對應的成對的接觸墊19-4、19-8、及頂部金屬接觸墊227-4、227-8的幾何中心點C4及C8可重合(±5μm)。進一步地，儘管在該實施例中所圖示的接觸墊19-4、19-8、及頂部金屬接觸墊227-4、227-8具有相同的厚度，但應當瞭解，墊19-4、19-8及頂部金屬接觸墊227-4、227-8厚度可不同。
再次參照圖8B，頂部金屬接觸墊227可包含沒有內部開口通過的實心接觸墊，如接觸墊227-2至227-8所圖示。替代地，頂部金屬接觸墊227的至少一部分可為開槽的接觸墊，其具有通過接觸墊的開口，諸如由頂部金屬接觸墊227-1所圖示的接觸墊。在各種實施例中，如由接觸墊227-1所圖示的開槽的接觸墊設計可減少在接觸墊及晶圓的周圍特徵上的應力。
圖9為第二晶圓200的一部分的頂部視圖，例示根據本揭露內容實施例的具有接觸墊區127的頂部金屬特徵219。參照圖9，在各種實施例中，第一及第二晶圓100、200的頂部金屬階層TM的頂部金屬特徵119、219可包含接觸墊區127及一個或更多個第二區129。接觸墊區127及一個或更多個第二區129可為頂部金屬特徵219的鄰接、未重疊的部分，並可如圖9中所圖示被介電材料121橫向地圍繞。頂部金屬特徵219的接觸墊區127可具有能對頂部金屬特徵219進行電路探針測試的長度及寬度尺寸。在實施例中，接觸墊區127的長度及寬度尺寸可為至少約40μm，諸如在40μm與100μm之間。通常而言，接觸墊區127的尺寸大到足以能在接觸墊區127與晶圓探針系統的接觸元素(例如，探針標記)之間進行有效的電性接觸。在實施例中，接觸墊區127的尺寸可能並不大到足以引發天線作用，此天線效應可致使對第一及第二晶圓100、200上的元件的損壞。一個或更多個第二區129的長度及寬度尺寸可與於接觸墊區127的尺寸不同。舉例而言，一個或更多個第二區129可具有小於約40μm的至少一個尺寸，且能具有大於約100μm的至少一個尺寸。在圖9中所圖示的實施例中，頂部金屬階層TM的每個金屬特徵219包含接觸墊區127及可類似於常規金屬導線的拉長的第二區129。
在各種實施例中，如圖9中所圖示，包含接觸墊區127及一個或更多個第二區129的頂部金屬特徵219可用於遞送來自互連接結構的較低階層(例如，M1至M3)的電性訊號至可隨後所形成在第二晶圓200的頂部金屬階層TM上的接合層，並最終至接合的晶圓結構中的毗鄰晶圓(例如，第一晶圓100)。由於在金屬特徵219的接觸墊區127中進行電路探針測試可能獲致接觸墊區127中的導電材料的拓撲結構改變，因此在各種實施例中，可在一個或更多個第二區129中進行金屬特徵219與隨後所形成的接合階層之間的電性連接。這可有助於確保建立有效的電性連接。圖9示意性地例示頂部金屬特徵219的第二區129中的接觸區域231。在實施例中，接觸區域231可為隨後所形成的導電材料(例如，混合接合連結材料)的位置，以將頂部金屬特徵219電性地連接至晶圓200的上階層，諸如後文所進一步描述的接合層BL。
圖10A至15為例示在第一及第二晶圓100、200中的各者上形成接合層BL，及接合第一及第二晶圓100、200以形成接合的晶圓結構300的製程的依序側截面視圖。參照圖10A及10B，可在每個晶圓100、200的上表面之上沉積介電材料層133、233。可在每個晶圓100、200的互連接結構的頂部金屬階層TM之上，包含在介電材料層121、221的上表面及頂部金屬階層TM的金屬特徵119、219的暴露的上表面之上，沉積介電材料層133、233。每個介電材料層133、233可包含合適的介電材料，諸如氧化矽、氮化矽等，並可使用前文所描述的合適的沉積製程沉積。在各種實施例中，介電材料層133、233可包含氧氮化矽(SiO xN y)。其他合適的介電材料在已考量的揭露範圍之內。
再次參照圖10A及10B，可在第一晶圓100及第二晶圓200中的各者上的相應介電材料層133、233的上表面之上形成額外的圖案化遮罩137、237。每個圖案化的遮罩137、237可被光微影地圖案化以通過遮罩137、237形成開口。開口可對應至可隨後所形成的通過相應介電材料層133、233開口的圖案。在各種實施例中，通過遮罩137、237的開口可對應至第一及第二晶圓100、200的頂部金屬階層TM中的金屬特徵119、219的位置。
圖11A為第一晶圓100的一部分的垂直截面視圖，第一晶圓100包含通過介電材料層133形成以暴露頂部金屬階層TM的部分的開口138，且圖11B為第二晶圓200的一部分的垂直截面視圖，第二晶圓200包含通過介電材料層233形成以暴露頂部金屬階層TM的一部分的開口238。參照圖11A及11B，可通過每個圖案化的遮罩137、237進行各向異性蝕刻製程，以去除介電材料層133、233的一部分並形成通過介電材料層133、233的開口138、238。開口138、238可暴露下層的頂部金屬階層TM中的金屬特徵119、219的表面。接著可藉著合適的製程，諸如藉由灰化或藉由溶劑溶解，去除圖案化的遮罩137、237(見圖10A及10B)。
再次參照圖11A及11B，可在第一晶圓100及第二晶圓100中的各者上的相應介電材料層133、233的上表面之上形成額外的圖案化遮罩140、240。每個圖案化的遮罩140、240可被光微影地圖案化以通過遮罩140、240形成開口。開口可對應至隨後可在相應介電材料層133、233之內形成的溝槽開口的圖案。溝槽開口隨後可填充有可被用於接合第一晶圓100及第二晶圓200以形成接合的晶圓結構300的接合材料。
圖12A為第一晶圓100的一部分的垂直截面視圖，第一晶圓100包含在介電材料層133中形成的複數個溝槽開口142，且圖12B為第二晶圓200的一部分的垂直截面視圖，第二晶圓200包含在介電材料層233中形成的複數個溝槽開口242。參照圖12A及12B，可通過每個圖案化的遮罩140、240進行各向異性蝕刻製程，以去除介電材料層121、221的一部分並在介電材料層133、233之內形成溝槽開口142、242。在實施例中，溝槽開口142、242中的至少一些可位於一個或更多個開口138、238之上。接著可藉由合適的製程去除圖案化的遮罩140、240，諸如藉由灰化或藉由溶劑溶解。
圖13A是第一晶圓100的一部分的垂直截面視圖，第一晶圓100包含在介電材料層133的上表面之上沉積並填充複數個溝槽開口142及開口138的接合材料層139，圖13B為第二晶圓200的一部分的垂直截面視圖，第二晶圓200包含在介電材料層233的上表面之上沉積並填充複數個溝槽開口242及開口238的接合材料層239。參照圖13A及13B，接合材料層139、239可包含導電材料，導電材料可作為接合介質以將第一晶圓100機械地接合至第二晶圓200，且亦可使得電性訊號能在第一晶圓100與第二晶圓200之間遞送。在各種實施例中，接合材料層139、239可為金屬材料，諸如銅、銅合金、鎢(W)、鋁(Al)、鋁合金、其組合、或類似物。其他合適的接合材料在已考量的揭露範圍之內。在一些實施例中，可首先在介電材料層133、233的上表面之上及在溝槽開口142、242，及通孔開口138、238之內沉積由前文所描述的合適的阻擋材料所組成的阻擋層(未圖示)，並可在阻擋層之上沉積接合材料層139、239。可使用合適的沉積製程沉積接合材料層139、239及阻擋層(若存在)，此製程可包含化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、電鍍製程、或類似者中的一種或更多種。其他合適的沉積製程在已考量的揭露範圍之內。
圖14A為根據本揭露內容的實施例，第一晶圓100的一部分的垂直截面視圖，第一晶圓100包含嵌入在介電材料層133之內的複數個接合墊141及接合連結部分143，且圖14B為第二晶圓200的一部分的垂直截面視圖，第二晶圓200包含嵌入在介電材料層233之內的複數個接合墊241及接合連接部分243。參照圖14A及14B，第一晶圓100及第二晶圓200中的各者可經歷平坦化製程，諸如化學機械平坦化(CMP)製程，以從介電材料層133、233的上表面上方去除接合材料層139、239及阻擋材料(若存在)。位於溝槽開口142、242及開口138、238之內的接合材料139、239的其餘部分可形成接合墊141、241、及嵌入相應的介電材料層133、233中的接合連結部分143、243。接合墊141、241可在第一晶圓100及第二晶圓200的每個上形成接合層BL。每個接合墊141、241可具有暴露的上表面，並可由相應的介電材料層133、233橫向地圍繞。可藉由一個或更多個接合連結部分143、243將接合墊141、241的至少一部分連接至下層的頂部金屬階層TM的金屬特徵119、219。
圖15為根據本揭露內容的實施例，包含接合至第二晶圓200的第一晶圓100的接合的晶圓結構300的垂直截面視圖。在各種實施例中，可使用混合接合(hybrid bonding)技術將第一晶圓100接合至第二晶圓200。參照圖15，在各種實施例中，第一及第二晶圓100、200的表面能被預處理以促進表面活化(例如，使用電漿處理製程)。可以翻轉(例如，倒置)第一晶圓100並將第一晶圓100堆疊至第二晶圓200上，以便第一晶圓100的接合層BL面對第二晶圓200的接合層BL。第一晶圓100及第二晶圓200可對準，使得第一晶圓100的接合墊141接觸第二晶圓200的對應接合墊241。接著可在升高的溫度下對第一及第二晶圓100、200的堆疊進行退火。接合製程可致使在第一晶圓100的接合墊141及第二晶圓200的對應接合墊241之間形成擴散接合。
圖16至29為例示根據本揭露內容的實施例，在接合的晶圓結構300上形成接觸墊陣列19的製程的依序側截面視圖。參照圖16，第一晶圓100的第一基材110的背側40能使用合適的製程，諸如機械研磨、化學機械平坦化(CMP)、或藉由蝕刻製程薄化。可在第一基材100的背側40之上形成圖案化的遮罩301。圖案化的遮罩301可被光微影地圖案化以形成通過遮罩301的開口。開口可對應至可隨後通過第一基材110形成的通過基材(through-substrate)的通孔(via)的圖案。
圖17為根據本揭露內容的一個實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含通過第一基材110及第一晶圓100的介電材料111形成的複數個通孔開口302，以暴露金屬特徵115的一部分。參照圖17，可通過圖案化的遮罩301進行各向異性蝕刻製程，以去除第一晶圓100的第一基材110及介電材料111的一部分，並形成通過第一晶圓100的背側的通孔開口302。每個通孔開口302可暴露金屬特徵的表面，諸如第一晶圓100的互連接結構的金屬線路115。在蝕刻製程之後，可藉著合適的製程，諸如藉由灰化或藉由溶劑溶解而去除圖案化的遮罩301。
圖18為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，晶圓結構300包含通過第一基材110及第一晶圓100的介電材料111所形成的複數個開口302的側壁上的襯裡材料層303，複數個開口302被形成通過第一基材110及第一晶圓100的介電材料111。參照圖18，可在第一基材110的背側40上並沿著每個開口302的側壁及底部表面似型地沉積襯裡材料層303。在實施例中，各向異性蝕刻製程可去除襯裡材料層303的水平延伸部分，同時在開口302的側壁上保留襯裡材料層303。襯裡材料層303可包含合適的介電材料，諸如可使用合適的沉積製程而沉積的氧化物材料(例如，SiO 2)。用於襯裡材料層303的其他合適的介電材料在已考量的揭露範圍之內。襯裡材料層303可幫助維持隨後所形成在開口302之內的通過基材的通孔結構與第一基材110的周圍的半導體材料之間的電壓偏置。
圖19為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構包含在第一晶圓100的第一基材110的背側40之上並在第一晶圓100中的複數個開口302之內沉積的導電材料層305。參照圖19，導電材料層305可包含金屬材料，諸如銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、其組合、或類似物，可在第一晶圓100的第一基材110的背側40之上及第一晶圓100中的開口302之內沉積導電材料層305。其他合適的導電材料在已考量的揭露範圍之內。可使用合適的沉積製程沉積導電材料層305，製程可包含化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、電鍍製程、或類似物中的一種或更多種。其他合適的沉積製程在已考量的揭露範圍之內。
圖20為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，包含在第一晶圓100中形成的複數個通過基材的導電通孔307。參照圖20，接合的晶圓結構300可經歷諸如化學機械平坦化(CMP)製程的平坦化製程，以從第一基材110的背側40之上去除導電材料層305。位於第一晶圓100中的開口302之內的其餘導電材料可形成通過基材的導電通孔307。每個通過基材的導電通孔307可具有暴露的上表面，並可電性地連接至第一晶圓100的互連接結構的金屬階層(例如，M1)中的金屬特徵(例如，金屬線路115)。
圖21為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含在第一晶圓100的第一基材110的背側40之上沉積的介電材料層308、309。參照圖21，可使用合適的沉積方法在第一基材110的背側40之上及通過基材的導電通孔307的暴露表面之上沉積介電材料層308。接著可使用合適的沉積方法在介電材料層308的上表面之上沉積介電材料層309。在實施例中，介電材料層308及309可為用於應力及/或濕氣保護的鈍化膜。在一個實施例中，介電材料層308可包含諸如氮化矽的氮化物材料，且介電材料層309可包含諸如氧化矽的氧化物材料。其他合適的介電材料在已考量的揭露範圍之內。
圖22為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含在第一晶圓100的第一基材110的背側40上的介電材料層309的上表面之上形成的圖案化遮罩313。參照圖22，圖案化的遮罩313可被光微影地圖案化以形成通過遮罩313的開口。開口可對應至介電材料層308及309下層的通過基材的導電通孔307的位置。
圖23為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含通過介電材料層308及309形成的複數個開口312，以暴露通過基材的導電通孔307的上表面。參照圖23，可藉由圖案化的遮罩313進行各向異性蝕刻製程，以去除介電材料層308及309的部分並形成通過介電材料層308及309的開口312。開口312中的各者可暴露相應的通過基材的接觸通孔307的上表面。在蝕刻製程之後，可藉著合適的製程，諸如藉由灰化或藉由溶劑溶解而去除圖案化的遮罩313。
圖24為根據本揭露內容的一個實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含在介電層309的上表面之上並通過介電材料層308及309的開口312之內沉積的導電材料層315。參照圖24，在介電材料層309的上表面之上及通過介電材料層308及309的開口312的側壁及底部表面之上沉積導電介電材料層315。導電材料層315可在每個開口312的底部接觸通過基材的導電通孔307的暴露表面。在各種實施例中，導電材料層315可包含金屬材料，諸如銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、及其組合。其他導電材料在已考量的揭露範圍之內。可使用合適的沉積製程沉積導電材料層315，製程可包含化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、電鍍製程、或類似物中的一種或更多種。其他合適的沉積製程在已考量的揭露範圍之內。
圖25為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含在導電材料層315之上的圖案化遮罩317。參照圖25，圖案化的遮罩317可被光微影地圖案化以形成通過遮罩317的開口。遮罩317可覆蓋導電材料層315的對應至可隨後所形成的接觸墊的位置的部分。
圖26為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構包含位於第一晶圓100的第一基材110的背側40之上的接合的晶圓結構300的接觸墊陣列19。參照圖26，可通過圖案化的遮罩313進行各向異性蝕刻製程，以從介電材料層309上方去除導電材料層315的部分。導電材料315的其餘部分可在第一基材110的背側40上形成離散的接觸墊19。在蝕刻製程之後，可藉著合適的製程，諸如藉由灰化或藉由溶劑溶解而去除圖案化的遮罩313。
圖27為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含在第一晶圓結構100的第一基材110的背側40以及接合的晶圓結構300的接觸墊陣列19之上沉積的介電材料層310及311。參照圖27，可在介電材料層309之上及接觸墊陣列19之上，包含在每個接觸墊19的側面及上表面之上，似型地沉積介電材料層310。接著在介電材料層310的上表面之上沉積介電材料層311。在實施例中，介電材料層310及311可為用於應力及/或濕氣保護的額外鈍化膜。在一個實施例中，介電材料層310可包含諸如氮化矽之氧化物材料，且介電材料層311可包含諸如氧化矽的氮化物材料。其他合適的介電材料在已考量的揭露範圍之內。
圖28為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含在介電材料層309及310之上形成的圖案化遮罩321。參照圖28，圖案化的遮罩321可被光微影地圖案化以形成通過遮罩321的開口。開口可暴露介電材料層309的位於每個接觸墊19的中央區域上方的部分。遮罩321可覆蓋介電材料層309的位於接觸墊19的周邊區域之上的部分。
圖29為根據本揭露內容的實施例，接合的晶圓結構300的垂直截面視圖，接合的晶圓結構300包含通過介電材料層310及311所形式的開口以暴露接合的晶圓結構300的接觸墊陣列19的相應接觸表面。參照圖29，可通過圖案化的遮罩321進行各向異性蝕刻製程、以從接觸墊19的上表面上方去除介電材料層310及311的部分，以暴露出接觸墊19的接觸表面。介電材料層310及311可保留在接觸墊19的上表面的側表面及周邊區域之上，如圖29中所圖示。在蝕刻製程之後，可藉著合適的製程，諸如藉由灰化或藉由溶劑溶解而去除圖案化的遮罩321。如前文所論述，在各種實施例中，接合的晶圓結構300的接觸墊陣列19圖案可對應至接合的晶圓結構300中的第一及第二晶圓100、200中的至少一個的互連接結構中的頂部金屬接觸墊127、227陣列圖案(見圖7A與7B)。
圖30為根據本揭露內容的各種實施例，圖示形成接合的晶圓結構300的方法400的步驟的流程圖。參照圖1A、1B、及30，在方法400的步驟402中，可提供第一晶圓(100、200)，第一晶圓(100、200)包含元件結構(112、212)及基材(110、210)上的互連接結構(111、211、113、213、115，215、117、217)。參照圖2A至9，在方法400的步驟404中，可在第一晶圓(100、200)的互連接結構的頂部金屬階層(TM)中形成頂部金屬接觸墊(127、227)陣列。在方法400的備選步驟406中，可使用頂部金屬接觸墊(127、227)陣列進行第一晶圓(100、200)的電路探針測試。
參照圖10A至14B，在方法400的步驟408中，可在第一晶圓(100，200)上的頂部金屬接觸墊(127、227)陣列之上形成接合層(BL)。參照圖15及30，在方法400的步驟410中，第一晶圓(100、200)可被接合至第二晶圓(100、200)以形成接合的晶圓結構(300)。參照圖16至30，在方法400的步驟412中，可在接合的晶圓結構(300)的表面(40)之上形成接觸墊陣列(19)，其中在接合的晶圓結構(300)的表面(40)之上形成的接觸墊陣列(19)的圖案對應至在第一晶圓(100、200)的互連接結構的頂部金屬階層(TM)中形成的頂部金屬接觸墊(127、227)的陣列圖案。
參照所有附圖並根據本揭露內容的各種實施例，接合的晶圓結構300包含具有第一基材110的第一晶圓100、第一元件結構112、及第一互連接結構(111、113、115、117、119)，具有第二基材210的第二晶圓200、第二元件結構212、及第二互連接結構(211、213、215、217、219)位於第二基材210的第一表面30上，其中第二互連接結構包含頂部金屬接觸墊227的陣列，在頂部金屬接觸墊227的陣列與第一基材110的第一表面30之間的接合層BL及在第一基材110的第二表面40之上的接觸墊陣列19，其中頂部金屬接觸墊227陣列具有與在第一基材110的第二表面40之上形成的接觸墊陣列19的圖案相對應陣列圖案。
在實施例中，頂部金屬接觸墊中的各者包含自約40μm至約100μm的範圍內的長度及寬度尺寸。
在另一實施例中，在第一基材110的第二表面40之上形成的頂部金屬接觸墊陣列19的每個接觸墊19的幾何中心點(C)的空間坐標，在共同參考架構之中之頂部金屬接觸墊陣列227的每個頂部金屬接觸墊227的幾何中心點(C)的空間坐標之5µm以內。
在另一實施例中，頂部金屬接觸墊227的陣列中的至少一些頂部金屬接觸墊227包含開槽墊。
在另一實施例中，接觸墊227的陣列中的每個頂部金屬接觸墊227藉由通孔結構217電性地連接至第二互連接結構的下層金屬特徵215。
在另一實施例中，第二互連接結構包含，包含複數個金屬特徵219的頂部金屬階層TM，其中複數個金屬特徵219中的至少一些金屬特徵包括接觸墊區127及與接觸墊區127鄰接的第二區129。
在另一實施例中，接觸墊區127具有長度及寬度尺寸，長度及寬度尺寸配置成能對複數個金屬特徵219進行電路探針測試。
在另一實施例中，複數個金屬特徵219的第二區129接觸將金屬特徵219電性地連接至接合層BL的接合連結部分243。
在另一實施例中，接合的晶圓結構300進一步包含複數個通過基材的導電通孔307，延伸通過第一基材110並接觸第一晶圓100的第一互連接結構的金屬特徵115，其中第一基材110的第二表面40之上的接觸墊陣列19中的各者接觸墊19電性地連接至相應的通過基材的導電通孔307。
在另一實施例中，接合層BL包含藉由介電材料(133、233)橫向地圍繞的複數個接合墊(141、241)，及將複數個接合墊電性地連接至第一互連接結構及第二互連接結構複數個金屬特徵(119、219)之複數個接合連結部分(143、243)。
在另一實施例中，接合墊(141、241)及接合連結部分(143、243)包括銅。
在另一實施例中，接合的晶圓結構300包含在第一晶圓100的第一互連接結構中的頂部金屬接觸墊127的額外陣列。
另一實施例涉及接合的晶圓(300)，包含第一晶圓100，具有第一基材110、第一元件結構112、及第一互連接結構(111、113、115、117、119)，第二晶圓200，具有第二基材210、第二元件結構212、及第二互連接結構(211、213、215、217、219)，其中第二互連接結構包含頂部金屬階層TM，頂部金屬階層具有接觸墊區227及與接觸墊區227鄰接的第二區129的複數個金屬特徵219，其中接觸墊區227具有配置成用於第二晶圓200的電路探針測試的長度及寬度尺寸，在第二互連接結構的頂部金屬階層及第一基材100的第一表面30之間的接合層BL，及在第一基材100的第二表面之上40的在第一基材的接觸墊陣列19。
在實施例中，金屬特徵219的接觸墊區227具有在自約40μm至約100μm的範圍內的長度及寬度尺寸，且每個金屬特徵219的第二區129具有小於40μm的長度及/或寬度尺寸。
在另一實施例中，每個金屬特徵219的第二區129接觸將金屬特徵219電性地連接至接合層BL的接合連結部分243。
在另一實施例中，接觸墊區227的陣列的圖案對應至第一基材100的第二表面40之上的接觸墊陣列19的圖案。
另一實施例涉及製作接合的晶圓結構300的方法，包含提供第一晶圓(100、200)，包含在第一基材100上的元件結構(112、212)及互連接結構(111、211、113、213、115、215、117、217、119、219)，在第一晶圓(100、200)的互連接結構的頂部金屬階層TM中形成頂部金屬接觸墊陣列(127、227)，在頂部金屬接觸墊陣列(127、227)之上形成接合層BL，將第一晶圓(100、200)接合至第二晶圓(100、200)以形成接合的晶圓結構300，及在接合的晶圓結構(300)的表面之上形成接觸墊陣列19，其中在接合的晶圓結構300的表面之上形成的接觸墊陣列19的圖案對應至在第一晶圓(100、200)的互連接結構的頂部金屬階層TM中形成的頂部金屬接觸墊陣列(127、227)的圖案。
在實施例中，此方法進一步包含在頂部金屬接觸墊陣列(127、227)之上形成接合層BL之前，使用頂部金屬接觸墊陣列(127、227)進行第一晶圓(100、200)的電路探針測試。
在另一實施例中，接合層BL包括第一接合層，第二晶圓(100、200)包含在第二基材(110、210)之上的第二接合層BL，且其中將第一晶圓(100、200)接合至第二晶圓(100、200)包含堆疊第一晶圓(100、200)及第二晶圓(100、200)，使得第一接合層BL的接合墊(141、241)接觸第二接合層BL的接觸墊(141、241)，並擴散接合接合墊(141、242)以將第一晶圓(100、200)接合至第二晶圓(100、200)。
在另一實施例中，在接合的晶圓結構300的表面之上形成接觸墊陣列19的步驟包含形成通過第二基材(110、210)的通過基材的導電通孔307，及在第二基材(110、210)的背側40之上形成接觸墊19，其中每個接觸墊19接觸相應的通過基材的導電通孔307。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
C,C4,C8:幾何中心點 DL:第一元件階層 M1~M3:金屬階層 TM:頂部金屬階層 19-1~19-8:接觸墊 30:第一表面 40:第二表面 100,200:晶圓 110,210:基材 111,211,311:介電材料 112,212:元件結構 113,213:互連接結構 115,215:金屬線路 116,216:通孔開口 117,217:通孔結構 119,219:金屬特徵 121,133,233,308~311,315:介電材料層 122,123,137,140,221~223:圖案化遮罩 237,240,301,313,317,321 125,225:金屬材料層 126,226,142,242:溝槽開口 127,227,227-1~227-9:接觸墊/接觸墊區 129:第二區 138,238,302,312:通孔開口 139,239:接合材料層 141,241:接合墊 143,243:接合墊部分 231:接觸區域 300:接合的晶圓結構 303:襯裡材料層 305,315:導電材料層 307:導電通孔 400:方法 402~412:步驟
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。 圖1A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含元件及在半導體材料基材上形成的互連接結構。 圖1B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含元件及在半導體材料基材上形成的互連接結構。 圖2A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含在互連接結構之上沉積的介電材料層及在介電材料層之上形成的圖案化遮罩。 圖2B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含在互連接結構之上沉積的介電材料層及在介電材料層之上形成的圖案化遮罩。 圖3A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，圖示通過介電材料層及在第一介電材料層之上沉積的圖案化遮罩所形成的通孔開口。 圖3B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，圖示通過介電材料層及在介電材料層之上沉積的圖案化遮罩所形成的通孔開口。 圖4A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含在介電材料層中形成的複數個溝槽開口。 圖4B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含在介電材料層中形成的複數個溝槽開口。 圖5A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含在介電材料層上沉積且填充介電材料層中的複數個溝槽及通孔開口的金屬材料層。 圖5B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含在介電材料層上沉積且填充介電材料層中的複數個溝槽及通孔開口的金屬材料層。 圖6A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含複數個金屬特徵及嵌入在介電材料層中的通孔結構。 圖6B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含嵌入在介電材料層中的複數個金屬特徵及通孔結構。 圖7A為根據本揭露內容的實施例，第一晶圓的頂部金屬層的一部分的頂部視圖，圖示嵌入在介電材料層中的金屬特徵陣列。 圖7B為根據本揭露內容的實施例，第二晶圓的頂部金屬層的一部分的頂部視圖，圖示嵌入在介電材料層中的金屬特徵陣列。 圖8A為根據本揭露內容的實施例，接合的晶圓結構的一部分的頂部視圖，圖示接合的晶圓結構的接觸墊陣列。 圖8B為根據本揭露內容的實施例，用於接合的晶圓結構的晶圓的頂部金屬階層的一部分的頂部視圖，圖示包含接觸墊陣列的複數個金屬特徵。 圖8C為根據本揭露內容的實施例，接合的晶圓結構的接觸墊及接合的晶圓結構中的晶圓的頂部金屬接觸墊的垂直截面視圖。 圖9為根據本揭露內容的實施例，晶圓的一部分的頂部視圖，圖示具有接觸墊區域的頂部金屬特徵。 圖10A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含在頂部金屬階層之上沉積的介電材料層及在介電材料層之上形成的圖案化遮罩。 圖10B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含在頂部金屬階層之上沉積的介電材料層及在介電材料層之上形成的圖案化遮罩。 圖11A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含通過介電材料層所形成以暴露頂部金屬階層的部分的開口。 圖11B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含通過介電材料層所形成以暴露頂部金屬階層的部分的開口。 圖12A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含在介電材料層中形成的溝槽。 圖12B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含在介電材料層中形成的溝槽。 圖13A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含在介電材料層上沉積且填充介電材料層中的複數個溝槽及通孔開口的金屬材料層。 圖13B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含在介電材料層上沉積且填充介電材料層中的複數個溝槽及通孔開口的金屬材料層。 圖14A為根據本揭露內容的實施例，第一晶圓的一部分的垂直截面視圖，第一晶圓包含嵌入在介電材料層內的複數個接合墊及接合連結部分。 圖14B為根據本揭露內容的實施例，第二晶圓的一部分的垂直截面視圖，第二晶圓包含嵌入在介電材料層內的複數個接合墊及接合連結部分。 圖15為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓包含接合至第二晶圓的第一晶圓。 圖16為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓包含在第一晶圓的基材的背側之上形成的圖案化遮罩。 圖17為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含通過基材所形成的複數個開口及第一晶圓的介電材料以暴露互連接結構的金屬特徵。 圖18為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在複數個開口的側壁上的襯裡材料層，開口為通過基材及第一晶圓的介電材料形成的。 圖19為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在第一晶圓的基材的背側之上並在第一晶圓之中的複數個開口之內沉積的一層導電材料。 圖20為根據本揭露內容的實施例，包含在第一晶圓中形成的複數個通過基材的導電通孔的接合的晶圓結構的垂直截面視圖。 圖21為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在第一晶圓的基材的後側之上沉積及複數個通過基材的導電通孔的介電材料層。 圖22為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構的垂直截面視圖包含在第一晶圓的基材的後側上的介電材料層之上形成的圖案化遮罩。 圖23為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含通過介電材料層所形成的複數個開口，以暴露通過基材的導電通孔。 圖24為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在介電材料層之上沉積並在複數個的開口之內的一層導電材料，開口通過介電材料層。 圖25為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在導電材料層之上的圖案化遮罩。 圖26為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含位於第一晶圓的基材的後側之上的接合的晶圓結構的接觸墊陣列。 圖27為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在第一晶圓的基材的後側之上沉積及接合的晶圓結構的接觸墊陣列的介電材料層。 圖28為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含在介電材料層之上形成的圖案化遮罩。 圖29為根據本揭露內容的實施例，接合的晶圓結構的垂直截面視圖，接合的晶圓結構包含通過介電材料層的開口以暴露接合的晶圓結構的接觸墊陣列的相應接觸表面。 圖30為例示根據本揭露內容的各種實施例，製作接合的晶圓元件結構的方法的步驟的流程圖。
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400:方法
402~412:步驟

Claims (20)

  1. 一種接合的晶圓結構，包括： 一第一晶圓，包括一第一基材、複數個第一元件結構、及一第一互連接結構； 一第二晶圓，包括一第二基材、複數個第二元件結構、及在該第二基材的一第一表面之上的一第二互連接結構，其中該第二互連接結構包括一頂部金屬接觸墊陣列； 一接合層，在該頂部金屬接觸墊陣列與該第一基材的一第一表面之間；及 一接觸墊陣列，在該第一基材的一第二表面之上，其中該頂部金屬接觸墊陣列包括一陣列圖案，該陣列圖案對應至在該第一基材的該第二表面之上形成的複數個接觸墊的一陣列圖案。
  2. 如請求項1所述之接合的晶圓結構，其中該些頂部金屬接觸墊中的各者包含自約40μm至約100μm的一範圍內的長度及寬度尺寸。
  3. 如請求項1所述之接合的晶圓結構，其中在該第一基材的該第二表面之上形成的該頂部金屬接觸墊陣列中的每個接觸墊的一幾何中心點的空間坐標，在一共同參考架構之中之該頂部金屬接觸墊陣列的每個頂部金屬接觸墊的一幾何中心點的該些空間坐標之5µm以內。
  4. 如請求項1所述之接合的晶圓結構，其中該頂部金屬接觸墊陣列中的至少一些該些頂部金屬接觸墊包括開槽墊。
  5. 如請求項1所述之接合的晶圓結構，其中該頂部金屬接觸墊中的該陣列的每個頂部金屬接觸墊藉由一通孔結構電性地連接至該第二互連接結構的一下層金屬特徵。
  6. 如請求項1所述之接合的晶圓結構，其中該第二互連接結構包括包含複數個金屬特徵的一頂部金屬階層，其中該些金屬特徵中的至少一些金屬特徵包括一接觸墊區及與該接觸墊區鄰接的一第二區。
  7. 如請求項6所述之接合的晶圓結構，其中該接觸墊區具有長度及寬度尺寸，該長度及寬度尺寸配置成能對該些金屬特徵進行電路探針測試。
  8. 如請求項6所述之接合的晶圓結構，其中該些金屬特徵的該第二區接觸一結合連結部分，該結合連結部分將該些金屬特徵電性地連接至該接合層。
  9. 如請求項1所述之接合的晶圓結構，進一步包括: 複數個通過基材的導電通孔，延伸通過該第一基材並接觸該第一晶圓的該第一互連接結構的一金屬特徵，其中在該第一基材的該第二表面之上的該接觸墊陣列中的每個接觸墊電性地連接至一相應的通過基材的導電通孔。
  10. 如請求項1所述之接合的晶圓結構，其中該接合層包括藉由介電材料橫向地圍繞的複數個接合墊，及將該些接合墊電性地連接至該第一互連接結構及該第二互連接結構的該些金屬特徵之複數個接合連結部分。
  11. 如請求項10所述之接合的晶圓結構，其中該些接合墊及該些接合連結部分包括銅。
  12. 如請求項1所述之接合的晶圓結構，進一步包括一頂部金屬接觸墊的額外陣列，在該第一晶圓的該第一互連接結構中。
  13. 一種接合的晶圓結構，包括： 一第一晶圓，包括一第一基材、複數個第一元件結構、及一第一互連接結構； 一第二晶圓，包括一第二基材、複數個第二元件結構、及一第二互連接結構，其中該第二互連接結構包括一頂部金屬階層，該頂部金屬階層包括具有一接觸墊區及與該接觸墊區鄰接的一第二區的複數個金屬特徵，其中該接觸墊區具有配置成用於該第二晶圓的電路探針測試的長度及寬度尺寸； 一接合層，在該第二互連接結構的該頂部金屬階層與該第一基材的一第一表面之間；及 一接觸墊陣列，在該第一基材的一第二表面之上。
  14. 如請求項13所述之接合的晶圓結構，其中該些金屬特徵的該些接觸墊區具有在自約40μm至約100μm的一範圍內的長度及寬度尺寸，且該些金屬特徵的該第二區具有小於40μm的一長度及/或寬度尺寸。
  15. 如請求項13所述之接合的晶圓結構，其中該些金屬特徵的該第二區接觸將該些金屬特徵電性地連接至該接合層的複數個接合連結部分。
  16. 如請求項13所述之接合的晶圓結構，其中該些接觸墊區的一陣列圖案對應至該第一基材的該第二表面之上的該些接觸墊的一陣列圖案。
  17. 一種製作接合的晶圓結構的方法，包括以下步驟： 在一第一基材上提供一第一晶圓，該第一晶圓包括複數個元件結構及一互連接結構； 在該第一晶圓的該互連接結構的一頂部金屬階層中形成一頂部金屬接觸墊陣列； 在該頂部金屬接觸墊陣列之上形成一接合層； 將該第一晶圓接合至一第二晶圓以形成一接合的晶圓結構；及 在該接合的晶圓結構的一表面之上形成一接觸墊陣列，其中在該接合的晶圓結構的該表面之上形成的該接觸墊陣列的一圖案對應至在該第一晶圓的該互連接結構的該頂部金屬階層中形成的該頂部金屬接觸墊陣列的一圖案。
  18. 如請求項17所述之方法，進一步包括以下步驟： 在該頂部金屬接觸墊陣列之上形成該接合層之前，使用該頂部金屬接觸墊陣列進行該第一晶圓的一電路探針測試。
  19. 如請求項17所述之方法，其中該接合層包括一第一接合層，該第二晶圓包含在一第二基材之上的一第二接合層，且其中將該第一晶圓接合至該第二晶圓的步驟包括以下步驟： 堆疊該第一晶圓及該第二晶圓，使得該第一接合層的複數個接合墊接觸該第二接合層的複數個接觸墊，並擴散接合該些接合墊以將該第一晶圓接合至該第二晶圓。
  20. 如請求項19所述之方法，其中在該接合的晶圓結構的一表面之上形成一接觸墊陣列的步驟包括以下步驟：形成通過該第二基材的複數個通過基材的導電通孔，及在該第二基材的一背側之上形成複數個接觸墊，其中每個該些接觸墊接觸其中一個相應的該些通過基材的導電通孔。
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Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
US20060207790A1 (en) * 2005-03-15 2006-09-21 Jayoung Choi Bonding pads having slotted metal pad and meshed via pattern
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
US7943428B2 (en) * 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
CN103390647A (zh) * 2012-05-10 2013-11-13 无锡华润上华半导体有限公司 一种功率mos器件结构
US9773732B2 (en) * 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9842788B2 (en) * 2015-12-31 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill control structures and method
US9666566B1 (en) * 2016-04-26 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method for hybrid bonding semiconductor wafers
JP6798252B2 (ja) * 2016-10-31 2020-12-09 住友電気工業株式会社 高周波装置
KR102421927B1 (ko) * 2017-06-01 2022-07-18 엘지디스플레이 주식회사 터치 디스플레이 장치
CN110660747A (zh) * 2018-06-28 2020-01-07 晟碟信息科技（上海）有限公司 包含加固角部支撑件的半导体装置
US11081426B2 (en) * 2018-07-31 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC power grid
WO2020034063A1 (en) * 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
KR102481648B1 (ko) * 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
KR102593085B1 (ko) * 2018-11-21 2023-10-24 삼성전자주식회사 반도체 장치, 반도체 패키지 및 이의 제조 방법
US11417628B2 (en) * 2018-12-26 2022-08-16 Ap Memory Technology Corporation Method for manufacturing semiconductor structure
US11087195B2 (en) * 2018-12-31 2021-08-10 Western Digital Technologies, Inc. Memory card pad layout supporting multiple communication protocols
JP7425069B2 (ja) * 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
US20210320075A1 (en) * 2019-07-26 2021-10-14 Sandisk Technologies Llc Bonded assembly containing bonding pads spaced apart by polymer material, and methods of forming the same
KR20210025156A (ko) * 2019-08-26 2021-03-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US11043470B2 (en) * 2019-11-25 2021-06-22 Xilinx, Inc. Inductor design in active 3D stacking technology
US20220093555A1 (en) * 2020-03-20 2022-03-24 Sandisk Technologies Llc Bonded assembly including interconnect-level bonding pads and methods of forming the same
US20210335660A1 (en) * 2020-04-24 2021-10-28 Nanya Technology Corporation Semiconductor structure having void between bonded wafers and manufacturing method tehreof
US11302662B2 (en) * 2020-05-01 2022-04-12 Nanya Technology Corporation Semiconductor package with air gap and manufacturing method thereof
US11335671B2 (en) * 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
WO2021242321A1 (en) * 2020-05-29 2021-12-02 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11444039B2 (en) * 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11289455B2 (en) * 2020-06-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact to improve thermal dissipation away from semiconductor devices
US11233088B2 (en) * 2020-06-12 2022-01-25 Omnivision Technologies, Inc. Metal routing in image sensor using hybrid bonding
US11296113B2 (en) * 2020-08-31 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11837623B2 (en) * 2020-10-12 2023-12-05 Raytheon Company Integrated circuit having vertical routing to bond pads
KR20220052749A (ko) * 2020-10-21 2022-04-28 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
US11437332B2 (en) * 2020-10-30 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method of manufacturing the same
US11424215B2 (en) * 2020-11-10 2022-08-23 Sandisk Technologies Llc Bonded assembly formed by hybrid wafer bonding using selectively deposited metal liners
US11538778B2 (en) * 2020-12-18 2022-12-27 Advanced Semiconductor Engineering, Inc. Semiconductor package including alignment material and method for manufacturing semiconductor package
KR20220091704A (ko) 2020-12-23 2022-07-01 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US11728266B2 (en) * 2020-12-23 2023-08-15 Apple Inc. Die stitching and harvesting of arrayed structures
KR20220099268A (ko) * 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 다이 본딩 구조

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