TW202240653A - 製作含凝聚物之交界區之半導體結構之方法 - Google Patents
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Abstract
本發明涉及一種用於製作半導體結構之方法，包括以下步驟：
a) 提供半導體材料製之一工作層，
b) 提供半導體材料製之一載體底材，
c) 沈積半導體材料製之一薄膜，該薄膜之半導體材料不同該於工作層及該載體底材之半導體材料，該薄膜在該工作層之待接合自由面上及/或在載體底材之待接合自由面上具有小於 50奈米之厚度，
d) 形成一中間結構，包括沿著在主平面中延伸之鍵合界面直接接合該工作層及該載體底材各自的待接合自由面，該中間結構包括一包覆薄膜，該包覆薄膜源自步驟c)中沉積的一個或多個薄膜，
e) 在高於或等於臨界溫度之溫度下對該中間結構進行回火，以造成包覆薄膜分割並形成包括工作層及載體底材間一交界區之半導體結構，該交界區包括：
- 該工作層及該載體底材間之直接接觸區，以及
- 凝聚物，其包括該薄膜之半導體材料，且在垂直於主平面的軸上具有小於或等於250奈米之厚度；所述直接接觸區及凝聚物在主平面中相鄰。
Description
本發明涉及微電子元件的半導體材料領域。特別是有關於一種用於製作包括半導體工作層及半導體載體底材的結構之方法，所述半導體工作層與半導體載體底材在一交界區接合，在該交界區中，直接接觸區及凝聚物(agglomerates)並排存在，直接接觸區係位於工作層及載體底材之間，而凝聚物之半導體材料不同於工作層及載體底材的一種或多種半導體材料。
藉由將低厚度及高晶體品質的半導體工作層移轉至較低晶體品質的半導體載體底材，以形成半導體結構是常見做法。一種知名的薄層移轉法是Smart Cut法，其係基於植入輕離子並藉由在鍵合界面處直接鍵合而進行接合。除可減少工作層高品質材料用量的相關成本優勢之外，該半導體結構亦可提供有利的特性，例如載體底材的導熱性或導電性或機械兼容性。
例如在功率電子領域中，在工作層及載體底材之間建立電傳導以形成垂直元件，這可能是額外有利的。例如，當一結構包括單晶碳化矽製的工作層以及較低品質(無論是單晶還是多晶)碳化矽製的載體底材時，其鍵合界面必須表現出儘可能低的電阻率，最好低於1 mohm.cm
2或甚至低於0.1 mohm.cm
2。
在其他領域，即使不需要高垂直電導率，也需要工作層及載體底材間的直接接觸，以保證電及/或熱的連續性，及/或非常高的內聚力或機械強度。
現有技術的一些解決方案提出藉由分子黏附，在工作層及載體底材之間進行半導體對半導體的鍵合。接着必須管理鍵合界面處的原生氧化物層，因其會阻礙工作層及載體底材間的直接接觸。詳言之可進行疏水鍵合(Hydrophobic bonding)，但難以由此獲得高界面品質。
F. Mu等人(ECS Transactions, 86 (5) 3-21, 2018)提出以氬轟擊而活化待組裝的表面之後，實施直接鍵合(SAB：「表面活化鍵合」)：這種鍵合前處理會產生非常高密度的懸鍵(dangling bonds)，這會促進共價鍵在連接界面處形成，從而有高鍵合能。然而，此方法的缺點是，會在接合表面處產生非晶層，這對薄層及載體底材間的垂直電傳導有負面影響。為了克服這個問題，文件EP3168862提出對接合表面進行重摻雜。
本發明涉及現有技術解決方案的替代方案，並且旨在彌補全部或部分上述缺陷。本發明尤其涉及一種用於製作一結構之方法，該結構包括半導體工作層及半導體載體底材，兩者在一交界區接合，該交界區包括直接接觸區及凝聚物，直接接觸區位於工作層及載體底材之間，而凝聚物之半導體材料不同於工作層及載體底材的半導體材料。
本發明涉及一種用於製作一半導體結構之方法，包括以下步驟：
a) 提供半導體材料製之一工作層，其具有待接合之自由面，
b) 提供半導體材料製之一載體底材，其具有待接合之自由面，
c) 沈積半導體材料製之一薄膜，該薄膜之半導體材料不同於工作層及載體底材之半導體材料，該薄膜在在工作層之待接合自由面上及/或在載體底材之待接合自由面上具有小於50奈米之厚度，
d) 形成一中間結構，包括沿著在主平面中延伸之一鍵合界面直接接合工作層及載體底材各自的待接合自由面，該中間結構包括一包覆薄膜，該包覆薄膜源自步驟c)中沉積的一個或多個薄膜，
e) 在高於或等於臨界溫度之溫度下對該中間結構進行回火，以造成包覆薄膜分割並形成包含工作層及載體底材間一交界區之該半導體結構，該交界區包括：工作層及載體底材間之直接接觸區，以及凝聚物，其包括該薄膜之半導體材料且在垂直於主平面的軸上具有小於或等於250奈米之厚度；直接接觸區及凝聚物在主平面中相鄰。
依照本發明之其他有利及非限制性特徵，其可單獨或以任何技術上可行的組合實施：
在步驟a)中，工作層之待接合自由面包括原生氧化物，且/或，在步驟b)中，載體底材之待接合自由面包括原生氧化物，
在步驟e)中，交界區之凝聚物會捕捉源自一處或多處之原生氧化物的氧，
步驟a)包括將輕質元素植入供體底材，以形成埋置弱化區，埋置弱化區與供體底材之前面界定出工作層，
步驟a)包括經由在初始底材上磊晶生長供體層而形成供體底材，之後對供體層進行植入，
步驟d)包括，在產生包含供體底材及載體底材之鍵合件的直接接合後，於埋置弱化區處進行分離，以一方面形成包含工作層、包覆薄膜及載體底材之中間結構，另一方面形成供體底材之剩餘部，
步驟c)中所沉積之薄膜之厚度小於或等於10奈米，或甚至小於或等於5奈米，或甚至小於或等於3奈米，或甚至小於或等於2奈米，
步驟c)所沉積之薄膜之厚度小於10奈米，且凝聚物在垂直於主平面的軸上具有小於或等於50奈米之厚度，
所述臨界溫度在500°C及1800°C之間，取決於薄膜之半導體材料的性質，以及工作層及載體底材之一種或多種半導體材料的性質，
工作層之半導體材料為碳化矽且具有單晶、多晶或非晶結構，
載體底材之半導體材料為碳化矽且具有單晶、多晶或非晶結構，
薄膜之半導體材料選自矽及鍺，
凝聚物的厚度小於或等於40奈米，或甚至小於或等於30奈米，
凝聚物的形式為：包含薄膜之半導體材料的第一沉澱物，包含薄膜之半導體材料及氧的第二沉澱物，及/或覆有化合物之孔穴，該化合物包含薄膜之半導體材料及氧，
第二沉澱物在垂直於主平面之橫向平面中基本上為三角形，
凝聚物在主平面中的橫向尺寸在5奈米與500奈米之間。
本發明亦涉及一種電子元件，其被製作在上述方法所產生之半導體結構之工作層上面及/或當中。該半導體結構包括：
半導體材料製之工作層，工作層在主平面中延伸，
半導體材料製之載體底材，以及
介於工作層及載體底材間之交界區，交界區平行於主平面而延伸，交界區包含介於工作層及載體底材間之直接接觸區以及凝聚物，凝聚物之半導體材料不同於工作層及載體底材之半導體材料，且凝聚物在垂直於主平面的軸上具有小於或等於250奈米之厚度；直接接觸區及凝聚物在主平面中相鄰。
根據一特定變化例，對於功率應用來說，所述元件包含在半導體結構之背面，於載體底材上面及/或當中的至少一個電接觸。
本發明涉及用於製作半導體結構100之方法，半導體結構100包括單晶半導體材料製成之工作層10、半導體材料製成之載體底材30、及介於工作層10及載體底材30間之交界區20(圖1)。與工作層10一樣，交界區20係平行於主平面(x，y)而延伸。
有利地，且如微電子領域中的典型情況，半導體結構100採用圓形晶圓的形式，其直徑在100毫米與450毫米之間，且其總厚度通常在300微米與1000微米之間。應理解的是，在這種情況下，載體底材30及工作層10也呈圓形。晶圓的(圓形)前面100a及背面100b係平行於主平面(x，y)而延伸。
對於微電子應用來說，允許工作層10與載體底材30之間的垂直導電或直接接觸的多種類型的半導體結構100可能是令人感興趣的：構成工作層10及載體底材30的材料的性質可因此有大幅度的變化性。
例如，工作層10的半導體材料可選自碳化矽、矽、氮化鎵、砷化鎵、磷化銦及矽鍺合金。一般而言，在工作層10上製作元件需要該層10具備高晶體品質：因此最好選定其為單晶，具有與目標應用性匹配的品質等級、類型及摻雜程度。作爲替代方案，工作層10當然可具有多晶或非晶結構。
仍作為示例，載體底材30的半導體材料可選自碳化矽、矽、氮化鎵、砷化鎵、磷化銦及矽鍺合金。基於成本考量，載體底材可具備較低的品質水準，及單晶、多晶或非晶結構。其類型及摻雜程度可基於目標應用而選定。
該製作方法首先包括：步驟a)提供由半導體材料(較佳爲單晶半導體材料)製成的工作層10(圖2a)。在此步驟a)中，工作層10具有自由面10a，該自由面10a旨在於後續步驟中被接合，其也被稱為前面10a；其亦具有與其前面10a相對的背面10b。
根據一有利實施方式，工作層10由供體底材1的表面層的移轉所產生，特別是基於Smart Cut法的層移轉。
因此，步驟a)可包含將輕質元素(例如氫、氦或這兩種物質的組合)植入供體底材1之操作，以形成埋置弱化區11，埋置弱化區11與供體底材1的前面10a界定出工作層 10(圖 3a)。
根據此種實施方式的一變化例，步驟a)包含在植入輕質元素之前，經由在一初始底材上磊晶生長供體層1'而形成供體底材1(圖3b)。這種變化例可形成具備目標應用所需結構及電學特性的供體層1'。尤其，藉由磊晶可獲得優異的晶體品質，且供體層1'的原位摻雜可精確地控制。接着將輕質元素植入供體層1'，以形成埋置弱化區11。
作爲替代方案，在步驟a)中提供的工作層10可使用用於移轉薄層的其他已知技術來形成。
依照本發明的製作方法接着包括：步驟b)提供半導體材料製成的載體底材30 (圖2b)。載體底材30具有自由面30a，該自由面30a旨在過程的後續步驟中被接合，其也被稱為前面30a；其亦有一背面30b。
工作層10及載體底材30可由上述材料中選定的一種或多種材料形成。
接下來的製作方法包括：步驟c)沉積半導體材料製之薄膜2(稱為第二材料)於工作層10的待接合自由面10a上，或於載體底材30的待接合自由面30a上，或如圖2c所示，在要接合的兩個自由面10a、30a上。第二材料不同於工作層10及載體底材30的一種或多種半導體材料。
較佳地，選擇第二材料是因為其與氧的特殊親和力；此外，第二材料並非多種元素的化合物，在與氧氣反應時，其應生成一種固態而不是氣態的化合物。
第二材料應能夠沉積在極薄的層中，並且與微電子元件的製作線(前段製程)相容。第二材料可選自矽、鍺等，取決於工作層10及載體底材30的性質。
薄膜2的厚度小於50奈米，較佳小於或等於10奈米，小於或等於8奈米，小於或等於5奈米，甚至小於或等於3奈米，甚至更小於或等於2奈米。例如，沉積的薄膜2可具有0.5奈米、1奈米、2奈米、3奈米、4奈米、5奈米、8奈米、9奈米、10奈米、11奈米、12奈米、13奈米、15奈米、20 奈米、30奈米或40奈米數量級的厚度。
應注意的是，當薄膜2沉積在兩個自由面10a、30a上時，總沉積厚度，亦即沉積在每個自由面10a、30a上的薄膜2的厚度總和，較佳小於50奈米，較佳小於或等於10奈米，小於或等於8奈米，或甚至小於或等於5奈米。沉積的薄膜2的總厚度必須保持低，以允許在本發明方法的後續步驟中將薄膜分割成凝聚物21。
薄膜2在受控制氣氛下沉積。視沉積的薄膜2的性質而定，步驟c)在低溫或甚至室溫下進行，其有利地使用已知的電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)技術，或藉由使用濺射技術以中性元素或以在沉積薄膜中的殘留物爲非破壞性的元素(Ar、Si、N 等)撞擊目標物。
該製作方法接下來包括：步驟d)形成中間結構150，該步驟包括沿著在主平面(x，y)中延伸的鍵合界面15接合工作層10及載體底材30各自的待接合自由面10a、30a(圖2d)。
這種直接接合最好藉由分子黏附的鍵結來進行，其包括使要接合的面10a、30a互相接觸而不添加中間黏合劑材料。當此薄膜僅沉積在載體底材30上時，這是工作層10與薄膜2之間的直接結合，或者當此薄膜僅沉積在工作層10上時，則是載體底材30與薄膜2之間的直接結合，或者當薄膜同時沉積在工作層10及載體底材30上時，則是兩個薄膜2之間的直接結合。
直接接合可在環境氣氛下進行，或在受控氣氛下進行，詳言之，可在10
-6Pa或更低數量級的高真空下進行。
視需要地，步驟c)的沉積及步驟d)的直接接合，係在原位或在多室設備中接續進行而不用中斷真空。舉例來說，以佳能的BV7000原子擴散鍵合設備為例，其可連續進行沉積及直接鍵合同時維持受控氣氛。
參考圖3a至3d中所示有利實施方式，步驟d)包括將工作層10的待接合自由面10a直接接合至載體底材30的待接合自由面30a，從而產生包括供體底材1、載體底材30及鍵合界面15的鍵合件200(圖3c)。步驟d)進一步包括在埋置弱化區11處的分離，以一方面形成包括工作層10、一個或多個薄膜2及載體底材30的中間結構150，且另一方面形成供體底材之剩餘部1''(圖3d)。所述分離可在熱處理期間進行，該熱處理能夠在壓力下使植入物質所引起的小片(platelet)及微裂縫在埋置弱化區11中生長。分離亦可藉由施加機械應力或通過熱應力及機械應力的組合而執行，如衆所周知的Smart Cut法。
清潔、平滑、拋光或蝕刻工作層10的分離面10b及/或供體底材之剩餘部1''的分離面1''a可依序執行，以恢復良好的表面品質，特別是在粗糙度、缺陷密度及其他污染的方面。
無論實施方式爲何，在完成步驟d)時，中間結構150具有在工作層10那側的前面10b、在載體底材30那側的背面30b，以及在工作層10與載體底材30之間的包覆薄膜2'。應注意，當薄膜僅沉積在待接合自由面10a、30a其中之一上時，包覆薄膜2'對應於薄膜2，當薄膜同時沉積在工作層10及載體底材30時，包覆薄膜2'對應於兩個薄膜2。
依照本發明的製作方法，接下來包括步驟e)，在高於或等於臨界溫度之溫度下對中間結構150進行回火，以造成包覆薄膜2'分割(segmentation)成凝聚物21，並形成一交界區20(圖2e)，該交界區包括：
工作層10及載體底材30間之多個直接接觸區22；換言之，在工作層10的半導體材料及載體底材30的半導體材料之間有直接鍵合的區域，以及
多個凝聚物21，包含薄膜2的半導體材料(第二材料)，且在垂直於主平面(x，y)的z軸上具有低或非常低的厚度，即小於或等於250奈米，小於或等於50奈米，小於或等於40奈米，小於或等於30奈米，小於或等於20奈米，甚至小於或等於10奈米。
分佈在交界區20中的凝聚物21是分離的(disjunct)或結合的(joined)；分離的凝聚物藉由直接接觸區22而彼此分開。直接接觸區22及凝聚物21在主平面(x，y)中相鄰。
步驟e)的結果是形成半導體結構100。
所述臨界溫度是指從該溫度開始，在能量上更有利於第二材料形成凝聚物21，而不是維持極薄包覆薄膜2'的形式。此外，步驟e)中的回火溫度必須足以使凝聚物21之間的直接接觸區22鍵合。所述臨界溫度通常在500°C與1800°C之間，取決於第二材料的性質，以及工作層10及載體底材30的一種或多種半導體材料的性質。
因此，回火步驟e)總是在高於或等於臨界溫度的溫度下進行，並在中性氣氛(特別是在氬氣、氬氣/氫氣或氮氣)下進行。
超過臨界溫度時，含有包覆薄膜2'及與其接觸的工作層10半導體表面和載體底材30半導體表面的系統，將優化其表面能量，方式爲將包覆薄膜2'分割成多個凝聚物21，並在工作層10及載體底材30二者的半導體表面之間產生直接接觸區22。
此外，由於包覆薄膜2'非常薄，只有已知在低溫或中溫下穩定的半導體材料可作為本發明半導體結構100中的第二材料使用，因該半導體結構100經常要接受高溫(900°C-1100°C)甚至極高溫(1200°C-1900°C)處理。詳言之，由於第二材料可凝結成尺寸小且非常薄的凝聚物21，故不會導致結構100的劣化，特別是工作層10的劣化。例如，當結構100包括SiC製之工作層10及載體底材30，並要在1600℃與1800℃之間的溫度下進行磊晶時，可使用含矽的凝聚物21。值得注意的是，在該示例中，吾人觀察到薄膜2'在大約1700°C時完全分割成凝聚物21。
在步驟a)中，工作層10的待接合自由面10a包含原生氧化物，及/或在步驟b)中，載體底材30的待接合自由面30a包含原生氧化物，是常見的。無需管理此種原生氧化物可簡化製作步驟。
因此，在依照本發明的方法的步驟e)中，交界區20的凝聚物21將能夠捕獲源自一處或多處原生氧化物的氧，從而去除來自工作層10與載體底材30之間的界面的任何氧化物。
此外，本方法的步驟c)及/或d)可在含氧氣氛中進行，如此可放寬製作限制，讓氧存在於中間結構150的鍵合界面15處。
同樣在這種情況下，在步驟e)中，交界區20的凝聚物21將捕獲來自鍵合界面15的氧，從而防止氧存在於直接接觸區22中。
因此，所述製作方法可獲得半導體結構100，其經由交界區20在工作層10及載體底材30之間提供垂直導電及/或有效的直接接觸，因爲直接接觸區22沒有氧及/或原生氧化物。非常薄的凝聚物21由第二材料及可能主要以氧化物形式被捕獲的氧所組成。
通常，凝聚物21的形式為：
包含薄膜2之半導體材料(第二材料)的第一沉澱物，及/或
包含第二材料及氧的第二沉澱物(主要形式為所述第二材料的氧化物)，及/或
內壁覆有化合物之孔穴，該化合物包含第二材料及氧(主要形式為所述第二材料的氧化物)。
具有與直接接觸區22相鄰的凝聚物21的交界區20確保了工作層10及/或將在其上或其中製作的元件的機械強度與可靠性。
依照本發明的半導體結構100經由交界區20保證了工作層10及載體底材30之間良好的導電性及/或有效的直接接觸。尤其，在基本上平行於主平面(x，y)的中心平面(median plane)P中，分佈於交界區20的凝聚物21能夠有效地捕捉可能存在於包覆薄膜2'中或鍵合界面15處的任何氧；工作層10及載體底材30之間的直接接觸區22，其沒有原生氧化物的殘餘物，允許有效及優質的垂直半導體/半導體接觸及/或導電。
此外，凝聚物21及直接接觸區22確保了交界區20的機械連續性，並在工作層10與載體底材30之間提供優異的機械強度。因此，工作層10的品質不受潛在空隙或界面缺陷的影響；應注意的是，當前述孔穴存在時，其尺寸及密度不會對工作層10的品質及強度造成負面影響。
在交界區20的中心平面P中，凝聚物21的覆蓋程度通常在1％與50％之間，較佳在10％與40％之間。凝聚物21的橫向尺寸(在中心平面P中)是有限的，通常在5奈米到500奈米的數量級。尤其，當步驟c)中沉積的薄膜2的厚度小於10奈米時，凝聚物21的橫向尺寸在5奈米到150奈米的數量級，而凝聚物21的厚度小於或等於50奈米。
在凝聚物21當中，在垂直於主平面(x，y)的橫向平面中，第一沉澱物及孔穴的形狀可爲凸鏡狀(lenticular)或多邊形，而第二沉澱物大致上可爲三角形。
例示性實施方式：
供體底材1係由高品質單晶4H SiC製成，直徑為150毫米。供體底材1爲N型摻雜，具有20 mohm.cm數量級的電阻率。供體底材被以5
E16/cm
2的氫離子劑量及95 keV的能量穿過前面1a而植入，該前面爲「碳(C)」面。在植入深度的周圍界定出埋置弱化區11，其與供體底材1的前面10a劃分出工作層10。
載體底材30由較低品質的單晶4H SiC製成，具有與供體底材1相同的直徑。其為N型摻雜，具有20 mohm.cm數量級的電阻率。
兩個底材1、30接受清潔程序，以移除顆粒及其他表面污染物。兩個底材可在表面上包含原生氧化物。
底材1、30被引入第一沉積室，第一沉積室爲一直接鍵合設備的一部分。在高真空(10
-6Pa)及室溫下，以濺射將厚度1奈米的矽薄膜2沈積在底材1、30各自的前面10a、30a(待接合自由面)上。
接着將底材1、30引入到第二鍵合室，藉由使分別沉積在供體底材1及在載體底材30上的薄膜2直接接觸，以使二底材在其前面10a、30a處接合。鍵合室中的氣氛與沉積室中的氣氛相同，但也可能不同：例如，底材可從第一室中移除，放回環境氣氛中，然後引入至與沉積室分開的鍵合設備中。依照本發明的方法大幅放寬了因氧存在於待接合薄膜當中或上面(例如以原生氧化物的形式)而造成的約束。
在接合之後，鍵合件200包括經由鍵合界面15與載體底材30連接的供體底材1，以及由沉積並埋置在兩個底材1、30之間的兩個薄膜2所形成的包覆薄膜2'。包覆薄膜2'具有2奈米數量級的厚度。
鍵合件200在大約900℃的溫度下，經受熱處理30分鐘，以在埋置弱化區11處造成分離。這樣所獲得的是中間結構150，其包括設置在包覆薄膜2'上，具有500奈米厚度的工作層10，包覆薄膜2'本身設置在載體底材30上。進行清潔及拋光程序，以將工作層10表面10b的缺陷密度及粗糙度恢復到令人滿意的水準。
最後，在1900℃下對中間結構150進行30分鐘的回火，中間結構150先前在其前面10b(也是中間結構150的工作層10的自由面10b)設置有保護層。完成此回火後，獲得了依照本發明的結構100：交界區20係由包含矽及氧(主要為SiOx形式)的凝聚物21形成，凝聚物21被工作層10及載體底材30之間的直接接觸區20隔開。這種交界區20使結構100具有良好的垂直導電性，該導電性接近具有20 mohm.cm電阻率的塊狀SiC底材。
交界區20具有低於或等於0.1 mohm.cm
2的電阻率。這在圖4a的圖表中顯而易見，該圖表繪示對於包括不同尺寸(直徑在50微米與230微米之間)的兩個金屬接觸電極41、42的簡單元件來說，電流作為電壓I(V)函數的曲線；這些電極尺寸以「pattern」標示在圖4a的圖表中。在依照本發明的結構100的情況下，I(V)測量在兩個電極41、42上進行，電流路徑經由交界區20通過兩個電極41、42之間，因爲電極41、42之間存在溝槽40，其穿過所述交界區20(圖4b)。交界區20的電阻率被推導為0.0076 mohm.cm
2數量級。為了比較及參考，電極51、52也設置在載體底材30上：相關I(V)曲線在圖4a的圖表中以「bulk」表示。
此結構100中的凝聚物21具有5奈米至15奈米的厚度以及相同數量級的平均直徑。凝聚物21在交界區20的中心平面P的覆蓋程度為20％的數量級。
應注意的是，除了1900°C之外的回火溫度(步驟e)也已應用於以上示例所描述的中間結構150：例如1370°C。交界區20的電阻率被推導為0.032 mohm.cm
2數量級，亦即明顯低於0.1 mohm.cm
2。
當然，此示例不具限制性，基於工作層10、薄膜2及載體底材30的材料的各種組合，並遵循前述用於形成交界區20的條件，許多其他半導體結構100亦可依照本發明而製作。
電子元件可製作在依照本發明的半導體結構100的工作層10上面及當中。這些元件可應用於功率、光伏打或發光二極體領域。
這些元件可包括在半導體結構100的背面，於載體底材30上面及/或當中的至少一個電接觸，尤其是功率應用之電接觸。作為非限制性示例，這些功率元件可包括電晶體、二極體、閘流體(thyristor)或被動元件(電容器、電感器等)等。
當然，本發明並不限於所述實施例及示例，且在不脫離由申請專利範圍所界定的本發明的範疇情況下可對其做出變化。
1:供體底材
1':供體層
1'':剩餘部
1''a:分離面
2:薄膜
2':包覆薄膜
10:工作層
10a,10b,30a,100a:自由面(前面)
30b,100b:背面
11:埋置弱化區
15:鍵合界面
20:交界區
21:凝聚物
22:直接接觸區
30:載體底材
40:溝槽
41,42,51,52:電極
100:半導體結構
150:中間結構
200:鍵合件
P:中心平面
本發明的其他特徵及優點將由以下參照圖式而提供的詳細說明而彰顯，其中：
圖1繪示依照本發明之半導體結構；
圖2a至2e繪示依照本發明之製作方法步驟；
圖3a至3d繪示依照本發明之製作方法步驟的變化例；
圖4a及4b分別繪示I(V)(強度作為電壓的函數)圖表，其比較在不同電極圖案尺寸下，本發明半導體結構之交界區的電氣特性及塊狀底材的電氣特性，以及爲執行此種測量在本發明半導體結構上的電極配置。
在圖式中，相同的元件符號可用於相同類型的元件。圖式爲概要示意圖，為了可讀性，並未按比例繪製。尤其，沿z軸的層厚度並未與沿x軸及y軸的橫向尺寸成比例；並且圖式並未如實呈現各層彼此之間的相對厚度。
Claims (16)
- 一種用於製作一半導體結構(100)之方法，該方法包括以下步驟： a)提供一半導體材料製之一工作層(10)，該工作層(10)具有待接合之一自由面(10a)， b)提供一半導體材料製之一載體底材(30)，該載體底材(30)具有待接合之一自由面(30a)， c) 沈積一半導體材料製之一薄膜(2)，該薄膜(2)之半導體材料不同於該工作層(10)及/或該載體底材(30)之半導體材料，該薄膜(2)在該工作層(10)之待接合自由面(10a)上及/或在該載體底材(30)之待接合自由面(30a)上具有小於50奈米之厚度， d) 形成一中間結構(150)，包括沿着在一主平面(x,y)中延伸之一鍵合界面(15)直接接合該工作層(10)及該載體底材(30)各自的待接合自由面，該中間結構(150)包括一包覆薄膜(2')，該包覆薄膜(2')源自步驟c)中沉積的一個或多個薄膜(2)， e) 在高於或等於一臨界溫度之溫度下對該中間結構(150)進行回火，以造成該包覆薄膜(2')分割並形成包含該工作層(10)及該載體底材(30)間一交界區(20)之該半導體結構(100)，該交界區(20)包括： 該工作層(10)及該載體底材(30)間之直接接觸區(22)，以及 凝聚物(21)，其包括該薄膜(2)之半導體材料，且在垂直於該主平面(x,y)的z軸上具有小於或等於250奈米之厚度；該直接接觸區(22)及該凝聚物(21)在該主平面(x,y)中相鄰。
- 如請求項1之方法，其中： 在步驟 a)中，該工作層(10)之待接合自由面(10a)包括一原生氧化物，及/或，在步驟b)中，該載體底材(30)之待接合自由面(30a)包括一原生氧化物， 在步驟e)中，該交界區(20)之凝聚物(21)會捕捉源自前述其中一處或多處之原生氧化物的氧。
- 如請求項1或2之方法，其中步驟a)包括將輕質元素植入一供體底材(1)，以形成一埋置弱化區(11)，該埋置弱化區(11)與該供體底材(1)之前面(10a)界定出該工作層(10)。
- 如請求項3之方法，其中步驟a)包括經由在一初始底材上磊晶生長一供體層(1')而形成該供體底材(1)，之後對該供體層(1')進行所述植入。
- 如請求項3或4之方法，其中步驟d)包括，在產生包含該供體底材(1)及該載體底材(30)之一鍵合件(200)的所述直接接合後，於該埋置弱化區(11)處進行分離，以一方面形成包含該工作層(10)、該包覆薄膜(2')及該載體底材(30)之該中間結構(150)，另一方面形成該供體底材之剩餘部(1'')。
- 如請求項1至5任一項之方法，其中在步驟c)所沈積之該薄膜(2)之厚度小於或等於10奈米，或甚至小於或等於5奈米，或甚至小於或等於3奈米，或甚至小於或等於2奈米。
- 如請求項6之方法，其中在步驟c)所沈積之該薄膜(2)之厚度小於10奈米，且該凝聚物(21)在垂直於該主平面(x,y)的z軸上具有小於或等於50奈米之厚度。
- 如請求項1至7任一項之方法，其中該臨界溫度在500°C及1800°C之間，該臨界溫度取決於該薄膜(2)之半導體材料的性質，以及該工作層(10)及該載體底材(30)之一種或多種半導體材料的性質。
- 如請求項1至8任一項之方法，其中該工作層(10)之半導體材料爲碳化矽且具有單晶、多晶或非晶結構。
- 如請求項1至9任一項之方法，其中該載體底材(30)之半導體材料爲碳化矽且具有單晶、多晶或非晶結構。
- 如請求項1至10任一項之方法，其中該薄膜(2)之半導體材料選自矽或鍺。
- 如請求項1至11任一項之方法，其中該凝聚物(21)的厚度小於或等於40奈米，或甚至小於或等於30奈米。
- 如請求項1至12任一項之方法，其中該凝聚物(21)的形式爲： 包含該薄膜(2)之半導體材料的第一沉澱物， 包含該薄膜(2)之半導體材料及氧的第二沉澱物，及/或 覆有一化合物之孔穴，該化合物包含該薄膜(2)之半導體材料及氧。
- 如請求項13之方法，其中該第二沉澱物在垂直於該主平面(x,y)之橫向平面中基本上爲三角形。
- 一種電子元件，其被製作在依照請求項1至14任一項之方法所產生之一半導體結構(100)之工作層(10)上面及/或當中，該半導體結構(100)包括： 一半導體材料製之該工作層(10)，該工作層(10)在一主平面(x,y)中延伸， 一半導體材料製之一載體底材(30)，及 介於該工作層(10)及該載體底材(30)間之一交界區(20)，該交界區(20)平行於該主平面(x,y)而延伸，該交界區(20)包含介於該工作層(10)及該載體底材(30)間之直接接觸區(22)，以及凝聚物(21)，該凝聚物(21)之半導體材料不同於該工作層(10)及/或該載體底材(30)之半導體材料，且該凝聚物(21)在垂直於該主平面(x,y)的z軸上具有小於或等於250奈米之厚度；該直接接觸區(22)及該凝聚物(21)在該主平面(x,y)中相鄰。
- 如請求項15之電子元件，其包括在該半導體結構(100)的背面，於該載體底材(30)上面及/或當中，包含作爲功率應用之至少一個電接觸。
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