TW202236269A - 儲存裝置 - Google Patents

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Abstract

實施例提供一種能夠減小一漏電流之儲存裝置。 根據一個實施例，一種儲存裝置包含在一第一方向上延伸之第一佈線及在一第二方向上延伸之第二佈線。一記憶體單元連接於該等第一佈線與該等第二佈線之間且包含一可變電阻記憶體元件。一第一驅動電路經提供用於將電壓供應至該等第一佈線，且一第二驅動電路經提供用於將電壓供應至該等第二佈線。該第一驅動電路將一第一電壓施加至一選定第一佈線，該第二驅動電路將一第二電壓施加至一選定第二佈線。該第二電壓與該第一電壓及該第二電壓之和之一半之間的一電壓施加至一非選定第一佈線，且該第一電壓與該第一電壓及該第二電壓之該和之一半之間的一電壓施加至一非選定第二佈線。

Description

儲存裝置
本文中所描述之實施例大體上係關於一種儲存裝置。
已提出其中將諸如磁阻效應元件或其類似者之可變電阻記憶體元件整合於一半導體基板上之儲存裝置。
實施例提供一種能夠減小一漏電流之儲存裝置。
一般而言，根據一個實施例，一種儲存裝置包含在一第一方向上延伸之複數個第一佈線及在與該第一方向相交之一第二方向上延伸之複數個第二佈線。複數個記憶體單元分別連接於該複數個第一佈線與該複數個第二佈線之間。各記憶體單元包含一可變電阻記憶體元件。一第一驅動電路經提供用於將電壓供應至該複數個第一佈線。一第二驅動電路經提供用於將電壓供應至該複數個第二佈線。該第一驅動電路將一第一電壓V1施加至連接至一選定記憶體單元之一選定第一佈線。該第二驅動電路將一第二電壓V2 (其低於電壓V1)施加至連接至該選定記憶體單元之一選定第二佈線。該第一驅動電路將(V1+V2)/2與V2之間的一電壓施加至除該選定第一佈線之外的一非選定第一佈線。該第二驅動電路將V1與(V1+V2)/2之間的一電壓施加至除該選定第二佈線之外的一非選定第二佈線。
在下文中，將參考圖式描述特定實例性實施例。 (第一實施例)
圖1係繪示根據一第一實施例之一非揮發性儲存裝置之一整體示意組態的一方塊圖。在以下描述中，一磁性儲存裝置將描述為一非揮發性儲存裝置之一實例，但本發明不限於此。
第一實施例之磁性儲存裝置包含一記憶體單元陣列部分100、一字線(WL)驅動電路200 (亦指稱一第一驅動電路200)及一位元線(BL)驅動電路300 (亦指稱一第二驅動電路300)。
圖2A係示意性繪示記憶體單元陣列部分100之一組態的一透視圖。
記憶體單元陣列部分100提供於包含一半導體基板之一基底區域上。記憶體單元陣列部分100包含複數個字線10 (第一佈線10)、與複數個字線10相交之複數個位元線20 (第二佈線20)。複數個記憶體單元30位於複數個字線10與複數個位元線20之間。各記憶體單元30位於一字線10與一位元線20之一相交點(或交叉點)處。
當執行關於一特定記憶體單元30之資料寫入或讀取時，一字線10及一位元線20將一預定信號供應至一記憶體單元30。在圖2A中，儘管字線10位於一下層側上且位元線20位元一上層側上，但字線10可位於上層側上且位元線20可位於下層側上。
各記憶體單元30包含一磁阻效應元件40 (其亦可指稱一非揮發性可變電阻記憶體元件)及一選擇器50 (亦指稱一切換元件50)。磁阻效應元件40及選擇器50串聯連接於字線10與位元線20之間。
在圖2A中，磁阻效應元件40位於一下層側上且選擇器50位於一上層側上，但如圖2B之修改實例中所繪示，在其他實施例中，磁阻效應元件40可位於上層側上且選擇器50可位於下層側上。
圖3係示意性繪示磁阻效應元件40之一組態的一橫截面圖。
在本實施例中，一磁穿隧接面(MTJ)元件用作磁阻效應元件40。磁阻效應元件40包含一儲存層41 (亦指稱一第一磁性層)、一參考層42 (亦指稱一第二磁性層)及一穿隧障壁層43 (亦指稱一非磁性層)。
儲存層41係具有一可變磁化方向之一鐵磁層。在本發明中，一層之一可變磁化方向係指在跨層施加一預定寫入電流或其類似者時層之一磁化方向改變之能力。儲存層41由(例如)包括鈷(Co)、鐵(Fe)及硼(B)之一CoFeB層形成。
參考層42係具有一固定磁化方向之一鐵磁層。在本發明中，一層之一固定磁化方向係指即使跨層施加預定寫入電流或其類似者但層之磁化方向保持恆定(固定)之能力。例如，參考層42由一CoFeB層(其包括鈷(Co)、鐵(Fe)及硼(B))、鈷(Co)及一元素(其選自包含鉑(Pt)、鎳(Ni)及鈀(Pd)之一元素群組)之一超晶格層形成。
穿隧障壁層43係提供於儲存層41與參考層42之間的一絕緣層且由(例如)氧化鎂(MgO)形成。
當儲存層41之磁化方向平行於參考層42之磁化方向時，磁阻效應元件40處於一低電阻狀態中(電阻相對較低)。當儲存層41之磁化方向反平行於參考層42之磁化方向時，磁阻效應元件40處於一高電阻狀態中(電阻相對較高)。因此，磁阻效應元件40可根據其電阻狀態儲存二進位資料(一低電阻狀態及一高電阻狀態指示各自二進位值)。磁阻效應元件40可根據施加至其之寫入電流之一方向設定為低電阻狀態或高電阻狀態。
本實施例之磁阻效應元件40係一自旋轉移力矩(STT)型磁阻效應元件且具有垂直磁化。即，儲存層41之磁化方向正交於參考層41之一膜表面。參考層42之磁化方向正交於參考層42之一膜表面。
儘管圖3中所繪示之磁阻效應元件40具有其中儲存層41位於下層側上且參考層42位於上層側上之一底部自由型結構，但本實施例可代以使用具有其中儲存層41位於上層側上且參考層42位於下層側上之一頂部自由型結構之一磁阻效應元件。
圖4係示意性繪示選擇器50之一組態的一橫截面圖。
選擇器50包含一下電極51、一上電極52及提供於下電極51與上電極52之間的一選擇器材料層53 (亦指稱切換材料層53)。選擇器50係具有一非線性電流-電壓特性之一兩端子型切換元件(開關)。當施加於兩個端子之間的一電壓小於一臨限電壓時，選擇器50處於一高電阻狀態中(例如，處於一非導電狀態中)。另一方面，當施加於兩個端子之間的電壓等於或高於臨限電壓時，選擇器50處於一低電阻狀態中(例如，處於一導電狀態中)。實質上相同效應亦可藉由利用具有一線性電流-電壓特性之一兩端子型切換元件來獲得。
圖5係示意性繪示選擇器50之電流-電壓(I-V)特性之一實例的一圖式。當選擇器50之兩個端子之間的一電壓斜升且達到一臨限電壓Vth時，兩個端子之間的電壓下降至一保持電壓Vhold且電流顯著增大。
藉由將等於或高於一預定電壓之一電壓施加於第一佈線10與第二佈線20之間來接通選擇器50 (處於導電狀態中)，藉此可對串聯連接至選擇器50之磁阻效應元件40執行寫入或讀取。
接著，將參考圖6描述根據第一實施例之儲存裝置之一操作。此處，一寫入操作將描述為一實例性操作。
當執行寫入操作時，字線驅動電路200將一預定電壓供應至一字線WL (其對應於圖2A及圖2B中之一字線10)，且位元線驅動電路300將一預定電壓供應至一位元線BL (其對應於圖2A及圖2B中之一位元線20)。
明確而言，字線驅動電路200將一電壓V1施加至連接至一選定記憶體單元MCS之一選定字線WLS。位元線驅動電路300將一電壓V2 (其低於電壓V1)施加至連接至選定記憶體單元MCS之位元線BLS (選定位元線BLS)
字線驅動電路200將(V1+V2)/2與V2之間的一電壓施加至非選定字線WLN (除(若干)選定字線WLS之外的字線WL)。位元線驅動電路300將V1與(V1+V2)/2之間的一電壓施加至非選定位元線BLN (除(若干)選定位元線BLS之外的位元線BL)。
更明確而言，字線驅動電路200將一電壓(V1+V2)/2-Voffseta施加至非選定字線WLN。位元線驅動電路300將一電壓(V1+V2)/2+Voffsetb施加至非選定位元線BLN。然而，在本發明中，Voffseta及Voffsetb兩者係正值。
依此方式，設定自字線驅動電路200施加至字線WL之電壓，且設定自位元線驅動電路300施加至位元線BL之電壓，藉此可執行其中適當控制一寫入電壓(或寫入電流)之寫入操作。
此處，為簡化描述，假定自字線驅動電路200輸出之電壓施加至記憶體單元且沿字線WL或其類似者無壓降，且自位元線驅動電路300輸出之電壓施加至記憶體單元且沿位元線BL或其類似者無壓降。
在一標準寫入操作中，依相同於上述實施例之情況之方式之方式將電壓V1施加至選定字線WLS且將電壓V2施加至選定位元線BLS。然而，在標準寫入操作中，不同於上述實施例，將電壓(V1+V2)/2施加至非選定字線WLN及非選定位元線BLN兩者。因此，在標準寫入操作中，將具有(V1-V2)之一量值之一電壓施加至連接於選定字線WLS與選定位元線BLS之間的選定記憶體單元MCS。將具有(V1-V2)/2之一量值之一電壓施加至連接於一選定字線WLS與一非選定位元線BLN之間的記憶體單元且亦施加至連接於一非選定字線WLN與一選定位元線BLS之間的記憶體單元。在以下描述中，此等類型之記憶體單元(連接至一選定字線WLS或選定位元線BLS但非一選定字線WLS及選定位元線BLS兩者之一記憶體單元)可指稱「半選定記憶體單元」或部分選定記憶體單元。
如自以上描述可見，在一標準寫入操作中，將施加至選定記憶體單元之電壓之1/2之一電壓施加至半選定記憶體單元。因此，一漏電流可在半選定記憶體單元中流動，且可阻礙一適當寫入操作。
另一方面，在第一實施例中，將一電壓V1-{(V1+V2)/2+Voffsetb}(即，一電壓(V1-V2)/2-Voffsetb)施加至一選定字線WLS與一非選定位元線BLN之間的半選定記憶體單元。將一電壓{(V1+V2)/2-Voffseta}-V2 (即，一電壓(V1-V2)/2-Voffseta)施加至一非選定字線WLN與一選定位元線BLS之間的半選定記憶體單元。因此，無論何種情況，低於電壓(V1-V2)(其施加至選定記憶體單元)之1/2之一電壓之一電壓將施加至半選定記憶體單元。
如上文所描述，在第一實施例中，施加至半選定記憶體單元之電壓之量值可減小，因此流動通過半選定記憶體單元之漏電流可減小。因此，在第一實施例中，漏電流可經較佳控制使得整體電流消耗可減少。
可期望設定施加至非選定字線WLN之電壓及施加至非選定位元線BLN之電壓，使得低於施加至選定記憶體單元之電壓(V1-V2)之1/2之電壓之電壓亦施加至連接於非選定字線WLN與非選定位元線BLN之間的非選定記憶體單元。 (第二實施例)
除非另有說明，否則第二實施例之基本事項相同於第一實施例之基本事項，且可省略第一實施例中已描述之事項之描述。
圖7係繪示根據第二實施例之一儲存裝置之一操作的一圖式。一寫入操作亦將描述為一實例。
在第二實施例中，如同第一實施例，字線驅動電路200將電壓V1施加至選定字線WLS，且位元線驅動電路300將電壓V2 (其低於電壓V1)施加至選定位元線BLS。
字線驅動電路200亦將(V1+V2)/2與V2之間的一電壓施加至非選定字線WLN，且位元線驅動電路300將V1與(V1+V2)/2之間的一電壓施加至非選定位元線BLN。
更明確而言，依相同於第一實施例之方式之方式，字線驅動電路200將電壓(V1+V2)/2-Voffseta施加至非選定字線WLN，且位元線驅動電路300將電壓(V1+V2)/2+Voffsetb施加至非選定位元線BLN。
儘管Voffseta之值及Voffsetb之值在第一實施例中係固定值，但在第二實施例中，Voffseta之值根據非選定字線WLN之位置(更特定言之，字線WLN沿字線WL彼此間隔開之方向之位置)改變，且Voffsetb之值根據非選定位元線BLN之位置(更特定言之，位元線BLN沿位元線BL彼此間隔開之方向之位置)改變。即，在第二實施例中，施加至非選定字線WLN之電壓根據陣列內非選定字線WLN之位置設定，且施加至非選定位元線BLN之電壓根據陣列內非選定位元線BLN之位置設定。
一般而言，定位成更遠離位元線驅動電路300之非選定字線WLN之Voffseta之值經設定為小於定位成更靠近位元線驅動電路300之非選定字線WLN之Voffseta之值。定位成更遠離字線驅動電路200之非選定位元線BLN之Voffsetb之值經設定為小於定位成更靠近字線驅動電路200之非選定位元線BLN之Voffsetb之值。
通常，歸因於字線WL之一電阻或其類似者，自字線驅動電路200輸出之電壓隨著與字線驅動電路200之一距離增大而減小。即，隨著與字線驅動電路200之距離增大，歸因於字線WL之壓降量增加。因此，在第二實施例中，隨著與字線驅動電路200之距離增大，Voffsetb之值減小。同樣，隨著非選定字線WLN與位元線驅動電路300之一距離增大，Voffseta之值減小。
藉由第二實施例之電壓施加操作，可減小及亦均勻化施加至半選定記憶體單元之電壓，且因此可減小及均勻化半選定記憶體單元之漏電流。
在圖7中所繪示之實例中，字線WL經分組為不同群組。明確而言，字線WL經分組為由子陣列區域A11、A21、A31、A41組成之一第一群組、由子陣列區域A12、A22、A32、A42組成之一第二群組、由子陣列區域A13、A23、A33、A43組成之一第三群組及由子陣列區域A14、A24、A34、A44組成之一第四群組。針對各群組之字線WL，施加至非選定字線WLN之電壓係一不同值。
依相同方式，位元線BL經分組為不同群組。明確而言，位元線BL經分組為由子陣列區域A11、A12、A13、A14組成之一第一群組、由子陣列區域A21、A22、A23、A24組成之一第二群組、由子陣列區域A31、A32、A33、A34組成之一第三群組及由子陣列區域A41、A42、A43、A44組成之一第四群組。針對各群組之位元線BL，施加至非選定位元線BLN之電壓經設定為一不同值。
更明確而言，關於遠離位元線驅動電路300之一群組之字線WL中之非選定字線WLN之Voffseta之值小於關於靠近位元線驅動電路300之一群組之字線WL中之非選定字線WLN之Voffseta之值。關於遠離字線驅動電路200之一群組之位元線BL中之非選定位元線BLN之Voffsetb之值小於關於靠近字線驅動電路200之一群組之位元線BL中之非選定位元線BLN之Voffsetb之值。
在第二實施例中，依相同於第一實施例之方式之方式，將低於施加至選定記憶體單元之電壓(V1-V2)之1/2之電壓之一電壓施加至半選定記憶體單元。因此，在第二實施例中，施加至半選定記憶體單元之電壓之量值可減小，使得流動通過半選定記憶體單元之漏電流可減小。因此，漏電流可經較佳控制使得整體電流消耗可減少。
在第二實施例中，施加至非選定字線WLN之電壓根據非選定字線WLN之位置設定，且施加至非選定位元線BLN之電壓根據非選定位元線BLN之位置設定。因此，可減小且較佳均勻化半選定記憶體單元之漏電流。 (第三實施例)
除非另有說明，否則第三實施例之基本事項相同於第一實施例之基本事項，且可省略第一實施例中已描述之事項之描述。
圖7係亦繪示根據第三實施例之一儲存裝置之一操作的一圖式。在第三實施例中，一寫入操作將描述為一實例性操作。
在第三實施例中，如同第一實施例，字線驅動電路200將電壓V1施加至選定字線WLS，且位元線驅動電路300將電壓V2 (其低於電壓V1)施加至選定位元線BLS。
字線驅動電路200亦將(V1+V2)/2與V2之間的一電壓施加至非選定字線WLN，且位元線驅動電路300將V1與(V1+V2)/2之間的一電壓施加至非選定位元線BLN。
更明確而言，依相同於第一實施例之方式之方式，字線驅動電路200將電壓(V1+V2)/2-Voffseta施加至非選定字線WLN，且位元線驅動電路300將電壓(V1+V2)/2+Voffsetb施加至非選定位元線BLN。
儘管在第一實施例中，施加至選定字線WLS之電壓V1及施加至選定位元線BLS之電壓V2兩者係固定值，但在第三實施例中，電壓V1之值及電壓V2之值根據選定記憶體單元MCS之位置改變(設定)。
在第三實施例中，施加至非選定字線WLN之電壓及施加至非選定位元線BLN之電壓亦根據選定記憶體單元MCS之位置設定。基本上，施加至非選定字線WLN之電壓係恆定的，不論陣列內非選定字線WLN之位置如何，且同樣地，施加至非選定位元線BLN之電壓係恆定的，不論陣列內非選定位元線BLN之位置如何。然而，施加至非選定字線WLN之電壓及施加至非選定位元線BLN之電壓根據陣列內選定記憶體單元MCS之位置改變，但值在整個陣列區域內恆定(即，相同Voffseta或Voffsetb用於每一非選定字線WLN或非選定位元線BLN，不論非選定字線WLN或非選定位元線BLN之陣列位置如何)。
然而，在一些實例中，第二實施例之技術可與第三實施例組合，使得除與基於陣列內選定記憶體單元之位置設定之變動相關聯之任何變化之外，施加至非選定字線WLN之電壓及施加至非選定位元線BLN之電壓亦可根據非選定字線WLN之位置及非選定位元線BLN之位置改變。
在第三實施例中，電壓V1之值在選定記憶體單元MCS之位置遠離字線驅動電路200時高於選定記憶體單元MCS靠近字線驅動電路200時。類似地，電壓V2之值在選定記憶體單元MCS之位置遠離位元線驅動電路300時低於選定記憶體單元MCS之位置靠近位元線驅動電路300時。
更明確而言，Voffseta之值在選定記憶體單元MCS之位置遠離位元線驅動電路300時大於選定記憶體單元MCS之位置靠近位元線驅動電路300時。Voffsetb之值在選定記憶體單元MCS之位置遠離字線驅動電路200時大於選定記憶體單元MCS之位置靠近字線驅動電路200時。
歸因於字線WL之電阻或其類似者，自字線驅動電路200輸出之電壓隨著與字線驅動電路200之距離增大而減小(下降)。隨著自字線驅動電路200至選定記憶體單元MCS之距離增大，一壓降量增加。因此，在第三實施例中，鑑於此壓降量，高於最初自選定字線WLS施加至選定記憶體單元MCS之一電壓之一電壓自選定字線驅動電路200施加至選定字線WLS。即，隨著自字線驅動電路200至選定記憶體單元MCS之距離增大，一更高電壓自字線驅動電路200輸出至選定字線WLS。因此，對應於最初施加之電壓之一電壓可自選定字線WLS施加至選定記憶體單元MCS。
依相同方式，隨著自位元線驅動電路300至選定記憶體單元MCS之距離增大，一更低電壓自位元線驅動電路300輸出至選定位元線BLS。因此，對應於最初施加之一電壓之一電壓可自選定位元線BLS施加至選定記憶體單元MCS。
如上文所描述，在第三實施例中，高於最初自選定字線WLS施加至選定記憶體單元MCS之電壓之一電壓自字線驅動電路200施加至選定字線WLS。因此，在第三實施例中，Voffsetb之值增大以防止施加至半選定記憶體單元之電壓增大。由於自字線驅動電路200施加至選定字線WLS之電壓根據選定記憶體單元MCS之位置改變，所以Voffsetb之值亦根據選定記憶體單元MCS之位置改變。即，自位元線驅動電路300施加至非選定位元線BLN之一電壓根據選定記憶體單元MCS之位置改變。此同樣亦適用於自位元線驅動電路300施加至選定位元線BLS之一電壓及自字線驅動電路200施加至非選定字線WLN之一電壓。藉由上述電壓施加操作，可減小且較佳均勻化半選定記憶體單元之漏電流。
在圖7中所繪示之實例中，其中安置記憶體單元之一陣列區域包含複數個子陣列區域A11至A44，且施加至非選定字線WLN之電壓及施加至非選定位元線BLN之電壓根據子陣列區域A11至A44中選定記憶體單元MCS之位置設定。
明確而言，Voffseta之值在選定記憶體單元MCS位於遠離位元線驅動電路300之一子陣列區域中(例如，在子陣列區域A14、A24、A34、A44之一者中)時大於在靠近位元線驅動電路300之一子陣列區域中(例如，在子陣列區域A11、A21、A31、A41之一者中)時。Voffsetb之值在選定記憶體單元MCS位於遠離字線驅動電路200之一子陣列區域中(例如，在子陣列區域A44、A43、A42、A41中)時大於在靠近字線驅動電路200之一子陣列區域中(例如，在子陣列區域A14、A13、A12、A11中)時。
亦在第三實施例中，依相同於第一實施例之方式之方式，將低於施加至選定記憶體單元之電壓(V1-V2)之1/2之一電壓之一電壓施加至半選定記憶體單元。因此，在第三實施例中，施加至半選定記憶體單元之電壓之量值可減小，使得流動通過半選定記憶體單元之漏電流可減小。因此，漏電流可經較佳控制使得整體電流消耗可減少。
在第三實施例中，施加至非選定字線WLN之電壓及施加至非選定位元線BLN之電壓根據選定記憶體單元MCS之位置設定，藉此可減小且較佳均勻化半選定記憶體單元之漏電流。
儘管第一實施例至第三實施例中描述寫入操作，但相同操作原理亦可應用於一讀取操作，且可獲得類似效應。
在第一實施例至第三實施例中，磁阻效應元件係可變電阻記憶體元件，但在其他實例中，亦可使用諸如一相變記憶體(PCM)元件或其類似者之其他可變電阻記憶體元件類型。
儘管已描述特定實施例，但此等實施例僅供例示且不意欲限制本發明之範疇。事實上，本文中所描述之新穎實施例可依各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所描述之實施例之形式作出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
相關申請案之交叉參考 本申請案係基於2021年3月11日申請之日本專利申請案第2021-039536號及2021年8月27日申請之美國專利申請案第17-459467號且主張該等申請案之優先權權利，該等申請案之全文以引用方式併入本文中。
10:字線/第一佈線 20:位元線/第二佈線 30:記憶體單元 40:磁阻效應元件 41:儲存層 42:參考層 43:穿隧障壁層 50:選擇器/切換元件 51:下電極 52:上電極 53:選擇器材料層/切換材料層 100:記憶體單元陣列部分 200:字線驅動電路/第一驅動電路 300:位元線驅動電路/第二驅動電路 BL:位元線 BLN:非選定位元線 BLS:選定位元線 MCS:選定記憶體單元 Vhold:保持電壓 Vth:臨限電壓 WL:字線 WLN:非選定字線 WLS:選定字線
圖1係繪示根據一第一實施例之一儲存裝置之一整體示意佈局組態的一方塊圖。
圖2A係示意性繪示根據一第一實施例之一儲存裝置之一記憶體單元陣列部分的一透視圖。
圖2B係示意性繪示根據一第一實施例之一儲存裝置之一記憶體單元陣列部分之一修改的一透視圖。
圖3係示意性繪示根據一第一實施例之一儲存裝置中之一磁阻效應元件之一組態的一橫截面圖。
圖4係示意性繪示根據一第一實施例之一儲存裝置中之一選擇器之一組態的一橫截面圖。
圖5係示意性繪示根據一第一實施例之一儲存裝置中之一選擇器之電流-電壓(I-V)特性的一圖式。
圖6係繪示根據一第一實施例之與一儲存裝置之一操作相關之態樣的一圖式。
圖7係繪示根據一第二實施例及根據一第三實施例之與一儲存裝置之一操作相關之態樣的一圖式。
10:字線/第一佈線
20:位元線/第二佈線
30:記憶體單元
40:磁阻效應元件
50:選擇器/切換元件
100:記憶體單元陣列部分

Claims (20)

  1. 一種儲存裝置，其包括： 複數個第一佈線，其等在一第一方向上延伸； 複數個第二佈線，其等在與該第一方向相交之一第二方向上延伸； 複數個記憶體單元，其等連接於該複數個第一佈線與該複數個第二佈線之間，各記憶體單元包含一可變電阻記憶體元件； 一第一驅動電路，其用於將一電壓供應至該複數個第一佈線；及 一第二驅動電路，其用於將一電壓供應至該複數個第二佈線，其中 該第一驅動電路將一第一電壓施加至連接至一選定記憶體單元之一選定第一佈線， 該第二驅動電路將低於該第一電壓之一第二電壓施加至連接至該選定記憶體單元之一選定第二佈線， 該第一驅動電路將一第三電壓施加至連接至除該選定記憶體單元之外的一記憶體單元之一非選定第一佈線，該第三電壓在該第二電壓與該第一電壓及該第二電壓之和之一半之間的一範圍內，且 該第二驅動電路將一第四電壓施加至連接至除該選定記憶體單元之外的一記憶體單元之一非選定第二佈線，該第四電壓在該第一電壓與該第一電壓及該第二電壓之和之一半之間的一範圍內。
  2. 如請求項1之儲存裝置，其中 該第三電壓根據該非選定第一佈線與該第二驅動電路之一距離設定，且 所施加之該第四電壓根據該非選定第二佈線與該第一驅動電路之一距離設定。
  3. 如請求項1之儲存裝置，其中 該第三電壓經設定為該第一電壓及該第二電壓之和之一半減去一第一偏移電壓， 該第四電壓經設定為該第一電壓及該第二電壓之和之一半加上一第二偏移電壓，且 該第一偏移電壓及該第二偏移電壓係正值。
  4. 如請求項3之儲存裝置，其中 定位成遠離該第二驅動電路之一非選定第一佈線之該第一偏移電壓之一值小於定位成更靠近該第二驅動電路之一非選定第一佈線之該第一偏移電壓之一值，且 定位成遠離該第一驅動電路之一非選定第二佈線之該第二偏移電壓之一值小於定位成更靠近該第一驅動電路之一非選定第二佈線之該第二偏移電壓之一值。
  5. 如請求項1之儲存裝置，其中 在該第二方向上彼此相鄰之該等第一佈線沿該第二方向分組為不同群組， 針對各群組之該等第一佈線，施加至非選定第一佈線之電壓不同， 在該第一方向上彼此相鄰之該等第二佈線沿該第一方向分組為不同群組，且 針對各群組之該等第二佈線，施加至非選定第二佈線之電壓不同。
  6. 如請求項5之儲存裝置，其中 施加至該等非選定第一佈線之該第三電壓經設定為該第一電壓及該第二電壓之和之一半減去一值Voffseta， 施加至該等非選定第二佈線之該第四電壓經設定為該第一電壓及該第二電壓之和之一半加上一值Voffsetb， 該值Voffseta及該值Voffsetb係正值， 遠離該第二驅動電路之一第一佈線群組中之該等非選定第一佈線之該值Voffseta小於更靠近該第二驅動電路之一第一佈線群組中之該等非選定第一佈線之該值Voffseta，且 遠離該第一驅動電路之一第二佈線群組中之該等非選定第二佈線之該值Voffsetb小於更靠近該第一驅動電路之一第二佈線群組中之該等非選定第二佈線之該值Voffsetb。
  7. 如請求項1之儲存裝置，其中 該第一電壓之一值及該第二電壓之一值根據該選定記憶體單元之一位置設定，且 該第三電壓及該第四電壓亦根據該選定記憶體單元之該位置設定。
  8. 如請求項7之儲存裝置，其中 該第一電壓之該值在該選定記憶體單元之一位置遠離該第一驅動電路時高於該選定記憶體單元之該位置靠近該第一驅動電路時，且 該第二電壓之該值在該選定記憶體單元之該位置遠離該第二驅動電路時低於該記憶體單元之該位置靠近該第二驅動電路時。
  9. 如請求項8之儲存裝置，其中 該第三電壓經設定為該第一電壓及該第二電壓之和之一半減去一值Voffseta， 該第四電壓經設定為該第一電壓及該第二電壓之和之一半加上一值Voffsetb， 該值Voffseta及該值Voffsetb係正值， 該值Voffseta在該選定記憶體單元之一位置遠離該第二驅動電路時大於選定記憶體單元之該位置靠近該第二驅動電路時，且 該值Voffsetb在該選定記憶體單元之該位置遠離該第一驅動電路時大於選定記憶體單元之該位置靠近該第一驅動電路時。
  10. 如請求項1之儲存裝置，其中 該第一電壓及該第二電壓根據該選定記憶體單元之一位置設定， 其中安置該複數個記憶體單元之一陣列區域分成子陣列區域，且 該第三電壓及該第四電壓根據其中定位該選定記憶體單元之子陣列區域之一位置設定。
  11. 如請求項10之儲存裝置，其中 該第一電壓在該選定記憶體單元之一位置遠離該第一驅動電路時高於該選定記憶體單元之該位置靠近該第一驅動電路時，且 該第二電壓在該選定記憶體單元之該位置遠離該第二驅動電路時低於該選定記憶體單元之該位置靠近該第二驅動電路時。
  12. 如請求項11之儲存裝置，其中 該第三電壓經設定為該第一電壓及該第二電壓之和之一半減去一值Voffseta， 該第四電壓經設定為該第一電壓及該第二電壓之和之一半加上一值Voffsetb， 該值Voffseta及該值Voffsetb係正值， 該值Voffseta在其中定位該選定記憶體單元之一子陣列區域遠離該第二驅動電路時大於該子陣列區域靠近該第二驅動電路時，且 該值Voffsetb在其中定位該選定記憶體單元之該子陣列區域遠離該第一驅動電路時大於該子陣列區域靠近該第一驅動電路時。
  13. 如請求項1之儲存裝置，其中該等可變電阻記憶體元件係磁阻效應元件。
  14. 如請求項1之儲存裝置，其中該複數個記憶體單元之各者進一步包含串聯連接至該可變電阻記憶體元件之一切換元件。
  15. 如請求項14之儲存裝置，其中各切換元件係具有非線性電流-電壓特性之一兩端子型切換元件。
  16. 一種儲存裝置，其包括： 複數個字線佈線，其等在一第一方向上延伸； 複數個位元線佈線，其等在與該第一方向相交之一第二方向上延伸； 複數個記憶體單元，其等位於該複數個字線佈線與該複數個位元線佈線之間，各記憶體單元包含一可變電阻記憶體元件； 一字線驅動電路，其用於將一電壓供應至該複數個字線佈線；及 一位元線驅動電路，其用於將一電壓供應至該複數個位元線佈線，其中 該字線驅動電路將一第一電壓施加至連接至一選定記憶體單元之一選定字線， 該位元線驅動電路將低於該第一電壓之一第二電壓施加至連接至該選定記憶體單元之一選定位元線， 該字線驅動電路將一第三電壓施加至連接至除該選定記憶體單元之外的一記憶體單元之一非選定字線，該第三電壓在該第二電壓與該第一電壓及該第二電壓之和之一半之間的一範圍內，且 該位元線驅動電路將一第四電壓施加至連接至除該選定記憶體單元之外的一記憶體單元之一非選定位元線，該第四電壓在該第一電壓與該第一電壓及該第二電壓之和之一半之間的一範圍內。
  17. 如請求項16之儲存裝置，其中 該第三電壓根據該非選定字線與該位元線驅動電路在該第二方向上之一距離設定，且 所施加之該第四電壓根據該非選定位元線與該字線驅動電路在該第一方向上之一距離設定。
  18. 如請求項16之儲存裝置，其中 該第三電壓經設定為該第一電壓及該第二電壓之和之一半減去一第一偏移電壓， 該第四電壓經設定為該第一電壓及該第二電壓之和之一半加上一第二偏移電壓， 該第一偏移電壓及該第二偏移電壓係正值， 定位成遠離該位元線驅動電路之一非選定字線之該第一偏移電壓之一值小於定位成更靠近該位元線驅動電路之一非選定字線之該第一偏移電壓之一值，且 定位成遠離該字線驅動電路之一非選定位元線之該第二偏移電壓之一值小於定位成更靠近該字線驅動電路之一非選定位元線之該第二偏移電壓之一值。
  19. 如請求項16之儲存裝置，其中該第一電壓及該第二電壓根據該選定記憶體單元之一位置設定。
  20. 如請求項19之儲存裝置，其中 該第一電壓在該選定記憶體單元之一位置遠離該字線驅動電路時高於該選定記憶體單元之該位置靠近該字線驅動電路時，且 該第二電壓在該選定記憶體單元之該位置遠離該位元線驅動電路時低於該選定記憶體單元之該位置靠近該位元線驅動電路時。
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