TW202230321A - 微發光二極體顯示系統 - Google Patents

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Abstract

本發明揭露一種微發光二極體顯示系統。微發光二極體顯示系統包括主機、複數個行/列驅動器及複數個微發光二極體積體電路。該複數個行/列驅動器分別透過序列介面耦接主機，用以分別提供複數個行時脈信號及複數個列資料信號。該複數個微發光二極體積體電路係排列為矩陣且矩陣包括複數列微發光二極體積體電路與複數行微發光二極體積體電路，分別接收該複數個列資料信號及該複數個行時脈信號。同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接。

Description

微發光二極體顯示系統
本發明係與顯示裝置有關，尤其是關於一種微發光二極體顯示系統。
如圖1A及圖1B所示，傳統的微發光二極體顯示系統1包括主機10、第一行/列驅動器121~第k行/列驅動器12k以及(k*m*n)個微發光二極體積體電路µIC，其中k、m、n均為正整數。
主機10透過序列介面(Serial interface)分別耦接第一行/列驅動器121~第k行/列驅動器12k。該(k*m*n)個微發光二極體積體電路µIC係排列為k個(m*n)矩陣的型式。第一行/列驅動器121~第k行/列驅動器12k用以分別耦接並驅動該k個(m*n)矩陣排列的微發光二極體積體電路µIC。
以第一行/列驅動器121為例，第一行/列驅動器121分別輸出n個列資料信號COL1~COLn及m個行時脈信號ROW1~ROWm至相對應的第一微發光二極體積體電路矩陣。第一微發光二極體積體電路矩陣包括n列微發光二極體積體電路µIC及m行微發光二極體積體電路µIC。第一行/列驅動器121所輸出的n個列資料信號COL1~COLn分別傳送至n列微發光二極體積體電路µIC。第一行/列驅動器121所輸出的m個行時脈信號ROW1~ROWm分別傳送至m行微發光二極體積體電路µIC。
至於第二行/列驅動器122~第k行/列驅動器12k分別輸出n個列資料信號COL1~COLn及m個行時脈信號ROW1~ROWm至相對應的第二微發光二極體積體電路矩陣~第k微發光二極體積體電路矩陣的情形亦可依此類推，於此不另行贅述。
接著，請參照圖2，圖2繪示圖1B中之虛線框部分的放大示意圖。如圖2所示，位於左上方的微發光二極體積體電路µIC分別耦接傳送列資料信號COL1及行時脈信號ROW1的導線且紅、綠、藍三色的微發光二極體LED耦接於工作電壓VDD與微發光二極體積體電路µIC之間。
同理，位於左下方的微發光二極體積體電路µIC分別耦接傳送列資料信號COL1及行時脈信號ROW2的導線且紅、綠、藍三色的微發光二極體LED耦接於工作電壓VDD與微發光二極體積體電路µIC之間。位於右上方的微發光二極體積體電路µIC分別耦接傳送列資料信號COL2及行時脈信號ROW1的導線且紅、綠、藍三色的微發光二極體LED耦接於工作電壓VDD與微發光二極體積體電路µIC之間。位於右下方的微發光二極體積體電路µIC分別耦接傳送列資料信號COL2及行時脈信號ROW2的導線且紅、綠、藍三色的微發光二極體LED耦接於工作電壓VDD與微發光二極體積體電路µIC之間。至於圖1B中之其餘微發光二極體積體電路µIC亦可依此類推，於此不另行贅述。
接著，請參照圖3及圖4，圖3及圖4分別繪示傳統的微發光二極體積體電路µIC的功能方塊圖及其接收到的列資料信號CD與行時脈信號RC的時序圖。
如圖3所示，D型正反器DFF1的輸入端D接收列資料信號CD且D型正反器DFF1的輸出端Q耦接至D型正反器DFF2的輸入端D且輸出控制信號DR。D型正反器DFF2的輸出端Q耦接至D型正反器DFF3的輸入端D且輸出控制信號DG。D型正反器DFF3的輸出端Q輸出控制信號DB。D型正反器DFF1~DFF3的輸入端CK均接收行時脈信號RC。
電晶體開關M1~M2串接於紅色微發光二極體R與接地端GND之間，其中電晶體開關M1受控於控制信號DR且電晶體開關M2受控於偏壓VBS。電晶體開關M3~M4串接於綠色微發光二極體G與接地端GND之間，其中電晶體開關M3受控於控制信號DG且電晶體開關M4受控於偏壓VBS。電晶體開關M5~M6串接於藍色微發光二極體B與接地端GND之間，其中電晶體開關M5受控於控制信號DB且電晶體開關M6受控於偏壓VBS。
如圖4所示，列資料信號CD與行時脈信號RC均為脈衝信號。列資料信號CD的脈衝寬度大於行時脈信號RC的脈衝寬度。列資料信號CD的脈衝上升邊緣早於行時脈信號RC的脈衝上升邊緣且列資料信號CD的脈衝下降邊緣與行時脈信號RC的脈衝下降邊緣彼此同步，藉以達到資料鎖存(Data latch)之功效。
然而，傳統的微發光二極體積體電路µIC在實際應用中仍存在諸多缺點/問題，例如：(1)高耗能(Power consumption)；(2)低幀率(Frame rate)；(3)低像素解析度(Pixel resolution)；(4)難以減少其所需接腳(Pin)之數目；以及(5)難以減少其所需行/列驅動器(Row/column driver)之數目，亟待進一步加以克服。
有鑑於此，本發明提出一種微發光二極體顯示系統，以有效解決先前技術所遭遇到之上述問題。
依據本發明之一具體實施例為一種微發光二極體顯示系統。於此實施例中，微發光二極體顯示系統包括主機、複數個行/列驅動器及複數個微發光二極體積體電路。該複數個行/列驅動器分別透過序列介面耦接主機，用以分別提供複數個行時脈信號及複數個列資料信號。該複數個微發光二極體積體電路排列為矩陣且矩陣包括複數列微發光二極體積體電路與複數行微發光二極體積體電路，分別接收該複數個列資料信號及該複數個行時脈信號。同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接。
於一實施例中，微發光二極體積體電路分別接收列資料信號、行時脈信號及LED致能信號，微發光二極體積體電路包括：第一D型正反器至第五D型正反器；第一及閘至第三及閘；以及第一電晶體開關至第六電晶體開關；其中，第一D型正反器的輸入端接收列資料信號且其輸出端耦接至第二D型正反器的輸入端，第二D型正反器的輸出端耦接至第三D型正反器的輸入端，第三D型正反器的輸出端耦接至第四D型正反器的輸入端，第一D型正反器至第四D型正反器的另一輸入端均接收行時脈信號，第五D型正反器的輸入端接收LED致能信號且其另一輸入端耦接第四D型正反器的輸出端，第五D型正反器的輸出端耦接偏壓，第一及閘之輸入端接收LED致能信號且其另一輸入端耦接至第一D型正反器與第二D型正反器之間，第二及閘之輸入端接收LED致能信號且其另一輸入端耦接至第二D型正反器與第三D型正反器之間，第三及閘輸入端接收該LED致能信號且其另一輸入端耦接至第三D型正反器與第四D型正反器之間，第一及閘至第三及閘之輸出端分別輸出第一控制信號、第二控制信號及第三控制信號，第一電晶體開關與第二電晶體開關串接於紅色微發光二極體與接地端之間，第一電晶體開關受控於第一控制信號且第二電晶體開關受控於偏壓，第三電晶體開關第四電晶體開關串接於一綠色微發光二極體與接地端之間，第三電晶體開關受控於第二控制信號且第四電晶體開關受控於偏壓，第五電晶體開關與第六電晶體開關串接於藍色微發光二極體與接地端之間，第五電晶體開關受控於第三控制信號且第六電晶體開關受控於偏壓。
於一實施例中，LED致能信號具有LED開啟致能期間，列資料信號的脈衝寬度大於行時脈信號的脈衝寬度，列資料信號的脈衝上升邊緣早於行時脈信號的脈衝上升邊緣且列資料信號的脈衝下降邊緣與行時脈信號的脈衝下降邊緣彼此同步。
於一實施例中，微發光二極體積體電路分別接收列資料信號及行時脈信號，微發光二極體積體電路包括：第一D型正反器至第五D型正反器；第一及閘至第三及閘；LED開啟致能單元；以及第一電晶體開關至第六電晶體開關；其中，第一D型正反器的輸入端接收列資料信號且其輸出端耦接至第二D型正反器的輸入端，第二D型正反器的輸出端耦接至第三D型正反器的輸入端，第三D型正反器的輸出端耦接至第四D型正反器的輸入端，第一D型正反器至第四D型正反器的另一輸入端均接收行時脈信號，第五D型正反器的輸入端耦接LED開啟致能單元並接收致能信號且其另一輸入端耦接第四D型正反器的輸出端，第五D型正反器的輸出端耦接偏壓，第一及閘之輸入端耦接LED開啟致能單元並接收致能信號且其另一輸入端耦接至第一D型正反器與第二D型正反器之間，第二及閘之輸入端耦接LED開啟致能單元並接收致能信號且其另一輸入端耦接至第二D型正反器與第三D型正反器之間，第三及閘之輸入端耦接LED開啟致能單元並接收致能信號且其另一輸入端耦接至第三D型正反器與第四D型正反器之間，第一及閘至第三及閘之輸出端分別輸出第一控制信號、第二控制信號及第三控制信號，第一電晶體開關與第二電晶體開關串接於紅色微發光二極體與接地端之間，第一電晶體開關受控於第一控制信號且第二電晶體開關受控於偏壓，第三電晶體開關與第四電晶體開關串接於綠色微發光二極體與接地端之間，第三電晶體開關受控於第二控制信號且第四電晶體開關受控於偏壓，第五電晶體開關與第六電晶體開關串接於藍色微發光二極體與接地端之間，第五電晶體開關受控於第三控制信號且第六電晶體開關受控於偏壓。
於一實施例中，列資料信號的脈衝寬度大於行時脈信號的脈衝寬度，列資料信號的脈衝上升邊緣早於行時脈信號的脈衝上升邊緣且列資料信號的脈衝下降邊緣與行時脈信號的脈衝下降邊緣彼此同步，且行時脈信號還內嵌有LED開啟致能期間。
於一實施例中，微發光二極體積體電路分別接收列資料信號及行時脈信號，微發光二極體積體電路包括：第一D型正反器至第五D型正反器；第一及閘至第三及閘；LED開啟致能及DFF重設單元；以及第一電晶體開關至第六電晶體開關；其中，第一D型正反器的輸入端接收列資料信號且其輸出端耦接至第二D型正反器的輸入端，第二D型正反器的輸出端耦接至第三D型正反器的輸入端，第三D型正反器的輸出端耦接至第四D型正反器的輸入端，LED開啟致能及DFF重設單元與第一D型正反器至第四D型正反器的另一輸入端均接收行時脈信號，第五D型正反器的輸入端耦接LED開啟致能及DFF重設單元以接收致能信號且其另一輸入端耦接第四D型正反器的輸出端，第五D型正反器的輸出端耦接偏壓，第一及閘之輸入端耦接LED開啟致能及DFF重設單元以接收致能信號且其另一輸入端耦接至第一D型正反器與第二D型正反器之間，第二及閘之輸入端耦接LED開啟致能及DFF重設單元以接收致能信號且其另一輸入端耦接至第二D型正反器與第三D型正反器之間，第三及閘之輸入端耦接LED開啟致能及DFF重設單元以接收致能信號且其另一輸入端耦接至第三D型正反器與第四D型正反器之間，第一及閘至第三及閘之輸出端分別輸出第一控制信號、第二控制信號及第三控制信號，LED開啟致能及DFF重設單元還分別耦接並提供重設信號至第一D型正反器至第四D型正反器之另一輸入端，第一電晶體開關與第二電晶體開關串接於紅色微發光二極體與接地端之間，第一電晶體開關受控於第一控制信號且第二電晶體開關受控於偏壓，第三電晶體開關與第四電晶體開關串接於綠色微發光二極體與接地端之間，第三電晶體開關受控於第二控制信號且第四電晶體開關受控於偏壓，第五電晶體開關與第六電晶體開關串接於藍色微發光二極體與接地端之間，第五電晶體開關受控於第三控制信號且第六電晶體開關受控於偏壓。
於一實施例中，列資料信號的脈衝寬度大於行時脈信號的脈衝寬度，列資料信號的脈衝上升邊緣早於行時脈信號的脈衝上升邊緣且列資料信號的脈衝下降邊緣與行時脈信號的脈衝下降邊緣彼此同步，且行時脈信號還內嵌有LED開啟致能期間，重設信號的下降邊緣係同步於行時脈信號的上升邊緣且重設信號的上升邊緣係同步於LED開啟致能期間的結束時間及致能信號的下降邊緣。
於一實施例中，微發光二極體積體電路分別接收列資料信號、行時脈信號、鎖存致能信號及輸出重設信，微發光二極體積體電路包括第一D型正反器至第八D型正反器與第一及閘至第三及閘，第一D型正反器的輸入端接收列資料信號且其輸出端耦接至第二D型正反器的輸入端，第二D型正反器的輸出端耦接至第三D型正反器的輸入端，第三D型正反器的輸出端耦接至第四D型正反器的輸入端，第一D型正反器至第四D型正反器的另一輸入端均接收行時脈信號，第五D型正反器的輸入端接收鎖存致能信號且其另一輸入端耦接至第一D型正反器與第二D型正反器之間，第六D型正反器的輸入端接收鎖存致能信號且其另一輸入端耦接至第二D型正反器與第三D型正反器之間，第七D型正反器的輸入端接收鎖存致能信號且其另一輸入端耦接至第三D型正反器與第四D型正反器之間，第八D型正反器的輸入端接收鎖存致能信號且其另一輸入端耦接至第四D型正反器的輸出端，第一及閘之輸入端接收輸出重設信號且其另一輸入端耦接至第五D型正反器的輸出端，第二及閘之輸入端接收輸出重設信號且其另一輸入端耦接至第六D型正反器的輸出端，第三及閘之輸入端接收輸出重設信號且其另一輸入端耦接至第七D型正反器的輸出端，第一及閘至第三及閘之輸出端分別輸出第一控制信號、第二控制信號及第三控制信號且第八D型正反器的輸出端輸出第四控制信號。
於一實施例中，當微發光二極體積體電路運作於全開啟(All-On)模式時，鎖存致能信號於列資料信號進入空白區間的時間從低位準變為高位準，然後行時脈信號與鎖存致能信號均維持高位準，直至列資料信號結束空白區間的另一時間才同步從高位準變為低位準，而輸出重設信號的上升邊緣與行時脈信號的上升邊緣同步並維持於高位準，且次幀(Sub-frame)的開始時間與結束時間均同步於鎖存致能信號的上升邊緣。
於一實施例中，當微發光二極體積體電路運作於脈寬調變(PWM)模式時，鎖存致能信號於列資料信號進入空白區間的時間從低位準變為高位準，行時脈信號與鎖存致能信號會於列資料信號的空白區間中的另一時間同步從高位準變為低位準，而輸出重設信號的上升邊緣則與行時脈信號的上升邊緣同步並維持於高位準，且輸出重設信號於列資料信號的空白區間中的又一時間變為低位準，且次幀的開始時間與結束時間均同步於鎖存致能信號的上升邊緣。
於一實施例中，微發光二極體顯示系統還包括脈衝濾波器，脈衝濾波器包括反閘、電流源及電晶體開關，電流源及電晶體開關彼此串接且反閘耦接電晶體開關的閘極，反閘耦接行時脈信號並且電流源與電晶體開關之間耦接DFF重設信號或致能信號，以對DFF重設信號或致能信號進行濾波。
於一實施例中，對一位元而言，該複數個列資料信號相同，均於相同時間依序傳送不同的資料脈衝，而該複數個行時脈信號則不相同，該複數個行時脈信號分別依序於不同時間傳送時脈脈衝。
於一實施例中，行/列驅動器包括行驅動器、列驅動器、字線解碼器、幀緩衝器、時脈緩衝器、資料排列單元、序列協定介面、協定解碼器及寄存器，協定解碼器耦接於序列協定介面與寄存器之間，資料排列單元耦接於協定解碼器與幀緩衝器之間，字線解碼器耦接於時脈緩衝器、行驅動器及幀緩衝器之間，幀緩衝器耦接於字線解碼器、資料排列單元及列驅動器之間，序列協定介面分別接收序列時脈信號與序列資料及控制信號，時脈緩衝器接收序列時脈信號並將其轉換為灰階時脈信號輸出至字線解碼器，行驅動器分別輸出該複數個行時脈信號且列驅動器分別輸出該複數個列資料信號。
於一實施例中，行/列驅動器包括行驅動器、列驅動器、字線解碼器、幀緩衝器、鎖相迴路、資料排列單元、序列協定介面、協定解碼器及寄存器，協定解碼器耦接於序列協定介面與寄存器之間，資料排列單元耦接於協定解碼器與幀緩衝器之間，字線解碼器耦接於鎖相迴路、行驅動器及幀緩衝器之間，幀緩衝器耦接於字線解碼器、資料排列單元及列驅動器之間，序列協定介面分別接收序列時脈信號與序列資料及控制信號，鎖相迴路接收序列時脈信號並將其轉換為灰階時脈信號輸出至字線解碼器，行驅動器分別輸出該複數個行時脈信號且列驅動器分別輸出該複數個列資料信號。
於一實施例中，行/列驅動器包括行驅動器、列驅動器、字線解碼器、幀緩衝器、鎖相迴路、資料排列單元、序列協定介面、協定解碼器及寄存器，協定解碼器耦接於序列協定介面與寄存器之間，資料排列單元耦接於協定解碼器與幀緩衝器之間，字線解碼器耦接於振盪器及一次性可編程、行驅動器及幀緩衝器之間，幀緩衝器耦接於字線解碼器、資料排列單元及列驅動器之間，序列協定介面分別接收序列時脈信號與序列資料及控制信號，振盪器及一次性可編程接收序列時脈信號並將其轉換為灰階時脈信號輸出至字線解碼器，行驅動器分別輸出該複數個行時脈信號且列驅動器分別輸出該複數個列資料信號。
於一實施例中，行/列驅動器還包括資料校正及對映單元，耦接於協定解碼器與資料排列單元之間，用以在進行資料排列之前先進行資料校正及對映的程序。
於一實施例中，若採用二元式(Binary)脈寬調變方法，n位元的第p幀依序包括n個次幀(Sub-frame)，其依序為第(n-1)次幀、第(n-2)次幀、…、第1次幀及第0次幀，第(n-1)次幀具有最高有效位元且第0次幀具有最低有效位元，對該複數個行時脈信號中之每一個行時脈信號而言，若其對應於第0次幀的致能時間長度為T，則其對應於第(n-1)次幀的致能時間長度為(2 n-1*T)、對應於第(n-2)次幀的致能時間長度為(2 n-2*T)、…及對應於第1次幀的致能時間長度為(2*T)，其中n、p均為正整數，並且其對應於每一次幀的致能時間長度可包括相同或不同的致能時間偏移量。
於一實施例中，若採用分散式(Distributed)脈寬調變方法，n位元的第p幀包括(2 n-1)個次幀，其依序為第1次幀、第2次幀、…、第(2 n-1)次幀及第(2 n-1)次幀，對該複數個行時脈信號中之每一個行時脈信號而言，其對應於每一次幀的致能時間長度可相同或不同且其對應於每一次幀的致能時間長度可包括相同或不同的致能時間偏移量。
於一實施例中，若第p幀包括(X+Y)位元，X及Y均為正整數，當第p幀採用分散式(Distributed)與二元式(Binary)混合的脈寬調變方法時，該(X+Y)位元中之X位元採用分散式的脈寬調變方法且該(X+Y)位元中之Y位元採用二元式的脈寬調變方法，則第p幀包括對應於X位元的(2 X-1)個次幀與對應於Y位元的Y個次幀，對該複數個行時脈信號(R1~Rm)中之每一個行時脈信號而言，對應於採用分散式脈寬調變方法的(2 X-1)個次幀的致能時間長度均為(2 Y*T)且對應於採用二元式脈寬調變方法的Y個次幀的致能時間長度分別為(2 Y*T/2)、…、2 1*T、2 0*T，對該複數個行時脈信號(R1~Rm)中之每一個行時脈信號而言，第p幀所包括的(2 X-1)+Y個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量，而對應於Y位元的Y個次幀可均勻穿插在對應於X位元的(2 X-1)個次幀當中；當第p幀採用分隔的(Separate)分散式(Distributed)脈寬調變方法時，該(X+Y)位元中之X位元與Y位元各自分隔地採用分散式脈寬調變方法，則第p幀包括對應於X位元的(2 X-1)個次幀與對應於Y位元的(2 Y-1)個次幀，對該複數個行時脈信號(R1~Rm)中之每一個行時脈信號而言，(2 X-1)個次幀的致能時間長度均為(2 Y*T)且(2 Y-1)個次幀的致能時間長度均為T，對該複數個行時脈信號(R1~Rm)中之每一個行時脈信號而言，第p幀所包括的(2 X-1)+(2 Y-1)個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量，而對應於Y位元的(2 Y-1)個次幀可均勻穿插在對應於X位元的(2 X-1)個次幀當中。
於一實施例中，由於同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)，故當同一列微發光二極體積體電路中之一發光二極體積體電路接收到相對應的列資料信號後會將列資料信號轉傳至下一個發光二極體積體電路並依序將列資料信號轉傳至最後一個發光二極體積體電路；由於同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，故當同一行微發光二極體積體電路中之一發光二極體積體電路接收到相對應的行時脈信號後會將行時脈信號轉傳至下一個發光二極體積體電路並依序將行時脈信號轉傳至最後一個發光二極體積體電路，藉以減少微發光二極體顯示系統所需之該複數個行/列驅動器之數目以及每個微發光二極體積體電路所需之接腳數目。
相較於先前技術，本發明之微發光二極體顯示系統中之微發光二極體積體電路可達到下列功效：(1)低速及低耗能；(2)高幀率；(3)高像素解析度；(4)減少其所需接腳之數目；以及(5)減少其所需行/列驅動器之數目。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
現在將詳細參考本發明的示範性實施例，並在附圖中說明所述示範性實施例的實例。在圖式及實施方式中所使用相同或類似標號的元件/構件是用來代表相同或類似部分。
依據本發明之一具體實施例為一種微發光二極體(MICRO-LED)顯示系統，例如主動矩陣式(Active Matrix)微發光二極體顯示系統，其包括複數個行/列驅動器及複數個微發光二極體積體電路(µIC)，但不以此為限。至於其整體架構可參照圖1及圖2，於此不另行贅述。
接下來，將就本發明所提出之數種不同實施例中之微發光二極體積體電路(µIC)分別進行詳細說明。
於第一實施例中，如圖5所示，微發光二極體積體電路µIC1包括D型正反器DFF1~DFF5、及閘AND1~AND3、電晶體開關M1~M6及偏壓VBS。微發光二極體積體電路µIC1分別接收列資料信號CD、行時脈信號RC及LED致能信號LEN。
換言之，相較於圖3中之習知的微發光二極體積體電路µIC，圖5中之微發光二極體積體電路µIC1除了包括D型正反器DFF1~DFF3及電晶體開關M1~M6之外，還進一步包括及閘AND1~AND3與D型正反器DFF4~DFF5，並進一步接收LED致能信號LEN，但不以此為限。
D型正反器DFF1的輸入端D接收列資料信號CD且D型正反器DFF1的輸出端Q耦接至D型正反器DFF2的輸入端D且輸出控制信號DR。D型正反器DFF2的輸出端Q耦接至D型正反器DFF3的輸入端D且輸出控制信號DG。D型正反器DFF3的輸出端Q耦接至D型正反器DFF4的輸入端D且輸出控制信號DB。D型正反器DFF1~DFF4的輸入端CK均接收行時脈信號RC。D型正反器DFF5的輸入端R接收LED致能信號LEN且其輸入端D耦接D型正反器DFF4的輸出端Q。D型正反器DFF5的輸出端Q耦接偏壓VBS。
及閘AND1之一輸入端接收LED致能信號LEN且另一輸入端耦接至D型正反器DFF1與DFF2之間。及閘AND2之一輸入端接收LED致能信號LEN且另一輸入端耦接至D型正反器DFF2與DFF3之間。及閘AND3之一輸入端接收LED致能信號LEN且另一輸入端耦接至D型正反器DFF3與DFF4之間。及閘AND1~AND3之輸出端分別輸出控制信號DR、DG及DB。
電晶體開關M1~M2串接於紅色微發光二極體R與接地端GND之間，其中電晶體開關M1受控於控制信號DR且電晶體開關M2受控於偏壓VBS。電晶體開關M3~M4串接於綠色微發光二極體G與接地端GND之間，其中電晶體開關M3受控於控制信號DG且電晶體開關M4受控於偏壓VBS。電晶體開關M5~M6串接於藍色微發光二極體B與接地端GND之間，其中電晶體開關M5受控於控制信號DB且電晶體開關M6受控於偏壓VBS。
如圖6所示，列資料信號CD與行時脈信號RC均為脈衝信號。列資料信號CD的脈衝寬度大於行時脈信號RC的脈衝寬度。列資料信號CD的脈衝上升邊緣早於行時脈信號RC的脈衝上升邊緣且列資料信號CD的脈衝下降邊緣與行時脈信號RC的脈衝下降邊緣彼此同步，藉以達到資料鎖存(Data latch)之功效。需說明的是，LED致能信號LEN亦為脈衝信號且其脈衝寬度為LED開啟致能期間TON，用以致能紅色微發光二極體R、綠色微發光二極體G及藍色微發光二極體B，但不以此為限。
於第二實施例中，如圖7所示，微發光二極體積體電路µIC2除了包括習知的D型正反器DFF1~DFF3及電晶體開關M1~M6之外，還進一步包括及閘AND1~AND3、D型正反器DFF4~DFF5與LED開啟致能單元EU，但不以此為限。
D型正反器DFF1的輸入端D接收列資料信號CD且D型正反器DFF1的輸出端Q耦接至D型正反器DFF2的輸入端D且輸出控制信號DR。D型正反器DFF2的輸出端Q耦接至D型正反器DFF3的輸入端D且輸出控制信號DG。D型正反器DFF3的輸出端Q耦接至D型正反器DFF4的輸入端D且輸出控制信號DB。LED開啟致能單元EU與D型正反器DFF1~DFF4的輸入端CK均接收行時脈信號RC。D型正反器DFF5的輸入端R耦接LED開啟致能單元EU以接收致能信號EN且其輸入端D耦接D型正反器DFF4的輸出端Q。D型正反器DFF5的輸出端Q耦接偏壓VBS。
及閘AND1之一輸入端耦接LED開啟致能單元EU以接收致能信號EN且其另一輸入端耦接至D型正反器DFF1與DFF2之間。及閘AND2之一輸入端LED開啟致能單元EU以接收致能信號EN且另一輸入端耦接至D型正反器DFF2與DFF3之間。及閘AND3之一輸入端LED開啟致能單元EU以接收致能信號EN且另一輸入端耦接至D型正反器DFF3與DFF4之間。及閘AND1~AND3之輸出端分別輸出控制信號DR、DG及DB。
電晶體開關M1~M2串接於紅色微發光二極體R與接地端GND之間，其中電晶體開關M1受控於控制信號DR且電晶體開關M2受控於偏壓VBS。電晶體開關M3~M4串接於綠色微發光二極體G與接地端GND之間，其中電晶體開關M3受控於控制信號DG且電晶體開關M4受控於偏壓VBS。電晶體開關M5~M6串接於藍色微發光二極體B與接地端GND之間，其中電晶體開關M5受控於控制信號DB且電晶體開關M6受控於偏壓VBS。
如圖8所示，列資料信號CD、行時脈信號RC及致能信號EN均為脈衝信號。需說明的是，此實施例中之LED開啟致能期間TON係內嵌於行時脈信號RC內，故微發光二極體積體電路µIC2無需額外接收LED致能信號，而可減少其輸入接腳之數目，但不以此為限。
於第三實施例中，如圖9所示，微發光二極體積體電路µIC3除了包括習知的D型正反器DFF1~DFF3及電晶體開關M1~M6之外，還進一步包括及閘AND1~AND3、D型正反器DFF4~DFF5與LED開啟致能及DFF重設單元ERU，但不以此為限。
D型正反器DFF1的輸入端D接收列資料信號CD且D型正反器DFF1的輸出端Q耦接至D型正反器DFF2的輸入端D且輸出控制信號DR。D型正反器DFF2的輸出端Q耦接至D型正反器DFF3的輸入端D且輸出控制信號DG。D型正反器DFF3的輸出端Q耦接至D型正反器DFF4的輸入端D且輸出控制信號DB。LED開啟致能及DFF重設單元ERU與D型正反器DFF1~DFF4的輸入端CK均接收行時脈信號RC。D型正反器DFF5的輸入端R耦接LED開啟致能及DFF重設單元ERU以接收致能信號EN且其輸入端D耦接D型正反器DFF4的輸出端Q。D型正反器DFF5的輸出端Q耦接偏壓VBS。
及閘AND1之一輸入端耦接LED開啟致能及DFF重設單元ERU以接收致能信號EN且其另一輸入端耦接至D型正反器DFF1與DFF2之間。及閘AND2之一輸入端耦接LED開啟致能及DFF重設單元ERU以接收致能信號EN且另一輸入端耦接至D型正反器DFF2與DFF3之間。及閘AND3之一輸入端耦接LED開啟致能及DFF重設單元ERU以接收致能信號EN且另一輸入端耦接至D型正反器DFF3與DFF4之間。及閘AND1~AND3之輸出端分別輸出控制信號DR、DG及DB。此外，LED開啟致能及DFF重設單元ERU還分別耦接D型正反器DFF1~DFF4之輸入端R並提供重設信號RES至D型正反器DFF1~DFF4之輸入端R。
電晶體開關M1~M2串接於紅色微發光二極體R與接地端GND之間，其中電晶體開關M1受控於控制信號DR且電晶體開關M2受控於偏壓VBS。電晶體開關M3~M4串接於綠色微發光二極體G與接地端GND之間，其中電晶體開關M3受控於控制信號DG且電晶體開關M4受控於偏壓VBS。電晶體開關M5~M6串接於藍色微發光二極體B與接地端GND之間，其中電晶體開關M5受控於控制信號DB且電晶體開關M6受控於偏壓VBS。
如圖10所示，列資料信號CD、行時脈信號RC、致能信號EN及重設信號RES均為脈衝信號。需說明的是，此實施例中之LED開啟致能期間TON係內嵌於行時脈信號RC內，故微發光二極體積體電路µIC3無需額外接收LED致能信號，而可減少其輸入接腳之數目，但不以此為限。此外，重設信號RES的下降邊緣係同步於行時脈信號RC的上升邊緣且重設信號RES的上升邊緣係同步於LED開啟致能期間TON的結束時間及致能信號EN的下降邊緣，但不以此為限。
請參照圖11，圖11繪示微發光二極體積體電路µIC進一步接收鎖存致能信號及輸出重設信號的示意圖。如圖11所示，D型正反器DFF1的輸入端D接收列資料信號CD且D型正反器DFF1的輸出端Q耦接至D型正反器DFF2的輸入端D。D型正反器DFF2的輸出端Q耦接至D型正反器DFF3的輸入端D。D型正反器DFF3的輸出端Q耦接至D型正反器DFF4的輸入端D。D型正反器DFF1~DFF4的輸入端＞均接收行時脈信號RC。
D型正反器DFF5的輸入端L接收鎖存致能信號LATE且其輸入端D耦接至D型正反器DFF1與DFF2之間並接收控制信號DR。D型正反器DFF6的輸入端L接收鎖存致能信號LATE且其輸入端D耦接至D型正反器DFF2與DFF3之間並接收控制信號DG。D型正反器DFF7的輸入端L接收鎖存致能信號LATE且其輸入端D耦接至D型正反器DFF3與DFF4之間並接收控制信號DB。D型正反器DFF8的輸入端L接收鎖存致能信號LATE且其輸入端D耦接至D型正反器DFF4的輸出端Q並接收控制信號DI。
及閘AND1之一輸入端接收輸出重設信號ORE且其另一輸入端耦接至D型正反器DFF5的輸出端Q並接收控制信號DR。及閘AND2之一輸入端接收輸出重設信號ORE且其另一輸入端耦接至D型正反器DFF6的輸出端Q並接收控制信號DG。及閘AND3之一輸入端接收輸出重設信號ORE且其另一輸入端耦接至D型正反器DFF7的輸出端Q並接收控制信號DB。及閘AND1~AND3之輸出端分別輸出控制信號DR、DG及DB且D型正反器DFF8的輸出端Q輸出控制信號DI，但不以此為限。
接著，請參照圖12及圖13。圖12及圖13分別繪示圖11中之微發光二極體積體電路µIC運作於全開啟(All-On)模式及脈寬調變(PWM)模式下的時序圖。
如圖12所示，當行時脈信號RC於時間t1從低位準變為高位準之後，鎖存致能信號LATE於列資料信號CD進入空白區間的時間t2從低位準變為高位準。於全開啟(All-On)模式下，行時脈信號RC與鎖存致能信號LATE均維持高位準，直至列資料信號CD結束空白區間的時間t3才同步從高位準變為低位準，而輸出重設信號ORE的上升邊緣則與行時脈信號RC的上升邊緣同步於時間t0並維持於高位準直至時間t5才變為低位準。次幀(Sub-frame)之時間長度T則是從時間t2至時間t4，亦即次幀(Sub-frame)的開始時間與結束時間均同步於鎖存致能信號LATE的上升邊緣，但不以此為限。
如圖13所示，當行時脈信號RC於時間t1從低位準變為高位準之後，鎖存致能信號LATE於列資料信號CD進入空白區間的時間t2從低位準變為高位準。於脈寬調變(PWM)模式下，行時脈信號RC與鎖存致能信號LATE會於列資料信號CD的空白區間中的時間t3’同步從高位準變為低位準，而輸出重設信號ORE的上升邊緣則與行時脈信號RC的上升邊緣同步於時間t0並維持於高位準。
當行時脈信號RC與鎖存致能信號LATE於列資料信號CD的空白區間中的時間t3’同步從高位準變為低位準之後，輸出重設信號ORE亦於列資料信號CD的空白區間中的時間t5’變為低位準。次幀(Sub-frame)之時間長度T則是從時間t2至時間t4，亦即次幀(Sub-frame)的開始時間與結束時間均同步於鎖存致能信號LATE的上升邊緣，但不以此為限。
請參照圖14，圖14繪示用於DFF重設信號/致能信號的脈衝濾波器的示意圖。如圖14所示，脈衝濾波器可包括反閘NOT、電流源IS及電晶體開關M。電流源IS及電晶體開關M彼此串接且反閘NOT耦接電晶體開關M的閘極。反閘NOT耦接行時脈信號RC並且電流源IS與電晶體開關M之間耦接DFF重設信號RES/致能信號EN，藉以對DFF重設信號RES/致能信號EN進行濾波。
請參照圖15及圖16，圖15繪示行時脈信號R1~Rm與列資料信號C1~Cn輸入至呈矩陣排列的(m*n)個微發光二極體積體電路µIC的示意圖，圖16繪示於連續的第x位元與第y位元之列資料信號C1~Cn與行時脈信號R1~Rm的時序圖。
如圖15所示，n列的微發光二極體積體電路µIC分別接收列資料信號C1~Cn且m行的微發光二極體積體電路µIC分別接收行時脈信號R1~Rm。
如圖16所示，對第x位元BIT[x]而言，列資料信號C1~Cn相同，均於相同時間依序傳送不同的資料脈衝，而行時脈信號R1~Rm則不相同，行時脈信號R1~Rm分別依序於不同時間傳送時脈脈衝，亦即行時脈信號R1先傳送時脈脈衝後，再由行時脈信號R2傳送時脈脈衝，依此類推，最後由行時脈信號Rm傳送時脈脈衝。
同理，對第x位元BIT[y]而言，列資料信號C1~Cn相同，均依序傳送不同的資料脈衝，而行時脈信號R1~Rm則不相同，行時脈信號R1~Rm分別依序於不同時間傳送時脈脈衝，亦即行時脈信號R1先傳送時脈脈衝後，再由行時脈信號R2傳送時脈脈衝，依此類推，最後由行時脈信號Rm傳送時脈脈衝。
接下來，將就本發明所提出之數種不同的行/列驅動器的電路架構分別進行詳細說明。
如圖17所示，行/列驅動器17包括行驅動器170、列驅動器171、字線解碼器172、幀緩衝器173、時脈緩衝器174、資料排列單元175、序列協定介面176、協定解碼器177及寄存器178。協定解碼器177耦接於序列協定介面176與寄存器178之間。資料排列單元175耦接於協定解碼器177與幀緩衝器173之間。字線解碼器172耦接於時脈緩衝器174、行驅動器170及幀緩衝器173之間。幀緩衝器173耦接於字線解碼器172、資料排列單元175及列驅動器171之間。序列協定介面176分別接收序列時脈信號SCLK與序列資料及控制信號SDC。時脈緩衝器174接收序列時脈信號SCLK並轉換為灰階時脈信號GCLK輸出至字線解碼器172。行驅動器170分別輸出行時脈信號R1~Rm。列驅動器171分別輸出列資料信號C1~Cn。但不以此為限。
如圖18所示，行/列驅動器18包括行驅動器180、列驅動器181、字線解碼器182、幀緩衝器183、鎖相迴路184、資料排列單元185、序列協定介面186、協定解碼器187及寄存器188。圖18之行/列驅動器18與圖17之行/列驅動器17不同之處在於：行/列驅動器18係透過鎖相迴路184接收序列時脈信號SCLK並轉換為灰階時脈信號GCLK輸出至字線解碼器182，但不以此為限。
如圖19所示，行/列驅動器19包括行驅動器190、列驅動器191、字線解碼器192、幀緩衝器193、振盪器(OSC)及一次性可編程(OTP)194、資料排列單元195、序列協定介面196、協定解碼器197及寄存器198。圖19之行/列驅動器19與圖17及圖18之行/列驅動器17及18不同之處在於：行/列驅動器19係透過振盪器(OSC)及一次性可編程(OTP)194接收序列時脈信號SCLK並轉換為灰階時脈信號GCLK輸出至字線解碼器192，但不以此為限。
如圖20所示，行/列驅動器20包括行驅動器200、列驅動器201、字線解碼器202、幀緩衝器203、時脈緩衝器204、資料排列單元205、資料校正及對映單元206、序列協定介面207、協定解碼器208及寄存器209。圖20之行/列驅動器20與圖17之行/列驅動器17不同之處在於：行/列驅動器20還包括耦接於協定解碼器208與資料排列單元205之間的資料校正及對映單元206，用以在進行資料排列之前先進行資料校正及對映的程序，但不以此為限。
接著，請參照圖21A，圖21A繪示n位元的第p幀採用二元式(Binary)脈寬調變方法的時序圖。如圖21A所示，若以第p幀為例進行說明，n位元的第p幀依序包括n個次幀(Sub-frame)，其依序為第(n-1)次幀、第(n-2)次幀、第(n-3)次幀、…、第1次幀及第0次幀。第(n-1)次幀具有最高有效位元MSB且第0次幀具有最低有效位元LSB。
對第m行的行時脈信號Rm而言，在採用二元式(Binary)脈寬調變方法的情況下，假設對應於第0次幀的致能時間長度為T，則對應於第(n-1)次幀的致能時間長度為(2 n-1*T)、對應於第(n-2)次幀的致能時間長度為(2 n-2*T)、對應於第(n-3)次幀的致能時間長度為(2 n-3*T)，其餘可依此類推，於此不另行贅述。
此外，如圖21B所示，對第m行的行時脈信號Rm而言，在採用二元式(Binary)脈寬調變方法的情況下，假設對應於第0次幀的致能時間長度為(T+Offset 0)，則對應於第(n-1)次幀的致能時間長度為(2 n-2*T+Offset n-1)、對應於第(n-2)次幀的致能時間長度為(2 n-2*T+Offset n-2)、對應於第(n-3)次幀的致能時間長度為(2 n-2*T+Offset n-3)，其餘依此類推，於此不另行贅述。換言之，每一次幀的致能時間長度實際上可分別包括不同的致能時間偏移量(Offset 0~Offset n-1)，但不以此為限。
假設圖21A中之n=3，則如圖22所示，3位元的第p幀依序包括對應於第2位元BIT[2]的第2次幀、對應於第1位元BIT[1]的第1次幀及對應於第0位元BIT[0]的第0次幀。對第m行的行時脈信號Rm而言，在3位元的第p幀採用二元式(Binary)脈寬調變方法的情況下，假設對應於第0次幀的致能時間長度為T，則對應於第2次幀的致能時間長度為2 2*T=4T、對應於第1次幀的致能時間長度為2 1*T=2T。
於另一實施例中，如圖23所示，在採用二元式(Binary)脈寬調變方法的情況下，對第1行的行時脈信號R1而言，假設對應於第0次幀的致能時間長度為(T+Offset)，則對應於第(n-1)次幀的致能時間長度為(2 n-1*T+Offset)、對應於第(n-2)次幀的致能時間長度為(2 n-2*T+Offset)、對應於第(n-3)次幀的致能時間長度為(2 n-3*T+Offset)、…、對應於第1次幀的致能時間長度為(2 1*T+Offset)，其餘依此類推，於此不另行贅述。換言之，每一次幀的致能時間長度可包括相同的致能時間偏移量(Offset)，但不以此為限。
對第2行的行時脈信號R2而言，第2行的行時脈信號R2的開始時間晚於第1行的行時脈信號R1的開始時間。同理，假設對應於第0次幀的致能時間長度為(T+Offset)，則對應於第(n-1)次幀的致能時間長度為(2 n-1*T+Offset)、對應於第(n-2)次幀的致能時間長度為(2 n-2*T+Offset)、對應於第(n-3)次幀的致能時間長度為(2 n-3*T+Offset)、…、對應於第1次幀的致能時間長度為(2 1*T+Offset)，其餘依此類推，於此不另行贅述。
同理，對第m行的行時脈信號Rm而言，第m行的行時脈信號Rm的開始時間晚於第(m-1)行的行時脈信號Rm-1的開始時間。在採用二元式(Binary)脈寬調變方法的情況下，假設對應於第0次幀的致能時間長度為(T+Offset)，則對應於第(n-1)次幀的致能時間長度為(2 n-1*T+Offset)、對應於第(n-2)次幀的致能時間長度為(2 n-2*T+Offset)、…、對應於第1次幀的致能時間長度為(2 1*T+Offset)，其餘依此類推，於此不另行贅述。
於另一實施例中，如圖24所示，在採用分散式(Distributed)脈寬調變方法的情況下，n位元的第p幀可包括(2n-1)個次幀，並且對第m行的行時脈信號Rm而言，對應於每一次幀可以有不同的致能時間偏移量Offset 1~Offset 2n-1，例如第1次幀的致能時間長度為(T+Offset 1)、第2次幀的致能時間長度為(T+Offset 2)、…、第(2n-1)次幀的致能時間長度為(T+Offset 2n-1)，但不以此為限。
假設圖24中之n=3，則如圖25所示，第p幀可包括(2 3-1)=7個次幀，亦即第1次幀至第7次幀，則對第m行的行時脈信號Rm而言，對應於第1次幀至第7次幀的致能時間長度可分別為T+offset 1、T+offset 2、…、T+offset 7，但不以此為限。
於另一實施例中，如圖26所示，在採用分散式(Distributed)脈寬調變方法的情況下，對第1行的行時脈信號R1而言，對應於第1次幀的致能時間長度為(T+Offset)、第2次幀的致能時間長度為(T+Offset)、…、第(2n-1)次幀的致能時間長度為(T+Offset)。對第2行的行時脈信號R2而言，第2行的行時脈信號R2的開始時間晚於第1行的行時脈信號R1的開始時間，對應於第1次幀的致能時間長度為(T+Offset)、第2次幀的致能時間長度為(T+Offset)、…、第(2n-1)次幀的致能時間長度為(T+Offset)，其餘可依此類推，於此不另行贅述。
於實際應用中，如圖27A所示，假設第p幀包括(X+Y)位元，X及Y均為正整數，第p幀亦可採用分散式(Distributed)與二元式(Binary)混合的脈寬調變方法。對第1行的行時脈信號R1而言，第p幀的(X+Y)位元中之X位元採用分散式的脈寬調變方法且(X+Y)位元中之Y位元採用二元式的脈寬調變方法，則第p幀包括(2 X-1)+Y個次幀，其中對應於X位元的(2 X-1)個次幀，亦即第1次幀至第(2 X-1)次幀的致能時間長度均為(2 Y*T)，而對應於Y位元的Y個次幀，亦即第2 X次幀至第(2 X-1+Y)次幀的致能時間長度分別為(2 Y*T/2)、…、2 1*T、2 0*T，但不以此為限。
需說明的是，對第1行的行時脈信號R1而言，第p幀所包括的(2 X-1)+Y個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量(Offset)，但不以此為限。此外，對應於Y位元的Y個次幀(亦即第2 X次幀至第(2 X-1+Y)次幀)亦可均勻穿插在對應於X位元的(2 X-1)個次幀(亦即第1次幀至第(2 X-1)次幀)當中，但不以此為限。
承上，如圖27B所示，對第2行的行時脈信號R2而言，第2行的行時脈信號R2的開始時間晚於第1行的行時脈信號R1的開始時間，採用分散式脈寬調變方法的第1次幀至第(2 X-1)次幀的致能時間長度均為(2 Y*T)，而採用二元式脈寬調變方法的第2 X次幀至第(2 X-1+Y)次幀的致能時間長度分別為(2 Y*T/2)、…、2 1*T、2 0*T，但不以此為限。
同理，對第m行的行時脈信號Rm而言，第m行的行時脈信號Rm的開始時間晚於第(m-1)行的行時脈信號(Rm-1)的開始時間，採用分散式脈寬調變方法的第1次幀至第(2 X-1)次幀的致能時間長度均為(2 Y*T)，而採用二元式脈寬調變方法的第2 X次幀至第(2 X-1+Y)次幀的致能時間長度分別為(2 Y*T/2)、…、2 1*T、2 0*T，其餘可依此類推，於此不另行贅述。
需說明的是，對第1行的行時脈信號R1至第m行的行時脈信號Rm中之每一個行時脈信號而言，第p幀所包括的(2 X-1)+Y個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量(Offset)，但不以此為限。此外，對應於Y位元的Y個次幀(亦即第2 X次幀至第(2 X-1+Y)次幀)亦可均勻穿插在對應於X位元的(2 X-1)個次幀(亦即第1次幀至第(2 X-1)次幀)當中，但不以此為限。
此外，如圖28A所示，假設第p幀包括(X+Y)位元，則第p幀亦可採用分隔的(Separate)分散式(Distributed)脈寬調變方法。對第m行的行時脈信號Rm而言，第p幀的(X+Y)位元中之X位元與Y位元可各自分隔地採用分散式脈寬調變方法，則第p幀包括(2 X-1)+(2 Y-1)個次幀，其中對應於X位元的(2 X-1)個次幀，亦即第1次幀至第(2 X-1)次幀的致能時間長度均為(2 Y*T)，而對應於Y位元的(2 Y-1)個次幀，亦即第2 X次幀至第(2 X-1+2 Y-1)次幀的致能時間長度均為T，但不以此為限。換言之，第p幀中各自分隔地採用分散式脈寬調變方法的X位元與Y位元可以有不同的致能時間長度，但不以此為限。
需說明的是，對第m行的行時脈信號Rm而言，第p幀所包括的(2 X-1)+(2 Y-1)個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量(Offset)，但不以此為限。此外，對應於Y位元的(2 Y-1)個次幀(亦即第2 X次幀至第(2 X-1+2 Y-1)次幀)亦可均勻穿插在對應於X位元的(2 X-1)個次幀(亦即第1次幀至第(2 X-1)次幀)當中，但不以此為限。
承上，如圖28B所示，對第1行的行時脈信號R1至第m行的行時脈信號Rm而言，其第1次幀至第(2 X-1)次幀的致能時間長度均為(2 Y*T)且其第2 X次幀至第(2 X-1+2 Y-1)次幀的致能時間長度均為T，且從第1行的行時脈信號R1至第m行的行時脈信號Rm的開始時間會依序變晚，但不以此為限。
需說明的是，對第1行的行時脈信號R1至第m行的行時脈信號Rm中之每一個行時脈信號而言，第p幀所包括的(2 X-1)+(2 Y-1)個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量(Offset)，但不以此為限。此外，對應於Y位元的(2 Y-1)個次幀(亦即第2 X次幀至第(2 X-1+2 Y-1)次幀)亦可均勻穿插在對應於X位元的(2 X-1)個次幀(亦即第1次幀至第(2 X-1)次幀)當中，但不以此為限。
相較於先前技術，本發明的微發光二極體積體電路採用分散式(Distributed)與二元式(Binary)混合的脈寬調變方法可達到下列優點及功效：(1)低速及低耗能；(2)高幀率；(3)高像素解析度；以及(4)減少接腳數目，但不以此為限。
請參照圖29及圖30，假設共有(4*80*60)個微發光二極體積體電路µIC呈矩陣(Matrix)排列，且圖29中之第一行/列驅動器IC1~第四行/列驅動器IC4分別輸出列資料信號C1~C80及行時脈信號R1~R60，則對於圖30中之排列於左上角的(80*60)個微發光二極體積體電路µIC而言，其80列微發光二極體積體電路µIC分別接收來自第一行/列驅動器IC1之列資料信號C1~C80且其60行微發光二極體積體電路µIC分別接收來自第一行/列驅動器IC1之行時脈信號R1~R60。
需說明的是，同一列(例如第一列)微發光二極體積體電路µIC中之每一個微發光二極體積體電路µIC需各自接收相對應的列資料信號C1且同一行(例如第一行)微發光二極體積體電路µIC中之每一個微發光二極體積體電路µIC需各自接收相對應的行時脈信號R1。
同理，對於圖30中之排列於右上角的(80*60)個微發光二極體積體電路µIC而言，其80列微發光二極體積體電路µIC分別接收來自第二行/列驅動器IC2之列資料信號C1~C80且其60行微發光二極體積體電路µIC分別接收來自第二行/列驅動器IC2之行時脈信號R1~R60。
同理，對於圖30中之排列於左下角的(80*60)個微發光二極體積體電路µIC而言，其80列微發光二極體積體電路µIC分別接收來自第三行/列驅動器IC3之列資料信號C1~C80且其60行微發光二極體積體電路µIC分別接收來自第三行/列驅動器IC3之行時脈信號R1~R60。
同理，對於圖30中之排列於右下角的(80*60)個微發光二極體積體電路µIC而言，其80列微發光二極體積體電路µIC分別接收來自第四行/列驅動器IC4之列資料信號C1~C80且其60行微發光二極體積體電路µIC分別接收來自第四行/列驅動器IC4之行時脈信號R1~R60。
請參照圖31及圖32，假設圖32中共有(160*120)個微發光二極體積體電路µIC，包括160列微發光二極體積體電路µIC與120行微發光二極體積體電路µIC，其中每一列微發光二極體積體電路µIC中之120個微發光二極體積體電路µIC依序串接(Cascade)且每一行微發光二極體積體電路µIC中之160個微發光二極體積體電路µIC依序串接(Cascade)。
圖31中之第一行/列驅動器IC1分別輸出列資料信號C1~C80及行時脈信號R1~R60且第二行/列驅動器IC2分別輸出列資料信號C81~C160及行時脈信號R61~R120。圖32中之160列串接(Cascade)的微發光二極體積體電路µIC依序接收來自第一行/列驅動器IC1之列資料信號C1~C80及來自第二行/列驅動器IC2之列資料信號C81~C160。圖32中之120行串接(Cascade)的微發光二極體積體電路µIC依序接收來自第一行/列驅動器IC1之行時脈信號R1~R60及來自第二行/列驅動器IC2之行時脈信號R61~R120。
需說明的是，相較於圖30中之採用矩陣排列的微發光二極體積體電路µIC中之同一列(例如第一列)微發光二極體積體電路µIC中之每一個微發光二極體積體電路µIC需各自接收列資料信號C1且同一行(例如第一行)微發光二極體積體電路µIC中之每一個微發光二極體積體電路µIC需各自接收行時脈信號R1，圖32中之同一列(例如第一列)微發光二極體積體電路µIC及同一行(例如第一行)微發光二極體積體電路µIC均採用串接(Cascade)的耦接方式，可有效減少微發光二極體顯示系統所需行/列驅動器之數目以及每個微發光二極體積體電路µIC所需之接腳數目，但不以此為限。
相較於先前技術，本發明之微發光二極體顯示系統中之微發光二極體積體電路可達到下列功效：(1)低速及低耗能；(2)高幀率；(3)高像素解析度；(4)減少其所需接腳之數目；以及(5)減少其所需行/列驅動器之數目。
1:微發光二極體顯示系統 10:主機 121~12k:第一行/列驅動器~第k行/列驅動器 µIC:微發光二極體積體電路 COL1~COLn:列資料信號 ROW1~ROWm:行時脈信號 VDD:工作電壓 LED:微發光二極體 µIC1~µIC3:微發光二極體積體電路 DFF1~DFF8:D型正反器 M1~M6:電晶體開關 AND1~AND3:及閘 LEN:LED致能信號 CD:列資料信號 RC:行時脈信號 DR:控制信號 DG:控制信號 DB:控制信號 DI:控制信號 R:輸入端 D:輸入端 L:輸入端 CK:輸入端 Q:輸出端 VBS:偏壓 R:紅色微發光二極體 G:綠色微發光二極體 B:藍色微發光二極體 GND:接地端 EU:LED開啟致能單元 TON:LED開啟致能期間 EN:致能信號 ERU:DFF重設單元 RES:重設信號 AND1~AND3:及閘 LATE:鎖存致能信號 ORE:輸出重設信號 T:次幀 t0~t5:時間 t3’:時間 t5’:時間 IS:電流源 M:電晶體 NOT:反閘 BIT[x]:第x位元 BIT[y]:第y位元 17:行/列驅動器 170:行驅動器 171:列驅動器 172:字線解碼器 173:幀緩衝器 174:時脈緩衝器 175:資料排列單元 176:序列協定介面 177:協定解碼器 178:寄存器 SCLK:序列時脈信號 GCLK:灰階時脈信號 SDC:序列資料及控制信號 18:行/列驅動器 180:行驅動器 181:列驅動器 182:字線解碼器 183:幀緩衝器 184:鎖相迴路 185:資料排列單元 186:序列協定介面 187:協定解碼器 188:寄存器 19:行/列驅動器 190:行驅動器 191:列驅動器 192:字線解碼器 193:幀緩衝器 194:振盪器(OSC)及一次性可編程(OTP) 195:資料排列單元 196:序列協定介面 197:協定解碼器 198:寄存器 20:行/列驅動器 200:行驅動器 201:列驅動器 202:字線解碼器 203:幀緩衝器 204:時脈緩衝器 205:資料排列單元 206:資料校正及對映單元 207:序列協定介面 208:協定解碼器 209:寄存器 MSB:最高有效位元 LSB:最低有效位元 BIT[0]~BIT[2]:第0位元~第2位元 Enable:致能 Offset:偏移 IC1~IC4:第一行/列驅動器~第四行/列驅動器 C1~C160:列資料信號 R1~R120:行時脈信號
本發明所附圖式說明如下： 圖1A及圖1B繪示傳統的微發光二極體顯示系統的示意圖。 圖2繪示圖1B中之虛線框部分的放大示意圖。 圖3及圖4分別繪示傳統的微發光二極體積體電路的功能方塊圖及其接收到的列資料信號與行時脈信號的時序圖。 圖5及圖6繪示本發明之微發光二極體積體電路之第一實施例及其時序圖。 圖7及圖8繪示本發明之微發光二極體積體電路之第二實施例及其時序圖。 圖9及圖10繪示本發明之微發光二極體積體電路之第三實施例及其時序圖。 圖11繪示微發光二極體積體電路進一步接收鎖存致能信號及輸出重設信號的示意圖。 圖12及圖13分別繪示圖11中之微發光二極體積體電路運作於全開啟(All-On)模式及脈寬調變(PWM)模式下的時序圖。 圖14繪示用於DFF重設信號/致能信號的脈衝濾波器的示意圖。 圖15繪示行時脈信號與列資料信號輸入至呈矩陣排列的(m*n)個微發光二極體積體電路的示意圖。 圖16繪示於連續的第x位元與第y位元之列資料信號與行時脈信號的時序圖。 圖17至圖20分別繪示本發明之行/列驅動器之第一實施例至第四實施例的功能方塊圖。 圖21A及圖21B繪示當第p幀採用二元式(Binary)脈寬調變方法時之第m行時脈信號Rm的時序圖。 圖22繪示圖21A中之n=3時之第m行時脈信號Rm的時序圖。 圖23繪示當第p幀採用二元式(Binary)脈寬調變方法時之第1行時脈信號R1至第m行時脈信號Rm的時序圖。 圖24繪示當第p幀採用分散式(Distributed)脈寬調變方法時之第m行時脈信號Rm的時序圖。 圖25繪示圖24中之n=3時之第m行時脈信號Rm的時序圖。 圖26繪示當第p幀採用分散式(Distributed)脈寬調變方法時之第1行時脈信號R1至第m行時脈信號Rm的時序圖。 圖27A繪示當第p幀採用分散式(Distributed)與二元式(Binary)混合的脈寬調變方法時之第1行時脈信號R1的時序圖。 圖27B繪示當第p幀採用分散式(Distributed)與二元式(Binary)混合的脈寬調變方法時之第1行時脈信號R1至第m行時脈信號Rm的時序圖。 圖28A繪示當第p幀採用分隔(Separate)的分散式(Distributed)脈寬調變方法時之第m行時脈信號Rm的時序圖。 圖28B繪示當第p幀採用分隔(Separate)的分散式(Distributed)脈寬調變方法時之第1行時脈信號R1至第m行時脈信號Rm的時序圖。 圖29及圖30繪示呈矩陣(Matrix)排列的複數個微發光二極體積體電路分別接收第一行/列驅動器至第四行/列驅動器輸出的列資料信號及行時脈信號的示意圖。 圖31及圖32繪示每列及每行均依序串接(Cascade)的複數個微發光二極體積體電路分別接收第一行/列驅動器至第二行/列驅動器輸出的列資料信號及行時脈信號的示意圖。
μIC1:微發光二極體積體電路
DFF1~DFF5:D型正反器
M1~M6:電晶體開關
AND1~AND3:及閘
LEN:LED致能信號
CD:列資料信號
RC:行時脈信號
DR:控制信號
DG:控制信號
DB:控制信號
R:輸入端
D:輸入端
CK:輸入端
VBS:偏壓
R:紅色微發光二極體
G:綠色微發光二極體
B:藍色微發光二極體
GND:接地端

Claims (13)

  1. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中該微發光二極體積體電路分別接收該列資料信號、該行時脈信號、一鎖存致能信號及一輸出重設信號，該微發光二極體積體電路包括一第一D型正反器至一第八D型正反器與一第一及閘至一第三及閘，該第一D型正反器的一輸入端接收該列資料信號且其輸出端耦接至該第二D型正反器的一輸入端，該第二D型正反器的一輸出端耦接至該第三D型正反器的一輸入端，該第三D型正反器的一輸出端耦接至該第四D型正反器的一輸入端，該第一D型正反器至該第四D型正反器的另一輸入端均接收該行時脈信號，該第五D型正反器的一輸入端接收該鎖存致能信號且其另一輸入端耦接至該第一D型正反器與該第二D型正反器之間，該第六D型正反器的一輸入端接收該鎖存致能信號且其另一輸入端耦接至該第二D型正反器與該第三D型正反器之間，該第七D型正反器的一輸入端接收該鎖存致能信號且其另一輸入端耦接至該第三D型正反器與該第四D型正反器之間，該第八D型正反器的一輸入端L接收該鎖存致能信號且其另一輸入端耦接至該第四D型正反器的一輸出端，該第一及閘之一輸入端接收該輸出重設信號且其另一輸入端耦接至該第五D型正反器的一輸出端，該第二及閘之一輸入端接收該輸出重設信號且其另一輸入端耦接至該第六D型正反器的一輸出端，該第三及閘之一輸入端接收該輸出重設信號且其另一輸入端耦接至該第七D型正反器的一輸出端，該第一及閘至該第三及閘之輸出端分別輸出一第一控制信號、一第二控制信號及一第三控制信號且該第八D型正反器的一輸出端輸出一第四控制信號。
  2. 如申請專利範圍第1項所述的微發光二極體顯示系統，其中當該微發光二極體積體電路運作於一全開啟(All-On)模式時，該鎖存致能信號於該列資料信號進入一空白區間的一時間從低位準變為高位準，然後該行時脈信號與該鎖存致能信號均維持高位準，直至該列資料信號結束該空白區間的另一時間才同步從高位準變為低位準，而該輸出重設信號的一上升邊緣與該行時脈信號的一上升邊緣同步並維持於高位準，且一次幀(Sub-frame)的開始時間與結束時間均同步於該鎖存致能信號的上升邊緣。
  3. 如申請專利範圍第1項所述的微發光二極體顯示系統，其中當該微發光二極體積體電路運作於一脈寬調變(PWM)模式時，該鎖存致能信號於該列資料信號進入一空白區間的一時間從低位準變為高位準，該行時脈信號與該鎖存致能信號會於該列資料信號的該空白區間中的另一時間同步從高位準變為低位準，而該輸出重設信號的上升邊緣則與該行時脈信號的上升邊緣同步並維持於高位準，且該輸出重設信號於該列資料信號的該空白區間中的又一時間變為低位準，且一次幀(Sub-frame)的開始時間與結束時間均同步於該鎖存致能信號的上升邊緣。
  4. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，該微發光二極體顯示系統還包括一脈衝濾波器，該脈衝濾波器包括一反閘、一電流源及一電晶體開關，該電流源及該電晶體開關彼此串接且該反閘耦接該電晶體開關的閘極，該反閘耦接該行時脈信號並且該電流源與該電晶體開關之間耦接一DFF重設信號或一致能信號，以對該DFF重設信號或該致能信號進行濾波。
  5. 如申請專利範圍第4項所述的微發光二極體顯示系統，其中對一位元而言，該複數個列資料信號相同，均於相同時間依序傳送不同的資料脈衝，而該複數個行時脈信號則不相同，該複數個行時脈信號分別依序於不同時間傳送時脈脈衝。
  6. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中該行/列驅動器包括一行驅動器、一列驅動器、一字線解碼器、一幀緩衝器、一時脈緩衝器、一資料排列單元、一序列協定介面、一協定解碼器及一寄存器，該協定解碼器耦接於該序列協定介面與該寄存器之間，該資料排列單元耦接於該協定解碼器與該幀緩衝器之間，該字線解碼器耦接於該時脈緩衝器、該行驅動器及該幀緩衝器之間，該幀緩衝器耦接於該字線解碼器、該資料排列單元及該列驅動器之間，該序列協定介面分別接收一序列時脈信號與一序列資料及控制信號，該時脈緩衝器接收該序列時脈信號並將其轉換為一灰階時脈信號輸出至該字線解碼器，該行驅動器分別輸出該複數個行時脈信號且該列驅動器分別輸出該複數個列資料信號。
  7. 如申請專利範圍第6項所述的微發光二極體顯示系統，其中該行/列驅動器還包括一資料校正及對映單元，耦接於該協定解碼器與該資料排列單元之間，用以在進行資料排列之前先進行資料校正及對映的程序。
  8. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中該行/列驅動器包括一行驅動器、一列驅動器、一字線解碼器、一幀緩衝器、一鎖相迴路、一資料排列單元、一序列協定介面、一協定解碼器及一寄存器，該協定解碼器耦接於該序列協定介面與該寄存器之間，該資料排列單元耦接於該協定解碼器與該幀緩衝器之間，該字線解碼器耦接於該鎖相迴路、該行驅動器及該幀緩衝器之間，該幀緩衝器耦接於該字線解碼器、該資料排列單元及該列驅動器之間，該序列協定介面分別接收一序列時脈信號與一序列資料及控制信號，該鎖相迴路接收該序列時脈信號並將其轉換為一灰階時脈信號輸出至該字線解碼器，該行驅動器分別輸出該複數個行時脈信號且該列驅動器分別輸出該複數個列資料信號。
  9. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中該行/列驅動器包括一行驅動器、一列驅動器、一字線解碼器、一幀緩衝器、一鎖相迴路、一資料排列單元、一序列協定介面、一協定解碼器及一寄存器，該協定解碼器耦接於該序列協定介面與該寄存器之間，該資料排列單元耦接於該協定解碼器與該幀緩衝器之間，該字線解碼器耦接於該振盪器及一次性可編程、該行驅動器及該幀緩衝器之間，該幀緩衝器耦接於該字線解碼器、該資料排列單元及該列驅動器之間，該序列協定介面分別接收一序列時脈信號與一序列資料及控制信號，該振盪器及一次性可編程接收該序列時脈信號並將其轉換為一灰階時脈信號輸出至該字線解碼器，該行驅動器分別輸出該複數個行時脈信號且該列驅動器分別輸出該複數個列資料信號。
  10. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中若採用二元式(Binary)脈寬調變方法，n位元的第p幀依序包括n個次幀(Sub-frame)，其依序為一第(n-1)次幀、一第(n-2)次幀、…、一第1次幀及一第0次幀，該第(n-1)次幀具有最高有效位元且該第0次幀具有最低有效位元，對該複數個行時脈信號中之每一個行時脈信號而言，若其對應於該第0次幀的致能時間長度為T，則其對應於該第(n-1)次幀的致能時間長度為(2 n-1*T)、對應於該第(n-2)次幀的致能時間長度為(2 n-2*T)、…及對應於該第1次幀的致能時間長度為(2*T)，其中n、p均為正整數，並且其對應於每一次幀的致能時間長度可包括相同或不同的致能時間偏移量。
  11. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中若採用分散式(Distributed)脈寬調變方法，n位元的第p幀包括(2 n-1)個次幀，其依序為一第1次幀、一第2次幀、…、一第(2 n-1)次幀及一第(2 n-1)次幀，對該複數個行時脈信號中之每一個行時脈信號而言，其對應於每一次幀的致能時間長度可相同或不同且其對應於每一次幀的致能時間長度可包括相同或不同的致能時間偏移量。
  12. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中若一第p幀包括(X+Y)位元，X及Y均為正整數，當該第p幀採用分散式(Distributed)與二元式(Binary)混合的脈寬調變方法時，該(X+Y)位元中之X位元採用分散式的脈寬調變方法且該(X+Y)位元中之Y位元採用二元式的脈寬調變方法，則該第p幀包括對應於該X位元的(2 X-1)個次幀與對應於該Y位元的Y個次幀，對該複數個行時脈信號中之每一個行時脈信號而言，對應於採用分散式脈寬調變方法的該(2 X-1)個次幀的致能時間長度均為(2 Y*T)且對應於採用二元式脈寬調變方法的該Y個次幀的致能時間長度分別為(2 Y*T/2)、…、2 1*T、2 0*T，對該複數個行時脈信號中之每一個行時脈信號而言，該第p幀所包括的(2 X-1)+Y個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量，而對應於該Y位元的該Y個次幀可均勻穿插在對應於該X位元的該(2 X-1)個次幀當中；當該第p幀採用分隔的(Separate)分散式(Distributed)脈寬調變方法時，該(X+Y)位元中之該X位元與該Y位元各自分隔地採用分散式脈寬調變方法，則該第p幀包括對應於該X位元的(2 X-1)個次幀與對應於該Y位元的(2 Y-1)個次幀，對該複數個行時脈信號中之每一個行時脈信號而言，該(2 X-1)個次幀的致能時間長度均為(2 Y*T)且該(2 Y-1)個次幀的致能時間長度均為T，對該複數個行時脈信號中之每一個行時脈信號而言，該第p幀所包括的(2 X-1)+(2 Y-1)個次幀中之每一個次幀的致能時間長度均可包括相同或不同的致能時間偏移量，而對應於該Y位元的該(2 Y-1)個次幀可均勻穿插在對應於該X位元的該(2 X-1)個次幀當中。
  13. 一種微發光二極體顯示系統，包括： 一主機(Host)； 複數個行/列驅動器(Row/Column driver)，分別透過序列介面(Serial interface)耦接該主機，用以分別提供複數個行時脈(Row clock)信號及複數個列資料(Column data)信號；以及 複數個微發光二極體積體電路(µIC)，係排列為一矩陣(Matrix)且該矩陣包括複數列(Column)微發光二極體積體電路與複數行(Row)微發光二極體積體電路，該複數列微發光二極體積體電路分別接收該複數個列資料信號且該複數行微發光二極體積體電路分別接收該複數個行時脈信號，其中同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)且同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，其中由於同一列微發光二極體積體電路中之所有微發光二極體積體電路依序串接(Cascade)，故當同一列微發光二極體積體電路中之一發光二極體積體電路接收到相對應的列資料信號後會將該列資料信號轉傳至下一個發光二極體積體電路並依序將該列資料信號轉傳至最後一個發光二極體積體電路；由於同一行微發光二極體積體電路中之所有微發光二極體積體電路依序串接，故當同一行微發光二極體積體電路中之一發光二極體積體電路接收到相對應的行時脈信號後會將該行時脈信號轉傳至下一個發光二極體積體電路並依序將該行時脈信號轉傳至最後一個發光二極體積體電路，藉以減少該微發光二極體顯示系統所需之該複數個行/列驅動器之數目以及每個微發光二極體積體電路所需之接腳數目。
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