CN113129811A - 微发光二极管显示系统 - Google Patents

微发光二极管显示系统 Download PDF

Info

Publication number
CN113129811A
CN113129811A CN202110017651.1A CN202110017651A CN113129811A CN 113129811 A CN113129811 A CN 113129811A CN 202110017651 A CN202110017651 A CN 202110017651A CN 113129811 A CN113129811 A CN 113129811A
Authority
CN
China
Prior art keywords
flop
type flip
row
signal
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110017651.1A
Other languages
English (en)
Other versions
CN113129811B (zh
Inventor
李冠贤
詹前煜
梁彦雄
罗友龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raydium Semiconductor Corp
Original Assignee
Raydium Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raydium Semiconductor Corp filed Critical Raydium Semiconductor Corp
Publication of CN113129811A publication Critical patent/CN113129811A/zh
Application granted granted Critical
Publication of CN113129811B publication Critical patent/CN113129811B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2085—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
    • G09G3/2088—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination with use of a plurality of processors, each processor controlling a number of individual elements of the matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Abstract

本发明公开一种微发光二极管显示系统。微发光二极管显示系统包括主机、多个行/列驱动器及多个微发光二极管集成电路。该多个行/列驱动器分别通过序列界面耦接主机，用以分别提供多个行时脉信号及多个列数据信号。该多个微发光二极管集成电路排列为矩阵且矩阵包括多列微发光二极管集成电路与多行微发光二极管集成电路，分别接收该多个列数据信号及该多个行时脉信号。同一列微发光二极管集成电路中的所有微发光二极管集成电路依序串接且同一行微发光二极管集成电路中的所有微发光二极管集成电路依序串接。

Description

微发光二极管显示系统
技术领域
本发明与显示装置有关，尤其是关于一种微发光二极管显示系统。
背景技术
如图1A及图1B所示，传统的微发光二极管显示系统1包括主机10、第一行/列驱动器121～第k行/列驱动器12k以及(k*m*n)个微发光二极管集成电路μIC，其中k、m、n均为正整数。
主机10通过序列界面(Serial interface)分别耦接第一行/列驱动器121～第k行/列驱动器12k。该(k*m*n)个微发光二极管集成电路μIC系排列为k个(m*n)矩阵的型式。第一行/列驱动器121～第k行/列驱动器12k用以分别耦接并驱动该k个(m*n)矩阵排列的微发光二极管集成电路μIC。
以第一行/列驱动器121为例，第一行/列驱动器121分别输出n个列数据信号COL1～COLn及m个行时脉信号ROW1～ROWm至相对应的第一微发光二极管集成电路矩阵。第一微发光二极管集成电路矩阵包括n列微发光二极管集成电路μIC及m行微发光二极管集成电路μIC。第一行/列驱动器121所输出的n个列数据信号COL1～COLn分别传送至n列微发光二极管集成电路μIC。第一行/列驱动器121所输出的m个行时脉信号ROW1～ROWm分别传送至m行微发光二极管集成电路μIC。
至于第二行/列驱动器122～第k行/列驱动器12k分别输出n个列数据信号COL1～COLn及m个行时脉信号ROW1～ROWm至相对应的第二微发光二极管集成电路矩阵～第k微发光二极管集成电路矩阵的情形亦可依此类推，于此不另行赘述。
接着，请参照图2，图2为图1B中的虚线框部分的放大示意图。如图2所示，位于左上方的微发光二极管集成电路μIC分别耦接传送列数据信号COL1及行时脉信号ROW1的导线且红、绿、蓝三色的微发光二极管LED耦接于工作电压VDD与微发光二极管集成电路μIC之间。
同理，位于左下方的微发光二极管集成电路μIC分别耦接传送列数据信号COL1及行时脉信号ROW2的导线且红、绿、蓝三色的微发光二极管LED耦接于工作电压VDD与微发光二极管集成电路μIC之间。位于右上方的微发光二极管集成电路μIC分别耦接传送列数据信号COL2及行时脉信号ROW1的导线且红、绿、蓝三色的微发光二极管LED耦接于工作电压VDD与微发光二极管集成电路μIC之间。位于右下方的微发光二极管集成电路μIC分别耦接传送列数据信号COL2及行时脉信号ROW2的导线且红、绿、蓝三色的微发光二极管LED耦接于工作电压VDD与微发光二极管集成电路μIC之间。至于图1B中的其余微发光二极管集成电路μIC亦可依此类推，于此不另行赘述。
接着，请参照图3及图4，图3及图4分别为传统的微发光二极管集成电路μIC的功能方块图及其接收到的列数据信号CD与行时脉信号RC的时序图。
如图3所示，D型正反器DFF1的输入端D接收列数据信号CD且D型正反器DFF1的输出端Q耦接至D型正反器DFF2的输入端D且输出控制信号DR。D型正反器DFF2的输出端Q耦接至D型正反器DFF3的输入端D且输出控制信号DG。D型正反器DFF3的输出端Q输出控制信号DB。D型正反器DFF1～DFF3的输入端CK均接收行时脉信号RC。
晶体管开关M1～M2串接于红色微发光二极管R与接地端GND之间，其中晶体管开关M1受控于控制信号DR且晶体管开关M2受控于偏压VBS。晶体管开关M3～M4串接于绿色微发光二极管G与接地端GND之间，其中晶体管开关M3受控于控制信号DG且晶体管开关M4受控于偏压VBS。晶体管开关M5～M6串接于蓝色微发光二极管B与接地端GND之间，其中晶体管开关M5受控于控制信号DB且晶体管开关M6受控于偏压VBS。
如图4所示，列数据信号CD与行时脉信号RC均为脉冲信号。列数据信号CD的脉冲宽度大于行时脉信号RC的脉冲宽度。列数据信号CD的脉冲上升边缘早于行时脉信号RC的脉冲上升边缘且列数据信号CD的脉冲下降边缘与行时脉信号RC的脉冲下降边缘彼此同步，用以达到数据锁存(Data latch)的功效。
然而，传统的微发光二极管集成电路μIC在实际应用中仍存在诸多缺点/问题，例如：(1)高耗能(Power consumption)；(2)低帧率(Frame rate)；(3)低像素解析度(Pixelresolution)；(4)难以减少其所需接脚(Pin)的数目；以及(5)难以减少其所需行/列驱动器(Row/column driver)的数目，亟待进一步加以克服。
发明内容
有鉴于此，本发明提出一种微发光二极管显示系统，以有效解决现有技术所遭遇到的上述问题。
依据本发明的一具体实施例为一种微发光二极管显示系统。于此实施例中，微发光二极管显示系统包括主机(Host)、多个行/列驱动器(Row/Columndriver)及多个微发光二极管集成电路。该多个行/列驱动器分别通过序列界面(Serial interface)耦接主机，用以分别提供多个行时脉(Row clock)信号及多个列数据(Column data)信号。该多个微发光二极管集成电路(μIC)排列为矩阵(Matrix)且矩阵包括多列(Column)微发光二极管集成电路与多行(Row)微发光二极管集成电路，分别接收该多个列数据信号及该多个行时脉信号。同一列微发光二极管集成电路中的所有微发光二极管集成电路依序串接(Cascade)且同一行微发光二极管集成电路中的所有微发光二极管集成电路依序串接。
于一实施例中，微发光二极管集成电路分别接收列数据信号、行时脉信号及LED致能信号，微发光二极管集成电路包括：第一D型正反器至第五D型正反器；第一及闸至第三及闸；以及第一晶体管开关至第六晶体管开关；其中，第一D型正反器的输入端接收列数据信号且其输出端耦接至第二D型正反器的输入端，第二D型正反器的输出端耦接至第三D型正反器的输入端，第三D型正反器的输出端耦接至第四D型正反器的输入端，第一D型正反器至第四D型正反器的另一输入端均接收行时脉信号，第五D型正反器的输入端接收LED致能信号且其另一输入端耦接第四D型正反器的输出端，第五D型正反器的输出端耦接偏压，第一及闸的输入端接收LED致能信号且其另一输入端耦接至第一D型正反器与第二D型正反器之间，第二及闸的输入端接收LED致能信号且其另一输入端耦接至第二D型正反器与第三D型正反器之间，第三及闸输入端接收该LED致能信号且其另一输入端耦接至第三D型正反器与第四D型正反器之间，第一及闸至第三及闸的输出端分别输出第一控制信号、第二控制信号及第三控制信号，第一晶体管开关与第二晶体管开关串接于红色微发光二极管与接地端之间，第一晶体管开关受控于第一控制信号且第二晶体管开关受控于偏压，第三晶体管开关第四晶体管开关串接于一绿色微发光二极管与接地端之间，第三晶体管开关受控于第二控制信号且第四晶体管开关受控于偏压，第五晶体管开关与第六晶体管开关串接于蓝色微发光二极管与接地端之间，第五晶体管开关受控于第三控制信号且第六晶体管开关受控于偏压。
于一实施例中，LED致能信号具有LED开启致能期间，列数据信号的脉冲宽度大于行时脉信号的脉冲宽度，列数据信号的脉冲上升边缘早于行时脉信号的脉冲上升边缘且列数据信号的脉冲下降边缘与行时脉信号的脉冲下降边缘彼此同步。
于一实施例中，微发光二极管集成电路分别接收列数据信号及行时脉信号，微发光二极管集成电路包括：第一D型正反器至第五D型正反器；第一及闸至第三及闸；LED开启致能单元；以及第一晶体管开关至第六晶体管开关；其中，第一D型正反器的输入端接收列数据信号且其输出端耦接至第二D型正反器的输入端，第二D型正反器的输出端耦接至第三D型正反器的输入端，第三D型正反器的输出端耦接至第四D型正反器的输入端，第一D型正反器至第四D型正反器的另一输入端均接收行时脉信号，第五D型正反器的输入端耦接LED开启致能单元并接收致能信号且其另一输入端耦接第四D型正反器的输出端，第五D型正反器的输出端耦接偏压，第一及闸的输入端耦接LED开启致能单元并接收致能信号且其另一输入端耦接至第一D型正反器与第二D型正反器之间，第二及闸的输入端耦接LED开启致能单元并接收致能信号且其另一输入端耦接至第二D型正反器与第三D型正反器之间，第三及闸的输入端耦接LED开启致能单元并接收致能信号且其另一输入端耦接至第三D型正反器与第四D型正反器之间，第一及闸至第三及闸的输出端分别输出第一控制信号、第二控制信号及第三控制信号，第一晶体管开关与第二晶体管开关串接于红色微发光二极管与接地端之间，第一晶体管开关受控于第一控制信号且第二晶体管开关受控于偏压，第三晶体管开关与第四晶体管开关串接于绿色微发光二极管与接地端之间，第三晶体管开关受控于第二控制信号且第四晶体管开关受控于偏压，第五晶体管开关与第六晶体管开关串接于蓝色微发光二极管与接地端之间，第五晶体管开关受控于第三控制信号且第六晶体管开关受控于偏压。
于一实施例中，列数据信号的脉冲宽度大于行时脉信号的脉冲宽度，列数据信号的脉冲上升边缘早于行时脉信号的脉冲上升边缘且列数据信号的脉冲下降边缘与行时脉信号的脉冲下降边缘彼此同步，且行时脉信号还内嵌有LED开启致能期间。
于一实施例中，微发光二极管集成电路分别接收列数据信号及行时脉信号，微发光二极管集成电路包括：第一D型正反器至第五D型正反器；第一及闸至第三及闸；LED开启致能及DFF重设单元；以及第一晶体管开关至第六晶体管开关；其中，第一D型正反器的输入端接收列数据信号且其输出端耦接至第二D型正反器的输入端，第二D型正反器的输出端耦接至第三D型正反器的输入端，第三D型正反器的输出端耦接至第四D型正反器的输入端，LED开启致能及DFF重设单元与第一D型正反器至第四D型正反器的另一输入端均接收行时脉信号，第五D型正反器的输入端耦接LED开启致能及DFF重设单元以接收致能信号且其另一输入端耦接第四D型正反器的输出端，第五D型正反器的输出端耦接偏压，第一及闸的输入端耦接LED开启致能及DFF重设单元以接收致能信号且其另一输入端耦接至第一D型正反器与第二D型正反器之间，第二及闸的输入端耦接LED开启致能及DFF重设单元以接收致能信号且其另一输入端耦接至第二D型正反器与第三D型正反器之间，第三及闸的输入端耦接LED开启致能及DFF重设单元以接收致能信号且其另一输入端耦接至第三D型正反器与第四D型正反器之间，第一及闸至第三及闸的输出端分别输出第一控制信号、第二控制信号及第三控制信号，LED开启致能及DFF重设单元还分别耦接并提供重设信号至第一D型正反器至第四D型正反器的另一输入端，第一晶体管开关与第二晶体管开关串接于红色微发光二极管与接地端之间，第一晶体管开关受控于第一控制信号且第二晶体管开关受控于偏压，第三晶体管开关与第四晶体管开关串接于绿色微发光二极管与接地端之间，第三晶体管开关受控于第二控制信号且第四晶体管开关受控于偏压，第五晶体管开关与第六晶体管开关串接于蓝色微发光二极管与接地端之间，第五晶体管开关受控于第三控制信号且第六晶体管开关受控于偏压。
于一实施例中，列数据信号的脉冲宽度大于行时脉信号的脉冲宽度，列数据信号的脉冲上升边缘早于行时脉信号的脉冲上升边缘且列数据信号的脉冲下降边缘与行时脉信号的脉冲下降边缘彼此同步，且行时脉信号还内嵌有LED开启致能期间，重设信号的下降边缘同步于行时脉信号的上升边缘且重设信号的上升边缘同步于LED开启致能期间的结束时间及致能信号的下降边缘。
于一实施例中，微发光二极管集成电路分别接收列数据信号、行时脉信号、锁存致能信号及输出重设信，微发光二极管集成电路包括第一D型正反器至第八D型正反器与第一及闸至第三及闸，第一D型正反器的输入端接收列数据信号且其输出端耦接至第二D型正反器的输入端，第二D型正反器的输出端耦接至第三D型正反器的输入端，第三D型正反器的输出端耦接至第四D型正反器的输入端，第一D型正反器至第四D型正反器的另一输入端均接收行时脉信号，第五D型正反器的输入端接收锁存致能信号且其另一输入端耦接至第一D型正反器与第二D型正反器之间，第六D型正反器的输入端接收锁存致能信号且其另一输入端耦接至第二D型正反器与第三D型正反器之间，第七D型正反器的输入端接收锁存致能信号且其另一输入端耦接至第三D型正反器与第四D型正反器之间，第八D型正反器的输入端接收锁存致能信号且其另一输入端耦接至第四D型正反器的输出端，第一及闸的输入端接收输出重设信号且其另一输入端耦接至第五D型正反器的输出端，第二及闸的输入端接收输出重设信号且其另一输入端耦接至第六D型正反器的输出端，第三及闸的输入端接收输出重设信号且其另一输入端耦接至第七D型正反器的输出端，第一及闸至第三及闸的输出端分别输出第一控制信号、第二控制信号及第三控制信号且第八D型正反器的输出端输出第四控制信号。
于一实施例中，当微发光二极管集成电路运作于全开启(All-On)模式时，锁存致能信号于列数据信号进入空白区间的时间从低位准变为高位准，然后行时脉信号与锁存致能信号均维持高位准，直至列数据信号结束空白区间的另一时间才同步从高位准变为低位准，而输出重设信号的上升边缘与行时脉信号的上升边缘同步并维持于高位准，且次帧(Sub-frame)的开始时间与结束时间均同步于锁存致能信号的上升边缘。
于一实施例中，当微发光二极管集成电路运作于脉宽调变(PWM)模式时，锁存致能信号于列数据信号进入空白区间的时间从低位准变为高位准，行时脉信号与锁存致能信号会于列数据信号的空白区间中的另一时间同步从高位准变为低位准，而输出重设信号的上升边缘则与行时脉信号的上升边缘同步并维持于高位准，且输出重设信号于列数据信号的空白区间中的又一时间变为低位准，且次帧(Sub-frame)的开始时间与结束时间均同步于锁存致能信号的上升边缘。
于一实施例中，微发光二极管显示系统还包括脉冲滤波器，脉冲滤波器包括反闸、电流源及晶体管开关，电流源及晶体管开关彼此串接且反闸耦接晶体管开关的栅极，反闸耦接行时脉信号并且电流源与晶体管开关之间耦接DFF重设信号或致能信号，以对DFF重设信号或致能信号进行滤波。
于一实施例中，对一位元而言，该多个列数据信号相同，均于相同时间依序传送不同的数据脉冲，而该多个行时脉信号则不相同，该多个行时脉信号分别依序于不同时间传送时脉脉冲。
于一实施例中，行/列驱动器包括行驱动器、列驱动器、字线解码器、帧缓冲器、时脉缓冲器、数据排列单元、序列协定界面、协定解码器及寄存器，协定解码器耦接于序列协定界面与寄存器之间，数据排列单元耦接于协定解码器与帧缓冲器之间，字线解码器耦接于时脉缓冲器、行驱动器及帧缓冲器之间，帧缓冲器耦接于字线解码器、数据排列单元及列驱动器之间，序列协定界面分别接收序列时脉信号与序列数据及控制信号，时脉缓冲器接收序列时脉信号并将其转换为灰阶时脉信号输出至字线解码器，行驱动器分别输出该多个行时脉信号且列驱动器分别输出该多个列数据信号。
于一实施例中，行/列驱动器包括行驱动器、列驱动器、字线解码器、帧缓冲器、锁相回路、数据排列单元、序列协定界面、协定解码器及寄存器，协定解码器耦接于序列协定界面与寄存器之间，数据排列单元耦接于协定解码器与帧缓冲器之间，字线解码器耦接于锁相回路、行驱动器及帧缓冲器之间，帧缓冲器耦接于字线解码器、数据排列单元及列驱动器之间，序列协定界面分别接收序列时脉信号与序列数据及控制信号，锁相回路接收序列时脉信号并将其转换为灰阶时脉信号输出至字线解码器，行驱动器分别输出该多个行时脉信号且列驱动器分别输出该多个列数据信号。
于一实施例中，行/列驱动器包括行驱动器、列驱动器、字线解码器、帧缓冲器、锁相回路、数据排列单元、序列协定界面、协定解码器及寄存器，协定解码器耦接于序列协定界面与寄存器之间，数据排列单元耦接于协定解码器与帧缓冲器之间，字线解码器耦接于振荡器及一次性可编程、行驱动器及帧缓冲器之间，帧缓冲器耦接于字线解码器、数据排列单元及列驱动器之间，序列协定界面分别接收序列时脉信号与序列数据及控制信号，振荡器及一次性可编程接收序列时脉信号并将其转换为灰阶时脉信号输出至字线解码器，行驱动器分别输出该多个行时脉信号且列驱动器分别输出该多个列数据信号。
于一实施例中，行/列驱动器还包括数据校正及对映单元，耦接于协定解码器与数据排列单元之间，用以在进行数据排列的前先进行数据校正及对映的程序。
于一实施例中，若采用二元式(Binary)脉宽调变方法，n位元的第p帧依序包括n个次帧(Sub-frame)，其依序为第(n-1)次帧、第(n-2)次帧、…、第1次帧及第0次帧，第(n-1)次帧具有最高有效位元且第0次帧具有最低有效位元，对该多个行时脉信号中的每一个行时脉信号而言，若其对应于第0次帧的致能时间长度为T，则其对应于第(n-1)次帧的致能时间长度为(2n-1*T)、对应于第(n-2)次帧的致能时间长度为(2n-2*T)、…及对应于第1次帧的致能时间长度为(2*T)，其中n、p均为正整数，并且其对应于每一次帧的致能时间长度可包括相同或不同的致能时间偏移量。
于一实施例中，若采用分散式(Distributed)脉宽调变方法，n位元的第p帧包括(2n-1)个次帧，其依序为第1次帧、第2次帧、…、第(2n-1)次帧及第(2n-1)次帧，对该多个行时脉信号中的每一个行时脉信号而言，其对应于每一次帧的致能时间长度可相同或不同且其对应于每一次帧的致能时间长度可包括相同或不同的致能时间偏移量。
于一实施例中，若第p帧包括(X+Y)位元，X及Y均为正整数，当第p帧采用分散式(Distributed)与二元式(Binary)混合的脉宽调变方法时，该(X+Y)位元中的X位元采用分散式的脉宽调变方法且该(X+Y)位元中的Y位元采用二元式的脉宽调变方法，则第p帧包括对应于X位元的(2X-1)个次帧与对应于Y位元的Y个次帧，对该多个行时脉信号(R1～Rm)中的每一个行时脉信号而言，对应于采用分散式脉宽调变方法的(2X-1)个次帧的致能时间长度均为(2Y*T)且对应于采用二元式脉宽调变方法的Y个次帧的致能时间长度分别为(2Y*T/2)、…、21*T、20*T，对该多个行时脉信号(R1～Rm)中的每一个行时脉信号而言，第p帧所包括的(2X-1)+Y个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量，而对应于Y位元的Y个次帧可均匀穿插在对应于X位元的(2X-1)个次帧当中；当第p帧采用分隔的(Separate)分散式(Distributed)脉宽调变方法时，该(X+Y)位元中的X位元与Y位元各自分隔地采用分散式脉宽调变方法，则第p帧包括对应于X位元的(2X-1)个次帧与对应于Y位元的(2Y-1)个次帧，对该多个行时脉信号(R1～Rm)中的每一个行时脉信号而言，(2X-1)个次帧的致能时间长度均为(2Y*T)且(2Y-1)个次帧的致能时间长度均为T，对该多个行时脉信号(R1～Rm)中的每一个行时脉信号而言，第p帧所包括的(2X-1)+(2Y-1)个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量，而对应于Y位元的(2Y-1)个次帧可均匀穿插在对应于X位元的(2X-1)个次帧当中。
于一实施例中，由于同一列微发光二极管集成电路中的所有微发光二极管集成电路依序串接(Cascade)，故当同一列微发光二极管集成电路中的一发光二极管集成电路接收到相对应的列数据信号后会将列数据信号转传至下一个发光二极管集成电路并依序将列数据信号转传至最后一个发光二极管集成电路；由于同一行微发光二极管集成电路中的所有微发光二极管集成电路依序串接，故当同一行微发光二极管集成电路中的一发光二极管集成电路接收到相对应的行时脉信号后会将行时脉信号转传至下一个发光二极管集成电路并依序将行时脉信号转传至最后一个发光二极管集成电路，用以减少微发光二极管显示系统所需的该多个行/列驱动器的数目以及每个微发光二极管集成电路所需的接脚数目。
相较于现有技术，本发明的微发光二极管显示系统中的微发光二极管集成电路可达到下列功效：(1)低速及低耗能；(2)高帧率；(3)高像素解析度；(4)减少其所需接脚的数目；以及(5)减少其所需行/列驱动器的数目。
关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。
附图说明
图1A及图1B为传统的微发光二极管显示系统的示意图。
图2为图1B中的虚线框部分的放大示意图。
图3及图4分别为传统的微发光二极管集成电路的功能方块图及其接收到的列数据信号与行时脉信号的时序图。
图5及图6为本发明微发光二极管集成电路的第一实施例及其时序图。
图7及图8为本发明微发光二极管集成电路的第二实施例及其时序图。
图9及图10为本发明微发光二极管集成电路的第三实施例及其时序图。
图11为微发光二极管集成电路进一步接收锁存致能信号及输出重设信号的示意图。
图12及图13分别为图11中的微发光二极管集成电路运作于全开启(All-On)模式及脉宽调变(PWM)模式下的时序图。
图14为用于DFF重设信号/致能信号的脉冲滤波器的示意图。
图15为行时脉信号与列数据信号输入至呈矩阵排列的(m*n)个微发光二极管集成电路的示意图。
图16为于连续的第x位元与第y位元的列数据信号与行时脉信号的时序图。
图17至图20分别为本发明的行/列驱动器的第一实施例至第四实施例的功能方块图。
图21A及图21B为当第p帧采用二元式(Binary)脉宽调变方法时的第m行时脉信号Rm的时序图。
图22为图21A中的n＝3时的第m行时脉信号Rm的时序图。
图23为当第p帧采用二元式(Binary)脉宽调变方法时的第1行时脉信号R1至第m行时脉信号Rm的时序图。
图24为当第p帧采用分散式(Distributed)脉宽调变方法时的第m行时脉信号Rm的时序图。
图25为图24中的n＝3时的第m行时脉信号Rm的时序图。
图26为当第p帧采用分散式(Distributed)脉宽调变方法时的第1行时脉信号R1至第m行时脉信号Rm的时序图。
图27A为当第p帧采用分散式(Distributed)与二元式(Binary)混合的脉宽调变方法时的第1行时脉信号R1的时序图。
图27B为当第p帧采用分散式(Distributed)与二元式(Binary)混合的脉宽调变方法时的第1行时脉信号R1至第m行时脉信号Rm的时序图。
图28A为当第p帧采用分隔(Separate)的分散式(Distributed)脉宽调变方法时的第m行时脉信号Rm的时序图。
图28B为当第p帧采用分隔(Separate)的分散式(Distributed)脉宽调变方法时的第1行时脉信号R1至第m行时脉信号Rm的时序图。
图29及图30为呈矩阵(Matrix)排列的多个微发光二极管集成电路分别接收第一行/列驱动器至第四行/列驱动器输出的列数据信号及行时脉信号的示意图。
图31及图32为每列及每行均依序串接(Cascade)的多个微发光二极管集成电路分别接收第一行/列驱动器至第二行/列驱动器输出的列数据信号及行时脉信号的示意图。
主要元件符号说明：
1...微发光二极管显示系统 10...主机
121～12k...第一行/列驱动器～第k行/列驱动器
μIC...微发光二极管集成电路 COL1～COLn...列数据信号
ROW1～ROWm...行时脉信号 VDD...工作电压
LED...微发光二极管 μIC1～μIC3...微发光二极管集成电路
DFF1～DFF8...D型正反器 M1～M6...晶体管开关
AND1～AND3...及闸 LEN...LED致能信号
CD...列数据信号 RC...行时脉信号
DR...控制信号 DG...控制信号
DB...控制信号 DI...控制信号
R...输入端 D...输入端
L...输入端 CK...输入端
Q...输出端 VBS...偏压
R...红色微发光二极管 G...绿色微发光二极管
B...蓝色微发光二极管 GND...接地端
EU...LED开启致能单元 TON...LED开启致能期间
EN...致能信号 ERU...DFF重设单元
RES...重设信号 AND1～AND3...及闸
LATE...锁存致能信号 ORE...输出重设信号
T...次帧 t0～t5...时间
t3’...时间 t5’...时间
IS...电流源 M...晶体管
NOT...反闸 BIT[x]...第x位元
BIT[y]...第y位元 17...行/列驱动器
170...行驱动器 171...列驱动器
172...字线解码器 173...帧缓冲器
174...时脉缓冲器 175...数据排列单元
176...序列协定界面 177...协定解码器
178...寄存器 SCLK...序列时脉信号
GCLK...灰阶时脉信号 SDC...序列数据及控制信号
18...行/列驱动器 180...行驱动器
181...列驱动器 182...字线解码器
183...帧缓冲器 184...锁相回路
185...数据排列单元 186...序列协定界面
187...协定解码器 188...寄存器
19...行/列驱动器 190...行驱动器
191...列驱动器 192...字线解码器
193...帧缓冲器 194...振荡器(OSC)及一次性可编程(OTP)
195...数据排列单元 196...序列协定界面
197...协定解码器 198...寄存器
20...行/列驱动器 200...行驱动器
201...列驱动器 202...字线解码器
203...帧缓冲器 204...时脉缓冲器
205...数据排列单元 206...数据校正及对映单元
207...序列协定界面 208...协定解码器
209...寄存器 MSB...最高有效位元
LSB...最低有效位元 BIT[0]～BIT[2]...第0位元～第2位元
Enable...致能 Offset...偏移
IC1～IC4...第一行/列驱动器～第四行/列驱动器
C1～C160...列数据信号 R1～R120...行时脉信号
具体实施方式
现在将详细参考本发明的示范性实施例，并在附图中说明所述示范性实施例的实例。在附图及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。
依据本发明的一具体实施例为一种微发光二极管(MICRO-LED)显示系统，例如主动矩阵式(Active Matrix)微发光二极管显示系统，其包括多个行/列驱动器及多个微发光二极管集成电路(μIC)，但不以此为限。至于其整体架构可参照图1及图2，于此不另行赘述。
接下来，将就本发明所提出的数种不同实施例中的微发光二极管集成电路(μIC)分别进行详细说明。
于第一实施例中，如图5所示，微发光二极管集成电路μIC1包括D型正反器DFF1～DFF5、及闸AND1～AND3、晶体管开关M1～M6及偏压VBS。微发光二极管集成电路μIC1分别接收列数据信号CD、行时脉信号RC及LED致能信号LEN。
换言之，相较于图3中的现有的微发光二极管集成电路μIC，图5中的微发光二极管集成电路μIC1除了包括D型正反器DFF1～DFF3及晶体管开关M1～M6之外，还进一步包括及闸AND1～AND3与D型正反器DFF4～DFF5，并进一步接收LED致能信号LEN，但不以此为限。
D型正反器DFF1的输入端D接收列数据信号CD且D型正反器DFF1的输出端Q耦接至D型正反器DFF2的输入端D且输出控制信号DR。D型正反器DFF2的输出端Q耦接至D型正反器DFF3的输入端D且输出控制信号DG。D型正反器DFF3的输出端Q耦接至D型正反器DFF4的输入端D且输出控制信号DB。D型正反器DFF1～DFF4的输入端CK均接收行时脉信号RC。D型正反器DFF5的输入端R接收LED致能信号LEN且其输入端D耦接D型正反器DFF4的输出端Q。D型正反器DFF5的输出端Q耦接偏压VBS。
及闸AND1的一输入端接收LED致能信号LEN且另一输入端耦接至D型正反器DFF1与DFF2之间。及闸AND2的一输入端接收LED致能信号LEN且另一输入端耦接至D型正反器DFF2与DFF3之间。及闸AND3的一输入端接收LED致能信号LEN且另一输入端耦接至D型正反器DFF3与DFF4之间。及闸AND1～AND3的输出端分别输出控制信号DR、DG及DB。
晶体管开关M1～M2串接于红色微发光二极管R与接地端GND之间，其中晶体管开关M1受控于控制信号DR且晶体管开关M2受控于偏压VBS。晶体管开关M3～M4串接于绿色微发光二极管G与接地端GND之间，其中晶体管开关M3受控于控制信号DG且晶体管开关M4受控于偏压VBS。晶体管开关M5～M6串接于蓝色微发光二极管B与接地端GND之间，其中晶体管开关M5受控于控制信号DB且晶体管开关M6受控于偏压VBS。
如图6所示，列数据信号CD与行时脉信号RC均为脉冲信号。列数据信号CD的脉冲宽度大于行时脉信号RC的脉冲宽度。列数据信号CD的脉冲上升边缘早于行时脉信号RC的脉冲上升边缘且列数据信号CD的脉冲下降边缘与行时脉信号RC的脉冲下降边缘彼此同步，用以达到数据锁存(Data latch)的功效。需说明的是，LED致能信号LEN亦为脉冲信号且其脉冲宽度为LED开启致能期间TON，用以致能红色微发光二极管R、绿色微发光二极管G及蓝色微发光二极管B，但不以此为限。
于第二实施例中，如图7所示，微发光二极管集成电路μIC2除了包括现有的D型正反器DFF1～DFF3及晶体管开关M1～M6之外，还进一步包括及闸AND1～AND3、D型正反器DFF4～DFF5与LED开启致能单元EU，但不以此为限。
D型正反器DFF1的输入端D接收列数据信号CD且D型正反器DFF1的输出端Q耦接至D型正反器DFF2的输入端D且输出控制信号DR。D型正反器DFF2的输出端Q耦接至D型正反器DFF3的输入端D且输出控制信号DG。D型正反器DFF3的输出端Q耦接至D型正反器DFF4的输入端D且输出控制信号DB。LED开启致能单元EU与D型正反器DFF1～DFF4的输入端CK均接收行时脉信号RC。D型正反器DFF5的输入端R耦接LED开启致能单元EU以接收致能信号EN且其输入端D耦接D型正反器DFF4的输出端Q。D型正反器DFF5的输出端Q耦接偏压VBS。
及闸AND1的一输入端耦接LED开启致能单元EU以接收致能信号EN且其另一输入端耦接至D型正反器DFF1与DFF2之间。及闸AND2的一输入端LED开启致能单元EU以接收致能信号EN且另一输入端耦接至D型正反器DFF2与DFF3之间。及闸AND3的一输入端LED开启致能单元EU以接收致能信号EN且另一输入端耦接至D型正反器DFF3与DFF4之间。及闸AND1～AND3的输出端分别输出控制信号DR、DG及DB。
晶体管开关M1～M2串接于红色微发光二极管R与接地端GND之间，其中晶体管开关M1受控于控制信号DR且晶体管开关M2受控于偏压VBS。晶体管开关M3～M4串接于绿色微发光二极管G与接地端GND之间，其中晶体管开关M3受控于控制信号DG且晶体管开关M4受控于偏压VBS。晶体管开关M5～M6串接于蓝色微发光二极管B与接地端GND之间，其中晶体管开关M5受控于控制信号DB且晶体管开关M6受控于偏压VBS。
如图8所示，列数据信号CD、行时脉信号RC及致能信号EN均为脉冲信号。需说明的是，此实施例中的LED开启致能期间TON内嵌于行时脉信号RC内，故微发光二极管集成电路μIC2无需额外接收LED致能信号，而可减少其输入接脚的数目，但不以此为限。
于第三实施例中，如图9所示，微发光二极管集成电路μIC3除了包括现有的D型正反器DFF1～DFF3及晶体管开关M1～M6之外，还进一步包括及闸AND1～AND3、D型正反器DFF4～DFF5与LED开启致能及DFF重设单元ERU，但不以此为限。
D型正反器DFF1的输入端D接收列数据信号CD且D型正反器DFF1的输出端Q耦接至D型正反器DFF2的输入端D且输出控制信号DR。D型正反器DFF2的输出端Q耦接至D型正反器DFF3的输入端D且输出控制信号DG。D型正反器DFF3的输出端Q耦接至D型正反器DFF4的输入端D且输出控制信号DB。LED开启致能及DFF重设单元ERU与D型正反器DFF1～DFF4的输入端CK均接收行时脉信号RC。D型正反器DFF5的输入端R耦接LED开启致能及DFF重设单元ERU以接收致能信号EN且其输入端D耦接D型正反器DFF4的输出端Q。D型正反器DFF5的输出端Q耦接偏压VBS。
及闸AND1的一输入端耦接LED开启致能及DFF重设单元ERU以接收致能信号EN且其另一输入端耦接至D型正反器DFF1与DFF2之间。及闸AND2的一输入端耦接LED开启致能及DFF重设单元ERU以接收致能信号EN且另一输入端耦接至D型正反器DFF2与DFF3之间。及闸AND3的一输入端耦接LED开启致能及DFF重设单元ERU以接收致能信号EN且另一输入端耦接至D型正反器DFF3与DFF4之间。及闸AND1～AND3的输出端分别输出控制信号DR、DG及DB。此外，LED开启致能及DFF重设单元ERU还分别耦接D型正反器DFF1～DFF4的输入端R并提供重设信号RES至D型正反器DFF1～DFF4的输入端R。
晶体管开关M1～M2串接于红色微发光二极管R与接地端GND之间，其中晶体管开关M1受控于控制信号DR且晶体管开关M2受控于偏压VBS。晶体管开关M3～M4串接于绿色微发光二极管G与接地端GND之间，其中晶体管开关M3受控于控制信号DG且晶体管开关M4受控于偏压VBS。晶体管开关M5～M6串接于蓝色微发光二极管B与接地端GND之间，其中晶体管开关M5受控于控制信号DB且晶体管开关M6受控于偏压VBS。
如图10所示，列数据信号CD、行时脉信号RC、致能信号EN及重设信号RES均为脉冲信号。需说明的是，此实施例中的LED开启致能期间TON内嵌于行时脉信号RC内，故微发光二极管集成电路μIC3无需额外接收LED致能信号，而可减少其输入接脚的数目，但不以此为限。此外，重设信号RES的下降边缘同步于行时脉信号RC的上升边缘且重设信号RES的上升边缘同步于LED开启致能期间TON的结束时间及致能信号EN的下降边缘，但不以此为限。
请参照图11，图11为微发光二极管集成电路μIC进一步接收锁存致能信号及输出重设信号的示意图。如图11所示，D型正反器DFF1的输入端D接收列数据信号CD且D型正反器DFF1的输出端Q耦接至D型正反器DFF2的输入端D。D型正反器DFF2的输出端Q耦接至D型正反器DFF3的输入端D。D型正反器DFF3的输出端Q耦接至D型正反器DFF4的输入端D。D型正反器DFF1～DFF4的输入端>均接收行时脉信号RC。
D型正反器DFF5的输入端L接收锁存致能信号LATE且其输入端D耦接至D型正反器DFF1与DFF2之间并接收控制信号DR。D型正反器DFF6的输入端L接收锁存致能信号LATE且其输入端D耦接至D型正反器DFF2与DFF3之间并接收控制信号DG。D型正反器DFF7的输入端L接收锁存致能信号LATE且其输入端D耦接至D型正反器DFF3与DFF4之间并接收控制信号DB。D型正反器DFF8的输入端L接收锁存致能信号LATE且其输入端D耦接至D型正反器DFF4的输出端Q并接收控制信号DI。
及闸AND1的一输入端接收输出重设信号ORE且其另一输入端耦接至D型正反器DFF5的输出端Q并接收控制信号DR。及闸AND2的一输入端接收输出重设信号ORE且其另一输入端耦接至D型正反器DFF6的输出端Q并接收控制信号DG。及闸AND3的一输入端接收输出重设信号ORE且其另一输入端耦接至D型正反器DFF7的输出端Q并接收控制信号DB。及闸AND1～AND3的输出端分别输出控制信号DR、DG及DB且D型正反器DFF8的输出端Q输出控制信号DI，但不以此为限。
接着，请参照图12及图13。图12及图13分别为图11中的微发光二极管集成电路μIC运作于全开启(All-On)模式及脉宽调变(PWM)模式下的时序图。
如图12所示，当行时脉信号RC于时间t1从低位准变为高位准之后，锁存致能信号LATE于列数据信号CD进入空白区间的时间t2从低位准变为高位准。于全开启(All-On)模式下，行时脉信号RC与锁存致能信号LATE均维持高位准，直至列数据信号CD结束空白区间的时间t3才同步从高位准变为低位准，而输出重设信号ORE的上升边缘则与行时脉信号RC的上升边缘同步于时间t0并维持于高位准直至时间t5才变为低位准。次帧(Sub-frame)的时间长度T则是从时间t2至时间t4，亦即次帧(Sub-frame)的开始时间与结束时间均同步于锁存致能信号LATE的上升边缘，但不以此为限。
如图13所示，当行时脉信号RC于时间t1从低位准变为高位准之后，锁存致能信号LATE于列数据信号CD进入空白区间的时间t2从低位准变为高位准。于脉宽调变(PWM)模式下，行时脉信号RC与锁存致能信号LATE会于列数据信号CD的空白区间中的时间t3’同步从高位准变为低位准，而输出重设信号ORE的上升边缘则与行时脉信号RC的上升边缘同步于时间t0并维持于高位准。
当行时脉信号RC与锁存致能信号LATE于列数据信号CD的空白区间中的时间t3’同步从高位准变为低位准之后，输出重设信号ORE亦于列数据信号CD的空白区间中的时间t5’变为低位准。次帧(Sub-frame)的时间长度T则是从时间t2至时间t4，亦即次帧(Sub-frame)的开始时间与结束时间均同步于锁存致能信号LATE的上升边缘，但不以此为限。
请参照图14，图14为用于DFF重设信号/致能信号的脉冲滤波器的示意图。如图14所示，脉冲滤波器可包括反闸NOT、电流源IS及晶体管开关M。电流源IS及晶体管开关M彼此串接且反闸NOT耦接晶体管开关M的栅极。反闸NOT耦接行时脉信号RC并且电流源IS与晶体管开关M之间耦接DFF重设信号RES/致能信号EN，用以对DFF重设信号RES/致能信号EN进行滤波。
请参照图15及图16，图15为行时脉信号R1～Rm与列数据信号C1～Cn输入至呈矩阵排列的(m*n)个微发光二极管集成电路μIC的示意图，图16为于连续的第x位元与第y位元的列数据信号C1～Cn与行时脉信号R1～Rm的时序图。
如图15所示，n列的微发光二极管集成电路μIC分别接收列数据信号C1～Cn且m行的微发光二极管集成电路μIC分别接收行时脉信号R1～Rm。
如图16所示，对第x位元BIT[x]而言，列数据信号C1～Cn相同，均于相同时间依序传送不同的数据脉冲，而行时脉信号R1～Rm则不相同，行时脉信号R1～Rm分别依序于不同时间传送时脉脉冲，亦即行时脉信号R1先传送时脉脉冲后，再由行时脉信号R2传送时脉脉冲，依此类推，最后由行时脉信号Rm传送时脉脉冲。
同理，对第x位元BIT[y]而言，列数据信号C1～Cn相同，均依序传送不同的数据脉冲，而行时脉信号R1～Rm则不相同，行时脉信号R1～Rm分别依序于不同时间传送时脉脉冲，亦即行时脉信号R1先传送时脉脉冲后，再由行时脉信号R2传送时脉脉冲，依此类推，最后由行时脉信号Rm传送时脉脉冲。
接下来，将就本发明所提出的数种不同的行/列驱动器的电路架构分别进行详细说明。
如图17所示，行/列驱动器17包括行驱动器170、列驱动器171、字线解码器172、帧缓冲器173、时脉缓冲器174、数据排列单元175、序列协定界面176、协定解码器177及寄存器178。协定解码器177耦接于序列协定界面176与寄存器178之间。数据排列单元175耦接于协定解码器177与帧缓冲器173之间。字线解码器172耦接于时脉缓冲器174、行驱动器170及帧缓冲器173之间。帧缓冲器173耦接于字线解码器172、数据排列单元175及列驱动器171之间。序列协定界面176分别接收序列时脉信号SCLK与序列数据及控制信号SDC。时脉缓冲器174接收序列时脉信号SCLK并转换为灰阶时脉信号GCLK输出至字线解码器172。行驱动器170分别输出行时脉信号R1～Rm。列驱动器171分别输出列数据信号C1～Cn。但不以此为限。
如图18所示，行/列驱动器18包括行驱动器180、列驱动器181、字线解码器182、帧缓冲器183、锁相回路184、数据排列单元185、序列协定界面186、协定解码器187及寄存器188。图18的行/列驱动器18与图17的行/列驱动器17不同的处在于：行/列驱动器18通过锁相回路184接收序列时脉信号SCLK并转换为灰阶时脉信号GCLK输出至字线解码器182，但不以此为限。
如图19所示，行/列驱动器19包括行驱动器190、列驱动器191、字线解码器192、帧缓冲器193、振荡器(OSC)及一次性可编程(OTP)194、数据排列单元195、序列协定界面196、协定解码器197及寄存器198。图19的行/列驱动器19与图17及图18的行/列驱动器17及18不同的处在于：行/列驱动器19是通过振荡器(OSC)及一次性可编程(OTP)194接收序列时脉信号SCLK并转换为灰阶时脉信号GCLK输出至字线解码器192，但不以此为限。
如图20所示，行/列驱动器20包括行驱动器200、列驱动器201、字线解码器202、帧缓冲器203、时脉缓冲器204、数据排列单元205、数据校正及对映单元206、序列协定界面207、协定解码器208及寄存器209。图20的行/列驱动器20与图17的行/列驱动器17不同的处在于：行/列驱动器20还包括耦接于协定解码器208与数据排列单元205之间的数据校正及对映单元206，用以在进行数据排列的前先进行数据校正及对映的程序，但不以此为限。
接着，请参照图21A，图21A为n位元的第p帧采用二元式(Binary)脉宽调变方法的时序图。如图21A所示，若以第p帧为例进行说明，n位元的第p帧依序包括n个次帧(Sub-frame)，其依序为第(n-1)次帧、第(n-2)次帧、第(n-3)次帧、…、第1次帧及第0次帧。第(n-1)次帧具有最高有效位元MSB且第0次帧具有最低有效位元LSB。
对第m行的行时脉信号Rm而言，在采用二元式(Binary)脉宽调变方法的情况下，假设对应于第0次帧的致能时间长度为T，则对应于第(n-1)次帧的致能时间长度为(2n-1*T)、对应于第(n-2)次帧的致能时间长度为(2n-2*T)、对应于第(n-3)次帧的致能时间长度为(2n -3*T)，其余可依此类推，于此不另行赘述。
此外，如图21B所示，对第m行的行时脉信号Rm而言，在采用二元式(Binary)脉宽调变方法的情况下，假设对应于第0次帧的致能时间长度为(T+Offset0)，则对应于第(n-1)次帧的致能时间长度为(2n-2*T+Offsetn-1)、对应于第(n-2)次帧的致能时间长度为(2n-2*T+Offsetn-2)、对应于第(n-3)次帧的致能时间长度为(2n-2*T+Offsetn-3)，其余依此类推，于此不另行赘述。换言之，每一次帧的致能时间长度实际上可分别包括不同的致能时间偏移量(Offset0～Offsetn-1)，但不以此为限。
假设图21A中的n＝3，则如图22所示，3位元的第p帧依序包括对应于第2位元BIT[2]的第2次帧、对应于第1位元BIT[1]的第1次帧及对应于第0位元BIT[0]的第0次帧。对第m行的行时脉信号Rm而言，在3位元的第p帧采用二元式(Binary)脉宽调变方法的情况下，假设对应于第0次帧的致能时间长度为T，则对应于第2次帧的致能时间长度为22*T＝4T、对应于第1次帧的致能时间长度为21*T＝2T。
于另一实施例中，如图23所示，在采用二元式(Binary)脉宽调变方法的情况下，对第1行的行时脉信号R1而言，假设对应于第0次帧的致能时间长度为(T+Offset)，则对应于第(n-1)次帧的致能时间长度为(2n-1*T+Offset)、对应于第(n-2)次帧的致能时间长度为(2n-2*T+Offset)、对应于第(n-3)次帧的致能时间长度为(2n-3*T+Offset)、…、对应于第1次帧的致能时间长度为(21*T+Offset)，其余依此类推，于此不另行赘述。换言之，每一次帧的致能时间长度可包括相同的致能时间偏移量(Offset)，但不以此为限。
对第2行的行时脉信号R2而言，第2行的行时脉信号R2的开始时间晚于第1行的行时脉信号R1的开始时间。同理，假设对应于第0次帧的致能时间长度为(T+Offset)，则对应于第(n-1)次帧的致能时间长度为(2n-1*T+Offset)、对应于第(n-2)次帧的致能时间长度为(2n-2*T+Offset)、对应于第(n-3)次帧的致能时间长度为(2n-3*T+Offset)、…、对应于第1次帧的致能时间长度为(21*T+Offset)，其余依此类推，于此不另行赘述。
同理，对第m行的行时脉信号Rm而言，第m行的行时脉信号Rm的开始时间晚于第(m-1)行的行时脉信号Rm-1的开始时间。在采用二元式(Binary)脉宽调变方法的情况下，假设对应于第0次帧的致能时间长度为(T+Offset)，则对应于第(n-1)次帧的致能时间长度为(2n-1*T+Offset)、对应于第(n-2)次帧的致能时间长度为(2n-2*T+Offset)、…、对应于第1次帧的致能时间长度为(21*T+Offset)，其余依此类推，于此不另行赘述。
于另一实施例中，如图24所示，在采用分散式(Distributed)脉宽调变方法的情况下，n位元的第p帧可包括(2n-1)个次帧，并且对第m行的行时脉信号Rm而言，对应于每一次帧可以有不同的致能时间偏移量Offset1～Offset2n-1，例如第1次帧的致能时间长度为(T+Offset1)、第2次帧的致能时间长度为(T+Offset2)、…、第(2n-1)次帧的致能时间长度为(T+Offset2n-1)，但不以此为限。
假设图24中的n＝3，则如图25所示，第p帧可包括(23-1)＝7个次帧，亦即第1次帧至第7次帧，则对第m行的行时脉信号Rm而言，对应于第1次帧至第7次帧的致能时间长度可分别为T+offset1、T+offset2、…、T+offset7，但不以此为限。
于另一实施例中，如图26所示，在采用分散式(Distributed)脉宽调变方法的情况下，对第1行的行时脉信号R1而言，对应于第1次帧的致能时间长度为(T+Offset)、第2次帧的致能时间长度为(T+Offset)、…、第(2n-1)次帧的致能时间长度为(T+Offset)。对第2行的行时脉信号R2而言，第2行的行时脉信号R2的开始时间晚于第1行的行时脉信号R1的开始时间，对应于第1次帧的致能时间长度为(T+Offset)、第2次帧的致能时间长度为(T+Offset)、…、第(2n-1)次帧的致能时间长度为(T+Offset)，其余可依此类推，于此不另行赘述。
于实际应用中，如图27A所示，假设第p帧包括(X+Y)位元，X及Y均为正整数，第p帧亦可采用分散式(Distributed)与二元式(Binary)混合的脉宽调变方法。对第1行的行时脉信号R1而言，第p帧的(X+Y)位元中的X位元采用分散式的脉宽调变方法且(X+Y)位元中的Y位元采用二元式的脉宽调变方法，则第p帧包括(2X-1)+Y个次帧，其中对应于X位元的(2X-1)个次帧，亦即第1次帧至第(2X-1)次帧的致能时间长度均为(2Y*T)，而对应于Y位元的Y个次帧，亦即第2X次帧至第(2X-1+Y)次帧的致能时间长度分别为(2Y*T/2)、…、21*T、20*T，但不以此为限。
需说明的是，对第1行的行时脉信号R1而言，第p帧所包括的(2X-1)+Y个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量(Offset)，但不以此为限。此外，对应于Y位元的Y个次帧(亦即第2X次帧至第(2X-1+Y)次帧)亦可均匀穿插在对应于X位元的(2X-1)个次帧(亦即第1次帧至第(2X-1)次帧)当中，但不以此为限。
承上，如图27B所示，对第2行的行时脉信号R2而言，第2行的行时脉信号R2的开始时间晚于第1行的行时脉信号R1的开始时间，采用分散式脉宽调变方法的第1次帧至第(2X-1)次帧的致能时间长度均为(2Y*T)，而采用二元式脉宽调变方法的第2X次帧至第(2X-1+Y)次帧的致能时间长度分别为(2Y*T/2)、…、21*T、20*T，但不以此为限。
同理，对第m行的行时脉信号Rm而言，第m行的行时脉信号Rm的开始时间晚于第(m-1)行的行时脉信号(Rm-1)的开始时间，采用分散式脉宽调变方法的第1次帧至第(2X-1)次帧的致能时间长度均为(2Y*T)，而采用二元式脉宽调变方法的第2X次帧至第(2X-1+Y)次帧的致能时间长度分别为(2Y*T/2)、…、21*T、20*T，其余可依此类推，于此不另行赘述。
需说明的是，对第1行的行时脉信号R1至第m行的行时脉信号Rm中的每一个行时脉信号而言，第p帧所包括的(2X-1)+Y个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量(Offset)，但不以此为限。此外，对应于Y位元的Y个次帧(亦即第2X次帧至第(2X-1+Y)次帧)亦可均匀穿插在对应于X位元的(2X-1)个次帧(亦即第1次帧至第(2X-1)次帧)当中，但不以此为限。
此外，如图28A所示，假设第p帧包括(X+Y)位元，则第p帧亦可采用分隔的(Separate)分散式(Distributed)脉宽调变方法。对第m行的行时脉信号Rm而言，第p帧的(X+Y)位元中的X位元与Y位元可各自分隔地采用分散式脉宽调变方法，则第p帧包括(2X-1)+(2Y-1)个次帧，其中对应于X位元的(2X-1)个次帧，亦即第1次帧至第(2X-1)次帧的致能时间长度均为(2Y*T)，而对应于Y位元的(2Y-1)个次帧，亦即第2X次帧至第(2X-1+2Y-1)次帧的致能时间长度均为T，但不以此为限。换言之，第p帧中各自分隔地采用分散式脉宽调变方法的X位元与Y位元可以有不同的致能时间长度，但不以此为限。
需说明的是，对第m行的行时脉信号Rm而言，第p帧所包括的(2X-1)+(2Y-1)个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量(Offset)，但不以此为限。此外，对应于Y位元的(2Y-1)个次帧(亦即第2X次帧至第(2X-1+2Y-1)次帧)亦可均匀穿插在对应于X位元的(2X-1)个次帧(亦即第1次帧至第(2X-1)次帧)当中，但不以此为限。
承上，如图28B所示，对第1行的行时脉信号R1至第m行的行时脉信号Rm而言，其第1次帧至第(2X-1)次帧的致能时间长度均为(2Y*T)且其第2X次帧至第(2X-1+2Y-1)次帧的致能时间长度均为T，且从第1行的行时脉信号R1至第m行的行时脉信号Rm的开始时间会依序变晚，但不以此为限。
需说明的是，对第1行的行时脉信号R1至第m行的行时脉信号Rm中的每一个行时脉信号而言，第p帧所包括的(2X-1)+(2Y-1)个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量(Offset)，但不以此为限。此外，对应于Y位元的(2Y-1)个次帧(亦即第2X次帧至第(2X-1+2Y-1)次帧)亦可均匀穿插在对应于X位元的(2X-1)个次帧(亦即第1次帧至第(2X-1)次帧)当中，但不以此为限。
相较于现有技术，本发明的微发光二极管集成电路采用分散式(Distributed)与二元式(Binary)混合的脉宽调变方法可达到下列优点及功效：(1)低速及低耗能；(2)高帧率；(3)高像素解析度；以及(4)减少接脚数目，但不以此为限。
请参照图29及图30，假设共有(4*80*60)个微发光二极管集成电路μIC呈矩阵(Matrix)排列，且图29中的第一行/列驱动器IC1～第四行/列驱动器IC4分别输出列数据信号C1～C80及行时脉信号R1～R60，则对于图30中的排列于左上角的(80*60)个微发光二极管集成电路μIC而言，其80列微发光二极管集成电路μIC分别接收来自第一行/列驱动器IC1的列数据信号C1～C80且其60行微发光二极管集成电路μIC分别接收来自第一行/列驱动器IC1的行时脉信号R1～R60。
需说明的是，同一列(例如第一列)微发光二极管集成电路μIC中的每一个微发光二极管集成电路μIC需各自接收相对应的列数据信号C1且同一行(例如第一行)微发光二极管集成电路μIC中的每一个微发光二极管集成电路μIC需各自接收相对应的行时脉信号R1。
同理，对于图30中的排列于右上角的(80*60)个微发光二极管集成电路μIC而言，其80列微发光二极管集成电路μIC分别接收来自第二行/列驱动器IC2的列数据信号C1～C80且其60行微发光二极管集成电路μIC分别接收来自第二行/列驱动器IC2的行时脉信号R1～R60。
同理，对于图30中的排列于左下角的(80*60)个微发光二极管集成电路μIC而言，其80列微发光二极管集成电路μIC分别接收来自第三行/列驱动器IC3的列数据信号C1～C80且其60行微发光二极管集成电路μIC分别接收来自第三行/列驱动器IC3的行时脉信号R1～R60。
同理，对于图30中的排列于右下角的(80*60)个微发光二极管集成电路μIC而言，其80列微发光二极管集成电路μIC分别接收来自第四行/列驱动器IC4的列数据信号C1～C80且其60行微发光二极管集成电路μIC分别接收来自第四行/列驱动器IC4的行时脉信号R1～R60。
请参照图31及图32，假设图32中共有(160*120)个微发光二极管集成电路μIC，包括160列微发光二极管集成电路μIC与120行微发光二极管集成电路μIC，其中每一列微发光二极管集成电路μIC中的120个微发光二极管集成电路μIC依序串接(Cascade)且每一行微发光二极管集成电路μIC中的160个微发光二极管集成电路μIC依序串接(Cascade)。
图31中的第一行/列驱动器IC1分别输出列数据信号C1～C80及行时脉信号R1～R60且第二行/列驱动器IC2分别输出列数据信号C81～C160及行时脉信号R61～R120。图32中的160列串接(Cascade)的微发光二极管集成电路μIC依序接收来自第一行/列驱动器IC1的列数据信号C1～C80及来自第二行/列驱动器IC2的列数据信号C81～C160。图32中的120行串接(Cascade)的微发光二极管集成电路μIC依序接收来自第一行/列驱动器IC1的行时脉信号R1～R60及来自第二行/列驱动器IC2的行时脉信号R61～R120。
需说明的是，相较于图30中的采用矩阵排列的微发光二极管集成电路μIC中的同一列(例如第一列)微发光二极管集成电路μIC中的每一个微发光二极管集成电路μIC需各自接收列数据信号C1且同一行(例如第一行)微发光二极管集成电路μIC中的每一个微发光二极管集成电路μIC需各自接收行时脉信号R1，图32中的同一列(例如第一列)微发光二极管集成电路μIC及同一行(例如第一行)微发光二极管集成电路μIC均采用串接(Cascade)的耦接方式，可有效减少微发光二极管显示系统所需行/列驱动器的数目以及每个微发光二极管集成电路μIC所需的接脚数目，但不以此为限。
相较于现有技术，本发明的微发光二极管显示系统中的微发光二极管集成电路可达到下列功效：(1)低速及低耗能；(2)高帧率；(3)高像素解析度；(4)减少其所需接脚的数目；以及(5)减少其所需行/列驱动器的数目。

Claims (20)

1.一种微发光二极管显示系统，其特征在于，包括：
一主机；
多个行/列驱动器，分别通过序列界面耦接该主机，用以分别提供多个行时脉信号及多个列数据信号；以及
多个微发光二极管集成电路，排列为一矩阵且该矩阵包括多列微发光二极管集成电路与多行微发光二极管集成电路，该多列微发光二极管集成电路分别接收该多个列数据信号且该多行微发光二极管集成电路分别接收该多个行时脉信号，其中同一列微发光二极管集成电路中的所有微发光二极管集成电路依序串接且同一行微发光二极管集成电路中的所有微发光二极管集成电路依序串接。
2.如权利要求1所述的微发光二极管显示系统，其特征在于，该微发光二极管集成电路分别接收该列数据信号、该行时脉信号及一LED致能信号，该微发光二极管集成电路包括：
一第一D型正反器至一第五D型正反器；
一第一及闸至一第三及闸；以及
一第一晶体管开关至一第六晶体管开关；
其中，该第一D型正反器的一输入端接收该列数据信号且其输出端耦接至该第二D型正反器的一输入端，该第二D型正反器的一输出端耦接至该第三D型正反器的一输入端，该第三D型正反器的一输出端耦接至该第四D型正反器的一输入端，该第一D型正反器至该第四D型正反器的另一输入端均接收该行时脉信号，该第五D型正反器的一输入端接收该LED致能信号且其另一输入端耦接该第四D型正反器的一输出端，该第五D型正反器的一输出端耦接一偏压，该第一及闸的一输入端接收该LED致能信号且其另一输入端耦接至该第一D型正反器与该第二D型正反器之间，该第二及闸的一输入端接收该LED致能信号且其另一输入端耦接至该第二D型正反器与该第三D型正反器之间，该第三及闸的一输入端接收该LED致能信号且其另一输入端耦接至该第三D型正反器与该第四D型正反器之间，该第一及闸至该第三及闸的输出端分别输出一第一控制信号、一第二控制信号及一第三控制信号，该第一晶体管开关与该第二晶体管开关串接于一红色微发光二极管与一接地端之间，该第一晶体管开关受控于该第一控制信号且该第二晶体管开关受控于该偏压，该第三晶体管开关与该第四晶体管开关串接于一绿色微发光二极管与该接地端之间，该第三晶体管开关受控于该第二控制信号且该第四晶体管开关受控于该偏压，该第五晶体管开关与该第六晶体管开关串接于一蓝色微发光二极管与该接地端之间，该第五晶体管开关受控于该第三控制信号且该第六晶体管开关受控于该偏压。
3.如权利要求2所述的微发光二极管显示系统，其特征在于，该LED致能信号具有一LED开启致能期间，该列数据信号的脉冲宽度大于该行时脉信号的脉冲宽度，该列数据信号的脉冲上升边缘早于该行时脉信号的脉冲上升边缘且该列数据信号的脉冲下降边缘与该行时脉信号的脉冲下降边缘彼此同步。
4.如权利要求1所述的微发光二极管显示系统，其特征在于，该微发光二极管集成电路分别接收该列数据信号及该行时脉信号，该微发光二极管集成电路包括：
一第一D型正反器至一第五D型正反器；
一第一及闸至一第三及闸；
一LED开启致能单元；以及
一第一晶体管开关至一第六晶体管开关；
其中，该第一D型正反器的一输入端接收该列数据信号且其输出端耦接至该第二D型正反器的一输入端，该第二D型正反器的一输出端耦接至该第三D型正反器的一输入端，该第三D型正反器的一输出端耦接至该第四D型正反器的一输入端，该第一D型正反器至该第四D型正反器的另一输入端均接收该行时脉信号，该第五D型正反器的一输入端耦接该LED开启致能单元并接收一致能信号且其另一输入端耦接该第四D型正反器的一输出端，该第五D型正反器的一输出端耦接一偏压，该第一及闸的一输入端耦接该LED开启致能单元并接收该致能信号且其另一输入端耦接至该第一D型正反器与该第二D型正反器之间，该第二及闸的一输入端耦接该LED开启致能单元并接收该致能信号且其另一输入端耦接至该第二D型正反器与该第三D型正反器之间，该第三及闸的一输入端耦接该LED开启致能单元并接收该致能信号且其另一输入端耦接至该第三D型正反器与该第四D型正反器之间，该第一及闸至该第三及闸的输出端分别输出一第一控制信号、一第二控制信号及一第三控制信号，该第一晶体管开关与该第二晶体管开关串接于一红色微发光二极管与一接地端之间，该第一晶体管开关受控于该第一控制信号且该第二晶体管开关受控于该偏压，该第三晶体管开关与该第四晶体管开关串接于一绿色微发光二极管与该接地端之间，该第三晶体管开关受控于该第二控制信号且该第四晶体管开关受控于该偏压，该第五晶体管开关与该第六晶体管开关串接于一蓝色微发光二极管与该接地端之间，该第五晶体管开关受控于该第三控制信号且该第六晶体管开关受控于该偏压。
5.如权利要求4所述的微发光二极管显示系统，其特征在于，该列数据信号的脉冲宽度大于该行时脉信号的脉冲宽度，该列数据信号的脉冲上升边缘早于该行时脉信号的脉冲上升边缘且该列数据信号的脉冲下降边缘与该行时脉信号的脉冲下降边缘彼此同步，且该行时脉信号还内嵌有一LED开启致能期间。
6.如权利要求1所述的微发光二极管显示系统，其特征在于，该微发光二极管集成电路分别接收该列数据信号及该行时脉信号，该微发光二极管集成电路包括：
一第一D型正反器至一第五D型正反器；
一第一及闸至一第三及闸；
一LED开启致能及DFF重设单元；以及
一第一晶体管开关至一第六晶体管开关；
其中，该第一D型正反器的一输入端接收该列数据信号且其输出端耦接至该第二D型正反器的一输入端，该第二D型正反器的一输出端耦接至该第三D型正反器的一输入端，该第三D型正反器的一输出端耦接至该第四D型正反器的一输入端，该LED开启致能及DFF重设单元与该第一D型正反器至该第四D型正反器的另一输入端均接收该行时脉信号，该第五D型正反器的一输入端耦接该LED开启致能及DFF重设单元以接收一致能信号且其另一输入端耦接该第四D型正反器的一输出端，该第五D型正反器的一输出端耦接一偏压，该第一及闸的一输入端耦接该LED开启致能及DFF重设单元以接收该致能信号且其另一输入端耦接至该第一D型正反器与该第二D型正反器之间，该第二及闸的一输入端耦接该LED开启致能及DFF重设单元以接收该致能信号且其另一输入端耦接至该第二D型正反器与该第三D型正反器之间，该第三及闸的一输入端耦接该LED开启致能及DFF重设单元以接收该致能信号且其另一输入端耦接至该第三D型正反器与该第四D型正反器之间，该第一及闸至该第三及闸的输出端分别输出一第一控制信号、一第二控制信号及一第三控制信号，该LED开启致能及DFF重设单元还分别耦接并提供一重设信号至该第一D型正反器至该第四D型正反器的另一输入端，该第一晶体管开关与该第二晶体管开关串接于一红色微发光二极管与一接地端之间，该第一晶体管开关受控于该第一控制信号且该第二晶体管开关受控于该偏压，该第三晶体管开关与该第四晶体管开关串接于一绿色微发光二极管与该接地端之间，该第三晶体管开关受控于该第二控制信号且该第四晶体管开关受控于该偏压，该第五晶体管开关与该第六晶体管开关串接于一蓝色微发光二极管与该接地端之间，该第五晶体管开关受控于该第三控制信号且该第六晶体管开关受控于该偏压。
7.如权利要求6所述的微发光二极管显示系统，其特征在于，该列数据信号的脉冲宽度大于该行时脉信号的脉冲宽度，该列数据信号的脉冲上升边缘早于该行时脉信号的脉冲上升边缘且该列数据信号的脉冲下降边缘与该行时脉信号的脉冲下降边缘彼此同步，且该行时脉信号还内嵌有一LED开启致能期间，该重设信号的下降边缘同步于该行时脉信号的上升边缘且该重设信号的上升边缘同步于该LED开启致能期间的结束时间及该致能信号的下降边缘。
8.如权利要求1所述的微发光二极管显示系统，其特征在于，该微发光二极管集成电路分别接收该列数据信号、该行时脉信号、一锁存致能信号及一输出重设信号，该微发光二极管集成电路包括一第一D型正反器至一第八D型正反器与一第一及闸至一第三及闸，该第一D型正反器的一输入端接收该列数据信号且其输出端耦接至该第二D型正反器的一输入端，该第二D型正反器的一输出端耦接至该第三D型正反器的一输入端，该第三D型正反器的一输出端耦接至该第四D型正反器的一输入端，该第一D型正反器至该第四D型正反器的另一输入端均接收该行时脉信号，该第五D型正反器的一输入端接收该锁存致能信号且其另一输入端耦接至该第一D型正反器与该第二D型正反器之间，该第六D型正反器的一输入端接收该锁存致能信号且其另一输入端耦接至该第二D型正反器与该第三D型正反器之间，该第七D型正反器的一输入端接收该锁存致能信号且其另一输入端耦接至该第三D型正反器与该第四D型正反器之间，该第八D型正反器的一输入端L接收该锁存致能信号且其另一输入端耦接至该第四D型正反器的一输出端，该第一及闸的一输入端接收该输出重设信号且其另一输入端耦接至该第五D型正反器的一输出端，该第二及闸的一输入端接收该输出重设信号且其另一输入端耦接至该第六D型正反器的一输出端，该第三及闸的一输入端接收该输出重设信号且其另一输入端耦接至该第七D型正反器的一输出端，该第一及闸至该第三及闸的输出端分别输出一第一控制信号、一第二控制信号及一第三控制信号且该第八D型正反器的一输出端输出一第四控制信号。
9.如权利要求8所述的微发光二极管显示系统，其特征在于，当该微发光二极管集成电路运作于一全开启模式时，该锁存致能信号于该列数据信号进入一空白区间的一时间从低位准变为高位准，然后该行时脉信号与该锁存致能信号均维持高位准，直至该列数据信号结束该空白区间的另一时间才同步从高位准变为低位准，而该输出重设信号的一上升边缘与该行时脉信号的一上升边缘同步并维持于高位准，且一次帧的开始时间与结束时间均同步于该锁存致能信号的上升边缘。
10.如权利要求8所述的微发光二极管显示系统，其特征在于，当该微发光二极管集成电路运作于一脉宽调变模式时，该锁存致能信号于该列数据信号进入一空白区间的一时间从低位准变为高位准，该行时脉信号与该锁存致能信号会于该列数据信号的该空白区间中的另一时间同步从高位准变为低位准，而该输出重设信号的上升边缘则与该行时脉信号的上升边缘同步并维持于高位准，且该输出重设信号于该列数据信号的该空白区间中的又一时间变为低位准，且一次帧的开始时间与结束时间均同步于该锁存致能信号的上升边缘。
11.如权利要求1所述的微发光二极管显示系统，其特征在于，还包括一脉冲滤波器，该脉冲滤波器包括一反闸、一电流源及一晶体管开关，该电流源及该晶体管开关彼此串接且该反闸耦接该晶体管开关的栅极，该反闸耦接该行时脉信号并且该电流源与该晶体管开关之间耦接一DFF重设信号或一致能信号，以对该DFF重设信号或该致能信号进行滤波。
12.如权利要求1所述的微发光二极管显示系统，其特征在于，对一位元而言，该多个列数据信号相同，均于相同时间依序传送不同的数据脉冲，而该多个行时脉信号则不相同，该多个行时脉信号分别依序于不同时间传送时脉脉冲。
13.如权利要求1所述的微发光二极管显示系统，其特征在于，该行/列驱动器包括一行驱动器、一列驱动器、一字线解码器、一帧缓冲器、一时脉缓冲器、一数据排列单元、一序列协定界面、一协定解码器及一寄存器，该协定解码器耦接于该序列协定界面与该寄存器之间，该数据排列单元耦接于该协定解码器与该帧缓冲器之间，该字线解码器耦接于该时脉缓冲器、该行驱动器及该帧缓冲器之间，该帧缓冲器耦接于该字线解码器、该数据排列单元及该列驱动器之间，该序列协定界面分别接收一序列时脉信号与一序列数据及控制信号，该时脉缓冲器接收该序列时脉信号并将其转换为一灰阶时脉信号输出至该字线解码器，该行驱动器分别输出该多个行时脉信号且该列驱动器分别输出该多个列数据信号。
14.如权利要求1所述的微发光二极管显示系统，其特征在于，该行/列驱动器包括一行驱动器、一列驱动器、一字线解码器、一帧缓冲器、一锁相回路、一数据排列单元、一序列协定界面、一协定解码器及一寄存器，该协定解码器耦接于该序列协定界面与该寄存器之间，该数据排列单元耦接于该协定解码器与该帧缓冲器之间，该字线解码器耦接于该锁相回路、该行驱动器及该帧缓冲器之间，该帧缓冲器耦接于该字线解码器、该数据排列单元及该列驱动器之间，该序列协定界面分别接收一序列时脉信号与一序列数据及控制信号，该锁相回路接收该序列时脉信号并将其转换为一灰阶时脉信号输出至该字线解码器，该行驱动器分别输出该多个行时脉信号且该列驱动器分别输出该多个列数据信号。
15.如权利要求1所述的微发光二极管显示系统，其特征在于，该行/列驱动器包括一行驱动器、一列驱动器、一字线解码器、一帧缓冲器、一锁相回路、一数据排列单元、一序列协定界面、一协定解码器及一寄存器，该协定解码器耦接于该序列协定界面与该寄存器之间，该数据排列单元耦接于该协定解码器与该帧缓冲器之间，该字线解码器耦接于该振荡器及一次性可编程、该行驱动器及该帧缓冲器之间，该帧缓冲器耦接于该字线解码器、该数据排列单元及该列驱动器之间，该序列协定界面分别接收一序列时脉信号与一序列数据及控制信号，该振荡器及一次性可编程接收该序列时脉信号并将其转换为一灰阶时脉信号输出至该字线解码器，该行驱动器分别输出该多个行时脉信号且该列驱动器分别输出该多个列数据信号。
16.如权利要求13所述的微发光二极管显示系统，其特征在于，该行/列驱动器还包括一数据校正及对映单元，耦接于该协定解码器与该数据排列单元之间，用以在进行数据排列的前先进行数据校正及对映的程序。
17.如权利要求1所述的微发光二极管显示系统，其特征在于，若采用二元式脉宽调变方法，n位元的第p帧依序包括n个次帧，其依序为一第(n-1)次帧、一第(n-2)次帧、…、一第1次帧及一第0次帧，该第(n-1)次帧具有最高有效位元且该第0次帧具有最低有效位元，对该多个行时脉信号中的每一个行时脉信号而言，若其对应于该第0次帧的致能时间长度为T，则其对应于该第(n-1)次帧的致能时间长度为(2n-1*T)、对应于该第(n-2)次帧的致能时间长度为(2n-2*T)、…及对应于该第1次帧的致能时间长度为(2*T)，其中n、p均为正整数，并且其对应于每一次帧的致能时间长度可包括相同或不同的致能时间偏移量。
18.如权利要求1所述的微发光二极管显示系统，其特征在于，若采用分散式(Distributed)脉宽调变方法，n位元的第p帧包括(2n-1)个次帧，其依序为一第1次帧、一第2次帧、…、一第(2n-1)次帧及一第(2n-1)次帧，对该多个行时脉信号中的每一个行时脉信号而言，其对应于每一次帧的致能时间长度可相同或不同且其对应于每一次帧的致能时间长度可包括相同或不同的致能时间偏移量。
19.如权利要求1所述的微发光二极管显示系统，其特征在于，若一第p帧包括(X+Y)位元，X及Y均为正整数，当该第p帧采用分散式(Distributed)与二元式(Binary)混合的脉宽调变方法时，该(X+Y)位元中的X位元采用分散式的脉宽调变方法且该(X+Y)位元中的Y位元采用二元式的脉宽调变方法，则该第p帧包括对应于该X位元的(2X-1)个次帧与对应于该Y位元的Y个次帧，对该多个行时脉信号中的每一个行时脉信号而言，对应于采用分散式脉宽调变方法的该(2X-1)个次帧的致能时间长度均为(2Y*T)且对应于采用二元式脉宽调变方法的该Y个次帧的致能时间长度分别为(2Y*T/2)、…、21*T、20*T，对该多个行时脉信号中的每一个行时脉信号而言，该第p帧所包括的(2X-1)+Y个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量，而对应于该Y位元的该Y个次帧可均匀穿插在对应于该X位元的该(2X-1)个次帧当中；当该第p帧采用分隔的(Separate)分散式(Distributed)脉宽调变方法时，该(X+Y)位元中的该X位元与该Y位元各自分隔地采用分散式脉宽调变方法，则该第p帧包括对应于该X位元的(2X-1)个次帧与对应于该Y位元的(2Y-1)个次帧，对该多个行时脉信号中的每一个行时脉信号而言，该(2X-1)个次帧的致能时间长度均为(2Y*T)且该(2Y-1)个次帧的致能时间长度均为T，对该多个行时脉信号中的每一个行时脉信号而言，该第p帧所包括的(2X-1)+(2Y-1)个次帧中的每一个次帧的致能时间长度均可包括相同或不同的致能时间偏移量，而对应于该Y位元的该(2Y-1)个次帧可均匀穿插在对应于该X位元的该(2X-1)个次帧当中。
20.如权利要求1所述的微发光二极管显示系统，其中由于同一列微发光二极管集成电路中的所有微发光二极管集成电路依序串接，故当同一列微发光二极管集成电路中的一发光二极管集成电路接收到相对应的列数据信号后会将该列数据信号转传至下一个发光二极管集成电路并依序将该列数据信号转传至最后一个发光二极管集成电路；由于同一行微发光二极管集成电路中的所有微发光二极管集成电路依序串接，故当同一行微发光二极管集成电路中的一发光二极管集成电路接收到相对应的行时脉信号后会将该行时脉信号转传至下一个发光二极管集成电路并依序将该行时脉信号转传至最后一个发光二极管集成电路，用以减少该微发光二极管显示系统所需的该多个行/列驱动器的数目以及每个微发光二极管集成电路所需的接脚数目。
CN202110017651.1A 2020-01-10 2021-01-07 微发光二极管显示系统 Active CN113129811B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202062959347P 2020-01-10 2020-01-10
US62/959,347 2020-01-10

Publications (2)

Publication Number Publication Date
CN113129811A true CN113129811A (zh) 2021-07-16
CN113129811B CN113129811B (zh) 2024-01-09

Family

ID=76763581

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110017651.1A Active CN113129811B (zh) 2020-01-10 2021-01-07 微发光二极管显示系统

Country Status (3)

Country Link
US (1) US11361706B2 (zh)
CN (1) CN113129811B (zh)
TW (5) TW202334933A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202334933A (zh) * 2020-01-10 2023-09-01 瑞鼎科技股份有限公司 微發光二極體顯示系統

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1804979A (zh) * 2006-01-24 2006-07-19 广辉电子股份有限公司 主动式矩阵有机发光二极管显示器及其驱动方法
CN102457049A (zh) * 2010-10-29 2012-05-16 登丰微电子股份有限公司 电源转换控制器及发光二极管驱动电路
US20170061867A1 (en) * 2015-08-25 2017-03-02 X-Celeprint Limited Bit-plane pulse width modulated digital display system
CN107735832A (zh) * 2015-06-05 2018-02-23 苹果公司 显示面板的发光控制装置和方法
CN108076561A (zh) * 2016-11-10 2018-05-25 达宙科技股份有限公司 发光二极管驱动器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207954B2 (en) * 2008-11-17 2012-06-26 Global Oled Technology Llc Display device with chiplets and hybrid drive
US9153171B2 (en) * 2012-12-17 2015-10-06 LuxVue Technology Corporation Smart pixel lighting and display microcontroller
CN106876408B (zh) * 2017-02-21 2019-09-17 深圳市华星光电技术有限公司 微发光二极管显示面板及制作方法
US10909914B2 (en) * 2017-10-12 2021-02-02 Innolux Corporation Display device and driving method thereof having a display area in a peripheral region
CN208014703U (zh) * 2018-03-29 2018-10-26 昆山工研院新型平板显示技术中心有限公司 驱动背板、微发光二极管显示面板及显示器
TW202334933A (zh) * 2020-01-10 2023-09-01 瑞鼎科技股份有限公司 微發光二極體顯示系統

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1804979A (zh) * 2006-01-24 2006-07-19 广辉电子股份有限公司 主动式矩阵有机发光二极管显示器及其驱动方法
CN102457049A (zh) * 2010-10-29 2012-05-16 登丰微电子股份有限公司 电源转换控制器及发光二极管驱动电路
CN107735832A (zh) * 2015-06-05 2018-02-23 苹果公司 显示面板的发光控制装置和方法
US20170061867A1 (en) * 2015-08-25 2017-03-02 X-Celeprint Limited Bit-plane pulse width modulated digital display system
CN108076561A (zh) * 2016-11-10 2018-05-25 达宙科技股份有限公司 发光二极管驱动器

Also Published As

Publication number Publication date
TWI812160B (zh) 2023-08-11
CN113129811B (zh) 2024-01-09
TWI768631B (zh) 2022-06-21
TW202334934A (zh) 2023-09-01
US20210217354A1 (en) 2021-07-15
TW202230321A (zh) 2022-08-01
US11361706B2 (en) 2022-06-14
TW202127422A (zh) 2021-07-16
TW202334933A (zh) 2023-09-01
TW202334935A (zh) 2023-09-01

Similar Documents

Publication Publication Date Title
CN106935176B (zh) 显示装置、源驱动集成电路、定时控制器及其驱动方法
US20110181558A1 (en) Display driving system using transmission of single-level signal embedded with clock signal
US7596201B2 (en) Gray code counter and display device therewith
US20060055687A1 (en) Brightness control circuits
EP3796298A1 (en) Clock data recovery circuit and display device including the same
JP6115407B2 (ja) 表示パネル、その駆動方法、および電子機器
US20040004498A1 (en) Signal transmission method, signal transmission system, logic circuit, and liquid crystal drive device
CN113129811B (zh) 微发光二极管显示系统
JP2006053560A (ja) 平板表示装置用ソースドライバ及びソースドライバ内での画像データ圧縮送信方法
CN108198586B (zh) 移位寄存器电路及其驱动方法、栅极驱动器和显示面板
CN107093400B (zh) Led显示装置及其驱动方法
CN113380188A (zh) 驱动装置及其操作方法
US11908384B2 (en) Method of generating a PWM signal and circuit for generating a PWM signal
US20050206631A1 (en) Apparatus and method for driving a display device
JP4581667B2 (ja) タイミングジェネレータ及び表示装置
CN115410517A (zh) 发光二极管显示系统及其运作方法
CN115410516A (zh) 发光二极管显示驱动装置及其运作方法
CN115836343A (zh) 发光时间可控的led像素封装
TW201411588A (zh) 發光二極體驅動電路與具有其之驅動系統
US20020064223A1 (en) Method of gray scale generation for displays using a register and a binary weighted clock
CN115050412A (zh) 移位寄存器电路及其驱动方法、栅极驱动器以及显示面板
JPH08297475A (ja) 液晶表示装置およびその駆動方法
JP2007011109A (ja) 表示装置および駆動回路
JPH07261150A (ja) 液晶駆動方法及び液晶表示装置
TWM456663U (zh) 發光二極體驅動電路與具有其之驅動系統

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant