TW202223888A - 組合邏輯電路 - Google Patents

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日商索尼半導體解決方案公司
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Abstract

本揭示之一態樣之組合邏輯電路具備：閂鎖電路，其由包含NAND(Not-AND：與非)電路之單相時脈(SinglePhaseClocking)電路構成；及反相器電路，其使閂鎖電路之輸出信號反轉。

Description

組合邏輯電路
本揭示關於一種組合邏輯電路。
先前一般之時脈閘控胞(Clock Gating Cell)於時脈切斷時(禁用(Disable)時)，胞內之閂鎖動作用之內部時脈節點仍根據輸入時脈之觸發而觸發，而平白消耗電力。減少時脈切斷時之電力消耗之對策例如揭示於以下非專利文獻1。 [先前技術文獻] [專利文獻]
非專利文獻1：https://www.edn.com/design/integrated-circuit-design/4434410/Recursive-clock-gating--Performance-implications
然而，於上述非專利文獻1中，因對時脈閘控胞追加控制上述節點之觸發之控制電路，故有致使電路規模變大之問題。同樣之問題亦可能產生於具備閂鎖電路之正反器電路等之組合邏輯電路中。因此，期望提供一種可抑制電路規模增大之組合邏輯電路。
本揭示之一態樣之組合邏輯電路具備：閂鎖電路，其由包含NAND(Not-AND：與非)電路之單相時脈(SinglePhaseClocking)電路構成；及反相器電路，其使閂鎖電路之輸出信號反轉。
於本揭示之一態樣之組合邏輯電路中，閂鎖電路由包含NAND電路之單相時脈電路構成。如此，藉由使用未使用時脈之反轉信號之單相時脈電路，而抑制與時脈之觸發相應之電力消耗。又，於該組合邏輯電路中，設置有使閂鎖電路之輸出信號反轉之反相器電路。藉此，因可藉由閂鎖電路內之NAND電路、與反相器電路構成AND電路，故相較於與閂鎖電路分開設置AND電路之情形，可抑制電路規模。
以下，參照圖式詳細說明用以實施本揭示之形態。另，本說明書及圖式中，針對實質上具有同一功能構成之構成要件，藉由附設同一符號而省略重複說明。
＜1.第1實施形態＞ [構成] 圖1係顯示本揭示之第1實施形態之時脈閘控胞100之功能區塊之一例之圖。圖2係顯示時脈閘控胞100之狀態遷移之圖。圖3係顯示時脈閘控胞100之電路構成之一例之圖。
時脈閘控胞100為例如用以停止向資料無變化之暫存器輸入之時脈，抑制該暫存器中之無用之電力消耗的電路。時脈閘控胞100具備啟動產生部110、閂鎖部120及輸出部130。對時脈閘控胞100，輸入時脈信號CK、系統用啟用信號E及測試用啟用信號T。輸出信號Q自時脈閘控胞100輸出。時脈信號CK為用以控制時脈閘控胞100之動作之信號。輸出信號Q為例如輸出至暫存器等之信號。
啟動產生部110例如圖1所示，包含2輸入1輸出之NOR(Not-OR：或非)電路。對該NOR電路，輸入啟用信號E、T作為輸入信號，且自該NOR電路輸出啟用信號NR_TE。啟動產生部110亦可包含3輸入以上之NOR電路，以取代2輸入1輸出之NOR電路。
2輸入1輸出之NOR電路例如包含4個電晶體而構成。2輸入1輸出之NOR電路例如圖3所示，包含2個PMOS(Positive-channel Metal Oxide Semiconductor：正通道金屬氧化物半導體)電晶體、與2個NMOS(Negative-channel Metal Oxide Semiconductor：負通道金屬氧化物半導體)電晶體而構成。2個PMOS電晶體彼此串聯連接，於一者之PMOS電晶體之閘極，連接有輸入啟用信號E之端子，於另一者之PMOS電晶體之閘極，連接有輸入啟用信號T之端子。2個NMOS電晶體相對於2個PMOS電晶體串聯連接，進而彼此並聯連接。於一者之NMOS電晶體之閘極，連接有輸入啟用信號E之端子，於另一者之NMOS電晶體之閘極，連接有輸入啟用信號T之端子。2個PMOS電晶體中一者之PMOS電晶體之源極、汲極端子、與2個NMOS電晶體中彼此連接之源極、汲極端子連接於節點N1。2個PMOS電晶體中另一者之PMOS電晶體之源極、汲極端子連接於定電壓線，2個NMOS電晶體中之未連接於節點N1之源極、汲極端子連接於接地線。節點N1連接於閂鎖部120。
於2輸入1輸出之NOR電路中，2個輸入信號(啟用(Enable)信號E、T)同為低位準Lo(禁用)時，啟用信號NR_TE成為高位準Hi(參照圖2)。又，於2輸入1輸出之NOR電路中，若至少一者之輸入信號(啟用信號E及啟用信號T之至少一者)成為高位準Hi(啟用)，則啟用信號NR_TE成為低位準Lo(參照圖2)。即，僅於2個輸入信號(啟用信號E、T)同為低位準Lo(禁用)時，啟用信號NR_TE成為高位準Hi。
閂鎖部120為由包含NAND電路之單相時脈電路構成之閂鎖電路(單相時脈閂鎖電路)。此處，「單相時脈閂鎖電路」意指閂鎖動作中無需時脈CK之反轉信號之閂鎖電路。
閂鎖部120例如圖1所示，包含使用時脈信號CK及啟用信號NR_TE之內部信號產生電路121與資料保持電路122而構成。
內部信號產生電路121於2個輸入信號(啟用信號E、T)同為低位準Lo時(即，啟用信號NR_TE為高位準Hi時)，將低位準Lo作為內部信號Lat輸出(參照圖2)。內部信號產生電路121於至少一者之輸入信號(啟用信號E及啟用信號T之至少一者)為高位準Hi時，將高位準Hi作為內部信號Lat輸出(參照圖2)。內部信號產生電路121使時脈信號CK直接透過且輸出至資料保持電路122。對資料保持電路122，自內部信號產生電路121輸入時脈信號CK及內部信號Lat。
即，閂鎖部120具有：邏輯電路，其將來自外部之時脈信號CK輸入至資料保持電路122(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內啟用信號NR_TE變為高位準Hi，則將低位準Lo之內部信號Lat輸入至資料保持電路122(2輸入NAND電路)中之另一者之輸入節點。
資料保持電路122於2個輸入信號(啟用信號E、T)同為低位準Lo時，即便時脈信號CK觸發，內部信號Lat亦維持低位準Lo，因而將高位準Hi作為輸出信號QN輸出(參照圖2)。即，2個輸入信號(啟用信號E、T)同為低位準Lo時，時脈信號CK未傳播至輸出信號QN以及輸出電路130之輸出信號Q。
另一方面，資料保持電路122於至少一者之輸入信號(啟用信號E及啟用信號T之至少一者)為高位準Hi時，若時脈信號CK自低位準Lo變化為高位準Hi，則使輸出信號QN自高位準Hi變化為低位準Lo(參照圖2)。又，資料保持電路122於至少一者之輸入信號(啟用信號E及啟用信號T之至少一者)為高位準Hi時，若時脈信號CK自高位準Hi變化為低位準Lo，則使輸出信號QN自低位準Lo變化為高位準Hi(參照圖2)。即，於至少一者之輸入信號(啟用信號E及啟用信號T之至少一者)為高位準Hi時，時脈信號CK傳播至輸出信號QN以及輸出電路130之輸出信號Q。
內部信號產生電路121例如圖1所示，藉由2輸入1輸出之OR電路、與2輸入1輸出之NAND電路構成。對OR電路輸入時脈信號CK及啟用信號NR_TE。對NAND電路輸入OR電路之輸出信號及資料保持電路122之輸出信號QN。NAND電路之內部信號Lat輸入至資料保持電路122。
內部信號產生電路121例如圖3所示，包含6個電晶體(M1～M6)而構成。內部信號產生電路121例如包含3個PMOS電晶體(M1～M3)、與3個NMOS電晶體(M4～M6)而構成。3個PMOS電晶體(M1～M3)中，2個PMOS電晶體(M1、M2)彼此串聯連接，剩餘之PMOS電晶體(M3)相對於彼此串聯連接之2個PMOS電晶體(M1、M2)並聯連接。3個NMOS電晶體(M4～M6)中，2個NMOS電晶體(M4、M5)彼此並聯連接，剩餘之NMOS電晶體(M6)相對於彼此並聯連接之2個NMOS電晶體(M4、M5)串聯連接。
PMOS電晶體(M1)之閘極連接於被輸入時脈信號CK之端子，PMOS電晶體(M2)之閘極連接於啟動產生部110之節點N1(輸出啟用信號NR_TE之端子)，PMOS電晶體(M3)之閘極連接於資料保持電路122之節點N3。NMOS電晶體(M4)之閘極連接於被輸入時脈信號CK之端子，NMOS電晶體(M5)之閘極連接於啟動產生部110之節點N1(輸出啟用信號NR_TE之端子)，NMOS電晶體(M6)之閘極連接於資料保持電路122之節點N3。PMOS電晶體(M2、M3)中彼此連接之源極、汲極端子、與NMOS電晶體(M4)中未與2個NMOS電晶體(M5、M6)連接之源極、汲極端子連接於節點N2。PMOS電晶體(M1、M3)中彼此連接之源極、汲極端子連接於定電壓線，NMOS電晶體(M4、M5)中彼此連接之源極、汲極端子連接於接地線。
資料保持電路122例如圖1所示，藉由2輸入1輸出之NAND電路構成。對NAND電路輸入時脈信號CK及內部信號產生電路121之內部信號Lat。NAND電路之輸出信號QN輸入至內部信號產生電路121及輸出部130。NAND電路之輸出信號QN作為內部信號產生電路121中之NAND電路之1個輸入信號輸入至內部信號產生電路121，且作為輸出部130之輸入信號輸入至輸出部130。
資料保持電路122例如圖3所示，包含4個電晶體而構成。資料保持電路122例如包含2個PMOS電晶體、與2個NMOS電晶體而構成。2個PMOS電晶體彼此並聯連接，一者之PMOS電晶體之閘極連接於內部信號產生電路121之節點N2，另一者之PMOS電晶體之閘極連接於被輸入時脈信號CK之端子。2個NMOS電晶體彼此串聯連接，一者之NMOS電晶體之閘極連接於被輸入時脈信號CK之端子，另一者之NMOS電晶體之閘極連接於內部信號產生電路121之節點N2。2個NMOS電晶體中一者之NMOS電晶體之源極、汲極端子、與2個PMOS電晶體中彼此連接之源極、汲極端子連接於節點N3。2個NMOS電晶體中另一者之NMOS電晶體之源極、汲極端子連接於接地線，2個PMOS電晶體中未連接於節點N3之源極、汲極端子連接於定電壓線。
輸出電路130為使資料保持電路122之輸出信號(輸出信號QN)反轉之反相器，將輸出信號QN之反轉信號作為輸出信號Q輸出。反相器例如藉由2個電晶體(PMOS電晶體、NMOS電晶體)構成。於時脈閘控胞100中，藉由資料保持電路122之NAND電路、與輸出電路130之反相器，實現AND電路。即，於時脈閘控胞100中，閂鎖部120內之一部分之電路(NAND電路)兼作設置於閂鎖部120之後段之AND電路之一部分。
圖4係顯示比較例之時脈閘控胞1000之功能區塊之一例之圖。時脈閘控胞1000具備2個反相器Inv、啟動產生部1110、閂鎖部1120、及輸出部1130。2個反相器Inv彼此串聯連接，一面使自外部輸入之時脈信號CK反轉一面產生用於閂鎖控制之信號。啟動產生部1110產生輸入至閂鎖部1120之啟用信號。啟動產生部1110例如由NOR電路構成。閂鎖部1120基於以反相器Inv使時脈信號CK反轉之反轉信號、以反相器Inv使該反轉信號反轉之信號、及自啟動產生部1110輸入之啟用信號，產生內部信號Lat。輸出部1130基於時脈信號CK與內部信號Lat，產生輸出信號Q。輸出部1130例如由AND電路構成。藉由資料保持電路122之NAND電路、與輸出電路130之反相器實現之AND電路為與比較例之輸出部1130之AND電路等效之邏輯電路。
[效果] 於本實施形態中，閂鎖電路120由包含NAND電路之單相時脈電路構成。如此，藉由使用未使用時脈信號CK之反轉信號之單相時脈電路，可抑制與時脈信號CK之觸發相應之電力消耗。又，於該組合邏輯電路100中，設置有使閂鎖電路120之輸出信號QN反轉之反相器電路(輸出電路130)。藉此，因可藉由閂鎖電路120內之NAND電路、與反相器電路(輸出電路130)構成AND電路，故相較於與閂鎖電路120分開設置AND電路之情形，可抑制電路規模。
於本實施形態中，於啟動產生部110中，啟用信號E、T同為低位準Lo時，產生高位準Hi之控制信號(啟用信號NR_TE)，啟用信號E、T之任一者為高位準Hi時，產生低位準Lo之控制信號(啟用信號NR_TE)。再者，於本實施形態中，於閂鎖部120中，來自外部之時脈信號CK輸入至資料保持電路122(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內啟用信號NR_TE變為高位準Hi，則低位準Lo之內部信號Lat輸入至資料保持電路122(2輸入NAND電路)中之另一者之輸入節點。此時，即便時脈信號CK觸發，資料保持電路122(2輸入NAND電路)之輸出信號QN亦維持高位準Hi。即，啟用信號E、T同為低位準Lo時，時脈信號CK當然未傳播至輸出信號QN，無論時脈信號CK觸發幾次，除時脈信號CK連接之電晶體之閘極端子以外，不存在充放電之節點。因此，啟用信號E、T同為低位準Lo時，可抑制與時脈信號CK之觸發相應之電力消耗。
又，於本實施形態之閂鎖電路120中，例如圖3所示，於PMOS電晶體之數量、與NMOS電晶體之數量彼此相等之情形，可使閂鎖電路120之電路佈局之平衡較佳。
＜2.第1實施形態之變化例＞ 接著，對第1實施形態之時脈閘控胞100之變化例進行說明。
[變化例A] 於第1實施形態中，亦可以時脈信號CK自低位準Lo上升至高位準Hi時，較內部信號產生電路121之輸出(內部信號Lat)自高位準Hi遷移為低位準Lo，更早使資料保持電路122之輸出信號QN自高位準Hi遷移為低位準Lo之方式，調整閂鎖電路120之電晶體。
例如，亦可以與NMOS電晶體(M4、M6)之L長相比，資料保持電路122內之2個NMOS電晶體之L長更細之方式，調整NMOS電晶體(M4、M6)及2個NMOS電晶體之L長。又，例如，亦可以與NMOS電晶體(M4、M6)之閾值電壓相比，資料保持電路122內之2個NMOS電晶體之閾值電壓更低之方式，調整NMOS電晶體(M4、M6)及2個NMOS電晶體之閾值電壓。又，例如，亦可以與NMOS電晶體(M4、M6)之W寬相比，資料保持電路122內之2個NMOS電晶體之W寬更大之方式，調整NMOS電晶體(M4、M6)及2個NMOS電晶體之W寬。
本變化例中，於閂鎖電路120之電晶體中完成如上所述之調整。藉此，可抑制因閂鎖電路120之電晶體之特性偏差而於閂鎖電路120產生錯誤作動。
[變化例B] 圖5係顯示第1實施形態之時脈閘控胞100之電路構成之一變化例之圖。於第1實施形態中，亦可於內部信號產生電路121之節點N2與接地線之間，設置有4個電晶體(M7～M10)及1個反相器以取代3個電晶體(M4～M6)。於第1實施形態中，節點N2之狀態藉由輸入至3個電晶體(M4～M6)之信號((NR_TE+CK)・QN))而決定，但本變化例中，節點N2之狀態藉由輸入至4個電晶體(M7～M10)之信號(NR_TE・QN+CK・LatB)而決定。另，LatB為藉由反相器使Lat反轉之信號。
於本變化例中，增加3個內部信號產生電路121內之電晶體。然而，藉由設置4個電晶體(M7～M10)及1個反相器以取代3個電晶體(M4～M6)，可消除變化例A所言及般之遷移之時序限制。即，藉由設置4個電晶體(M7～M10)及1個反相器以取代3個電晶體(M4～M6)，可抑制因閂鎖電路120之電晶體之特性偏差而於閂鎖電路120產生錯誤作動。又，亦可減小資料保持電路122內之2個NMOS電晶體之尺寸，因而可於此種情形減少時脈信號CK之閘極電容。
另，於本變化例之閂鎖電路120中，例如圖6所示，亦可使對閘極輸入時脈信號CK之2個NMOS電晶體共用化。另，圖6中之M11為共用化之NMOS電晶體。於此種情形，可由12個電晶體構成閂鎖電路120。又，藉由該共用化，於閂鎖電路120中，PMOS電晶體之數量、與NMOS電晶體之數量彼此變得相等，因而亦可消除閂鎖電路120之電路佈局之不平衡。
[變化例C] 圖7係顯示第1實施形態及其變化例之時脈閘控胞100之電路構成之一變化例之圖。於第1實施形態及其變化例中，時脈閘控胞100亦可構成為設置啟動產生部140以取代啟動產生部110。
啟動產生部140例如圖7所示，包含2輸入1輸出之AND電路。對該AND電路，輸入啟用信號EN、TN作為輸入信號，且自該AND電路輸出啟用信號NR_TE。啟動產生部110亦可包含3輸入以上之AND電路，以取代2輸入1輸出之AND電路。
於2輸入1輸出之AND電路中，2個輸入信號(啟用信號EN、TN)同為高位準Hi(禁用)時，啟用信號NR_TE成為高位準Hi(參照圖8)。又，於2輸入1輸出之AND電路中，若至少一者之輸入信號(啟用信號EN及啟用信號TN之至少一者)成為低位準Lo(啟用)，則啟用信號NR_TE成為低位準Lo(參照圖8)。即，僅於2個輸入信號(啟用信號EN、TN)同為高位準Hi(禁用)時，啟用信號NR_TE成為高位準Hi。
內部信號產生電路121於2個輸入信號(啟用信號EN、TN)同為高位準Hi時(即，啟用信號NR_TE為高位準Hi時)，將低位準Lo作為內部信號Lat輸出(參照圖8)。內部信號產生電路121於至少一者之輸入信號(啟用信號EN及啟用信號TN之至少一者)為低位準Lo時，將高位準Hi作為內部信號Lat輸出(參照圖8)。內部信號產生電路121使時脈信號CK直接透過且輸出至資料保持電路122。對資料保持電路122，自內部信號產生電路121輸入時脈信號CK及內部信號Lat。
即，閂鎖部120具有：邏輯電路，其將來自外部之時脈信號CK輸入至資料保持電路122(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內啟用信號NR_TE變為高位準Hi，則將低位準Lo之內部信號Lat輸入至資料保持電路122(2輸入NAND電路)中之另一者之輸入節點。
資料保持電路122於2個輸入信號(啟用信號EN、TN)同為高位準Hi時，即便時脈信號CK觸發，內部信號Lat亦維持低位準Lo，因而將高位準Hi作為輸出信號QN輸出(參照圖8)。即，2個輸入信號(啟用信號EN、TN)同為高位準Hi時，時脈信號CK未傳播至輸出信號QN以及輸出電路130之輸出信號Q。
另一方面，資料保持電路122於至少一者之輸入信號(啟用信號EN及啟用信號TN之至少一者)為低位準Lo時，若時脈信號CK自低位準Lo變化為高位準Hi，則使輸出信號QN自高位準Hi變化為低位準Lo(參照圖8)。又，資料保持電路122於至少一者之輸入信號(啟用信號EN及啟用信號TN之至少一者)為低位準Lo時，若時脈信號CK自高位準Hi變化為低位準Lo，則使輸出信號QN自低位準Lo變化為高位準Hi(參照圖8)。即，於至少一者之輸入信號(啟用信號EN及啟用信號TN之至少一者)為低位準Lo時，時脈信號CK傳播至輸出信號QN以及輸出電路130之輸出信號Q。
於本變化例中，閂鎖電路120以包含NAND電路之單相時脈電路構成。如此，藉由使用未使用時脈信號CK之反轉信號之單相時脈電路，可抑制與時脈信號CK之觸發相應之電力消耗。又，於該組合邏輯電路100中，設置有使閂鎖電路120之輸出信號QN反轉之反相器電路(輸出電路130)。藉此，因可藉由閂鎖電路120內之NAND電路、與反相器電路(輸出電路130)構成AND電路，故相較於與閂鎖電路120分開設置AND電路之情形，可抑制電路規模。
於本變化例中，於啟動產生部110中，啟用信號EN、TN同為高位準Hi時，產生高位準Hi之控制信號(啟用信號NR_TE)，啟用信號EN、TN之任一者為低位準Lo時，產生低位準Lo之控制信號(啟用信號NR_TE)。再者，於本變化例中，於閂鎖部120中，來自外部之時脈信號CK輸入至資料保持電路122(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內啟用信號NR_TE變為高位準Hi，則低位準Lo之內部信號Lat輸入至資料保持電路122(2輸入NAND電路)中之另一者之輸入節點。此時，即便時脈信號CK觸發，資料保持電路122(2輸入NAND電路)之輸出信號QN亦維持高位準Hi。即，啟用信號EN、TN同為高位準Hi時，時脈信號CK當然未傳播至輸出信號QN，無論時脈信號CK觸發幾次，除時脈信號CK連接之電晶體之閘極端子以外，不存在充放電之節點。因此，啟用信號EN、TN同為高位準Hi時，可抑制與時脈信號CK之觸發相應之電力消耗。
圖9係顯示本變化例之時脈閘控胞100之電路構成之一例之圖。於本變化例之時脈閘控胞100中，啟動產生部140及內部信號產生電路121例如圖9所示，由8個電晶體構成。藉此，與第1實施形態相比，可減小電路規模。又，於本變化例中，啟動產生部140及內部信號產生電路121中之邏輯段數較第1實施形態之啟動產生部110及內部信號產生電路121中之邏輯段數少。藉此，與第1實施形態相比，可改善啟用信號之設置或保持時間。
[變化例D] 圖10係顯示上述變化例C之時脈閘控胞100之電路構成之一變化例之圖。於上述變化例C中，於啟動產生部140及內部信號產生電路121之節點N2與接地線之間，亦可設置有圖10所示之5個電晶體(M25～M29)及1個反相器以取代圖9所示之4個電晶體(M21～M24)。於上述變化例C中，節點N2之狀態藉由輸入至4個電晶體(M21～M24)之信號決定。然而，於本變化例中，節點N2之狀態藉由輸入至5個電晶體(M25～M29)之信號決定。
於本變化例中，與第1實施形態之啟動產生部110及內部信號產生電路121內之電晶體數量相比，啟動產生部140及內部信號產生電路121內之電晶體數量增加3個。然而，藉由設置5個電晶體(M25～M29)及1個反相器以取代4個電晶體(M21～M24)，可消除變化例A所言及般之遷移之時序限制。即，藉由設置5個電晶體(M25～M29)及1個反相器以取代4個電晶體(M21～M24)，可抑制於啟動產生部140及內部信號產生電路121產生錯誤作動。又，亦可減小資料保持電路122內之2個NMOS電晶體之尺寸，因而可於此種情形減少時脈信號CK之閘極電容。
另，於本變化例之啟動產生部140及閂鎖電路120中，例如圖11所示，亦可使對閘極輸入時脈信號CK之2個NMOS電晶體共用化。另，圖11中之M30為共用化之NMOS電晶體。於此種情形，可由14個電晶體構成啟動產生部140及閂鎖電路120。又，藉由該共用化，於啟動產生部140及閂鎖電路120中，PMOS電晶體之數量、與NMOS電晶體之數量彼此變得相等，因而亦可消除啟動產生部140及閂鎖電路120之電路佈局之不平衡。
[變化例E] 圖12A係顯示第1實施形態及其變化例之時脈閘控胞100之電路構成之一變化例之圖。於第1實施形態及其變化例中，設置有啟動產生部150以取代啟動產生部110。啟動產生部150例如圖12A所示，由反相器構成，作為啟用信號NR_TE，將使啟用信號E反轉之信號輸出至閂鎖電路120。反相器例如藉由2個電晶體(PMOS電晶體、NMOS電晶體)構成。對反相器例如輸入啟用信號E。於本變化例中，閂鎖電路120具有與第1實施形態及其變化例之閂鎖電路120同樣之構成。藉此，於本變化例中，可獲得與第1實施形態及其變化例同樣之效果。
[變化例F] 圖12B係顯示第1實施形態之變化例之時脈閘控胞100之電路構成之一變化例之圖。於第1實施形態及其變化例中，設置有啟動產生部160以取代啟動產生部110。啟動產生部160例如圖12B所示，僅以配線構成，作為啟用信號NR_TE，將啟用信號EN輸出至閂鎖電路120。於本變化例中，閂鎖電路120具有與第1實施形態及其變化例之閂鎖電路120同樣之構成。藉此，於本變化例中，可獲得與第1實施形態及其變化例同樣之效果。
＜3.第2實施形態＞ 圖13係顯示本揭示之第2實施形態之正反器電路200之電路構成之一例之圖。正反器電路200例如圖13所示，具備主閂鎖電路210、從動閂鎖電路220及輸出部230。對正反器電路200輸入資料信號D及時脈信號CK。自正反器電路200將輸出信號Q輸出。
資料信號D係顯示1位元之資訊之信號，輸入至主閂鎖電路210。時脈信號CK為用以控制正反器電路200之動作之信號。正反器電路200於時脈信號CK之上升時序中將資料取樣，且於該時序以外之期間保持資料。
主閂鎖電路210基於時脈信號CK保持或透過資料。主閂鎖電路210對時脈信號CK及資料信號D執行特定邏輯運算。主閂鎖電路210基於邏輯運算之執行結果，於時脈信號CK為高位準Hi時，保持閂鎖中獲取之資料信號D，且作為輸出信號QM輸出至從動閂鎖電路220。另一方面，主閂鎖電路210於時脈信號CK為低位準Lo時，透過資料信號D作為輸出信號QM輸出至從動閂鎖電路220。
從動閂鎖電路220基於時脈信號CK保持或透過資料。從動閂鎖電路220對時脈信號CK及輸出信號QM執行特定邏輯運算。從動閂鎖電路220基於邏輯運算之執行結果，於時脈信號CK為高位準Hi時，透過輸出信號QM作為輸出信號QS輸出至輸出部230。另一方面，從動閂鎖電路220於時脈信號CK為低位準Lo時，保持閂鎖中獲取之輸出信號QM，且作為輸出信號QS輸出至輸出部230。
輸出部230例如包含2個反相器而構成。於輸出部230中，對2個反相器輸入輸出信號QS，一者之反相器之輸出(使輸出信號QS反轉之信號)作為輸出信號Q自輸出部230輸出至外部。2個反相器中，另一者之反相器之輸出(使輸出信號QS反轉之信號(反轉信號QSb))反饋至從動閂鎖電路220。
主閂鎖電路210例如圖13所示，具有內部信號產生電路211及資料保持部212。內部信號產生電路211為例如與上述實施形態及其變化例中之內部信號產生電路121(例如圖3記載之內部信號產生電路121)同樣之構成。資料保持部212為例如與上述實施形態及其變化例之資料保持部122(例如圖3記載之資料保持部122)同樣之構成。內部信號產生電路211執行與上述實施形態及其變化例之內部信號產生電路211同樣之動作。資料保持部212執行與上述實施形態及其變化例之資料保持部122同樣之動作。其中，輸入資料信號D以取代啟用信號NR_TE。
於本實施形態中，主閂鎖電路210以包含NAND電路之單相時脈電路構成。如此，藉由使用未使用時脈信號CK之反轉信號之單相時脈電路，可抑制與時脈信號CK之觸發相應之電力消耗。
於本實施形態中，資料信號D直接成為與啟用信號NR_TE相當之節點。再者，於本實施形態中，於主閂鎖部210中，來自外部之時脈信號CK輸入至資料保持電路212(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內資料信號D變為高位準Hi，則低位準Lo之內部信號Lat輸入至資料保持電路212(2輸入NAND電路)中之另一者之輸入節點。此時，即便時脈信號CK觸發，資料保持電路212(2輸入NAND電路)之輸出信號QM亦維持高位準Hi。即，資料信號D為高位準Hi時，時脈信號CK未傳播至輸出信號QM。因此，資料信號D為高位準Hi時，可抑制與時脈信號CK之觸發相應之電力消耗。
又，於本實施形態之主閂鎖部210中，例如圖13所示，於PMOS電晶體之數量、與NMOS電晶體之數量彼此相等之情形，可使主閂鎖部210之電路佈局之平衡較佳。
＜4.第2實施形態之變化例＞ 接著，說明第2實施形態之正反器電路200之變化例。
[變化例F] 於第2實施形態中，以時脈信號CK自低位準Lo上升至高位準Hi時，較內部信號產生電路211之輸出(內部信號Lat)自高位準Hi遷移為低位準Lo，更早使資料保持電路212之輸出信號QM自高位準Hi遷移為低位準Lo之方式，調整主閂鎖電路210之電晶體。
例如，亦可以與NMOS電晶體(M4、M6)之L長相比，資料保持電路212內之2個NMOS電晶體之L長更細之方式，調整NMOS電晶體(M4、M6)及2個NMOS電晶體之L長。又，例如，亦可以與NMOS電晶體(M4、M6)之閾值電壓相比，資料保持電路212內之2個NMOS電晶體之閾值電壓更低之方式，調整NMOS電晶體(M4、M6)及2個NMOS電晶體之閾值電壓。又，例如，亦可以與NMOS電晶體(M4、M6)之W寬相比，資料保持電路212內之2個NMOS電晶體之W寬更大之方式，調整NMOS電晶體(M4、M6)及2個NMOS電晶體之W寬。
本變化例中，於主閂鎖電路210之電晶體中完成如上所述之調整。藉此，可抑制因主閂鎖電路210之電晶體之特性偏差而於主閂鎖電路210產生錯誤作動。
[變化例G] 圖14係顯示第2實施形態之正反器電路200之電路構成之一變化例之圖。於第2實施形態中，亦可例如圖14所示，將圖13之內部信號產生電路211之定電壓線側之1個PMOS電晶體、與圖13之從動閂鎖部220之定電壓線側之1個PMOS電晶體共用化。另，圖14中之M31為共用化之PMOS電晶體。進而，本變化例中，亦可例如圖14所示，將圖13之內部信號產生電路211之接地線側之1個NMOS電晶體、與圖13之從動閂鎖部220之接地線側之1個NMOS電晶體共用化。另，圖14中之M32為共用化之PMOS電晶體。於此種情形，可由14個電晶體構成主閂鎖電路210及從動閂鎖部220。又，藉由該共用化，於主閂鎖電路210及從動閂鎖部220中，PMOS電晶體之數量、與NMOS電晶體之數量彼此變得相等，因而亦可消除主閂鎖電路210及從動閂鎖電路220之電路佈局之不平衡。
[變化例H] 圖15係顯示第2實施形態之正反器電路200之電路構成之一變化例之圖。於第2實施形態中，主閂鎖電路210亦可進而具有1個電晶體(NMOS電晶體(M33))、與1個反相器Inv1。對反相器Inv1輸入內部信號Lat，於反相器Inv1中，使內部信號Lat反轉之信號(反轉信號LatB)輸入至電晶體M33之閘極。電晶體M4、M6彼此串聯連接，電晶體M5、M33彼此連接。再者，彼此串聯連接之電晶體M4、M6、與彼此串聯連接之電晶體M5、M33彼此並聯連接。
於第2實施形態中，節點N2之狀態藉由輸入至3個電晶體(M4～M6)之信號((D+CK)・QM)決定。然而，於本變化例中，節點N2之狀態藉由輸入至4個電晶體(M4～M6、M33)之信號(D・QM+CK・LatB)決定。
於本變化例中，增加3個內部信號產生電路211內之電晶體。然而，藉由設置4個電晶體(M4～M6、M33)及1個反相器Inv1以取代3個電晶體(M4～M6)，可消除變化例A所言及般之遷移之時序限制。即，藉由設置4個電晶體(M4～M6、M33)及1個反相器Inv1以取代3個電晶體(M4～M6)，可較內部信號產生電路121之輸出(內部信號Lat)自高位準Hi遷移為低位準Lo，更早使資料保持電路122之輸出信號QN自高位準Hi遷移為低位準Lo。因此，可抑制因主閂鎖電路210之電晶體之特性偏差而於主閂鎖電路210產生錯誤作動。又，亦可減小資料保持電路212內之2個NMOS電晶體之尺寸，因而可於此種情形減少時脈信號CK之閘極電容。
[變化例I] 圖16係顯示變化例H之正反器電路200之電路構成之一變化例之圖。於變化例H中，亦可例如圖16所示，將圖15之內部信號產生電路211之定電壓線側之1個PMOS電晶體、與圖15之從動閂鎖部220之定電壓線側之1個PMOS電晶體共用化。另，圖16中之M31為共用化之PMOS電晶體。進而，本變化例中，亦可例如圖16所示，將圖15之內部信號產生電路211之接地線側之1個NMOS電晶體、與圖15之從動閂鎖部220之接地線側之1個NMOS電晶體共用化。另，圖16中之M32為共用化之PMOS電晶體。再者，於本變化例中，亦可例如圖16所示，將圖15之反相器Inv1所含之1個電晶體、與圖15之電晶體M33共用化。
於此種情形，可由16個電晶體構成主閂鎖電路210及從動閂鎖部220。又，藉由該共用化，於主閂鎖電路210及從動閂鎖部220中，PMOS電晶體之數量、與NMOS電晶體之數量彼此變得相等，因而亦可消除主閂鎖電路210及從動閂鎖電路220之電路佈局之不平衡。
[變化例J] 圖17係顯示第2實施形態之正反器電路200之電路構成之一變化例之圖。於第2實施形態中，資料保持電路212亦可構成為可執行將輸出信號Q設為零(0)之清除(Clear)動作。資料保持電路212亦可例如圖17所示，進而具有電晶體(M34)(PMOS電晶體)、及電晶體(M35)(NMOS電晶體)。
電晶體(M34)於資料保持電路212中，設置於定電壓線、與彼此並聯連接之2個PMOS電晶體之間。對電晶體(M34)之閘極輸入重設信號CH。電晶體(M35)於資料保持電路212中相對於彼此串聯連接之2個NMOS電晶體並聯連接。對電晶體(M35)之閘極輸入重設信號CH。如此，僅對資料保持電路212追加2個電晶體(M34、M35)，即可實現清除功能。
[變化例K] 圖18係顯示第2實施形態之正反器電路200之電路構成之一變化例之圖。於第2實施形態中，資料保持電路212及輸出電路230亦可構成為可執行將輸出信號Q設為1之設置(Set)動作。資料保持電路212亦可例如圖18所示，進而具有電晶體(M36)(PMOS電晶體)、及電晶體(M37)(NMOS電晶體)。
電晶體(M36)於資料保持電路212中，相對於彼此並聯連接之2個PMOS電晶體並聯連接。對電晶體(M36)之閘極輸入控制信號SN。電晶體(M37)於資料保持電路212中，相對於彼此串聯連接之2個NMOS電晶體串聯連接。對電晶體(M37)之閘極輸入控制信號SN。
輸出電路230具有NAND電路，以取代用以將輸出信號Q反饋至資料保持電路212之反相器。對該NAND電路，輸出信號Q及設置信號SN作為輸入信號輸入。該NAND電路之輸出信號輸入至資料保持電路212之1者之PMOS電晶體之閘極、與資料保持電路212之1者之NMOS電晶體之閘極。如此，對資料保持電路212追加2個電晶體(M36、M37)，且於輸出電路230中，設置NAND電路以取代反相器，藉此可實現設置功能。
[變化例L] 圖19係顯示第2實施形態之正反器電路200之電路構成之一變化例之圖。於第2實施形態中，內部信號產生電路211亦可具有選擇資料信號D、SI之邏輯電路。內部信號產生電路211例如圖19所示，於定電壓線側及接地線側之各者，具有選擇資料信號D及測試信號SI之任一者之邏輯電路。
定電壓線側之邏輯電路例如具有4個NMOS電晶體(M2、M41、M42、M43)。NMOS電晶體(M2、M41)彼此串聯連接，NMOS電晶體(M42、M43)彼此串聯連接。彼此串聯連接之NMOS電晶體(M2、M41)、與彼此串聯連接之NMOS電晶體(M42、M43)彼此並聯連接。資料信號D輸入至NMOS電晶體(M2)之閘極，控制信號S輸入至NMOS電晶體(M41)之閘極，測試信號SI輸入至NMOS電晶體(M42)之閘極，使控制信號S反轉之信號(反轉信號sb)輸入至NMOS電晶體(M43)之閘極。
接地線側之邏輯電路例如具有4個PMOS電晶體(M4、M44、M45、M46)。PMOS電晶體(M5、M44)彼此串聯連接，PMOS電晶體(M45、M46)彼此串聯連接。彼此串聯連接之PMOS電晶體(M5、M44)、與彼此串聯連接之PMOS電晶體(M45、M46)彼此並聯連接。資料信號D輸入至PMOS電晶體(M5)之閘極，反轉信號sb輸入至PMOS電晶體(M44)之閘極，控制信號S輸入至PMOS電晶體(M45)之閘極，測試信號SI輸入至PMOS電晶體(M46)之閘極。
[變化例M] 圖20係顯示變化例L之正反器電路200之電路構成之一變化例之圖。於變化例L中，資料保持電路212亦可例如圖20所示，進而具有電晶體(M34)(PMOS電晶體)、及電晶體(M35)(NMOS電晶體)。再者，於變化例L之內部信號產生電路211中，PMOS電晶體(M1)設置於較4個電晶體(M2、M41～M43)更靠近定電壓線。再者，於變化例L之從動閂鎖部220中，省略被輸入時脈信號CK之PMOS電晶體，且被輸入反轉信號QSb之PMOS電晶體與PMOS電晶體(M1)並聯連接。
於本變化例中，設置有對資料信號D及反轉信號QSb進行NOR之邏輯運算之NOR電路。該NOR電路之輸出(控制信號Ic)輸入至PMOS電晶體(M34)及NMOS電晶體(M35)之閘極。藉此，輸入信號(資料信號D)及輸出信號Q同為零(0)時，可對主閂鎖部210及從動閂鎖部220進行重設。其結果，可避免輸入信號(資料信號D)為低位準Lo時之時脈信號CK觸發所引起之無用之充放電。
於通常之正反器電路，附加內部冗餘觸發抑制功能時，必須使用輸入信號(資料信號D)及輸出信號Q之EXNOR(exclusive-NOR：互斥非或)。另一方面，於本變化例之正反器電路200中，輸入信號(資料信號D)為高位準Hi時，因最初未產生內部冗餘觸發，故僅於輸入信號(資料信號D)為低位準Lo時進行重設即可。因此，可按簡單NOR(即，更少之電晶體數)而非EXNOR進行重設。
[變化例O] 圖21係顯示變化例H之正反器電路200之電路構成之一變化例之圖。於變化例H中，資料保持電路212亦可例如圖20所示，相對於圖15之資料保持電路212，進而具有電晶體(M34)(PMOS電晶體)、電晶體(M35)(NMOS電晶體)、及電晶體(M47)(PMOS電晶體)。
電晶體(M47)串聯連接於電晶體(M34)，且於資料保持電路212中亦串聯連接於被輸入內部信號Lat之NMOS電晶體。對電晶體(M47)之閘極，輸入內部信號Lat。對PMOS電晶體(M34)及NMOS電晶體(M35)之閘極輸入重設信號CH。若重設信號CH變為高位準Hi，則清除為有效，若重設信號CH變為低位準Lo，則清除為無效。另，於圖21中，雖有圖15中之電晶體之串聯順序對調之部位，但對電路之邏輯自身無影響。
如此，藉由對資料保持電路212追加3個電晶體(M34、M35、M47)，可實現清除功能，同時將構成反相器Inv1之電晶體以其他電晶體共用化。
[變化例P] 圖22係顯示變化例O之正反器電路200之電路構成之一變化例之圖。於變化例O中，亦可設置對資料信號D及反轉信號QSb進行NOR之邏輯運算之NOR電路。該NOR電路之輸出(控制信號Ic)輸入至PMOS電晶體(M34)及NMOS電晶體(M35)之閘極。藉此，輸入信號(資料信號D)及輸出信號Q同為零(0)時，可對主閂鎖部210及從動閂鎖部220進行重設。其結果，可避免輸入信號(資料信號D)為低位準Lo時之時脈信號CK觸發所引起之無用之充放電。
另，於本變化例中，亦可例如圖23所示，設置有3輸入OAI(OrAndInventer：與或反相器)以取代上述NOR電路。3輸入OAI藉由對資料信號D及反轉信號QSb進行NOR邏輯運算之NOR電路、及對該NOR電路之輸出信號、與重設信號CL進行NAND邏輯運算之NAND電路而構成。3輸入OAI之輸出(NAND電路之輸出)作為控制信號Ic輸入至PMOS電晶體(M34)及NMOS電晶體(M35)之閘極。若控制信號Ic變為低位準Lo，則清除為有效，若控制信號Ic變為高位準Hi，則清除為無效。 [變化例Q] 圖24係顯示變化例O之正反器電路200之電路構成之一變化例之圖。於變化例O中，資料保持電路212及輸出電路230亦可構成為可執行將輸出信號Q設為1之設置動作。資料保持電路212亦可例如圖24所示，進而具有電晶體(M48)(PMOS電晶體)、及電晶體(M49)(NMOS電晶體)。
電晶體(M48)於資料保持電路212中，相對於彼此串聯連接之2個PMOS電晶體(電晶體(M34)及被輸入時脈信號CK之電晶體)並聯連接。對電晶體(M48)之閘極輸入控制信號QSa(後述)。電晶體(M49)於資料保持電路212中，相對於被輸入時脈信號CK之NMOS電晶體(M35)串聯連接。控制信號QSa輸入至電晶體(M49)之閘極。
輸出電路230具有2輸入1輸出之NAND電路，以取代用以將輸出信號Q反饋至資料保持電路212之反相器。對該NAND電路，輸出信號Q及設置信號SN作為輸入信號輸入。該NAND電路之輸出信號(控制信號QSa)輸入至2個電晶體(M48、M49)之閘極。如此，對資料保持電路212追加2個電晶體(M48、M49)，且於輸出電路230中，設置NAND電路以取代反相器，藉此可實現設置功能。
例如，被輸入控制信號Ic之電晶體(M34、M35)於自動進行重設時，欲將輸出信號QM設為低位準Lo。另一方面，被輸入來自外部之設置信號SN之電晶體(M48、M49)於進行設置動作時，欲將輸出信號QM設為高位準Hi。為使自外部輸入之設置信號SN引起之設置動作優先進行，電晶體(M48、M49)配置於較電晶體(M34、M35)更靠近接地線之位置。
＜3.第3實施形態＞ [構成] 圖25係顯示本揭示之第3實施形態之時脈閘控胞300之功能區塊之一例之圖。時脈閘控胞300為例如用以停止向資料無變化之暫存器輸入之時脈，抑制該暫存器中之無用之電力消耗的電路。時脈閘控胞300具備啟動產生部310、閂鎖部320及輸出部330。對時脈閘控胞300，輸入時脈信號CK及系統用啟用信號E。輸出信號Q自時脈閘控胞300輸出。時脈信號CK為用以控制時脈閘控胞300之動作之信號。輸出信號Q為例如輸出至暫存器等之信號。
啟動產生部310例如圖25所示，包含2個反相器INV51、52。啟用信號E作為輸入信號輸入至反相器INV51。自反相器INV51輸出啟用信號E之反轉信號(控制信號ten)。反相器INV51之輸出信號即控制信號ten作為輸入信號輸入至反相器INV52。自反相器INV52輸出控制信號ten之反轉信號(控制信號tep)。啟用信號E作為輸入信號輸入至啟動產生部310，自啟動產生部310輸出控制信號ten、tep。
於啟動產生部310中，啟用信號E為低位準Lo(禁用)時，控制信號ten變為高位準Hi(啟用)，控制信號tep變為低位準Lo。又，於啟動產生部310中，啟用信號E為高位準Hi時，控制信號ten變為低位準Lo，控制信號tep變為高位準Hi。
閂鎖部320為由包含NAND電路之單相時脈電路構成之閂鎖電路(單相時脈閂鎖電路)。閂鎖部320例如圖25所示，包含使用控制信號ten、tep之內部信號產生電路321、與資料保持電路322而構成。
內部信號產生電路321於啟用信號E為低位準Lo時(即，控制信號ten為高位準Hi，控制信號tep為低位準Lo時)，將低位準Lo作為內部信號Lat輸出。內部信號產生電路321於啟用信號E為高位準Hi時(即，控制信號ten為低位準Lo，控制信號tep為高位準Hi時)，將高位準Hi作為內部信號Lat輸出。內部信號產生電路321使時脈信號CK直接透過且輸出至資料保持電路322。對資料保持電路322，自內部信號產生電路321輸入時脈信號CK及內部信號Lat。
即，閂鎖部320具有：邏輯電路，其將來自外部之時脈信號CK輸入至資料保持電路322(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內啟用信號E變為低位準Lo，則將低位準Lo之內部信號Lat輸入至資料保持電路322(2輸入NAND電路)中之另一者之輸入節點。
資料保持電路322於啟用信號E為低位準Lo時，即便時脈信號CK觸發，內部信號Lat亦維持低位準Lo，因而將高位準Hi作為輸出信號QN輸出。即，於啟用信號E為低位準Lo時，時脈信號CK未傳播至輸出信號QN以及輸出電路130之輸出信號Q。
另一方面，資料保持電路322於啟用信號E為高位準Hi時，若時脈信號CK自低位準Lo變化為高位準Hi，則使輸出信號QN自高位準Hi變化為低位準Lo。又，資料保持電路322於啟用信號E為高位準Hi時，若時脈信號CK自高位準Hi變化為低位準Lo，則使輸出信號QN自低位準Lo變化為高位準Hi。即，於啟用信號E為高位準Hi時，時脈信號CK傳播至輸出信號QN以及輸出電路230之輸出信號Q。
內部信號產生電路321例如圖25所示，藉由閂鎖電路321a、與輔助電路321b而構成。對閂鎖電路321a輸入控制信號ten、tep及時脈信號CK。自閂鎖電路321a輸出控制信號ten、tep、與內部信號sn1、sn2、sp1、sp2。對輔助電路321b輸入控制信號ten、tep、內部信號sn1、sn2、sp1、sp2、時脈信號CK、及輸出信號QN。自輔助電路321b輸出內部信號Lat。
閂鎖電路321a於時脈信號CK為低位準Lo時，獲取控制信號ten、tep之狀態。閂鎖電路321a為SRAM(Static Random-Access Memory：靜態隨機存取記憶體)方式之閂鎖電路。閂鎖電路321a例如圖26所示，包含2個NMOS電晶體M51、M52、與2個反相器INV54、55而構成。
於NMOS電晶體M51中，一者之源極、汲極端子連接於被輸入控制信號ten之端子、與輔助電路321b，另一者之源極、汲極端子連接於反相器INV54之輸入端子、與輔助電路321b。NMOS電晶體M51之閘極連接於被輸入時脈信號CK之端子。於NMOS電晶體M52中，一者之源極、汲極端子連接於被輸入控制信號tep之端子、與輔助電路321b，另一者之源極、汲極端子連接於反相器INV55之輸入端子、與輔助電路321b。NMOS電晶體M52之閘極連接於被輸入時脈信號CK之端子。反相器INV54、55之輸出端子分別連接於輔助電路321b。
輔助電路321b係修正寫入資料保持電路322之內部信號Lat之電路。輔助電路321b具有防止所謂「Vth降低」之現象之功能、與防止「寫入時之資料衝突」之功能。「Vth降低」意指因於閂鎖電路321a內存在各通路電晶體(NMOS電晶體M51、M52)，致使信號位準僅上升至較期望之值低通路電晶體之閾值電壓Vth之量之值的現象。「寫入時之資料衝突」意指來自閂鎖電路321a中之第1通路(包含NMOS電晶體M51及反相器INV54之通路)之信號(控制信號sn2)、與來自閂鎖電路321a中之第2通路(包含NMOS電晶體M52及反相器INV55之通路)之信號(控制信號sp2)同輸入至資料保持電路322。若產生該「寫入時之資料衝突」，則資料保持電路322引發與期望之動作不同之動作(錯誤動作)。輔助電路321b將與閂鎖電路321a所獲取之控制信號ten、tep之狀態中未產生「Vth降低」者之狀態對應之信號，作為內部信號Lat輸入至資料保持電路322。
輔助電路321b例如圖26所示包含4個PMOS電晶體M53～M56、與2個NMOS電晶體M57、58而構成。PMOS電晶體M53、PMOS電晶體M55及NMOS電晶體M57彼此並聯連接。於PMOS電晶體M53、PMOS電晶體M55及NMOS電晶體M57中，一者之源極、汲極端子連接於傳播控制信號sn2之配線，另一者之源極、汲極端子連接於傳播控制信號sp1之配線。PMOS電晶體M54、PMOS電晶體M56及NMOS電晶體M58彼此並聯連接。於PMOS電晶體M54、PMOS電晶體M56及NMOS電晶體M58中，一者之源極、汲極端子連接於傳播控制信號sn1之配線，另一者之源極、汲極端子連接於傳播控制信號sp2之配線。
PMOS電晶體M53之閘極連接於被輸入控制信號ten之端子。PMOS電晶體M54之閘極連接於被輸入控制信號tep之端子。PMOS電晶體M55之閘極連接於被輸入時脈信號CK之端子。PMOS電晶體M56之閘極連接於被輸入時脈信號CK之端子。PMOS電晶體M57之閘極連接於輸出輸出信號QN之資料保持電路122之端子。PMOS電晶體M58之閘極連接於輸出輸出信號QN之資料保持電路122之端子。
資料保持電路322例如圖25所示藉由2輸入1輸出之NAND電路構成。對NAND電路輸入時脈信號CK及內部信號產生電路321之內部信號Lat。NAND電路之輸出信號QN輸入至輔助電路321b及輸出部330。
輸出電路330為使資料保持電路322之輸出信號(輸出信號QN)反轉之反相器，將輸出信號QN之反轉信號作為輸出信號Q輸出。反相器例如藉由2個電晶體(PMOS電晶體、NMOS電晶體)構成。於時脈閘控胞300中，藉由資料保持電路322之NAND電路、與輸出電路330之反相器，實現AND電路。即，於時脈閘控胞300中，閂鎖部320內之一部分之電路(NAND電路)兼作設置於閂鎖部320之後段之AND電路之一部分。
圖27、圖28係顯示比較例之閂鎖部320’之電路構成之一例之圖。圖27記載之閂鎖部320’成為如下所述之電路，即，於閂鎖部320中省略輔助電路321b，且反相器INV54之輸出端子連接於反相器INV55之輸入端子，反相器INV55之輸出端子連接於反相器INV54之輸入端子。圖28記載之閂鎖部320’成為閂鎖部320中省略PMOS電晶體M57、58之電路。
圖29係具有圖27記載之閂鎖部320’之時脈閘控胞300之波形圖。圖30係具有圖28記載之閂鎖部320’之時脈閘控胞300之波形圖。圖31係具有圖26記載之閂鎖部320之時脈閘控胞300之波形圖。圖29、圖30記載之「錯誤動作」意指與圖31記載之波形不同之波形。
如圖29所示，於具有圖27記載之閂鎖部320’之時脈閘控胞300中，電壓發生「Vth降低」。「Vth降低」之位準根據製造偏差而變化。「Vth降低」之影響使中間電位之貫通電流增大。其中製造偏差較大者產生超過邏輯臨限值之「Vth降低」，藉此，有產生無法於閂鎖部進行資料寫入或資料保持之錯誤作動的可能性。有「寫入時之資料衝突」之情形，必須以確實寫入之方式調整寫入側與保持側之電晶體尺寸(W長、驅動能力)，且必須相對於保持側，將寫入側設為考慮製造偏差之足夠大之尺寸。於本電路中，因不產生「寫入時之資料衝突」，故pch(p型通道)與nch(n型通道)皆可以最小尺寸製作。
另一方面，於具有圖26記載之閂鎖部320之時脈閘控胞300中，未產生如圖29所示般之「Vth降低」或「寫入時之資料衝突」。又，藉由設置有PMOS電晶體M57、58，防止於時脈CK為高位準時，sp1之電壓變位。
圖32係顯示比較例之時脈閘控胞2000之功能區塊之一例之圖。時脈閘控胞2000具備1個反相器Inv、1個NMOS電晶體Tr、高位準產生部2100、反饋控制部2200、及NAND電路。
高位準產生部2100僅於啟用信號EN之反轉信號為低位準且時脈信號CK為低位準時，將高位準供給至第3節點ND3。反饋控制部2200具有時脈信號CK為高位準時，使第3節點ND3之位準反轉且反饋至第2節點ND2的功能。
反饋控制部2200僅於時脈信號CK為高位準之期間且第3節點ND3之位準為高位準之情形將低位準賦予第2節點ND2。反饋控制部2200於第3節點ND3之位準為低位準時無關時脈信號CK之狀態而將高位準賦予第2節點ND2，該等以外之情形，不進行位準傳遞。
於時脈閘控胞2000中，於第2節點ND2產生「Vth降低」。因此，有易受製程偏差影響、動作不良或洩漏電流增大之顧慮。
圖33係顯示比較例之時脈閘控胞3000之功能區塊之一例之圖。時脈閘控胞3000為以自閘控停止時脈之方式之電路。於該方式中，用以控制自閘控之控制電路3100必須與閂鎖電路3200分開設置，電路規模變大。
[效果] 於本實施形態中，閂鎖電路320由包含NAND電路之單相時脈電路構成。如此，藉由使用未使用時脈信號CK之反轉信號之單相時脈電路，可抑制與時脈信號CK之觸發相應之電力消耗。又，於該組合邏輯電路300中，設置有使閂鎖電路320之輸出信號QN反轉之反相器INV53(輸出電路330)。藉此，因可藉由閂鎖電路320內之NAND電路、與反相器INV53(輸出電路330)構成AND電路，故相較於與閂鎖電路320分開設置AND電路之情形，可抑制電路規模。
於本實施形態中，於啟動產生部310中，啟用信號E為低位準Lo時，產生高位準Hi之控制信號ten、與低位準Lo之控制信號ten。又，啟用信號E為高位準Hi時，產生低位準Lo之控制信號ten、與高位準Hi之控制信號ten。再者，於本實施形態中，於閂鎖部320中，來自外部之時脈信號CK輸入至資料保持電路322(2輸入NAND電路)中之一者之輸入節點，若時脈信號CK為低位準Lo之期間內啟用信號E變為高位準Hi，則低位準Lo之內部信號Lat輸入至資料保持電路322(2輸入NAND電路)中之另一者之輸入節點。此時，即便時脈信號CK觸發，資料保持電路322(2輸入NAND電路)之輸出信號QN亦維持高位準Hi。即，啟用信號E為低位準Lo時，時脈信號CK當然未傳播至輸出信號QN，無論時脈信號CK觸發幾次，除時脈信號CK連接之電晶體之閘極端子以外，不存在充放電之節點。因此，啟用信號E為低位準Lo時，可抑制與時脈信號CK之觸發相應之電力消耗。
於本實施形態中，設置有獲取控制信號ten、tep之狀態之閂鎖電路321a、及將與閂鎖電路321a所獲取之控制信號ten、tep之狀態中未產生「Vth降低」者之狀態對應之信號，作為內部信號Lat輸入至資料保持電路322之輔助電路321b。藉此，可防止於輸出信號QN產生錯誤動作。
＜4.第3實施形態之變化例＞ 接著，對第3實施形態之時脈閘控胞300之變化例進行說明。
[變化例R] 圖34係顯示啟動產生部310之電路構成之一變化例之圖。於本變化例中，啟動產生部310具有NOR電路、與反相器INV52。
啟用信號E及測試用啟用信號T作為輸入信號輸入至NOR電路。自NOR電路輸出2個輸入信號之NOR作為控制信號ten。NOR電路之輸出信號(控制信號ten)輸入至反相器INV52。自反相器INV52輸出控制信號ten之反轉信號(控制信號tep)。於此種情形，亦可獲得與上述實施形態同樣之效果。
[變化例S] 圖35係顯示閂鎖部320之電路構成之一變化例之圖。於本變化例中，具有如下所述之功能，即，於改變啟用信號T之極性之情形且啟用信號T為低位準Lo時，自輸出信號Q輸出時脈，於啟用信號T為高位準Hi時停止時脈。於此種情形，亦可獲得與上述實施形態同樣之效果。
[變化例T] 圖36係顯示啟動產生部310之電路構成之一變化例之圖。於本變化例中，啟動產生部310具有2個反相器INV56、INV57。於本變化例中，對於啟動產生部310，啟用信號E、與啟用信號E之反轉信號(啟用信號EN)作為作動信號輸入。
對反相器INV56輸入啟用信號E。自反相器INV56輸出啟用信號E之反轉信號(控制信號ten)。對反相器INV57輸入啟用信號E之反轉信號(啟用信號EN)。自反相器INV57輸出啟用信號EN之反轉信號(控制信號tep)。於此種情形，亦可獲得與上述實施形態同樣之效果。
然而，第2實施形態之內部信號產生電路211亦可為例如與上述第3實施形態及其變化例之內部信號產生電路321同樣之構成。再者，第2實施形態之資料保持部212亦可為例如與上述第3實施形態及其變化例之資料保持部322同樣之構成。第2實施形態之內部信號產生電路211執行與上述第3實施形態及其變化例之內部信號產生電路311同樣之動作。第2實施形態之資料保持部222執行與上述第3實施形態及其變化例之資料保持部322同樣之動作。其中，輸入資料信號D以取代啟用信號ten，且輸入資料信號D之反轉信號以取代啟用信號tep。
以上，列舉複數個實施形態及其等變化例說明本揭示，但本揭示並非限定於上述實施形態等者，可進行各種變化。另，本說明書中記載之效果僅為例示。本揭示之效果並非限定於本說明書中記載之效果。本揭示亦可具有本說明書中記載之效果以外之效果。
又，例如，本揭示可採用如以下之構成。 (1) 一種組合邏輯電路，其具備： 閂鎖電路，其由包含NAND電路之單相時脈電路構成；及 反相器電路，其使上述閂鎖電路之輸出信號反轉。 (2) 如(1)記載之組合邏輯電路，其進而具備： 信號產生電路，其於自外部輸入之啟用信號為低位準時產生高位準之控制信號，於上述啟用信號為高位準時產生低位準之控制信號；且 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內上述控制信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。 (3) 如(1)記載之組合邏輯電路，其進而具備： 信號產生電路，其於自外部輸入之第1啟用信號及第2啟用信號同為低位準時產生高位準之控制信號，於上述第1啟用信號及上述第2啟用信號之任一者為高位準時產生低位準之控制信號；且 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內上述控制信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。 (4) 如(1)或(2)記載之組合邏輯電路，其中 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內自外部輸入之啟用信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。 (5) 如(1)記載之組合邏輯電路，其進而具備： 信號產生電路，其於自外部輸入之第1啟用信號及第2啟用信號同為高位準時產生高位準之控制信號，於上述第1啟用信號及上述第2啟用信號之任一者為低位準時產生低位準之控制信號；且 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內上述控制信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。 (6) 如(2)記載之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。 (7) 如(3)記載之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。 (8) 如(4)記載之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。 (9) 如(5)記載之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。 (10) 如(1)至(9)中任一項記載之組合邏輯電路，其中 上述單相時脈電路以較上述NAND電路中之另一者之輸入節點自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。 (11) 如(1)至(10)中任一項記載之組合邏輯電路，其中 上述單相時脈電路包含對上述NAND電路附加之2個第1電晶體，且藉由上述2個第1電晶體實現清除動作。 (12) 如(1)至(11)中任一項記載之組合邏輯電路，其中 上述單相時脈電路包含對上述NAND電路附加之2個第2電晶體，且藉由上述2個第2電晶體實現設置動作。 (13) 如(1)記載之組合邏輯電路，其中 上述單相時脈電路進而包含： 閂鎖部，其獲取自外部輸入之啟用信號與上述啟用信號之反轉信號之狀態；及 輸入電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，且將與上述閂鎖部中獲取之上述啟用信號及上述反轉信號之狀態中任一者之狀態對應之信號輸入至上述NAND電路中之另一者之輸入節點。
根據本揭示之一態樣之組合邏輯電路，因以包含NAND電路之單相時脈電路構成閂鎖電路，且設置使閂鎖電路之輸出信號反轉之反相器電路，故可抑制與時脈之觸發相應之電力消耗，且抑制電路規模。另，本揭示之效果未必限定於此處所記載之效果，亦可為本說明書中記載之任意效果。
本申請案係基於在日本專利局於2020年10月30日申請之日本專利申請案號第2020-183227號而主張優先權者，該申請案之全部內容以引用之方式併入本申請案中。
若為熟知本技藝者，則可根據設計上之要求或其他要因而想到各種修正、組合、次組合、及變更，但應理解該等包含於隨附之申請專利範圍及其均等物之範圍內。
100:時脈閘控胞 110:啟動產生部 120:閂鎖部 121:內部信號產生電路 122:資料保持電路 130:輸出部 140:啟動產生部 150:啟動產生部 160:啟動產生部 200:正反器電路 210:主閂鎖電路 211:內部信號產生電路 212:資料保持電路 220:從動閂鎖部 222:資料保持部 230:輸出部 300:時脈閘控胞 310:啟動產生部 311:內部信號產生電路 320:閂鎖電路 320’:閂鎖部 321:內部信號產生電路 321a:閂鎖電路 321b:輔助電路 322:資料保持電路 330:輸出電路 1000:時脈閘控胞 1110:啟動產生部 1120:閂鎖部 1130:輸出部 2000:時脈閘控胞 2100:高位準產生部 2200:反饋控制部 3000:時脈閘控胞 3100:控制電路 3200:閂鎖電路 CH:重設信號 CK:時脈信號 D:資料信號 E:系統用啟用信號 EN:啟用信號 Hi:高位準 Ic:控制信號 Inv:反相器 Inv1:反相器 INV51～INV57:反相器 Lat:內部信號 LatB:反轉信號 Lo:低位準 M1～M11:電晶體 M21～M37:電晶體 M41～M49:電晶體 M51～M58:電晶體 N1:節點 N2:節點 N3:節點 ND2:第2節點 ND3:第3節點 NR_TE:啟用信號 Q:輸出信號 QM:輸出信號 QN:輸出信號 QS:輸出信號 QSa:控制信號 QSb:反轉信號 S:控制信號 sb:反轉信號 SI:測試信號 SN:控制信號 sn1:內部信號 sn2:內部信號 sp1:內部信號 sp2:內部信號 T:測試用啟用信號 ten:控制信號 tep:控制信號 TN:啟用信號 Tr:NMOS電晶體
圖1係顯示本揭示之第1實施形態之時脈閘控胞之功能區塊之一例之圖。 圖2係顯示圖1之時脈閘控胞之狀態遷移之圖。 圖3係顯示圖1之時脈閘控胞之電路構成之一例之圖。 圖4係顯示比較例之時脈閘控胞之功能區塊之一例之圖。 圖5係顯示圖1之時脈閘控胞之電路構成之一變化例之圖。 圖6係顯示圖1之時脈閘控胞之電路構成之一變化例之圖。 圖7係顯示圖1之時脈閘控胞之功能區塊之一變化例之圖。 圖8係顯示圖7之時脈閘控胞之狀態遷移之圖。 圖9係顯示圖7之時脈閘控胞之電路構成之一變化例之圖。 圖10係顯示圖7之時脈閘控胞之電路構成之一變化例之圖。 圖11係顯示圖7之時脈閘控胞之電路構成之一變化例之圖。 圖12A係顯示圖1之時脈閘控胞之功能區塊之一變化例之圖。 圖12B係顯示圖7之時脈閘控胞之功能區塊之一變化例之圖。 圖13係顯示本揭示之第2實施形態之正反器電路之電路構成之一例之圖。 圖14係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖15係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖16係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖17係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖18係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖19係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖20係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖21係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖22係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖23係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖24係顯示圖13之正反器電路之電路構成之一變化例之圖。 圖25係顯示本揭示之第3實施形態之時脈閘控胞之功能區塊之一例之圖。 圖26係顯示圖25之閂鎖部之電路構成之一例之圖。 圖27係顯示圖25之閂鎖部之電路構成之一變化例之圖。 圖28係顯示圖25之閂鎖部之電路構成之一變化例之圖。 圖29係具有圖27之閂鎖部之時脈閘控胞之波形圖。 圖30係具有圖28之閂鎖部之時脈閘控胞之波形圖。 圖31係具有圖26之閂鎖部之時脈閘控胞之波形圖。 圖32係顯示比較例之時脈閘控胞之電路構成例之圖。 圖33係顯示比較例之時脈閘控胞之電路構成例之圖。 圖34係顯示圖25之啟動產生部之電路構成之一變化例之圖。 圖35係顯示圖25之閂鎖部之電路構成之一變化例之圖。 圖36係顯示圖25之啟動產生部之電路構成之一變化例之圖。
100:時脈閘控胞
110:啟動產生部
120:閂鎖部
121:內部信號產生電路
122:資料保持電路
130:輸出部
CK:時脈信號
E:系統用啟用信號
Lat:內部信號
NR_TE:啟用信號
Q:輸出信號
QN:輸出信號
T:測試用啟用信號

Claims (13)

  1. 一種組合邏輯電路，其具備： 閂鎖電路，其由包含NAND電路之單相時脈電路構成；及 反相器電路，其使上述閂鎖電路之輸出信號反轉。
  2. 如請求項1之組合邏輯電路，其進而具備： 信號產生電路，其於自外部輸入之啟用信號為低位準時產生高位準之控制信號，於上述啟用信號為高位準時產生低位準之控制信號；且 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內上述控制信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。
  3. 如請求項1之組合邏輯電路，其進而具備： 信號產生電路，其於自外部輸入之第1啟用信號及第2啟用信號同為低位準時產生高位準之控制信號，於上述第1啟用信號及上述第2啟用信號之任一者為高位準時產生低位準之控制信號；且 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內上述控制信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。
  4. 如請求項1之組合邏輯電路，其中 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內自外部輸入之啟用信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。
  5. 如請求項1之組合邏輯電路，其進而具備： 信號產生電路，其於自外部輸入之第1啟用信號及第2啟用信號同為高位準時產生高位準之控制信號，於上述第1啟用信號及上述第2啟用信號之任一者為低位準時產生低位準之控制信號；且 上述單相時脈電路進而包含：邏輯電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，若上述時脈信號為低位準之期間內上述控制信號變為高位準，則將低位準輸入至上述NAND電路中之另一者之輸入節點。
  6. 如請求項2之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。
  7. 如請求項3之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。
  8. 如請求項4之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。
  9. 如請求項5之組合邏輯電路，其中 上述NAND電路及上述邏輯電路包含複數個電晶體而構成；且 上述NAND電路所包含之第1電晶體及上述邏輯電路所包含之第2電晶體以於上述時脈信號上升時較上述邏輯電路之輸出自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。
  10. 如請求項1之組合邏輯電路，其中 上述單相時脈電路以較上述NAND電路中之另一者之輸入節點自高位準遷移為低位準更早使上述NAND電路之輸出自高位準遷移為低位準之方式構成。
  11. 如請求項1之組合邏輯電路，其中 上述單相時脈電路包含對上述NAND電路附加之2個第1電晶體，且藉由上述2個第1電晶體實現清除動作。
  12. 如請求項1之組合邏輯電路，其中 上述單相時脈電路包含對上述NAND電路附加之2個第2電晶體，且藉由上述2個第2電晶體實現設置動作。
  13. 如請求項1之組合邏輯電路，其中 上述單相時脈電路進而包含： 閂鎖部，其獲取自外部輸入之啟用信號與上述啟用信號之反轉信號之狀態；及 輸入電路，其將來自外部之時脈信號輸入至上述NAND電路中之一者之輸入節點，且將與上述閂鎖部中獲取之上述啟用信號及上述反轉信號之狀態中任一者之狀態對應之信號輸入至上述NAND電路中之另一者之輸入節點。
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