JP2022073314A - コンバインドロジック回路 - Google Patents

Abstract

【課題】回路規模の増大を抑制することの可能なコンバインドロジック回路を提供する。【解決手段】コンバインドロジック回路は、ラッチ回路を備えたフリップフロップ回路などのクロックゲーティングセルに用いられる。クロックゲーティングセル１００は、ＮＡＮＤ回路１２２を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されたラッチ回路１２０と、ラッチ回路の出力信号を反転させるインバータ回路１３０とを備えている。【選択図】図１

Description

本開示は、コンバインドロジック回路に関する。

従来の一般的なクロックゲーティングセル（Clock Gating Cell）は、クロック遮断時（Disable時）も、セル内のラッチ動作用の内部クロックノードが入力クロックのトグルに従ってトグルし、無駄に電力を消費する。クロック遮断時の電力消費を低減する方策が例えば、以下の非特許文献１に開示されている。

https://www.edn.com/design/integrated-circuit-design/4434410/Recursive-clock-gating--Performance-implications

ところで、上記非特許文献１では、クロックゲーティングセルに対して、上記ノードのトグルを制御する制御回路が追加されるので、回路規模が大きくなってしまうという問題があった。同様の問題は、ラッチ回路を備えたフリップフロップ回路などのコンバインドロジック回路においても生じ得る。従って、回路規模の増大を抑制することの可能なコンバインドロジック回路を提供することが望ましい。

本開示の一側面に係るコンバインドロジック回路は、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されたラッチ回路と、ラッチ回路の出力信号を反転させるインバータ回路とを備えている。

本開示の一側面に係るコンバインドロジック回路では、ラッチ回路が、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されている。このように、クロックの反転信号を使用しないＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路を用いることにより、クロックのトグルに応じた電力消費が抑えられる。また、このコンバインドロジック回路では、ラッチ回路の出力信号を反転させるインバータ回路が設けられている。これにより、ラッチ回路内のＮＡＮＤ回路と、インバータ回路とにより、ＡＮＤ回路を構成することができるので、ラッチ回路とは別に、ＡＮＤ回路を設けた場合と比べて、回路規模が抑えられる。

本開示の第１の実施の形態に係るクロックゲーティングセルの機能ブロックの一例を表す図である。 図１のクロックゲーティングセルの状態遷移を表す図である。 図１のクロックゲーティングセルの回路構成の一例を表す図である。 比較例に係るクロックゲーティングセルの機能ブロックの一例を表す図である。 図１のクロックゲーティングセルの回路構成の一変形例を表す図である。 図１のクロックゲーティングセルの回路構成の一変形例を表す図である。 図１のクロックゲーティングセルの機能ブロックの一変形例を表す図である。 図７のクロックゲーティングセルの状態遷移を表す図である。 図７のクロックゲーティングセルの回路構成の一変形例を表す図である。 図７のクロックゲーティングセルの回路構成の一変形例を表す図である。 図７のクロックゲーティングセルの回路構成の一変形例を表す図である。 図１のクロックゲーティングセルの機能ブロックの一変形例を表す図である。 図７のクロックゲーティングセルの機能ブロックの一変形例を表す図である。 本開示の第２の実施の形態に係るフリップフロップ回路の回路構成の一例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。 図１３のフリップフロップ回路の回路構成の一変形例を表す図である。

以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

＜１．第１の実施の形態＞
［構成］
図１は、本開示の一実施の形態に係るクロックゲーティングセル１００の機能ブロックの一例を表したものである。図２は、クロックゲーティングセル１００の状態遷移を表したものである。図３は、クロックゲーティングセル１００の回路構成の一例を表したものである。

クロックゲーティングセル１００は、例えば、データの変化がないレジスタへ入力されるクロックを止めて、そのレジスタにおける不要な電力消費を抑制するための回路である。クロックゲーティングセル１００は、イネーブル生成部１１０、ラッチ部１２０および出力部１３０を備えている。クロックゲーティングセル１００には、クロック信号ＣＫ、システム用のイネーブル信号Ｅおよびテスト用のイネーブル信号Ｔが入力される。クロックゲーティングセル１００からは、出力信号Ｑが出力される。クロック信号ＣＫは、クロックゲーティングセル１００の動作を制御するための信号である。出力信号Ｑは、例えば、レジスタなどに出力される信号である。

イネーブル生成部１１０は、例えば、図１に示したように、２入力１出力のＮＯＲ回路を含んでいる。このＮＯＲ回路には、イネーブル信号Ｅ，Ｔが入力信号として入力され、このＮＯＲ回路からは、イネーブル信号ＮＲ＿ＴＥが出力される。イネーブル生成部１１０は、２入力１出力のＮＯＲ回路の代わりに、３入力以上のＮＯＲ回路を含んでいてもよい。

２入力１出力のＮＯＲ回路は、例えば、４つのトランジスタを含んで構成されている。２入力１出力のＮＯＲ回路は、例えば、図３に示したように、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタとを含んで構成されている。２つのＰＭＯＳトランジスタは互いに直列に接続されており、一方のＰＭＯＳトランジスタのゲートには、イネーブル信号Ｅが入力される端子が接続されており、他方のＰＭＯＳトランジスタのゲートには、イネーブル信号Ｔが入力される端子が接続されている。２つのＮＭＯＳトランジスタは、２つのＰＭＯＳトランジスタに対して直列に接続されており、さらに、互いに並列に接続されている。一方のＮＭＯＳトランジスタには、イネーブル信号Ｅが入力される端子が接続されており、他方のＮＭＯＳトランジスタのゲートには、イネーブル信号Ｔが入力される端子が接続されている。２つのＰＭＯＳトランジスタのうち一方のＰＭＯＳトランジスタのソース・ドレイン端子と、２つのＮＭＯＳトランジスタにおける、互いに接続されたソース・ドレイン端子とがノードＮ１に接続されている。２つのＰＭＯＳトランジスタのうち他方のＰＭＯＳトランジスタのソース・ドレイン端子が定電圧線に接続されており、２つのＮＭＯＳトランジスタにおける、ノードＮ１に未接続のソース・ドレイン端子がグラウンド線に接続されている。ノードＮ１がラッチ部１２０に接続されている。

２入力１出力のＮＯＲ回路では、２つの入力信号（Ｅｎａｂｌｅ信号Ｅ，Ｔ）がともにローレベルＬｏ（Ｄｉｓａｂｌｅ）の時、イネーブル信号ＮＲ＿ＴＥがハイレベルＨｉとなる（図２参照）。また、２入力１出力のＮＯＲ回路では、少なくとも一方の入力信号（Ｅｎａｂｌｅ信号ＥおよびＥｎａｂｌｅ信号Ｔの少なくとも一方）がハイレベルＨｉ（Ｅｎａｂｌｅ）になると、イネーブル信号ＮＲ＿ＴＥがローレベルＬｏとなる（図２参照）。つまり、２つの入力信号（Ｅｎａｂｌｅ信号Ｅ，Ｔ）がともにローレベルＬｏ（Ｄｉｓａｂｌｅ）の時だけ、イネーブル信号ＮＲ＿ＴＥがハイレベルＨｉとなる。

ラッチ部１２０は、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されたラッチ回路（ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇラッチ回路）である。ここで、「ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇラッチ回路」とは、ラッチ動作にクロックＣＫの反転信号を必要としないラッチ回路を指している。

ラッチ部１２０は、例えば、図１に示したように、クロック信号ＣＫおよびイネーブル信号ＮＲ＿ＴＥを使用した内部信号生成回路１２１と、データ保持回路１２２とを含んで構成されている。

内部信号生成回路１２１は、２つの入力信号（イネーブル信号Ｅ，Ｔ）がともにローレベルＬｏの時（つまり、イネーブル信号ＮＲ＿ＴＥがハイレベルＨｉの時）には、内部信号ＬａｔとしてローレベルＬｏを出力する（図２参照）。内部信号生成回路１２１は、少なくとも一方の入力信号（イネーブル信号Ｅおよびイネーブル信号Ｔの少なくとも一方）がハイレベルＨｉの時には、内部信号ＬａｔとしてハイレベルＨｉを出力する（図２参照）。内部信号生成回路１２１は、クロック信号ＣＫをそのまま透過してデータ保持回路１２２に出力する。データ保持回路１２２には、内部信号生成回路１２１からクロック信号ＣＫおよび内部信号Ｌａｔが入力される。

つまり、ラッチ部１２０は、データ保持回路１２２（２入力ＮＡＮＤ回路）における一方の入力ノードに外部からのクロック信号ＣＫを入力し、データ保持回路１２２（２入力ＮＡＮＤ回路）における他方の入力ノードには、クロック信号ＣＫがローレベルＬｏの間にイネーブル信号ＮＲ＿ＴＥがハイレベルＨｉになるとローレベルＬｏの内部信号Ｌａｔを入力する論理回路を有している。

データ保持回路１２２は、２つの入力信号（イネーブル信号Ｅ，Ｔ）がともにローレベルＬｏの時には、クロック信号ＣＫがトグルしたとしても、内部信号ＬａｔはローレベルＬｏを維持しているので、出力信号ＱＮとしてハイレベルＨｉを出力する（図２参照）。つまり、２つの入力信号（イネーブル信号Ｅ，Ｔ）がともにローレベルＬｏの時には、クロック信号ＣＫは、出力信号ＱＮひいては、出力回路１３０の出力信号Ｑには伝搬しない。

一方で、データ保持回路１２２は、少なくとも一方の入力信号（イネーブル信号Ｅおよびイネーブル信号Ｔの少なくとも一方）がハイレベルＨｉの時に、クロック信号ＣＫがローレベルＬｏからハイレベルＨｉに変化すると、出力信号ＱＮをハイレベルＨｉからローレベルＬｏに変化させる（図２参照）。また、データ保持回路１２２は、少なくとも一方の入力信号（イネーブル信号Ｅおよびイネーブル信号Ｔの少なくとも一方）がハイレベルＨｉの時に、クロック信号ＣＫがハイレベルＨｉからローレベルＬｏに変化すると、出力信号ＱＮをローレベルＬｏからハイレベルＨｉに変化させる（図２参照）。つまり、少なくとも一方の入力信号（イネーブル信号Ｅおよびイネーブル信号Ｔの少なくとも一方）がハイレベルＨｉの時には、クロック信号ＣＫは、出力信号ＱＮひいては、出力回路１３０の出力信号Ｑに伝搬する。

内部信号生成回路１２１は、例えば、図１に示したように、２入力１出力のＯＲ回路と、２入力１出力のＮＡＮＤ回路とにより構成されている。ＯＲ回路には、クロック信号ＣＫおよびイネーブル信号ＮＲ＿ＴＥが入力される。ＮＡＮＤ回路には、ＯＲ回路の出力信号およびデータ保持回路１２２の出力信号ＱＮが入力される。ＮＡＮＤ回路の内部信号Ｌａｔがデータ保持回路１２２に入力される。

内部信号生成回路１２１は、例えば、図３に示したように、６つのトランジスタ（Ｍ１～Ｍ６）を含んで構成されている。内部信号生成回路１２１は、例えば、３つのＰＭＯＳトランジスタ（Ｍ１～Ｍ３）と、３つのＮＭＯＳトランジスタ（Ｍ４～Ｍ６）とを含んで構成されている。３つのＰＭＯＳトランジスタ（Ｍ１～Ｍ３）のうち、２つのＰＭＯＳトランジスタ（Ｍ１，Ｍ２）は互いに直列に接続されており、残りのＰＭＯＳトランジスタ（Ｍ３）は、互いに直列に接続された２つのＰＭＯＳトランジスタ（Ｍ１，Ｍ２）に対して並列に接続されている。３つのＮＭＯＳトランジスタ（Ｍ４～Ｍ６）のうち、２つのＮＭＯＳトランジスタ（Ｍ４，Ｍ５）は互いに並列に接続されており、残りのＮＭＯＳトランジスタ（Ｍ６）は、互いに並列に接続された２つのＮＭＯＳトランジスタ（Ｍ４，Ｍ５）に対して直列に接続されている。

ＰＭＯＳトランジスタ（Ｍ１）のゲートは、クロック信号ＣＫが入力される端子に接続されており、ＰＭＯＳトランジスタ（Ｍ２）のゲートは、イネーブル生成部１１０のノードＮ１（イネーブル信号ＮＲ＿ＴＥが出力される端子）に接続されており、ＰＭＯＳトランジスタ（Ｍ３）のゲートは、データ保持回路１２２のノードＮ３に接続されている。ＮＭＯＳトランジスタ（Ｍ４）のゲートは、クロック信号ＣＫが入力される端子に接続されており、ＮＭＯＳトランジスタ（Ｍ５）のゲートは、イネーブル生成部１１０のノードＮ１（イネーブル信号ＮＲ＿ＴＥが出力される端子）に接続されており、ＮＭＯＳトランジスタ（Ｍ６）のゲートは、データ保持回路１２２のノードＮ３に接続されている。ＰＭＯＳトランジスタ（Ｍ２，Ｍ３）における、互いに接続されたソース・ドレイン端子と、ＮＭＯＳトランジスタ（Ｍ４）のうち、２つのＮＭＯＳトランジスタ（Ｍ５，Ｍ６）に未接続のソース・ドレイン端子とがノードＮ２に接続されている。ＰＭＯＳトランジスタ（Ｍ１，Ｍ３）における、互いに接続されたソース・ドレイン端子が定電圧線に接続されており、ＮＭＯＳトランジスタ（Ｍ４，Ｍ５）における、互いに接続されたソース・ドレイン端子がグラウンド線に接続されている。

データ保持回路１２２は、例えば、図１に示したように、２入力１出力のＮＡＮＤ回路により構成されている。ＮＡＮＤ回路には、クロック信号ＣＫおよび内部信号生成回路１２１の内部信号Ｌａｔがデータ保持回路１２２に入力される。ＮＡＮＤ回路の出力信号ＱＮは、内部信号生成回路１２１および出力部１３０に入力される。ＮＡＮＤ回路の出力信号ＱＮは、内部信号生成回路１２１におけるＮＡＮＤ回路の１つの入力信号として内部信号生成回路１２１に入力されるとともに、出力部１３０の入力信号として出力部１３０に入力される。

データ保持回路１２２は、例えば、図３に示したように、４つのトランジスタを含んで構成されている。データ保持回路１２２は、例えば、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタとを含んで構成されている。２つのＰＭＯＳトランジスタは、互いに並列に接続されており、一方のＰＭＯＳトランジスタのゲートは、内部信号生成回路１２１のノードＮ２に接続されており、他方のＰＭＯＳトランジスタのゲートは、クロック信号ＣＫが入力される端子に接続されている。２つのＮＭＯＳトランジスタは、互いに直列に接続されており、一方のＮＭＯＳトランジスタのゲートは、クロック信号ＣＫが入力される端子に接続されており、他方のＮＭＯＳトランジスタのゲートは、内部信号生成回路１２１のノードＮ２に接続されている。２つのＮＭＯＳトランジスタのうち一方のＮＭＯＳトランジスタのソース・ドレイン端子と、２つのＰＭＯＳトランジスタにおける、互いに接続されたソース・ドレイン端子とがノードＮ３に接続されている。２つのＮＭＯＳトランジスタのうち他方のＮＭＯＳトランジスタのソース・ドレイン端子がグラウンド線に接続されており、２つのＰＭＯＳトランジスタにおける、ノードＮ３に未接続のソース・ドレイン端子が定電圧線に接続されている。

出力回路１３０は、データ保持回路１２２の出力信号（出力信号ＱＮ）を反転させるインバータであり、出力信号ＱＮの反転信号を出力信号Ｑとして出力する。インバータは、例えば、２つのトランジスタ（ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ）によって構成されている。クロックゲーティングセル１００において、データ保持回路１２２のＮＡＮＤ回路と、出力回路１３０のインバータとによって、ＡＮＤ回路が実現される。つまり、クロックゲーティングセル１００では、ラッチ部１２０内の一部の回路（ＮＡＮＤ回路）が、ラッチ部１２０の後段に設けられるＡＮＤ回路の一部を兼ねている。

図４は、比較例に係るクロックゲーティングセル１０００の機能ブロックの一例を表したものである。クロックゲーティングセル１０００は、２つのインバータＩｎｖと、イネーブル生成部１１１０と、ラッチ部１１２０と、出力部１１３０とを備えている。２つのインバータＩｎｖは、互いに直列に接続されており、外部から入力されたクロック信号ＣＫを反転させながらラッチ制御に用いられる信号を生成する。イネーブル生成部１１１０は、ラッチ部１１２０に入力するイネーブル信号を生成する。イネーブル生成部１１１０は、例えば、ＮＯＲ回路で構成されている。ラッチ部１１２０は、クロック信号ＣＫをインバータＩｎｖで反転させた反転信号と、この反転信号をインバータＩｎｖで反転させた信号と、イネーブル生成部１１１０から入力されるイネーブル信号とに基づいて、内部信号Ｌａｔを生成する。出力部１１３０は、クロック信号ＣＫと内部信号Ｌａｔとに基づいて、出力信号Ｑを生成する。出力部１１３０は、例えば、ＡＮＤ回路で構成されている。データ保持回路１２２のＮＡＮＤ回路と、出力回路１３０のインバータとによって実現されるＡＮＤ回路は、比較例に係る出力部１１３０のＡＮＤ回路と等価な論理回路である。

［効果］
本実施の形態では、ラッチ回路１２０が、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されている。このように、クロック信号ＣＫの反転信号を使用しないＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路を用いることにより、クロック信号ＣＫのトグルに応じた電力消費を抑えることができる。また、このコンバインドロジック回路１００では、ラッチ回路１２０の出力信号ＱＮを反転させるインバータ回路（出力回路１３０）が設けられている。これにより、ラッチ回路１２０内のＮＡＮＤ回路と、インバータ回路（出力回路１３０）とにより、ＡＮＤ回路を構成することができるので、ラッチ回路１２０とは別に、ＡＮＤ回路を設けた場合と比べて、回路規模を抑えることができる。

本実施の形態では、イネーブル生成部１１０において、イネーブル信号Ｅ，ＴがともにローレベルＬｏのときハイレベルＨｉの制御信号（イネーブル信号ＮＲ＿ＴＥ）が生成され、イネーブル信号Ｅ，ＴのいずれかがハイレベルＨｉのときローレベルＬｏの制御信号（イネーブル信号ＮＲ＿ＴＥ）が生成される。さらに、本実施の形態では、ラッチ部１２０において、データ保持回路１２２（２入力ＮＡＮＤ回路）における一方の入力ノードに外部からのクロック信号ＣＫが入力され、データ保持回路１２２（２入力ＮＡＮＤ回路）における他方の入力ノードには、クロック信号ＣＫがローレベルＬｏの間にイネーブル信号ＮＲ＿ＴＥがハイレベルＨｉになるとローレベルＬｏの内部信号Ｌａｔが入力される。このとき、クロック信号ＣＫがトグルしたとしても、データ保持回路１２２（２入力ＮＡＮＤ回路）の出力信号ＱＮは、ハイレベルＨｉを維持する。つまり、イネーブル信号Ｅ，ＴがともにローレベルＬｏのときは、クロック信号ＣＫは出力信号ＱＮに伝搬しないのはもちろんのこと、クロック信号ＣＫがどれだけトグルしても、クロック信号ＣＫが接続されているトランジスタのゲート端子以外に充放電されるノードが存在しない。従って、イネーブル信号Ｅ，ＴがともにローレベルＬｏのときは、クロック信号ＣＫのトグルに応じた電力消費を抑えることができる。

また、本実施の形態に係るラッチ回路１２０において、例えば、図３に示したように、ＰＭＯＳトランジスタの数と、ＮＭＯＳトランジスタの数を互いに等しくした場合には、ラッチ回路１２０の回路レイアウトのバランスを良くすることができる。

＜２．第１の実施の形態に係る変形例＞
次に、第１の実施の形態に係るクロックゲーティングセル１００の変形例について説明する。

［変形例Ａ］
第１の実施の形態において、クロック信号ＣＫがローレベルＬｏからハイレベルＨｉに立ち上がるときに、内部信号生成回路１２１の出力（内部信号Ｌａｔ）がハイレベルＨｉからローレベルＬｏに遷移するよりも先に、データ保持回路１２２の出力信号ＱＮがハイレベルＨｉからローレベルＬｏに遷移するように、ラッチ回路１２０のトランジスタが調整されていてもよい。

例えば、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）のＬ長よりも、データ保持回路１２２内の２つのＮＭＯＳトランジスタのＬ長が細くなるように、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）および２つのＮＭＯＳトランジスタのＬ長が調整されていてもよい。また、例えば、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）の閾値電圧よりも、データ保持回路１２２内の２つのＮＭＯＳトランジスタの閾値電圧が低くなるように、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）および２つのＮＭＯＳトランジスタの閾値電圧が調整されていてもよい。また、例えば、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）のＷ幅よりも、データ保持回路１２２内の２つのＮＭＯＳトランジスタのＷ幅が大きくなるように、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）および２つのＮＭＯＳトランジスタのＷ幅が調整されていてもよい。

本変形例では、上述したような調整がラッチ回路１２０のトランジスタになされている。これにより、ラッチ回路１２０のトランジスタの特性ばらつきによって、ラッチ回路１２０に誤作動が生じるのを抑制することができる。

［変形例Ｂ］
図５は、第１の実施の形態に係るクロックゲーティングセル１００の回路構成の一変形例を表したものである。第１の実施の形態において、内部信号生成回路１２１の、ノードＮ２とグラウンド線との間において、３つのトランジスタ（Ｍ４～Ｍ６）の代わりに、４つのトランジスタ（Ｍ７～Ｍ１０）および１つのインバータが設けられていてもよい。第１の実施の形態では、ノードＮ２の状態が、３つのトランジスタ（Ｍ４～Ｍ６）に入力される信号（（ＮＲ＿ＴＥ＋ＣＫ）・ＱＮ））によって決定されていたが、本変形例では、ノードＮ２の状態が、４つのトランジスタ（Ｍ７～Ｍ１０）に入力される信号（ＮＲ＿ＴＥ・ＱＮ＋ＣＫ・ＬａｔＢ）によって決定される。なお、ＬａｔＢは、Ｌａｔをインバータによって反転させた信号である。

本変形例では、内部信号生成回路１２１内のトランジスタが３つ増える。しかし、３つのトランジスタ（Ｍ４～Ｍ６）の代わりに、４つのトランジスタ（Ｍ７～Ｍ１０）および１つのインバータを設けることにより、変形例Ａで言及したような遷移のタイミング制約を解消することができる。つまり、３つのトランジスタ（Ｍ４～Ｍ６）の代わりに、４つのトランジスタ（Ｍ７～Ｍ１０）および１つのインバータを設けることにより、ラッチ回路１２０のトランジスタの特性ばらつきによって、ラッチ回路１２０に誤作動が生じるのを抑制することができる。また、データ保持回路１２２内の２つのＮＭＯＳトランジスタのサイズを小さくすることもできるので、そのようにした場合には、クロック信号ＣＫのゲート容量を減らすことができる。

なお、本変形例に係るラッチ回路１２０において、例えば、図６に示したように、ゲートにクロック信号ＣＫが入力される２つのＮＭＯＳトランジスタが共有化されてもよい。なお、図６中のＭ１１が、共有化されたＮＭＯＳトランジスタである。このようにした場合には、ラッチ回路１２０を１２個のトランジスタで構成することができる。また、この共有化により、ラッチ回路１２０において、ＰＭＯＳトランジスタの数と、ＮＭＯＳトランジスタの数が互いに等しくなるので、ラッチ回路１２０の回路レイアウトでのアンバランスを解消することもできる。

［変形例Ｃ］
図７は、第１の実施の形態およびその変形例に係るクロックゲーティングセル１００の回路構成の一変形例を表したものである。第１の実施の形態およびその変形例において、クロックゲーティングセル１００は、イネーブル生成部１１０の代わりにイネーブル生成部１４０を設けた構成となっていてもよい。

イネーブル生成部１４０は、例えば、図７に示したように、２入力１出力のＡＮＤ回路を含んでいる。このＡＮＤ回路には、イネーブル信号ＥＮ，ＴＮが入力信号として入力され、このＡＮＤ回路からは、イネーブル信号ＮＲ＿ＴＥが出力される。イネーブル生成部１１０は、２入力１出力のＡＮＤ回路の代わりに、３入力以上のＡＮＤ回路を含んでいてもよい。

２入力１出力のＡＮＤ回路では、２つの入力信号（Ｅｎａｂｌｅ信号ＥＮ，ＴＮ）がともにハイレベルＨｉ（Ｄｉｓａｂｌｅ）の時、イネーブル信号ＮＲ＿ＴＥがハイレベルＨｉとなる（図８参照）。また、２入力１出力のＡＮＤ回路では、少なくとも一方の入力信号（Ｅｎａｂｌｅ信号ＥＮおよびＥｎａｂｌｅ信号ＴＮの少なくとも一方）がローレベルＬｏ（Ｅｎａｂｌｅ）になると、イネーブル信号ＮＲ＿ＴＥがローレベルＬｏとなる（図８参照）。つまり、２つの入力信号（Ｅｎａｂｌｅ信号ＥＮ，ＴＮ）がともにハイレベルＨｉ（Ｄｉｓａｂｌｅ）の時だけ、イネーブル信号ＮＲ＿ＴＥがハイレベルＨｉとなる。

内部信号生成回路１２１は、２つの入力信号（イネーブル信号ＥＮ，ＴＮ）がともにハイレベルＨｉの時（つまり、イネーブル信号ＮＲ＿ＴＥがハイレベルＨｉの時）には、内部信号ＬａｔとしてローレベルＬｏを出力する（図８参照）。内部信号生成回路１２１は、少なくとも一方の入力信号（イネーブル信号ＥＮおよびイネーブル信号ＴＮの少なくとも一方）がローレベルＬｏの時には、内部信号ＬａｔとしてハイレベルＨｉを出力する（図８参照）。内部信号生成回路１２１は、クロック信号ＣＫをそのまま透過してデータ保持回路１２２に出力する。データ保持回路１２２には、内部信号生成回路１２１からクロック信号ＣＫおよび内部信号Ｌａｔが入力される。

つまり、ラッチ部１２０は、データ保持回路１２２（２入力ＮＡＮＤ回路）における一方の入力ノードに外部からのクロック信号ＣＫを入力し、データ保持回路１２２（２入力ＮＡＮＤ回路）における他方の入力ノードには、クロック信号ＣＫがローレベルＬｏの間にイネーブル信号ＮＲ＿ＴＥがハイレベルＨｉになるとローレベルＬｏの内部信号Ｌａｔを入力する論理回路を有している。

データ保持回路１２２は、２つの入力信号（イネーブル信号ＥＮ，ＴＮ）がともにハイレベルＨｉの時には、クロック信号ＣＫがトグルしたとしても、内部信号ＬａｔはローレベルＬｏを維持しているので、出力信号ＱＮとしてハイレベルＨｉを出力する（図８参照）。つまり、２つの入力信号（イネーブル信号ＥＮ，ＴＮ）がともにハイレベルＨｉの時には、クロック信号ＣＫは、出力信号ＱＮひいては、出力回路１３０の出力信号Ｑには伝搬しない。

一方で、データ保持回路１２２は、少なくとも一方の入力信号（イネーブル信号ＥＮおよびイネーブル信号ＴＮの少なくとも一方）がローレベルＬｏの時に、クロック信号ＣＫがローレベルＬｏからハイレベルＨｉに変化すると、出力信号ＱＮをハイレベルＨｉからローレベルＬｏに変化させる（図８参照）。また、データ保持回路１２２は、少なくとも一方の入力信号（イネーブル信号ＥＮおよびイネーブル信号ＴＮの少なくとも一方）がローレベルＬｏの時に、クロック信号ＣＫがハイレベルＨｉからローレベルＬｏに変化すると、出力信号ＱＮをローレベルＬｏからハイレベルＨｉに変化させる（図８参照）。つまり、少なくとも一方の入力信号（イネーブル信号ＥＮおよびイネーブル信号ＴＮの少なくとも一方）がローレベルＬｏの時には、クロック信号ＣＫは、出力信号ＱＮひいては、出力回路１３０の出力信号Ｑに伝搬する。

本変形例では、ラッチ回路１２０が、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されている。このように、クロック信号ＣＫの反転信号を使用しないＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路を用いることにより、クロック信号ＣＫのトグルに応じた電力消費を抑えることができる。また、このコンバインドロジック回路１００では、ラッチ回路１２０の出力信号ＱＮを反転させるインバータ回路（出力回路１３０）が設けられている。これにより、ラッチ回路１２０内のＮＡＮＤ回路と、インバータ回路（出力回路１３０）とにより、ＡＮＤ回路を構成することができるので、ラッチ回路１２０とは別に、ＡＮＤ回路を設けた場合と比べて、回路規模を抑えることができる。

本変形例では、イネーブル生成部１１０において、イネーブル信号ＥＮ，ＴＮがともにハイレベルＨｉのときハイレベルＨｉの制御信号（イネーブル信号ＮＲ＿ＴＥ）が生成され、イネーブル信号ＥＮ，ＴＮのいずれかがローレベルＬｏのときローレベルＬｏの制御信号（イネーブル信号ＮＲ＿ＴＥ）が生成される。さらに、本変形例では、ラッチ部１２０において、データ保持回路１２２（２入力ＮＡＮＤ回路）における一方の入力ノードに外部からのクロック信号ＣＫが入力され、データ保持回路１２２（２入力ＮＡＮＤ回路）における他方の入力ノードには、クロック信号ＣＫがローレベルＬｏの間にイネーブル信号ＮＲ＿ＴＥがハイレベルＨｉになるとローレベルＬｏの内部信号Ｌａｔが入力される。このとき、クロック信号ＣＫがトグルしたとしても、データ保持回路１２２（２入力ＮＡＮＤ回路）の出力信号ＱＮは、ハイレベルＨｉを維持する。つまり、イネーブル信号ＥＮ，ＴＮがともにハイレベルＨｉのときは、クロック信号ＣＫは出力信号ＱＮに伝搬しないのはもちろんのこと、クロック信号ＣＫがどれだけトグルしても、クロック信号ＣＫが接続されているトランジスタのゲート端子以外に充放電されるノードが存在しない。従って、イネーブル信号ＥＮ，ＴＮがともにハイレベルＨｉのときは、クロック信号ＣＫのトグルに応じた電力消費を抑えることができる。

図９は、本変形例にかかるクロックゲーティングセル１００の回路構成の一例を表したものである。本変形例にかかるクロックゲーティングセル１００において、イネーブル生成部１４０および内部信号生成回路１２１は、例えば、図９に示したように、８個のトランジスタで構成されている。これにより、第１の実施の形態と比べて回路規模を小さくすることができる。また、本変形例では、イネーブル生成部１４０および内部信号生成回路１２１における論理段数が、第１の実施の形態に係るイネーブル生成部１１０および内部信号生成回路１２１における論理段数よりも少なくなっている。これにより、第１の実施の形態と比べてイネーブル信号のセットアップやホールドタイムを改善することができる。

［変形例Ｄ］
図１０は、上記変形例Ｃに係るクロックゲーティングセル１００の回路構成の一変形例を表したものである。上記変形例Ｃにおいて、イネーブル生成部１４０および内部信号生成回路１２１の、ノードＮ２とグラウンド線との間において、図９に示した４つのトランジスタ（Ｍ２１～Ｍ２４）の代わりに、図１０に示した５つのトランジスタ（Ｍ２５～Ｍ２９）および１つのインバータが設けられていてもよい。上記変形例Ｃでは、ノードＮ２の状態が、４つのトランジスタ（Ｍ２１～Ｍ２４）に入力される信号によって決定されていた。しかし、本変形例では、ノードＮ２の状態が、５つのトランジスタ（Ｍ２５～Ｍ２９）に入力される信号によって決定される。

本変形例では、第１の実施の形態に係るイネーブル生成部１１０および内部信号生成回路１２１内のトランジスタ数と比べて、イネーブル生成部１４０および内部信号生成回路１２１内のトランジスタ数が３つ増える。しかし、４つのトランジスタ（Ｍ２１～Ｍ２４）の代わりに、５つのトランジスタ（Ｍ２５～Ｍ２９）および１つのインバータを設けることにより、変形例Ａで言及したような遷移のタイミング制約を解消することができる。つまり、４つのトランジスタ（Ｍ２１～Ｍ２４）の代わりに、５つのトランジスタ（Ｍ２５～Ｍ２９）および１つのインバータを設けることにより、イネーブル生成部１４０および内部信号生成回路１２１に誤作動が生じるのを抑制することができる。また、データ保持回路１２２内の２つのＮＭＯＳトランジスタのサイズを小さくすることもできるので、そのようにした場合には、クロック信号ＣＫのゲート容量を減らすことができる。

なお、本変形例に係るイネーブル生成部１４０およびラッチ回路１２０において、例えば、図１１に示したように、ゲートにクロック信号ＣＫが入力される２つのＮＭＯＳトランジスタが共有化されてもよい。なお、図１１中のＭ３０が、共有化されたＮＭＯＳトランジスタである。このようにした場合には、イネーブル生成部１４０およびラッチ回路１２０を１４個のトランジスタで構成することができる。また、この共有化により、イネーブル生成部１４０およびラッチ回路１２０において、ＰＭＯＳトランジスタの数と、ＮＭＯＳトランジスタの数が互いに等しくなるので、イネーブル生成部１４０およびラッチ回路１２０の回路レイアウトでのアンバランスを解消することもできる。

［変形例Ｅ］
図１２Ａは、第１の実施の形態およびその変形例に係るクロックゲーティングセル１００の回路構成の一変形例を表したものである。第１の実施の形態およびその変形例において、イネーブル生成部１１０の代わりに、イネーブル生成部１５０が設けられている。イネーブル生成部１５０は、例えば、図１２Ａに示したように、インバータによって構成されており、イネーブル信号ＮＲ＿ＴＥとして、イネーブル信号Ｅを反転させた信号をラッチ回路１２０に出力する。インバータは、例えば、２つのトランジスタ（ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ）によって構成されている。インバータには、例えば、イネーブル信号Ｅが入力される。本変形例では、ラッチ回路１２０は、第１の実施の形態およびその変形例に係るラッチ回路１２０と同様の構成を有している。これにより、本変形例では、第１の実施の形態およびその変形例と同様の効果を得ることができる。

［変形例Ｆ］
図１２Ｂは、第１の実施の形態の変形例に係るクロックゲーティングセル１００の回路構成の一変形例を表したものである。第１の実施の形態およびその変形例において、イネーブル生成部１１０の代わりに、イネーブル生成部１６０が設けられている。イネーブル生成部１６０は、例えば、図１２Ｂに示したように、配線のみで構成されており、イネーブル信号ＮＲ＿ＴＥとして、イネーブル信号ＥＮをラッチ回路１２０に出力する。本変形例では、ラッチ回路１２０は、第１の実施の形態およびその変形例に係るラッチ回路１２０と同様の構成を有している。これにより、本変形例では、第１の実施の形態およびその変形例と同様の効果を得ることができる。

＜３．第２の実施の形態＞
図１３は、本開示の第２の実施の形態に係るフリップフロップ回路２００の回路構成の一例を表したものである。フリップフロップ回路２００は、例えば、図１３に示したように、マスタラッチ回路２１０、スレーブラッチ回路２２０および出力部２３０を備えている。フリップフロップ回路２００には、データ信号Ｄおよびクロック信号ＣＫが入力される。フリップフロップ回路２００からは、出力信号Ｑが出力される。

データ信号Ｄは、１ビットの情報を示す信号であり、マスタラッチ回路２１０に入力される。クロック信号ＣＫは、フリップフロップ回路２００の動作を制御するための信号である。フリップフロップ回路２００は、クロック信号ＣＫの立ち上がりのタイミングにおいてデータをサンプリングし、そのタイミング以外の期間においてデータを保持する。

マスタラッチ回路２１０は、クロック信号ＣＫに基づいてデータを保持または透過する。マスタラッチ回路２１０は、クロック信号ＣＫおよびデータ信号Ｄに対して所定の論理演算を実行する。マスタラッチ回路２１０は、論理演算の実行結果に基づき、クロック信号ＣＫがハイレベルＨｉのとき、ラッチに取り込んだデータ信号Ｄを保持するとともに、出力信号ＱＭとしてスレーブラッチ回路２２０に出力する。一方、マスタラッチ回路２１０は、クロック信号ＣＫがローレベルＬｏのとき、データ信号Ｄを透過して出力信号ＱＭとしてスレーブラッチ回路２２０に出力する。

スレーブラッチ回路２２０は、クロック信号ＣＫに基づいてデータを保持または透過する。スレーブラッチ回路２２０は、クロック信号ＣＫおよび出力信号ＱＭに対して所定の論理演算を実行する。スレーブラッチ回路２２０は、論理演算の実行結果に基づき、クロック信号ＣＫがハイレベルＨｉのとき、出力信号ＱＭを透過して出力信号ＱＳとして出力部２３０に出力する。一方、スレーブラッチ回路２２０は、クロック信号ＣＫがローレベルＬｏのとき、ラッチに取り込んだ出力信号ＱＭを保持するとともに、出力信号ＱＳとして出力部２３０に出力する。

出力部２３０は、例えば、２つのインバータを含んで構成されている。出力部２３０において、２つのインバータには、出力信号ＱＳが入力され、一方のインバータの出力（出力信号ＱＳを反転させた信号）が出力信号Ｑとして出力部２３０から外部に出力される。２つのインバータのうち、他方のインバータの出力（出力信号ＱＳを反転させた信号（反転信号ＱＳｂ））は、スレーブラッチ回路２２０にフィードバックされる。

マスタラッチ回路２１０は、例えば、図１３に示したように、内部信号生成回路２１１およびデータ保持部２１２を有している。内部信号生成回路２１１は、例えば、上記実施の形態およびその変形例に係る内部信号生成回路１２１（例えば、図３に記載の内部信号生成回路１２１）と同様の構成となっている。データ保持部２１２は、例えば、上記実施の形態およびその変形例に係るデータ保持部１２２（例えば、図３に記載のデータ保持部１２２）と同様の構成となっている。内部信号生成回路２１１は、上記実施の形態およびその変形例に係る内部信号生成回路２１１と同様の動作を実行する。データ保持部１２２は、上記実施の形態およびその変形例に係るデータ保持部１２２と同様の動作を実行する。ただし、イネーブル信号ＮＲ＿ＴＥの代わりにデータ信号Ｄが入力される。

本実施の形態では、マスタラッチ回路２１０が、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されている。このように、クロック信号ＣＫの反転信号を使用しないＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路を用いることにより、クロック信号ＣＫのトグルに応じた電力消費を抑えることができる。

本実施の形態では、データ信号Ｄがそのままイネーブル信号ＮＲ＿ＴＥに相当するノードとなっている。さらに、本実施の形態では、マスタラッチ部２１０において、データ保持回路２１２（２入力ＮＡＮＤ回路）における一方の入力ノードに外部からのクロック信号ＣＫが入力され、データ保持回路２１２（２入力ＮＡＮＤ回路）における他方の入力ノードには、クロック信号ＣＫがローレベルＬｏの間にデータ信号ＤがハイレベルＨｉになるとローレベルＬｏの内部信号Ｌａｔが入力される。このとき、クロック信号ＣＫがトグルしたとしても、データ保持回路２１２（２入力ＮＡＮＤ回路）の出力信号ＱＭは、ハイレベルＨｉを維持する。つまり、データ信号ＤがハイレベルＨｉのときは、クロック信号ＣＫは出力信号ＱＭに伝搬しない。従って、データ信号ＤがハイレベルＨｉのときは、クロック信号ＣＫのトグルに応じた電力消費を抑えることができる。

また、本実施の形態に係るマスタラッチ部２１０において、例えば、図１３に示したように、ＰＭＯＳトランジスタの数と、ＮＭＯＳトランジスタの数を互いに等しくした場合には、マスタラッチ部２１０の回路レイアウトのバランスを良くすることができる。

＜４．第２の実施の形態に係る変形例＞
次に、第２の実施の形態に係るフリップフロップ回路２００の変形例について説明する。

［変形例Ｆ］
第２の実施の形態において、クロック信号ＣＫがローレベルＬｏからハイレベルＨｉに立ち上がるときに、内部信号生成回路２１１の出力（内部信号Ｌａｔ）がハイレベルＨｉからローレベルＬｏに遷移するよりも先に、データ保持回路２１２の出力信号ＱＭがハイレベルＨｉからローレベルＬｏに遷移するように、マスタラッチ回路２１０のトランジスタが調整されていてもよい。

例えば、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）のＬ長よりも、データ保持回路２１２内の２つのＮＭＯＳトランジスタのＬ長が細くなるように、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）および２つのＮＭＯＳトランジスタのＬ長が調整されていてもよい。また、例えば、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）の閾値電圧よりも、データ保持回路２１２内の２つのＮＭＯＳトランジスタの閾値電圧が低くなるように、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）および２つのＮＭＯＳトランジスタの閾値電圧が調整されていてもよい。また、例えば、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）のＷ幅よりも、データ保持回路２１２内の２つのＮＭＯＳトランジスタのＷ幅が大きくなるように、ＮＭＯＳトランジスタ（Ｍ４，Ｍ６）および２つのＮＭＯＳトランジスタのＷ幅が調整されていてもよい。

本変形例では、上述したような調整がマスタラッチ回路２１０のトランジスタになされている。これにより、マスタラッチ回路２１０のトランジスタの特性ばらつきによって、マスタラッチ回路２１０に誤作動が生じるのを抑制することができる。

［変形例Ｇ］
図１４は、第２の実施の形態に係るフリップフロップ回路２００の回路構成の一変形例を表したものである。第２の実施の形態において、例えば、図１４に示したように、図１３の内部信号生成回路２１１の、定電圧線側の１つのＰＭＯＳトランジスタと、図１３のスレーブラッチ部２２０の、定電圧線側の１つのＰＭＯＳトランジスタとが共有化されていてもよい。なお、図１４中のＭ３１が、共有化されたＰＭＯＳトランジスタである。さらに、本変形例では、例えば、図１４に示したように、図１３の内部信号生成回路２１１の、グラウンド線側の１つのＮＭＯＳトランジスタと、図１３のスレーブラッチ部２２０の、グラウンド線側の１つのＮＭＯＳトランジスタとが共有化されていてもよい。なお、図１４中のＭ３２が、共有化されたＰＭＯＳトランジスタである。このようにした場合には、マスタラッチ回路２１０およびスレーブラッチ部２２０を１４個のトランジスタで構成することができる。また、この共有化により、マスタラッチ回路２１０およびスレーブラッチ部２２０において、ＰＭＯＳトランジスタの数と、ＮＭＯＳトランジスタの数が互いに等しくなるので、マスタラッチ回路２１０およびスレーブラッチ部２２０の回路レイアウトでのアンバランスを解消することもできる。

［変形例Ｈ］
図１５は、第２の実施の形態に係るフリップフロップ回路２００の回路構成の一変形例を表したものである。第２の実施の形態において、マスタラッチ回路２１０は、さらに、１つのトランジスタ（ＮＭＯＳトランジスタ（Ｍ３３））と、１つのインバータＩｎｖ１とを有していてもよい。インバータＩｎｖ１には、内部信号Ｌａｔが入力され、インバータＩｎｖ１において内部信号Ｌａｔを反転させた信号（反転信号ＬａｔＢ）がトランジスタＭ３３のゲートに入力される。トランジスタＭ４，Ｍ６が互いに直列に接続されており、トランジスタＭ５，Ｍ３３が互いに接続されている。さらに、互いに直列に接続されたトランジスタＭ４，Ｍ６と、互いに直列に接続されたトランジスタＭ５，Ｍ３３とが互いに並列に接続されている。

第２の実施の形態では、ノードＮ２の状態が、３つのトランジスタ（Ｍ４～Ｍ６）に入力される信号（（Ｄ＋ＣＫ）・ＱＭ）によって決定されていた。しかし、本変形例では、ノードＮ２の状態が、４つのトランジスタ（Ｍ４～Ｍ６，Ｍ３３）に入力される信号（Ｄ・ＱＭ＋ＣＫ・ＬａｔＢ）によって決定される。

本変形例では、内部信号生成回路２１１内のトランジスタが３つ増える。しかし、３つのトランジスタ（Ｍ４～Ｍ６）の代わりに、４つのトランジスタ（Ｍ４～Ｍ６，Ｍ３３）および１つのインバータＩｎｖ１を設けることにより、変形例Ａで言及したような遷移のタイミング制約を解消することができる。つまり、３つのトランジスタ（Ｍ４～Ｍ６）の代わりに、４つのトランジスタ（Ｍ４～Ｍ６，Ｍ３３）および１つのインバータＩｎｖ１を設けることにより、内部信号生成回路１２１の出力（内部信号Ｌａｔ）がハイレベルＨｉからローレベルＬｏに遷移するよりも先に、データ保持回路１２２の出力信号ＱＮをハイレベルＨｉからローレベルＬｏに遷移させることができる。従って、マスタラッチ回路２１０のトランジスタの特性ばらつきによって、マスタラッチ回路２１０に誤作動が生じるのを抑制することができる。また、データ保持回路２１２内の２つのＮＭＯＳトランジスタのサイズを小さくすることもできるので、そのようにした場合には、クロック信号ＣＫのゲート容量を減らすことができる。

［変形例Ｉ］
図１６は、変形例Ｈに係るフリップフロップ回路２００の回路構成の一変形例を表したものである。変形例Ｈにおいて、例えば、図１６に示したように、図１５の内部信号生成回路２１１の、定電圧線側の１つのＰＭＯＳトランジスタと、図１５のスレーブラッチ部２２０の、定電圧線側の１つのＰＭＯＳトランジスタとが共有化されていてもよい。なお、図１６中のＭ３１が、共有化されたＰＭＯＳトランジスタである。さらに、本変形例では、例えば、図１６に示したように、図１５の内部信号生成回路２１１の、グラウンド線側の１つのＮＭＯＳトランジスタと、図１５のスレーブラッチ部２２０の、グラウンド線側の１つのＮＭＯＳトランジスタとが共有化されていてもよい。なお、図１６中のＭ３２が、共有化されたＰＭＯＳトランジスタである。さらに、本変形例では、例えば、図１６に示したように、図１５のインバータＩｎｖ１に含まれる１つのトランジスタと、図１５のトランジスタＭ３３とが共有化されていてもよい。

このようにした場合には、マスタラッチ回路２１０およびスレーブラッチ部２２０を１６個のトランジスタで構成することができる。また、この共有化により、マスタラッチ回路２１０およびスレーブラッチ部２２０において、ＰＭＯＳトランジスタの数と、ＮＭＯＳトランジスタの数が互いに等しくなるので、マスタラッチ回路２１０およびスレーブラッチ部２２０の回路レイアウトでのアンバランスを解消することもできる。

［変形例Ｊ］
図１７は、第２の実施の形態に係るフリップフロップ回路２００の回路構成の一変形例を表したものである。第２の実施の形態において、データ保持回路２１２は、出力信号Ｑをゼロ（０）にするＣｌｅａｒ動作を実行可能に構成されていてもよい。データ保持回路２１２は、例えば、図１７に示したように、トランジスタ（Ｍ３４）（ＰＭＯＳトランジスタ）と、トランジスタ（Ｍ３５）（ＮＭＯＳトランジスタ）とを更に有していてもよい。

トランジスタ（Ｍ３４）は、データ保持回路２１２において、定電圧線と、互いに並列に接続された２つのＰＭＯＳトランジスタとの間に設けられている。トランジスタ（Ｍ３４）のゲートにはリセット信号ＣＨが入力される。トランジスタ（Ｍ３５）は、データ保持回路２１２において、互いに直列に接続された２つのＮＭＯＳトランジスタに対して並列に接続されている。トランジスタ（Ｍ３５）のゲートにはリセット信号ＣＨが入力される。このように、データ保持回路２１２に対して２つのトランジスタ（Ｍ３４，Ｍ３５）を追加するだけで、Ｃｌｅａｒ機能を実現することができる。

［変形例Ｋ］
図１８は、第２の実施の形態に係るフリップフロップ回路２００の回路構成の一変形例を表したものである。第２の実施の形態において、データ保持回路２１２および出力回路２３０は、出力信号Ｑを１にするＳｅｔ動作を実行可能に構成されていてもよい。データ保持回路２１２は、例えば、図１８に示したように、トランジスタ（Ｍ３６）（ＰＭＯＳトランジスタ）と、トランジスタ（Ｍ３７）（ＮＭＯＳトランジスタ）とを更に有していてもよい。

トランジスタ（Ｍ３６）は、データ保持回路２１２において、互いに並列接続された２つのＰＭＯＳトランジスタに対して並列に接続されている。トランジスタ（Ｍ３６）のゲートには制御信号ＳＮが入力される。トランジスタ（Ｍ３７）は、データ保持回路２１２において、互いに直列に接続された２つのＮＭＯＳトランジスタに対して直列に接続されている。トランジスタ（Ｍ３７）のゲートには制御信号ＳＮが入力される。

出力回路２３０は、データ保持回路２１２に出力信号Ｑをフィードバックするためのインバータの代わりに、ＮＡＮＤ回路を有している。このＮＡＮＤ回路には、出力信号Ｑおよびセット信号ＳＮが入力信号として入力される。このＮＡＮＤ回路の出力信号が、データ保持回路２１２の１つのＰＭＯＳトランジスタのゲートと、データ保持回路２１２の１つのＮＭＯＳトランジスタのゲートとに入力される。このように、データ保持回路２１２に対して２つのトランジスタ（Ｍ３６，Ｍ３７）を追加するとともに、出力回路２３０において、インバータの代わりにＮＡＮＤ回路を設けることで、Ｓｅｔ機能を実現することができる。

［変形例Ｌ］
図１９は、第２の実施の形態に係るフリップフロップ回路２００の回路構成の一変形例を表したものである。第２の実施の形態において、内部信号生成回路２１１は、データ信号Ｄ，ＳＩを選択する論理回路を有していてもよい。内部信号生成回路２１１は、例えば、図１９に示したように、定電圧線側およびグラウンド線側のそれぞれに、データ信号Ｄおよびテスト信号ＳＩのいずれかを選択する論理回路を有している。

定電圧線側の論理回路は、例えば、４つのＮＭＯＳトランジスタ（Ｍ２，Ｍ４１，Ｍ４２，Ｍ４３）を有している。ＮＭＯＳトランジスタ（Ｍ２，Ｍ４１）が互いに直列に接続されており、ＮＭＯＳトランジスタ（Ｍ４２，Ｍ４３）が互いに直列に接続されている。互いに直列に接続されたＮＭＯＳトランジスタ（Ｍ２，Ｍ４１）と、互いに直列に接続されたＮＭＯＳトランジスタ（Ｍ４２，Ｍ４３）とが互いに並列に接続されている。ＮＭＯＳトランジスタ（Ｍ２）のゲートにはデータ信号Ｄが入力され、ＮＭＯＳトランジスタ（Ｍ４１）のゲートには制御信号Ｓが入力され、ＮＭＯＳトランジスタ（Ｍ４２）のゲートにはテスト信号ＳＩが入力され、ＮＭＯＳトランジスタ（Ｍ４３）のゲートには制御信号Ｓを反転させた信号（反転信号ｓｂ）が入力される。

グラウンド線側の論理回路は、例えば、４つのＰＭＯＳトランジスタ（Ｍ４，Ｍ４４，Ｍ４５，Ｍ４６）を有している。ＰＭＯＳトランジスタ（Ｍ５，Ｍ４４）が互いに直列に接続されており、ＰＭＯＳトランジスタ（Ｍ４５，Ｍ４６）が互いに直列に接続されている。互いに直列に接続されたＰＭＯＳトランジスタ（Ｍ５，Ｍ４４）と、互いに直列に接続されたＰＭＯＳトランジスタ（Ｍ４５，Ｍ４６）とが互いに並列に接続されている。ＰＭＯＳトランジスタ（Ｍ５）のゲートにはデータ信号Ｄが入力され、ＰＭＯＳトランジスタ（Ｍ４４）のゲートには反転信号ｓｂが入力され、ＰＭＯＳトランジスタ（Ｍ４５）のゲートには制御信号Ｓが入力され、ＰＭＯＳトランジスタ（Ｍ４６）のゲートにはテスト信号ＳＩが入力される。

［変形例Ｍ］
図２０は、変形例Ｌに係るフリップフロップ回路２００の回路構成の一変形例を表したものである。変形例Ｌにおいて、データ保持回路２１２が、例えば、図２０に示したように、トランジスタ（Ｍ３４）（ＰＭＯＳトランジスタ）と、トランジスタ（Ｍ３５）（ＮＭＯＳトランジスタ）とを更に有していてもよい。さらに、変形例Ｌに係る内部信号生成回路２１１において、ＰＭＯＳトランジスタ（Ｍ１）が、４つのトランジスタ（Ｍ２，Ｍ４１～Ｍ４３）よりも定電圧線寄りに設けられている。さらに、変形例Ｌに係るスレーブラッチ部２２０において、クロック信号ＣＫが入力されるＰＭＯＳトランジスタが省略され、反転信号ＱＳｂが入力されるＰＭＯＳトランジスタがＰＭＯＳトランジスタ（Ｍ１）と並列に接続されている。

本変形例では、データ信号Ｄおよび反転信号ＱＳｂに対してＮＯＲの論理演算を行うＮＯＲ回路が設けられている。このＮＯＲ回路の出力（制御信号Ｉｃ）が、ＰＭＯＳトランジスタ（Ｍ３４）およびＮＭＯＳトランジスタ（Ｍ３５）のゲートに入力される。これにより、入力信号（データ信号Ｄ）および出力信号Ｑがともにゼロ（０）のときは、マスタラッチ部２１０およびスレーブラッチ部２２０に対してリセットをかけることができる。その結果、入力信号（データ信号Ｄ）がローレベルＬｏのときの、クロック信号ＣＫトグルによる無駄な充放電を回避することができる。

通常のフリップフロップ回路には、内部冗長トグル抑制機能を付加するには、入力信号（データ信号Ｄ）および出力信号ＱのＥＸＮＯＲを用いる必要がある。一方、本変形例に係るフリップフロップ回路２００では、入力信号（データ信号Ｄ）がハイレベルＨｉのときは、そもそも内部冗長トグルが発生していないので、入力信号（データ信号Ｄ）がローレベルＬｏのときのみリセットをかければよい。そのため、ＥＸＮＯＲではなく、簡単なＮＯＲ（つまり、より少ないトランジスタ数）でリセットをかけることができる。

［変形例Ｏ］
図２１は、変形例Ｈに係るフリップフロップ回路２００の回路構成の一変形例を表したものである。変形例Ｈにおいて、データ保持回路２１２は、例えば、図２０に示したように、図１５のデータ保持回路２１２に対して、トランジスタ（Ｍ３４）（ＰＭＯＳトランジスタ）と、トランジスタ（Ｍ３５）（ＮＭＯＳトランジスタ）と、トランジスタ（Ｍ４７）（ＰＭＯＳトランジスタ）とを更に有していてもよい。

トランジスタ（Ｍ４７）は、トランジスタ（Ｍ３４）に直列に接続されるとともに、データ保持回路２１２において内部信号Ｌａｔが入力されるＮＭＯＳトランジスタにも直列に接続されている。トランジスタ（Ｍ４７）のゲートには、内部信号Ｌａｔが入力される。ＰＭＯＳトランジスタ（Ｍ３４）およびＮＭＯＳトランジスタ（Ｍ３５）のゲートには、リセット信号ＣＨが入力される。リセット信号ＣＨがハイレベルＨｉになると、Ｃｌｅａｒが有効となり、リセット信号ＣＨがローレベルＬｏになると、Ｃｌｅａｒが無効となる。なお、図２１では、図１５におけるトランジスタの直列順序が入れ替わっている箇所があるか、回路の論理自体には影響はない。

このように、データ保持回路２１２に対して３つのトランジスタ（Ｍ３４，Ｍ３５，Ｍ４７）を追加することで、Ｃｌｅａｒ機能を実現すると同時に、インバータＩｎｖ１を構成するトランジスタを他のトランジスタで共用化することができる。

［変形例Ｐ］
図２２は、変形例Ｏに係るフリップフロップ回路２００の回路構成の一変形例を表したものである。変形例Ｏにおいて、データ信号Ｄおよび反転信号ＱＳｂに対してＮＯＲの論理演算を行うＮＯＲ回路が設けられていてもよい。このＮＯＲ回路の出力（制御信号Ｉｃ）が、ＰＭＯＳトランジスタ（Ｍ３４）およびＮＭＯＳトランジスタ（Ｍ３５）のゲートに入力される。これにより、入力信号（データ信号Ｄ）および出力信号Ｑがともにゼロ（０）のときは、マスタラッチ部２１０およびスレーブラッチ部２２０に対してリセットをかけることができる。その結果、入力信号（データ信号Ｄ）がローレベルＬｏのときの、クロック信号ＣＫトグルによる無駄な充放電を回避することができる。

なお、本変形例において、例えば、図２３に示したように、上述のＮＯＲ回路の代わりに、３入力ＯＡＩ（OrAndInventer）が設けられていてもよい。３入力ＯＡＩは、データ信号Ｄおよび反転信号ＱＳｂに対してＮＯＲの論理演算を行うＮＯＲ回路と、このＮＯＲ回路の出力信号と、リセット信号ＣＬとに対してＮＡＮＤの論理演算を行うＮＡＮＤ回路とにより構成されている。３入力ＯＡＩの出力（ＮＡＮＤ回路の出力）は、制御信号Ｉｃとして、ＰＭＯＳトランジスタ（Ｍ３４）およびＮＭＯＳトランジスタ（Ｍ３５）のゲートに入力される。制御信号ＩｃがローレベルＬｏになると、Ｃｌｅａｒが有効となり、制御信号ＩｃがハイレベルＨｉになると、Ｃｌｅａｒが無効となる。
［変形例Ｑ］
図２４は、変形例Ｏに係るフリップフロップ回路２００の回路構成の一変形例を表したものである。変形例Ｏにおいて、データ保持回路２１２および出力回路２３０は、出力信号Ｑを１にするＳｅｔ動作を実行可能に構成されていてもよい。データ保持回路２１２は、例えば、図２４に示したように、トランジスタ（Ｍ４８）（ＰＭＯＳトランジスタ）と、トランジスタ（Ｍ４９）（ＮＭＯＳトランジスタ）とを更に有していてもよい。

トランジスタ（Ｍ４８）は、データ保持回路２１２において、互いに直列接続された２つのＰＭＯＳトランジスタ（トランジスタ（Ｍ３４）およびクロック信号ＣＫが入力されるトランジスタ）に対して並列に接続されている。トランジスタ（Ｍ４８）のゲートには制御信号ＱＳａ（後述）が入力される。トランジスタ（Ｍ４９）は、データ保持回路２１２において、クロック信号ＣＫが入力されるＮＭＯＳトランジスタ（Ｍ３５）に対して直列に接続されている。トランジスタ（Ｍ４９）のゲートには制御信号ＱＳａが入力される。

出力回路２３０は、データ保持回路２１２に出力信号Ｑをフィードバックするためのインバータの代わりに、２入力１出力のＮＡＮＤ回路を有している。このＮＡＮＤ回路には、出力信号Ｑおよびセット信号ＳＮが入力信号として入力される。このＮＡＮＤ回路の出力信号（制御信号ＱＳａ）が、２つのトランジスタ（Ｍ４８，Ｍ４９）のゲートに入力される。このように、データ保持回路２１２に対して２つのトランジスタ（Ｍ４８，Ｍ４９）を追加するとともに、出力回路２３０において、インバータの代わりにＮＡＮＤ回路を設けることで、Ｓｅｔ機能を実現することができる。

例えば、制御信号Ｉｃが入力されるトランジスタ（Ｍ３４，Ｍ３５）は、自動でリセットをかけるときに、出力信号ＱＭをローレベルＬｏにしようとする。一方で、外部からのセット信号ＳＮが入力されるトランジスタ（Ｍ４８，Ｍ４９）は、セット動作を行うときに、出力信号ＱＭをハイレベルＨｉにしようとする。外部から入力されるセット信号ＳＮによるセット動作を優先させるために、トランジスタ（Ｍ４８，Ｍ４９）は、トランジスタ（Ｍ３４，Ｍ３５）よりもグラウンド線寄りの位置に配置される。

以上、複数の実施の形態およびそれらの変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。

また、例えば、本開示は以下のような構成を取ることができる。
（１）
ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されたラッチ回路と、
前記ラッチ回路の出力信号を反転させるインバータ回路と
を備えた
コンバインドロジック回路。
（２）
外部から入力されるイネーブル信号がローレベルのときハイレベルの制御信号を生成し、前記イネーブル信号がハイレベルのときローレベルの制御信号を生成する信号生成回路を更に備え、
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に前記制御信号がハイレベルになるとローレベルを入力する論理回路を更に含む
（１）に記載のコンバインドロジック回路。
（３）
外部から入力される第１イネーブル信号および第２イネーブル信号がともにローレベルのときハイレベルの制御信号を生成し、前記第１イネーブル信号および前記第２イネーブル信号のいずれかがハイレベルのときローレベルの制御信号を生成する信号生成回路を更に備え、
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に前記制御信号がハイレベルになるとローレベルを入力する論理回路を更に含む
（１）に記載のコンバインドロジック回路。
（４）
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に外部から入力されるイネーブル信号がハイレベルになるとローレベルを入力する論理回路を更に含む
（１）または（２）に記載のコンバインドロジック回路。
（５）
外部から入力される第１イネーブル信号および第２イネーブル信号がともにハイレベルのときハイレベルの制御信号を生成し、前記第１イネーブル信号および前記第２イネーブル信号のいずれかがローレベルのときローレベルの制御信号を生成する信号生成回路を更に備え、
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に前記制御信号がハイレベルになるとローレベルを入力する論理回路を更に含む
（１）に記載のコンバインドロジック回路。
（６）
前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
（２）に記載のコンバインドロジック回路。
（７）
前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
（３）に記載のコンバインドロジック回路。
（８）
前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
（４）に記載のコンバインドロジック回路。
（９）
前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
（５）に記載のコンバインドロジック回路。
（１０）
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における他方の入力ノードがハイレベルからローレベルに遷移するよりも先に、前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
（１）ないし（９）のいずれか１つに記載のコンバインドロジック回路。
（１１）
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路に対して付加された２つの第１のトランジスタを含み、前記２つの第１のトランジスタによってｃｌｅａｒ動作を実現する
（１）ないし（１０）のいずれか１つに記載のコンバインドロジック回路。
（１２）
前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路に対して付加された２つの第２のトランジスタを含み、前記２つの第２のトランジスタによってｓｅｔ動作を実現する
（１）ないし（１１）のいずれか１つに記載のコンバインドロジック回路。

本開示の一側面に係るコンバインドロジック回路によれば、ラッチ回路を、ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成し、ラッチ回路の出力信号を反転させるインバータ回路を設けるようにしたので、クロックのトグルに応じた電力消費を抑えつつ、回路規模を抑えることができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

１００，１０００…クロックゲーティングセル、１１０，１４０，１５０，１１１０…イネーブル生成部、１２０，１１２０…ラッチ部、１２１，２１１…内部信号生成回路、１２２，２１２…データ保持回路、１３０，２３０，１１３０…出力部、２００…フリップフロップ、２１０…マスタラッチ部、２２０…スレーブラッチ部。

Claims (12)

1. ＮＡＮＤ回路を含むＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路で構成されたラッチ回路と、
   前記ラッチ回路の出力信号を反転させるインバータ回路と
   を備えた
   コンバインドロジック回路。
2. 外部から入力されるイネーブル信号がローレベルのときハイレベルの制御信号を生成し、前記イネーブル信号がハイレベルのときローレベルの制御信号を生成する信号生成回路を更に備え、
   前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に前記制御信号がハイレベルになるとローレベルを入力する論理回路を更に含む
   請求項１に記載のコンバインドロジック回路。
3. 外部から入力される第１イネーブル信号および第２イネーブル信号がともにローレベルのときハイレベルの制御信号を生成し、前記第１イネーブル信号および前記第２イネーブル信号のいずれかがハイレベルのときローレベルの制御信号を生成する信号生成回路を更に備え、
   前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に前記制御信号がハイレベルになるとローレベルを入力する論理回路を更に含む
   請求項１に記載のコンバインドロジック回路。
4. 前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に外部から入力されるイネーブル信号がハイレベルになるとローレベルを入力する論理回路を更に含む
   請求項１に記載のコンバインドロジック回路。
5. 外部から入力される第１イネーブル信号および第２イネーブル信号がともにハイレベルのときハイレベルの制御信号を生成し、前記第１イネーブル信号および前記第２イネーブル信号のいずれかがローレベルのときローレベルの制御信号を生成する信号生成回路を更に備え、
   前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における一方の入力ノードに外部からのクロック信号を入力し、前記ＮＡＮＤ回路における他方の入力ノードには、前記クロック信号がローレベルの間に前記制御信号がハイレベルになるとローレベルを入力する論理回路を更に含む
   請求項１に記載のコンバインドロジック回路。
6. 前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
   前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
   請求項２に記載のコンバインドロジック回路。
7. 前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
   前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
   請求項３に記載のコンバインドロジック回路。
8. 前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
   前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
   請求項４に記載のコンバインドロジック回路。
9. 前記ＮＡＮＤ回路および前記論理回路は、複数のトランジスタを含んで構成され、
   前記ＮＡＮＤ回路に含まれる第１トランジスタおよび前記論理回路に含まれる第２トランジスタは、前記クロック信号が立ち上がったときに前記論理回路の出力がハイレベルからローレベルに遷移するよりも先に前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
   請求項５に記載のコンバインドロジック回路。
10. 前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路における他方の入力ノードがハイレベルからローレベルに遷移するよりも先に、前記ＮＡＮＤ回路の出力がハイレベルからローレベルに遷移するように構成されている
    請求項１に記載のコンバインドロジック回路。
11. 前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路に対して付加された２つの第１のトランジスタを含み、前記２つの第１のトランジスタによってｃｌｅａｒ動作を実現する
    請求項１に記載のコンバインドロジック回路。
12. 前記ＳｉｎｇｌｅＰｈａｓｅＣｌｏｃｋｉｎｇ回路は、前記ＮＡＮＤ回路に対して付加された２つの第２のトランジスタを含み、前記２つの第２のトランジスタによってｓｅｔ動作を実現する
    請求項１に記載のコンバインドロジック回路。

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