TW202221848A - 共軌接點 - Google Patents

共軌接點 Download PDF

Info

Publication number
TW202221848A
TW202221848A TW110111961A TW110111961A TW202221848A TW 202221848 A TW202221848 A TW 202221848A TW 110111961 A TW110111961 A TW 110111961A TW 110111961 A TW110111961 A TW 110111961A TW 202221848 A TW202221848 A TW 202221848A
Authority
TW
Taiwan
Prior art keywords
source
layer
contact
drain
common rail
Prior art date
Application number
TW110111961A
Other languages
English (en)
Other versions
TWI820408B (zh
Inventor
張正偉
吳宏明
高承遠
趙立祥
劉奕瑩
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202221848A publication Critical patent/TW202221848A/zh
Application granted granted Critical
Publication of TWI820408B publication Critical patent/TWI820408B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

根據本發明的一些實施例，一種方法包含：接納一工件，該工件包含：一閘極結構；一第一源極/汲極(S/D)構件；一第二S/D構件；一第一介電質層，其在該閘極結構、該第一S/D構件、該第二S/D構件上方；一第一S/D接點，其在該第一S/D構件上方；一第二S/D接點，其在該第二S/D構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；及一第二介電質層，其在該第一ESL上方；形成通過該第二介電質層及該第一ESL以耦合至該第一S/D接點之一S/D接點通路；形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口；及形成鄰接該閘極接點開口以暴露該第二S/D接點之一共軌開口；及在該共軌開口中形成一共軌接點。

Description

共軌接點
本發明實施例係有關共軌接點。
積體電路(IC)行業已經歷指數增長。IC材料及設計之技術進步已產生幾代IC，其中每一代具有比上一代更小及更複雜的電路。在IC演進之過程中，功能密度(即，每晶片區域之經互連裝置之數目)通常已增加，而幾何尺寸(即，可使用一製程產生之最小組件(或線))已減小。此按比例縮小製程通常藉由提高生產效率及降低相關聯成本來提供益處。
例如，隨著積體電路(IC)技術朝向更小技術節點發展，源極/汲極接點通路及閘極接點通路亦變得更小。對於較小之源極/汲極接點通路及閘極接點通路，減小接點電阻變得愈來愈具有挑戰性。因此，雖然現有接點結構對於其等之預期目的而言大體令人滿意，但其等未在所有方面令人滿意。
本發明的一實施例係關於一種方法，其包括：接納一工件，該工件包括：一閘極結構；一第一源極/汲極構件及一第二源極/汲極構件；一第一介電質層，其在該閘極結構、該第一源極/汲極構件及該第二源極/汲極構件上方；一第一源極/汲極接點，其放置於該第一源極/汲極構件上方；一第二源極/汲極接點，其放置於該第二源極/汲極構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；及一第二介電質層，其在該第一ESL上方；形成通過該第二介電質層及該第一ESL以耦合至該第一源極/汲極接點之一源極/汲極接點通路；在該源極/汲極接點通路之該形成之後，形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口；在該閘極接點開口之該形成之後，形成鄰接該閘極接點開口之一共軌開口，其中該第二源極/汲極接點在該共軌開口中暴露；及在該形成該共軌開口之後，在該共軌開口中形成一共軌接點。
本發明的一實施例係關於一種方法，其包括：接納一工件，該工件包括：一閘極結構；一第一源極/汲極構件，其鄰近該閘極結構；一第一介電質層，其在該閘極結構及該第一源極/汲極構件上方；一第一源極/汲極接點，其放置於該第一源極/汲極構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；及一第二介電質層，其在該第一ESL上方；形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口；在該閘極接點開口之該形成之後，形成鄰接該閘極接點開口之一共軌開口，其中該第一源極/汲極接點在該共軌開口中暴露；及在該形成該共軌開口之後，在該共軌開口中形成一共軌接點。
本發明的一實施例係關於一種半導體結構，其包括：一閘極結構；一第一源極/汲極構件，其鄰近該閘極結構；一第一介電質層，其在該閘極結構及該第一源極/汲極構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；一第二介電質層，其在該第一ESL上方；一第一源極/汲極接點，其放置於該第一源極/汲極構件上方且延伸通過該第一介電質層；及一共軌接點，其延伸通過該第二介電質層、該第一ESL及該第一介電質層以與該閘極結構接觸，其中該共軌接點之一部分放置於該第一源極/汲極接點之一頂表面上。
以下揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中可在該第一構件與該第二構件之間形成額外構件，使得該第一構件與該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間的一關係。
為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在除圖中所描繪之定向之外亦涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中所使用之空間相對描述語。
此外，當用「大約」、「近似」及類似者描述一數字或一數字範圍時，考量到如一般技術者所理解之在製造期間固有地出現之變動，該術語旨在涵蓋落在一合理範圍內之數字。例如，基於與製造具有與數字相關聯之一特性之一構件所相關聯之已知製造公差，數字或數字範圍涵蓋包含所述數字之一合理範圍(諸如在所述數字之+/–10%內)。例如，具有「大約5 nm」之一厚度之一材料層可涵蓋自4.25 nm至5.75 nm之一尺寸範圍，其中一般技術者已知與沉積該材料層相關聯之製造公差為+/–15%。又進一步，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間的一關係。
IC製程流程通常被分為三類：前段製程(FEOL)、中段製程(MEOL)及後段製程(BEOL)。FEOL通常涵蓋與製造IC裝置(諸如電晶體)有關之製程。例如，FEOL製程可包含形成主動區(諸如鰭片)、閘極結構以及源極及汲極構件(通常被稱為源極/汲極構件)。MEOL通常涵蓋與製造至IC裝置之導電構件(或導電區)之接點(諸如至閘極結構及/或源極/汲極構件之接點)有關之製程。BEOL通常涵蓋與製造使藉由FEOL及MEOL製造之IC構件(在本文中分別被稱為FEOL及MEOL構件或結構)互連從而實現IC裝置之操作之一多層互連(MLI)構件有關的製程。
習知地，MEOL構件(諸如閘極接點或源極/汲極接點通路)全部彼此分離。當一源極/汲極構件與一相鄰閘極結構將被短接在一起時，在MEOL層級中不發生電耦合，而是在BEOL層級中發生電耦合。因此，源極/汲極構件與相鄰閘極結構之間的導電路徑可包含多個接點、接點通路及金屬線。此多個接點、接點通路及金屬線之各者可包含與一金屬填充材料(諸如鈷或鎢)相比導電性較小之阻障層或膠合層。此一長導電路徑促成增加之接點電阻。此外，在用於閘極接點或源極/汲極接點通路之開口隨功能密度而變得更小時，金屬填充窗口可變得更小。
本揭露揭露與一閘極結構及一相鄰源極/汲極接點接觸之一共軌接點。為形成該共軌接點，形成通過各種介電質層以暴露該閘極結構之一閘極接點開口且接著在源極/汲極接點上方形成一共軌開口以與該閘極接點開口合併。接著在該共軌開口中形成一共軌接點。歸因於形成製程，該共軌接點係以一不對稱輪廓為特徵。在形成共軌接點之前，可在未短接至一相鄰閘極結構之另一源極/汲極接點構件上方單獨形成一源極/汲極接點通路。共軌接點減小接點電阻並改良金屬填充窗口。
現將參考圖更詳細描述本揭露之各項態樣。在彼方面，圖1係繪示根據本揭露之實施例之形成一共軌接點之一方法100的一流程圖。方法100僅為一實例且不旨在將本揭露限於方法100中明確繪示之內容。可在方法100之前、期間及之後提供額外步驟，且針對方法之額外實施例替換、消除或移動所描述之一些步驟。為簡單起見，本文中未詳細描述所有步驟。在下文結合圖2至圖19描述方法100，圖2至圖19係根據圖1中之方法100之實施例之在不同製造階段之一工件200的片段剖面圖。為避免疑惑，圖2至圖19中之X、Y及Z方向彼此垂直且在圖2至圖19中始終一致地使用。由於工件200將被製造成一半導體裝置，因此在上下文需要時，工件200在本文中可被稱為一半導體裝置200。貫穿本揭露，除非另有例外，否則相同元件符號表示相同構件。
參考圖1及圖2，方法100包含一方塊102，其中在包含閘極結構206及源極/汲極構件之一工件200上方沉積一罩蓋層212及一第一層間介電質(ILD)層213。工件200包含一基板202。在所描繪之實施例中，基板202包含矽。替代性地或此外，基板202可包含另一元素半導體，諸如鍺(Ge)；化合物半導體，諸如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)；合金半導體，諸如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷化鎵銦砷(GaInAsP)；或其等之組合。在一些實施方案中，基板202包含一或多種III-V族材料、一或多種II-IV族材料或其等之組合。在一些實施方案中，基板202係一絕緣體上覆半導體基板，諸如一絕緣體上覆矽(SOI)基板、一絕緣體上覆矽鍺(SGOI)基板或一絕緣體上覆鍺(GeOI)基板。絕緣體上覆半導體基板可使用氧植入(SIMOX)、晶圓接合及/或其他合適方法來製造。基板202可包含根據半導體裝置200之設計要求組態之各種摻雜區(未展示)，諸如p型摻雜區、n型摻雜區或其等之組合。p型摻雜區(例如，p型井)包含p型摻雜物，諸如硼(B)、鎵(Ga)、其他p型摻雜物或其等之組合。n型摻雜區(例如，n型井)包含n型摻雜物，諸如磷(P)、砷(As)、其他n型摻雜物或其等之組合。在一些實施方案中，基板202包含用p型摻雜物及n型摻雜物之一組合形成之摻雜區。可執行一離子植入製程、一擴散製程及/或其他合適摻雜製程以形成各種摻雜區。
工件200包含複數個鰭片(或鰭片元件)。圖2中展示一第一鰭片204-1且圖13中展示一第二鰭片204-2。在一些實施例中，可由圖案化基板202之一部分來形成複數個鰭片。在一些替代實施例中，可由圖案化沉積於基板202上方之一或多個磊晶層來形成複數個鰭片。在所描繪之實施例中，第一鰭片204-1係由圖案化基板202之一部分來形成且包含矽(Si)。儘管圖中未明確展示，但可在複數個鰭片之間形成一隔離構件以分離相鄰鰭片。在一些實施例中，隔離構件可包含氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽玻璃(FSG)、一低介電系數介電質、其等之組合及/或其他合適材料。
如圖2中所展示，工件200進一步包含放置於第一鰭片204-1之通道區10上方之閘極結構206。第一鰭片204-1之通道區10係由源極/汲極區20交錯。在一些實施方案中，閘極結構206包覆於第一鰭片204-1之通道區10上方。通道區10之各者插置於兩個源極/汲極區20。雖然圖中未明確展示，但閘極結構206之各者包含一閘極介電質層及在該閘極介電質上方之一閘極電極。閘極介電質層可包含一介面層及一高介電系數介電質層。在一些例項中，該介面層可包含氧化矽。高介電系數介電質層係由具有(例如)大於氧化矽之一介電常數(k ≈ 3.9)之一高介電常數之介電質材料形成。用於高介電系數介電質層之例示性高介電系數介電質材料包含氧化鉿(HfO)、氧化鈦(TiO 2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta 2O 5)、氧化矽鉿(HfSiO 4)、二氧化鋯(ZrO 2)、氧化矽鋯(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鑭鉿(HfLaO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其等之組合，或其他合適材料。在一項實施例中，高介電系數介電質層係由氧化鉿(HfO)形成。閘極電極可包含多個層，諸如功函數層、膠合/阻障層及/或金屬填充(或塊體)層。一功函數層包含經調諧以具有一所要功函數(諸如一n型功函數或一p型功函數)之一導電材料，諸如n型功函數材料及/或p型功函數材料。p型功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他p型功函數材料或其等之組合。n型功函數材料包含Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料或其等之組合。一膠合/阻障層可包含促進相鄰層(諸如功函數層及金屬填充層)之間的黏合之一材料，及/或阻擋及/或減小閘極層(諸如功函數層及金屬填充層)之間的擴散之一材料。例如，膠合/阻障層包含金屬(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合適金屬或其等之組合)、金屬氧化物、金屬氮化物(例如，TiN)或其等之組合。一金屬填充層可包含一合適導電材料，諸如鋁(Al)、銅(Cu)、鎢(W)、釕(Ru)、鈦(Ti)、一合適金屬或其等之一組合。
閘極結構206之側壁係用至少一閘極間隔件208加襯。在一些實施例中，至少一閘極間隔件208可包含碳氮化矽、碳氧化矽、碳氮氧化物或氮化矽。在一些實施例中，一閘極替換或一閘極後製製程可用於形成閘極結構206。在一實例性閘極後製製程中，在第一鰭片204-1之通道區10上方形成虛擬閘極堆疊。接著在工件200上方，包含在虛擬閘極堆疊之側壁上方沉積至少一閘極間隔件208。接著執行一非等向性蝕刻製程以使源極/汲極區20凹陷以形成源極/汲極溝槽，從而留下沿著虛擬閘極堆疊之側壁延伸之至少一閘極間隔件208。在形成源極/汲極溝槽之後，將源極/汲極構件(諸如圖2中所展示之第一源極/汲極構件205-1)沉積至源極/汲極區20中之源極/汲極溝槽中。可藉由氣相磊晶(VPE)、超高真空CVD (UHV-CVD)、LPCVD及/或PECVD、分子束磊晶(MBE)，或其他合適磊晶製程或其等之組合來形成源極/汲極構件。源極/汲極構件亦可被稱為磊晶構件。取決於半導體裝置200之設計，源極/汲極構件可為n型或p型。當源極/汲極構件係n型時，其等可包含摻雜有一n型摻雜物(諸如磷(P)或砷(As))之矽(Si)。當源極/汲極構件係p型時，其等可包含摻雜有一p型摻雜物(諸如硼(B)或鎵(Ga))之矽鍺(SiGe)。在一些實施方案中，可執行退火製程以活化半導體裝置200之源極/汲極構件中之摻雜物。在所描繪之實施例中，第一源極/汲極構件205-1可包含摻雜磷之矽(Si:P)或摻雜硼之矽鍺(SiGe:B)。
在形成源極/汲極構件之後，在工件200上方沉積一接點蝕刻停止層(CESL) 210及一底部層間介電質(ILD)層211。在一些實施例中，CESL 210包含氮化矽層、氮氧化矽層及/或此項技術中已知之其他材料。可使用原子層沉積(ALD)、電漿輔助ALD (PEALD)、電漿輔助化學氣相沉積(PECVD)及/或其他合適沉積製程來沉積CESL 210。底部ILD層211包含諸如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃，或經摻雜氧化矽，諸如硼磷矽酸鹽玻璃(BPSG)、熔融矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼之矽玻璃(BSG)及/或其他合適介電質材料之材料。可藉由CVD、旋塗或其他合適沉積技術來沉積底部ILD層211。接著使用一化學機械拋光(CMP)製程平坦化工件200以暴露虛擬閘極堆疊。接著移除虛擬閘極堆疊且用閘極結構206 (其之組合物在上文描述)來代替虛擬閘極堆疊。
在方塊102，在工件200上方循序地沉積罩蓋層212及第一層間介電質(ILD)層213。由於罩蓋層212放置於閘極結構206之頂表面上方，因此罩蓋層212亦可被稱為閘極頂部罩蓋層212或一閘極頂部蝕刻停止層212。在一些例項中，第一ILD層213包含沿著Z方向之一厚度且該厚度係在約11 nm與約20 nm之間。罩蓋層212之組合物及形成可類似於CSEL 210之組合物及形成且第一ILD層213之組合物及形成可類似於底部ILD層211之組合物及形成。因此，為簡潔而省略罩蓋層212及第一ILD層213之詳細描述。
現參考圖1及圖3，方法100包含一方塊104，其中形成通過罩蓋層212及第一ILD層213以耦合至源極/汲極構件之源極/汲極接點。源極/汲極接點可包含如圖3中所展示之在第一源極/汲極構件205-1上方之第一源極/汲極接點220，及如圖13中所展示之在一第二源極/汲極構件205-2上方之一第二源極/汲極接點2200。方塊104之操作將相對於第一源極/汲極接點220描述，但相同操作適用於第二源極/汲極接點2200。方塊104包含形成通過第一ILD層213、罩蓋層212、底部ILD層211及CESL 210之一源極/汲極接點開口以及在該源極/汲極接點開口中沉積第一源極/汲極接點220。源極/汲極接點開口之形成可包含使用微影製程及/或蝕刻製程。在一些實施方案中，微影製程包含在第一ILD層213上方形成一抗蝕劑層，使該抗蝕劑層暴露至圖案輻射及使該經暴露抗蝕劑層顯影，從而形成可用作用於蝕刻源極/汲極接點開口以暴露第一源極/汲極構件205-1之至少一部分之一遮罩元件之一經圖案化抗蝕劑層。蝕刻製程可包含一乾式蝕刻製程，該乾式蝕刻製程包含使用含氟氣體(例如，CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如，Cl 2、CHCl 3、CCl 4及/或BCl 3)、烴物質(例如，CH 4)、含溴氣體(例如，HBr及/或CHBr 3)、含碘氣體、其他合適氣體及/或電漿，及/或其等之組合。在形成源極/汲極接點開口之後，在源極/汲極接點開口中形成一矽化物構件216及一阻障層218。在一些例項中，矽化物構件216可包含矽化鈦、矽化鈷、矽化鎳、矽化鉭或矽化鎢。阻障層218可包含金屬或金屬氮化物，諸如氮化鈦、氮化鈷、鎳、氮化鎢。此後，在阻障層218上方沉積一金屬填充層以形成第一源極/汲極接點220。該金屬填充層可包含鎢(W)、釕(Ru)、鈷(Co)、鎳(Ni)或銅(Cu)。在所描繪之實施例中，第一源極/汲極接點220包含鈷(Co)。在沉積金屬填充層之後，可執行一CMP製程以移除過量材料且界定第一源極/汲極接點220之最終形狀。
現參考圖1及圖4，方法100包含一方塊106，其中在工件200上方沉積一第一蝕刻停止層(ESL) 222及一第二層間介電質(ILD)層224。在一些例項中，第一ESL 222可具有沿著Z方向之在約8 nm與約13 nm之間的一厚度。在一些實施例中，第一ESL 222之組合物及形成可類似於CSEL 210之組合物及形成且第二ILD層224之組合物及形成可類似於底部ILD層211之組合物及形成。因此，為簡潔而省略第一ESL 222及第二ILD層224之詳細描述。
參考圖1、圖4、圖5及圖6，方法100包含一方塊108，其中形成通過第一ESL 222及第二ILD層224以暴露第一源極/汲極接點220之一源極/汲極接點通路開口2260。方塊108之操作可包含形成一導引(pilot)開口226 (圖4中所展示)及使導引開口226延伸以形成源極/汲極接點通路開口2260 (圖5及圖6中所展示)。導引開口226之形成可包含光微影製程及蝕刻製程。光微影製程形成包含第一源極/汲極接點220上方之一開口之一蝕刻遮罩。參考圖4，接著執行一乾式蝕刻製程以完全蝕刻通過第二ILD層224，及第一ESL 222之至少一部分。在一些實施例中，在該乾式蝕刻製程之後，第一源極/汲極接點220可保持由第一ESL 222之一部分覆蓋。在一些其他實施例中，第一源極/汲極接點220係在導引開口226中暴露。用於方塊108之一實例性乾式蝕刻製程可包含使用氮(N 2)、氫(H 2)、烴物質(例如，CH 4)、含氟氣體(例如，CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如，Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如，HBr及/或CHBr 3)、含碘氣體、其他合適氣體及/或電漿，及/或其等之組合。在一項實施例中，使用氮電漿、氫電漿或兩者來蝕刻導引開口226。現參考圖5。可執行一選擇性濕式蝕刻製程以選擇性地使第一源極/汲極接點220凹陷以使導引開口226延伸，從而形成源極/汲極接點通路開口2260。在一些實施方案中，該選擇性濕式蝕刻製程包含使用去離子(DI)水、2-苯胺基-4-甲基-1,3-噻唑-5-羧酸、硝酸、過氧化氫、鹽酸鹽或異丙醇(IPA)。圖6繪示沿著剖面I-I’之一片段剖面圖。如圖6中所展示，歸因於濕式蝕刻製程之使用，源極/汲極接點通路開口2260可下切第一ESL 222。
參考圖1及圖7至圖12，方法100包含一方塊110，其中在源極/汲極接點通路開口2260中形成一源極/汲極接點通路230。方塊110之操作可包含金屬沉積(圖7中所展示)、一第一植入製程300 (圖8中所展示)、沉積一第一膠合層234 (圖9中所展示)、沉積一緩衝層236 (圖10中所展示)、一平坦化製程(圖11中所展示)、一第二植入製程400 (圖11中所展示)。參考圖7，將一金屬填充層228沉積至源極/汲極接點通路開口2260中。在一些實施例中，金屬填充層228可包含鎢(W)或釕(Ru)。在所描繪之實施例中，金屬填充層228包含鎢(W)。在一些實施方案中，可使用脈衝CVD或一合適沉積技術以一由下而上方式沉積金屬填充層228。如圖7中所展示，金屬填充層228之由下而上沉積可導致高出第二ILD層224上方之一蘑菇狀頂部232。現參考圖8，在沉積金屬填充層228之後，執行第一植入製程300以加強金屬填充層228與第二ILD層224之間的介面。在一些實施例中，第一植入製程300植入一半導體材料，諸如鍺(Ge)。植入製程300起作用以改良金屬填充層228至第二ILD層224之黏合以防止一後續CMP製程之漿料沿著第二ILD層224與源極/汲極接點通路230之間的介面到達第一源極/汲極接點220 (圖11或圖12中所展示)。
在第一植入製程300之後，在工件200上方沉積第一膠合層234以覆蓋蘑菇狀頂部232及第二ILD層224，如圖9中所繪示。在一些實施例中，第一膠合層234可包含使用CVD、物理氣相沉積(PVD)或電漿輔助CVD (PECVD)之鈦、氮化鈦或兩者。在一些例項中，第一膠合層234包含使用PVD沉積之鈦層及使用CVD及諸如肆(二甲胺基)鈦(TDMAT)之鈦前驅體沉積之氮化鈦層。該鈦層可具有在約40 Å與約60 Å之間的一厚度且該氮化鈦層可具有在約10 Å與約30 Å之間的一厚度。參考圖10，接著在第一膠合層234上方沉積一緩衝層236。在用以沉積緩衝層236之一實例性製程中，首先使用脈衝CVD或ALD沉積一成核層且接著使用CVD在該成核層上方沉積一塊體層。在一些實施方案中，緩衝層236可包含鎢(W)或類似於金屬填充層228之一金屬。當緩衝層236係由鎢(W)形成時，緩衝層236之沉積可包含使用含鎢前驅體，諸如六氟化鎢(WF 6)或六氯化鎢(WCl 6)。在沉積緩衝層236之後，執行一CMP製程以平坦化工件200以移除過量材料及形成源極/汲極接點通路230。緩衝層236起作用以產生用於平坦化製程之一緩衝區且第一膠合層234提供緩衝層至第二ILD層224及金屬填充層228之黏合。在源極/汲極接點通路230之平坦化及形成之後，執行第二植入製程400以再次加強源極/汲極接點通路230與第二ILD層224之間的介面。圖12繪示在沿著Y方向觀看時之工件200。
現參考圖1及圖13，方法100包含一方塊112，其中形成通過第二ILD層224、第一ESL 222、第一ILD層213及罩蓋層212之一閘極接點開口238。形成通過第二ILD層224、第一ESL 222、第一ILD層213、罩蓋層212之閘極接點開口238可包含使用微影製程及/或蝕刻製程。微影製程包含在第二ILD層224上方形成一抗蝕劑層，使該抗蝕劑層暴露至圖案輻射及使該經暴露抗蝕劑層顯影，從而形成可用作用於蝕刻閘極接點開口238以暴露一第二鰭片204-2之一通道區10上方之閘極結構206之至少一部分之一遮罩元件的一經圖案化抗蝕劑層。用於方塊112之一實例性乾式蝕刻製程可包含使用氮(N 2)、氫(H 2)、含氟氣體(例如，CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如，Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如，HBr及/或CHBr 3)、含碘氣體、其他合適氣體及/或電漿，及/或其等之組合。在乾式蝕刻製程之後，可藉由灰化移除遮罩元件。可執行一濕式清潔製程以移除閘極結構206上方之碎屑。在一些實施方案中，該濕式清潔製程可包含使用2-苯胺基-4-甲基-1,3-噻唑-5-羧酸或異丙醇(IPA)。應注意，圖13繪示第二鰭片204-2，而第一鰭片204-1在平面外。源極/汲極接點通路230在其在圖13中之剖面圖之前面或後面時以虛線展示。在所描繪之實施例中，第二源極/汲極接點2200放置於第二鰭片204-2之一源極/汲極區20中之第二源極/汲極構件205-2上方。在圖13中之剖面圖之前面或後面，源極/汲極接點通路230放置於第一源極/汲極接點220上。
現參考圖1及圖14，方法100包含一方塊114，其中形成用以暴露一第二源極/汲極接點2200之一共軌開口242。共軌開口242之形成包含光微影製程及蝕刻製程。在一實例性製程中，在工件200上方形成一經圖案化之多層遮罩層240。經圖案化之多層遮罩層240包含直接在閘極接點開口238及第二源極/汲極接點2200上方之一開口。多層遮罩層240可為具有一底層(即，一硬遮罩層)、在該底層上方之一中間層(即，一底部抗反射塗層(BARC))及在該中間層上方之一光阻劑層之三層。使用經圖案化之多層遮罩層作為一蝕刻遮罩，使用一乾式蝕刻製程蝕刻第二源極/汲極接點2200上方之第二ILD層224及第一ESL 222，直至僅第一ESL 222之一薄部分覆蓋第二源極/汲極接點2200。用於方塊114之一實例性乾式蝕刻製程可包含使用含氟氣體(例如，CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、烴物質(例如，CH 4)、含氯氣體(例如，Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如，HBr及/或CHBr 3)、含碘氣體、其他合適氣體及/或電漿，及/或其等之組合。如圖14中所展示，蝕刻第二ILD層224及第一ESL 222形成與閘極接點開口238 (圖13中所展示)合併之共軌開口242。在乾式蝕刻製程之後，可藉由灰化移除經圖案化之多層遮罩層240且在包含使用2-苯胺基-4-甲基-1,3-噻唑-5-羧酸或異丙醇(IPA)之一濕式清潔製程中清潔工件200。第一ESL 222之在第二源極/汲極接點2200上方之薄部分起作用以保護第一ESL 222免受濕式清潔製程影響。
參考圖1及圖15至圖19，方法100包含一方塊116，其中在共軌開口242中形成一共軌接點248。方塊116之操作包含用以暴露第二源極/汲極接點2200之一破口(breaching)製程(圖15中所展示)、一第二膠合層244之沉積(圖16及圖17中所展示)、一金屬填充層246之沉積(圖16及圖17中所展示)及用以移除過量材料之一平坦化製程(圖18及圖19中所展示)。參考圖15，執行一乾式蝕刻製程以移除第一ESL 222之薄部分以暴露第二源極/汲極接點2200之一頂表面。由於此乾式蝕刻製程破口通過第一ESL 222，因此其亦可被稱為一破口製程。方塊116之一實例性乾式蝕刻製程可包含使用氮電漿、氫電漿或兩者。如圖15中所繪示，方塊116之乾式蝕刻製程形成一中間修圓邊角241及一頂部修圓邊角243。可藉由乾式蝕刻製程調整中間修圓邊角241及頂部修圓邊角243之曲率及開口角度θ。在一些例項中，中間修圓邊角241及頂部修圓邊角243可具有在約1.7與約1.9之間的一曲率及在80°與90°之間的一開口角度θ。中間修圓邊角241及頂部修圓邊角243之存在進一步改良至共軌開口242中之金屬填充窗口。由於共軌開口242界定共軌接點248之形狀，因此中間修圓邊角241及頂部修圓邊角243係反映在共軌接點248之形狀上。
接著參考圖16及圖17，在閘極結構206及第二源極/汲極接點2200兩者暴露之情況下，使用CVD、物理氣相沉積(PVD)或電漿輔助CVD (PECVD)沉積第二膠合層244。在一些實施方案中，第二膠合層244可包含使用PVD沉積之鈦層及使用CVD及諸如肆(二甲胺基)鈦(TDMAT)之鈦前驅體沉積於該鈦層上方之氮化鈦層。在一些例項中，第二膠合層244具有在約0.3 nm與約1.7 nm之間的一厚度。仍參考圖16及圖17，在形成第二膠合層244之後，在第二膠合層244上方沉積金屬填充層246。在一些實施例中，金屬填充層246之沉積可包含形成一成核層及一塊體金屬層。在一實例性製程中，該成核層可使用脈衝CVD或ALD沉積且該塊體金屬層可使用CVD沉積。金屬填充層246可包含鎢(W)或釕(Ru)。在一項實施例中，金屬填充層246包含鎢(W)。當金屬填充層246係由鎢(W)形成時，金屬填充層246之沉積可包含六氟化鎢(WF 6)或六氯化鎢(WCl 6)。圖17繪示跨第一鰭片204-1切割之一片段剖面圖。如圖17中所展示，第二膠合層244及金屬填充層246經沉積於源極/汲極接點通路230上方。
在金屬填充層246之沉積之後，對工件200執行一CMP製程以移除過量材料。此時，如圖18中所展示形成共軌接點248。現參考圖18及圖19。方塊116之CMP製程移除第二ILD層224上方之第二膠合層244及金屬填充層246，使得第二ILD層224、源極/汲極接點通路230及共軌接點248之頂表面係共面的。在一些例項中，在CMP製程之後第二ILD層224之沿著Z方向之一厚度係在約28 nm與約34 nm之間。共軌接點248將第二源極/汲極構件205-2短接至鄰近第二源極/汲極構件205-2之閘極結構206。如圖18中所繪示，當沿著Y方向觀看時，共軌接點248包含一不對稱輪廓。共軌接點248之一部分著陸於嵌入於第一ILD層213中之第二源極/汲極接點2200上。共軌接點248之另一部分在下方進一步延伸通過第一ILD層213及罩蓋層212以到達閘極結構206。總體上，共軌接點248垂直地延伸通過第二ILD層224、第一ESL 222、第一ILD層213及罩蓋層212。由於共軌開口242大於閘極接點開口238及源極/汲極接點通路開口2260，因此用於共軌開口242之金屬填充窗口大於用於閘極接點開口238及源極/汲極接點通路開口2260之金屬填充窗口。
參考圖18。沿著第二鰭片204-2之縱向方向(即，X方向)，共軌接點248包含閘極結構206之頂表面層級處之一第一寬度W1，及第一ESL 222之頂表面層級處之一第二寬度W2，及第二ILD層224之頂表面層級處之一第三寬度W3。在一些例項中，該第一寬度W1可在約11 nm與約15 nm之間，該第二寬度W2可在約48 nm與約54 nm之間，且該第三寬度W3可在約43 nm與約78 nm之間。
上文所描述之方法100在形成共軌開口242及共軌接點248之前形成源極/汲極接點通路230。在一些替代實施例中，源極/汲極接點通路230及共軌接點248可同時形成。雖然此等替代實施例可包含更少步驟，但用於源極/汲極接點通路開口2260及共軌開口242之不同金屬填充窗口可能使得使用相同沉積製程令人滿意地形成源極/汲極接點通路230及共軌接點248更具挑戰性。
本揭露之共軌接點及方法提供若干益處。例如，共軌接點由於一源極/汲極構件及一相鄰閘極結構而構成一低電阻導電路徑。共軌開口之較大尺寸導致改良之金屬填充窗口。共軌接點之較大尺寸轉變為改良之接點電阻。本揭露之一些方法分別形成源極/汲極接點通路及共軌接點以適應用於源極/汲極接點通路開口及共軌開口之不同金屬填充窗口。
本揭露提供許多不同實施例。在一項實施例中，提供一種方法。該方法包含接納一工件，該工件包含：一閘極結構；一第一源極/汲極構件及一第二源極/汲極構件；一第一介電質層，其在該閘極結構、該第一源極/汲極構件及該第二源極/汲極構件上方；一第一源極/汲極接點，其放置於該第一源極/汲極構件上方；一第二源極/汲極接點，其放置於該第二源極/汲極構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；及一第二介電質層，其在該第一ESL上方；形成通過該第二介電質層及該第一ESL以耦合至該第一源極/汲極接點之一源極/汲極接點通路；在該源極/汲極接點通路之該形成之後，形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口；在該閘極接點開口之該形成之後，形成鄰接該閘極接點開口之一共軌開口，其中該第二源極/汲極接點在該共軌開口中暴露；及在該形成該共軌開口之後，在該共軌開口中形成一共軌接點。
在一些實施例中，該源極/汲極接點通路之該形成包含：蝕刻該第一ESL及該第二介電質層以形成用以暴露該第一源極/汲極接點之一源極/汲極接點通路開口；使該第一源極/汲極接點凹陷以使該源極/汲極接點通路開口延伸至該第一源極/汲極接點中；及在該凹陷之後，將一金屬填充層沉積至該源極/汲極接點通路開口中。在一些例項中，該源極/汲極接點通路之該形成進一步包含：在該金屬填充層之該沉積之後，執行一第一植入製程以植入一半導體摻雜物；在該第一植入製程之該執行之後，在該金屬填充層上方沉積一膠合層；在該膠合層上方沉積一緩衝層；及在該緩衝層之該沉積之後，平坦化該工件以移除該膠合層及該緩衝層。在一些實施例中，該源極/汲極接點通路之該形成進一步包含：在該平坦化之後，執行一第二植入製程以植入該半導體摻雜物。在一些例項中，該半導體摻雜物包含鍺。在一些實施方案中，該膠合層包含鈦或氮化鈦。在一些實施例中，該緩衝層包含鎢。在一些實施方案中，該金屬填充層之該沉積及該緩衝層之該沉積係使用不同沉積製程執行。
在另一實施例中，提供一種方法。該方法包含：接納一工件，該工件包含：一閘極結構；一第一源極/汲極構件，其鄰近該閘極結構；一第一介電質層，其在該閘極結構及該第一源極/汲極構件上方；一第一源極/汲極接點，其放置於該第一源極/汲極構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；及一第二介電質層，其在該第一ESL上方；形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口；在該閘極接點開口之該形成之後，形成鄰接該閘極接點開口之一共軌開口，其中該第一源極/汲極接點在該共軌開口中暴露；及在該形成該共軌開口之後，在該共軌開口中形成一共軌接點。
在一些實施例中，該共軌開口之該形成包含：在該第二介電質層上方形成一經圖案化光阻劑層，該經圖案化光阻劑層包含直接在該第一源極/汲極接點及該閘極接點開口上方之一開口；使用一第一乾式蝕刻製程及作為一蝕刻遮罩之該經圖案化光阻劑層蝕刻該第一ESL及該第二介電質層，其中該第一源極/汲極接點保持由該第一ESL之一部分覆蓋；及在該蝕刻之後，使用一第一濕式清潔製程清潔該共軌開口。在一些實施方案中，該共軌開口之該形成進一步包含：在該清潔之後，執行一第二乾式蝕刻製程以移除該第一ESL之該部分且暴露該第一源極/汲極接點；及在該執行該第二乾式蝕刻製程之後，執行一第二濕式清潔製程。在一些例項中，該第二乾式蝕刻製程係不同於該第一乾式蝕刻製程。在一些實施方案中，該第一乾式蝕刻製程包含使用烴類或氟化烴且該第二乾式蝕刻製程包含使用氮或氫。在一些例項中，該共軌接點之該形成包含：清潔該共軌開口；在該共軌開口上方沉積一膠合層；在該膠合層上方沉積一金屬成核層；及在該金屬成核層上方沉積一金屬填充層。在一些實施例中，該膠合層之該沉積包含：使用物理氣相沉積(PVD)在該共軌開口上方沉積鈦層；及在該鈦層之該沉積之後，使用化學氣相沉積(CVD)沉積氮化鈦層。
在又另一實施例中，提供一種半導體結構。該半導體結構包含：一閘極結構；一第一源極/汲極構件，其鄰近該閘極結構；一第一介電質層，其在該閘極結構及該第一源極/汲極構件上方；一第一蝕刻停止層(ESL)，其在該第一介電質層上方；一第二介電質層，其在該第一ESL上方；一第一源極/汲極接點，其放置於該第一源極/汲極構件上方且延伸通過該第一介電質層；及一共軌接點，其延伸通過該第二介電質層、該第一ESL及該第一介電質層以與該閘極結構接觸。該共軌接點之一部分放置於該第一源極/汲極接點之一頂表面上。
在一些實施例中，該共軌接點跨越該第一源極/汲極接點及該閘極結構。在一些例項中，該第一源極/汲極接點包含鈷且該共軌接點包含一膠合層及一金屬填充層。該膠合層包含鈦層及氮化鈦層且該金屬填充層包含鎢。在一些實施例中，該半導體結構進一步包含：一第二源極/汲極構件；一第二源極/汲極接點，其延伸通過該第一介電質層以與該第二源極/汲極構件接觸；及一源極/汲極接點通路，其延伸通過該第一ESL及該第二介電質層以與該第二源極/汲極接點接觸。該源極/汲極接點通路延伸至該第二源極/汲極接點中。在一些例項中，該第二源極/汲極接點通路係藉由該第一ESL及該第二介電質層與該共軌接點間隔開。
前文概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可易於使用本揭露作為用於設計或修改其他製程及結構以用於實行本文中介紹之實施例之相同目的及/或達成其相同優點的一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
10:通道區 20:源極/汲極區 100:方法 102:方塊 104:方塊 106:方塊 108:方塊 110:方塊 112:方塊 114:方塊 116:方塊 200:工件/半導體裝置 202:基板 204-1:第一鰭片 204-2:第二鰭片 205-1:第一源極/汲極構件 205-2:第二源極/汲極構件 206:閘極結構 208:閘極間隔件 210:接點蝕刻停止層(CESL) 211:底部層間介電質(ILD)層 212:罩蓋層/閘極頂部罩蓋層/閘極頂部蝕刻停止層 213:第一層間介電質(ILD)層 216:矽化物構件 218:阻障層 220:第一源極/汲極接點 222:第一蝕刻停止層(ESL) 224:第二層間介電質(ILD)層 226:導引開口 228:金屬填充層 230:源極/汲極接點通路 232:蘑菇狀頂部 234:第一膠合層 236:緩衝層 238:閘極接點開口 240:經圖案化之多層遮罩層/多層遮罩層 241:中間修圓邊角 242:共軌開口 243:頂部修圓邊角 244:第二膠合層 246:金屬填充層 248:共軌接點 300:第一植入製程/植入製程 400:第二植入製程 2200:第二源極/汲極接點 2260:源極/汲極接點通路開口 θ:開口角度 W1:第一寬度 W2:第二寬度 W3:第三寬度
當結合附圖閱讀時自以下[實施方式]最佳理解本揭露。應強調，根據業界中之標準實踐，各種構件未按比例繪製且僅用於圖解說明目的。事實上，為了清楚論述，可任意增大或減小各種構件之尺寸。
圖1係根據本揭露之各項態樣之用於製造一共軌接點之一方法的一流程圖。
圖2至圖19係根據本揭露之各項態樣之在圖1中之方法之各種製造階段之一工件的片段剖面圖。
100:方法
102:方塊
104:方塊
106:方塊
108:方塊
110:方塊
112:方塊
114:方塊
116:方塊

Claims (20)

  1. 一種方法，其包括： 接納一工件，該工件包括： 一閘極結構， 一第一源極/汲極構件及一第二源極/汲極構件， 一第一介電質層，其在該閘極結構、該第一源極/汲極構件及該第二源極/汲極構件上方， 一第一源極/汲極接點，其放置於該第一源極/汲極構件上方， 一第二源極/汲極接點，其放置於該第二源極/汲極構件上方， 一第一蝕刻停止層(ESL)，其在該第一介電質層上方，及 一第二介電質層，其在該第一ESL上方； 形成通過該第二介電質層及該第一ESL以耦合至該第一源極/汲極接點之一源極/汲極接點通路； 在該源極/汲極接點通路之該形成之後，形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口； 在該閘極接點開口之該形成之後，形成鄰接該閘極接點開口之一共軌開口，其中該第二源極/汲極接點在該共軌開口中暴露；及 在該形成該共軌開口之後，在該共軌開口中形成一共軌接點。
  2. 如請求項1之方法，其中該源極/汲極接點通路之該形成包括： 蝕刻該第一ESL及該第二介電質層以形成用以暴露該第一源極/汲極接點之一源極/汲極接點通路開口； 使該第一源極/汲極接點凹陷以使該源極/汲極接點通路開口延伸至該第一源極/汲極接點中；及 在該凹陷之後，將一金屬填充層沉積至該源極/汲極接點通路開口中。
  3. 如請求項2之方法，其中該源極/汲極接點通路之該形成進一步包括： 在該金屬填充層之該沉積之後，執行一第一植入製程以植入一半導體摻雜物； 在該第一植入製程之該執行之後，在該金屬填充層上方沉積一膠合層； 在該膠合層上方沉積一緩衝層；及 在該緩衝層之該沉積之後，平坦化該工件以移除該膠合層及該緩衝層。
  4. 如請求項3之方法，其中該源極/汲極接點通路之該形成進一步包括： 在該平坦化之後，執行一第二植入製程以植入該半導體摻雜物。
  5. 如請求項3之方法，其中該半導體摻雜物包括鍺。
  6. 如請求項3之方法，其中該膠合層包括鈦或氮化鈦。
  7. 如請求項3之方法，其中該緩衝層包括鎢。
  8. 如請求項3之方法，其中該金屬填充層之該沉積及該緩衝層之該沉積係使用不同沉積製程執行。
  9. 一種方法，其包括： 接納一工件，該工件包括： 一閘極結構， 一第一源極/汲極構件，其鄰近該閘極結構， 一第一介電質層，其在該閘極結構及該第一源極/汲極構件上方， 一第一源極/汲極接點，其放置於該第一源極/汲極構件上方， 一第一蝕刻停止層(ESL)，其在該第一介電質層上方，及 一第二介電質層，其在該第一ESL上方； 形成通過該第二介電質層、該第一ESL及該第一介電質層以暴露該閘極結構之一閘極接點開口； 在該閘極接點開口之該形成之後，形成鄰接該閘極接點開口之一共軌開口，其中該第一源極/汲極接點在該共軌開口中暴露；及 在該形成該共軌開口之後，在該共軌開口中形成一共軌接點。
  10. 如請求項9之方法，其中該共軌開口之該形成包括： 在該第二介電質層上方形成一經圖案化光阻劑層，該經圖案化光阻劑層包括直接在該第一源極/汲極接點及該閘極接點開口上方之一開口； 使用一第一乾式蝕刻製程及作為一蝕刻遮罩之該經圖案化光阻劑層蝕刻該第一ESL及該第二介電質層，其中該第一源極/汲極接點保持由該第一ESL之一部分覆蓋；及 在該蝕刻之後，使用一第一濕式清潔製程清潔該共軌開口。
  11. 如請求項10之方法，其中該共軌開口之該形成進一步包括： 在該清潔之後，執行一第二乾式蝕刻製程以移除該第一ESL之該部分且暴露該第一源極/汲極接點；及 在該執行該第二乾式蝕刻製程之後，執行一第二濕式清潔製程。
  12. 如請求項11之方法，其中該第二乾式蝕刻製程係不同於該第一乾式蝕刻製程。
  13. 如請求項11之方法， 其中該第一乾式蝕刻製程包括使用烴類或氟化烴， 其中該第二乾式蝕刻製程包括使用氮或氫。
  14. 如請求項9之方法，其中該共軌接點之該形成包括： 清潔該共軌開口； 在該共軌開口上方沉積一膠合層； 在該膠合層上方沉積一金屬成核層；及 在該金屬成核層上方沉積一金屬填充層。
  15. 如請求項14之方法，其中該膠合層之該沉積包括： 使用物理氣相沉積(PVD)在該共軌開口上方沉積鈦層；及 在該鈦層之該沉積之後，使用化學氣相沉積(CVD)沉積氮化鈦層。
  16. 一種半導體結構，其包括： 一閘極結構； 一第一源極/汲極構件，其鄰近該閘極結構； 一第一介電質層，其在該閘極結構及該第一源極/汲極構件上方； 一第一蝕刻停止層(ESL)，其在該第一介電質層上方； 一第二介電質層，其在該第一ESL上方； 一第一源極/汲極接點，其放置於該第一源極/汲極構件上方且延伸通過該第一介電質層；及 一共軌接點，其延伸通過該第二介電質層、該第一ESL及該第一介電質層以與該閘極結構接觸， 其中該共軌接點之一部分放置於該第一源極/汲極接點之一頂表面上。
  17. 如請求項16之半導體結構，其中該共軌接點跨越該第一源極/汲極接點及該閘極結構。
  18. 如請求項16之半導體結構， 其中該第一源極/汲極接點包括鈷， 其中該共軌接點包括一膠合層及一金屬填充層， 其中該膠合層包括鈦層及氮化鈦層， 其中該金屬填充層包括鎢。
  19. 如請求項16之半導體結構，其進一步包括： 一第二源極/汲極構件； 一第二源極/汲極接點，其延伸通過該第一介電質層以與該第二源極/汲極構件接觸；及 一源極/汲極接點通路，其延伸通過該第一ESL及該第二介電質層以與該第二源極/汲極接點接觸， 其中該源極/汲極接點通路延伸至該第二源極/汲極接點中。
  20. 如請求項19之半導體結構，其中該第二源極/汲極接點通路係藉由該第一ESL及該第二介電質層與該共軌接點間隔開。
TW110111961A 2020-08-13 2021-03-31 包括共軌接點的半導體結構及其製造方法 TWI820408B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202063065150P 2020-08-13 2020-08-13
US63/065,150 2020-08-13
US202063076795P 2020-09-10 2020-09-10
US63/076,795 2020-09-10
US17/112,782 2020-12-04
US17/112,782 US11652149B2 (en) 2020-08-13 2020-12-04 Common rail contact

Publications (2)

Publication Number Publication Date
TW202221848A true TW202221848A (zh) 2022-06-01
TWI820408B TWI820408B (zh) 2023-11-01

Family

ID=78728242

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110111961A TWI820408B (zh) 2020-08-13 2021-03-31 包括共軌接點的半導體結構及其製造方法

Country Status (5)

Country Link
US (2) US11652149B2 (zh)
KR (1) KR102547555B1 (zh)
CN (1) CN113745153B (zh)
DE (1) DE102020133511A1 (zh)
TW (1) TWI820408B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600041B1 (ko) * 2004-06-30 2006-07-13 주식회사 하이닉스반도체 인시튜 단계적 플러그 이온주입을 이용한 반도체 소자의콘택 플러그 형성 방법
DE102006035645B4 (de) * 2006-07-31 2012-03-08 Advanced Micro Devices, Inc. Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis
KR100932315B1 (ko) * 2007-02-09 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
KR20130074296A (ko) 2011-12-26 2013-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US8624324B1 (en) * 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
US9831183B2 (en) * 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US20160336183A1 (en) 2015-05-14 2016-11-17 Globalfoundries Inc. Methods, apparatus and system for fabricating finfet devices using continuous active area design
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9972529B2 (en) 2015-09-28 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9905471B2 (en) * 2016-04-28 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method forming trenches with different depths
US9768061B1 (en) 2016-05-31 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric interconnect systems
US10121675B2 (en) * 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
US10083863B1 (en) * 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US10763338B2 (en) 2017-08-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Silicide implants
US10170322B1 (en) 2017-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition based process for contact barrier layer
US10629693B2 (en) * 2017-11-17 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with barrier layer and method for forming the same
US10763168B2 (en) * 2017-11-17 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped via plug and method for forming the same
US10861745B2 (en) * 2017-11-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10636697B2 (en) * 2017-11-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
US10475702B2 (en) 2018-03-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure using bottom-up filling deposition
US10804140B2 (en) 2018-03-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect formation and structure
US10510600B1 (en) 2018-07-11 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared contact structure and methods for forming the same
US10923393B2 (en) * 2018-09-24 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts and interconnect structures in field-effect transistors
US11476196B2 (en) * 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric

Also Published As

Publication number Publication date
KR102547555B1 (ko) 2023-06-23
CN113745153B (zh) 2023-12-29
US20230290842A1 (en) 2023-09-14
KR20220021381A (ko) 2022-02-22
US11652149B2 (en) 2023-05-16
TWI820408B (zh) 2023-11-01
DE102020133511A1 (de) 2022-02-17
CN113745153A (zh) 2021-12-03
US20220052168A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
US20230377873A1 (en) Cut metal gate process for reducing transistor spacing
TWI587392B (zh) 半導體裝置及其形成方法
US20230197515A1 (en) Via in semiconductor device structure
TWI793675B (zh) 半導體裝置及其形成方法
US20230299154A1 (en) Method of forming contact structures
CN114664737A (zh) 具有栅极切割特征的半导体器件及其形成方法
US20230290842A1 (en) Common rail contact
CN112103289A (zh) 半导体装置
TWI762265B (zh) 半導體裝置與其製造方法
US20230395686A1 (en) Semiconductor device with gate isolation features and fabrication method of the same
CN113363257A (zh) 半导体器件及其形成方法
US20230260900A1 (en) Interconnect structures and methods of fabrication thereof
CN110970367A (zh) 半导体结构及其制造方法
TWI767686B (zh) 接點插塞
KR102652690B1 (ko) 집적 회로 구조체 및 이의 제조 방법
CN114792652A (zh) 互连结构
US20220336269A1 (en) Homogeneous source/drain contact structure
US11955430B2 (en) Method of manufacturing semiconductor device and semiconductor devices
CN115148604A (zh) 半导体装置及其制造方法
CN114551354A (zh) 半导体结构及其形成方法
CN115881793A (zh) 半导体结构及其制造方法