TW202218103A - 半導體結構、封裝結構、及封裝方法 - Google Patents

半導體結構、封裝結構、及封裝方法 Download PDF

Info

Publication number
TW202218103A
TW202218103A TW110124953A TW110124953A TW202218103A TW 202218103 A TW202218103 A TW 202218103A TW 110124953 A TW110124953 A TW 110124953A TW 110124953 A TW110124953 A TW 110124953A TW 202218103 A TW202218103 A TW 202218103A
Authority
TW
Taiwan
Prior art keywords
conductive
semiconductor device
package
substrate
electrically coupled
Prior art date
Application number
TW110124953A
Other languages
English (en)
Other versions
TWI803899B (zh
Inventor
鄭心圃
莊博堯
陳碩懋
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202218103A publication Critical patent/TW202218103A/zh
Application granted granted Critical
Publication of TWI803899B publication Critical patent/TWI803899B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10271—Silicon-germanium [SiGe]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10331—Gallium phosphide [GaP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10332—Indium antimonide [InSb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10333—Indium arsenide [InAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10335—Indium phosphide [InP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10336—Aluminium gallium arsenide [AlGaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10339—Aluminium indium arsenide [AlInAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10342—Gallium arsenide phosphide [GaAsP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/14335—Digital signal processor [DSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本揭露實施例提供一種半導體結構，包括一第一半導體裝置和一第二半導體裝置、一第一組導電連接器將第一半導體裝置機械地和電性地接合到第二半導體裝置、一第一底部填充劑位於第一半導體裝置和第二半導體裝置之間並圍繞第一組導電連接器、一第一密封劑位於第一半導體裝置和第二半導體裝置和第一底部填充劑的至少側壁、以及第二組導電連接器電性耦接到第一半導體裝置，第二組導電連接器與第一組導電連接器位於第一半導體裝置的相對側上。

Description

半導體結構、封裝結構、及封裝方法
本發明實施例係關於一種半導體製造技術，特別係有關於一種半導體結構、封裝結構、及封裝方法。
半導體裝置係用於各種電子應用中，例如，舉例來說，個人電腦、手機、數位相機、和其他電子設備。通常藉由以下方式製造半導體裝置：在半導體基板之上依序沉積材料的絕緣層或介電層、導電層、和半導體層，並使用微影製程（lithography process）和蝕刻製程圖案化各種材料層，以在其上形成電路組件和電路元件。
半導體行業藉由不斷減小最小特徵尺寸，來不斷提高各種電子組件（例如，電晶體、二極體、電阻、電容等）的積體密度（integration density），這使得更多的組件可以一體化到給定的區域中。然而，隨著最小特徵尺寸的減小，在所使用的每個過程中都會出現其他問題，並且這些其他問題應得到解決。
根據本揭露一些實施例，提供一種半導體結構，包括：一第一半導體裝置、一第二半導體裝置、一第一組導電連接器、一第一底部填充劑、一第一密封劑、以及一第二組導電連接器。第一半導體裝置包括：複數個第一電容、以及一第一導電貫孔。第二半導體裝置包括：複數個第二電容、以及一第二導電貫孔。第一電容形成在一第一基板上。第一導電貫孔延伸穿過第一基板，第一導電貫孔電性耦接到第一電容。第二電容形成在一第二基板上。第二導電貫孔延伸穿過第二基板，第二導電貫孔電性耦接到第二電容。第一組導電連接器機械地和電性地接合第一半導體裝置和第二半導體裝置，第一組導電連接器中的至少一個電性地耦接第一導電貫孔和第二導電貫孔。第一底部填充劑位於第一半導體裝置和第二半導體裝置之間，並且圍繞第一組導電連接器。第一密封劑位於第一半導體裝置和第二半導體裝置的至少側壁和第一底部填充劑上。第二組導電連接器電性耦接到第一半導體裝置，第二組導電連接器與第一組導電連接器位於第一半導體裝置的相對側上。
根據本揭露另一些實施例，提供一種封裝結構，包括：一第一被動封裝體、一第一積體電路封裝、一第一密封劑、以及一第一重分佈結構。第一被動封裝體包括一被動裸晶堆疊。被動裸晶堆疊中的每個被動裸晶包括在一基板上的複數個被動元件和延伸穿過基板的一導電貫孔。第一積體電路封裝包括至少一積體電路裸晶，至少一積體電路裸晶包括複數個主動元件。第一密封劑至少橫向地封裝第一被動封裝體和第一積體電路封裝。第一重分佈結構位於第一密封劑、第一積體電路封裝、和第一被動封裝體上，第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，第一重分佈結構的金屬化圖案電性耦接到第一積體電路封裝和第一被動封裝體。
根據本揭露又另一些實施例，提供一種封裝方法，包括形成一第一被動封裝體；形成一第一半導體裝置，包括：在一第一基板中形成複數個第一電容；以及形成延伸穿過第一基板的一第一導電貫孔，第一導電貫孔電性耦接到第一電容；形成一第二半導體裝置，包括：在一第二基板中形成複數個第二電容；以及形成延伸穿過第二基板的一第二導電貫孔，第二導電貫孔電性耦接到第二電容；將第一半導體裝置附接到一第一載體基板上；在附接的第一半導體裝置之上形成一第一底部填充劑；以一第一組導電連接器將第二半導體裝置接合到第一半導體裝置，第一組導電連接器位於第一底部填充劑中，第一組導電連接器中的至少一個電性耦接第一導電貫孔和第二導電貫孔；以第一密封劑封裝第一半導體裝置和第二半導體裝置與第一底部填充劑；去除第一載體基板；以及在第一半導體裝置上形成一第二組導電連接器，第二組導電連接器電性耦接到第一半導體裝置，第二組導電連接器與第一組導電連接器位於第一半導體裝置的相對側上。
以下揭露提供了用於實現本揭露之不同特徵的許多不同的實施例或示例。以下描述組件和佈置的特定示例以簡化本揭露。當然，這些僅是示例，且並不旨在進行限制。舉例來說，在下面的描述中，在第二特徵之上或上形成第一特徵可以包括第一特徵和第二特徵直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成額外的特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。除此之外，本揭露可以在各個示例中重複參考數字及/或字母。此重複是出於簡化和清晰的目的，並且其本身並不指示所討論的各種實施例及/或配置之間的關係。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...上”等的空間相對術語，以便於描述如圖所示的一個元件或特徵與其他元件或特徵的關係。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋在使用或操作中的裝置的不同方位。設備可以以其他方式定向（旋轉90度或其他方位），並且在此使用的空間相對描述語可以同樣地被相應地解釋。
在此所討論實施例可以在特定的上下文中討論，即封裝結構（例如，一體化的扇出（integrated fan-out，INFO）封裝結構或基板上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS）封裝結構）具有垂直堆疊或連接的一或多個半導體裝置，以有效地形成更大的半導體裝置。在一些實施例中，半導體裝置可以是積體被動元件（integrated passive devices，IPD），其包括電容，例如深溝式電容（deep trench capacitors，DTCs）、金屬氧化物金屬（metal-oxide-metal，MOM）電容、金屬絕緣體金屬（metal-insulator-metal，MIM）電容等或其組合。藉由垂直堆疊積體被動元件，可以形成可以作為去耦電容（decoupling capacitor）的高效電容。而且，包括一或多個垂直堆疊和耦接的電容的封裝結構可以提供較低的電容等效串聯電阻（equivalent series resistance，ESR）。
此外，本揭露的教導可應用於任何積體被動元件封裝結構。其他實施例預期其他應用，例如不同的封裝類型或不同的配置，這些應用對於本領域中具有通常知識者在閱讀本揭露後將是顯而易見的。應注意的是，本文所討論的實施例可能未必示出可能存在於結構中的每個組件或特徵。舉例來說，例如，當討論一個組件就可能足以傳達實施例的各方面時，可以從圖中省略多個組件。此外，本文所討論的方法實施例可以被討論為以特定順序施行。然而，其他方法實施例可以用任何邏輯順序施行。
第1圖到第5圖示出了根據一些實施例的半導體裝置100的製造的各個中間階段的剖視圖。第1圖示出半導體裝置100的邊緣部分的剖視圖，且側壁101是半導體裝置100的邊緣。在一些實施例中，半導體裝置100包括基板102。基板102可以包括，例如，摻雜的或未摻雜的塊矽（bulk silicon）、或絕緣體上半導體（semiconductor-on-insulator，SOI）基板的主動層（active layer）。通常，絕緣體上半導體基板包括形成在絕緣體層上的諸如矽的半導體材料的一層。絕緣體層可以是例如埋入式氧化物（buried oxide，BOX）層或氧化矽層。絕緣體層設置在諸如矽或玻璃基板的基板上。替代地，基板102可以包括另一種基本半導體，例如鍺；包括碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）、及/或銻化銦（indium antimonide）的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半導體；或其組合。也可以使用其他基板，例如多層或漸變基板（gradient substrates）。
在一些實施例中，在基板102上形成一或多個凹部104（在第1圖中以兩個凹部104示出）。在一些實施例中，可以使用適當的微影和蝕刻方法來對基板102進行圖案化，以形成凹部104。舉例來說，可以在基板102之上形成光阻（未示出）並對其進行圖案化，並且可以利用一或多個蝕刻製程（例如，乾式蝕刻製程）來去除基板102上凹部104所期望之處。在一些實施例中，凹部104可以具有在大約20奈米（nm）至大約2000奈米之間的寬度W 1。在一些實施例中，凹部104可以具有在大約500奈米至大約10000奈米之間的深度D 1。在一些實施例中，W 1/D 1的比率在大約0.002至大約4之間。如以下更詳細的說明，深溝式電容（DTC）是形成在凹部104上。
參照第2圖，深溝式電容（DTCs）形成在凹部104（參見第1圖）中。在一些實施例中，襯墊層（liner layer）110形成在基板102上，且沿著側壁和凹部104的底部而形成。在一些實施例中，襯墊層110可以包括介電材料，諸如氧化矽（silicon oxide）、矽氧氮化物（silicon oxynitride，SiON）、矽碳氧氮化物（silicon carboxynitride，SICON）、其組合等，且可以使用原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）、或其組合等來形成。在一些實施例中，襯墊層110具有在大約5奈米至大約100奈米之間的厚度。在一些實施例中，襯墊層110被圖案化，以暴露基板102的頂表面。在一些實施例中，圖案化製程可以包括合適的微影和蝕刻方法。
在一些實施例中，在形成襯墊層110後，導電層112A至112D和介電層114A至114D以交替的方式形成在凹部104中（參見第1圖）。導電層112A至112D也可以被稱為電容電極（capacitor electrodes）112A至112D。在一些實施例中，每個導電層112A至112D可以包括導電材料，例如摻雜的矽（silicon）、多晶矽（polysilicon）、銅（copper）、鎢（tungsten）、鋁（aluminum）、或銅合金（copper alloy） 、鈦（titanium）、氮化鈦（titanium nitride）、鉭（tantalum）、氮化鉭（tantalum nitride）、其組合等，且可以使用鍍覆（plating）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積、化學氣相沉積、其組合等來形成。在一些實施例中，每個導電層112A至112D具有大約10奈米至大約100奈米之間的厚度。在一些實施例中，每個介電層114A至114D可以包括一個高介電係數（high-K）介電材料，例如氧化鋁（aluminum oxide）、氧化鋯（zirconium oxide）、其組合、其多層等。在一實施例中，每個介電層114A至114D包括多層，此多層包括兩層氧化鋯和插入（interposed）在兩層氧化鋯之間的一層氧化鋁。在一些實施例中，每個介電層114A至114D具有大約0.3奈米至大約50奈米之間的厚度。
在一些實施例中，在襯墊層110之上形成導電層112A之後，導電層112A被圖案化，以暴露襯墊層110的部分的頂表面。在一些實施例中，圖案化製程可以包括合適的微影和蝕刻方法。接著，間隔物（spacers）116A沿著導電層112A的相對側壁而形成。每個間隔物116A可以包括例如氧化矽、氮化矽、矽氧氮化物、其組合、其多層等的介電材料。在一些實施例中，藉由使用原子層沉積、化學氣相沉積、其組合等，來毯覆沉積（blanket depositing）介電材料，並且非等向性地（anisotropically）蝕刻介電材料，以去除介電材料的水平部分，而形成間隔物116A。剩餘的介電材料的垂直部分形成間隔物116A。在一些實施例中，每個間隔物116A具有在大約5奈米至大約50奈米之間的寬度。隨後，將介電層114A形成在導電層112A和間隔物116A之上。在一些實施例中，介電層114A被圖案化，以去除介電層114A延伸超出間隔物116A的部分。在一些在實施例中，圖案化製程可以包括合適的微影和蝕刻方法。
接下來，在導電層112B毯覆地形成在介電層114A和基板102之上。然後，導電層112B被圖案化以暴露介電層114A的部分的頂表面。在一些實施例中，圖案化製程可以包括合適的微影和蝕刻方法。接著，間隔物116B沿著導電層112B的相對側壁而形成。在一些實施例中，可以使用類似於形成間隔物116A的材料和方法來形成間隔物116B，並且這裡不再重複描述。在一些實施例中，每個間隔的116B具有在大約5奈米至大約50奈米之間的寬度。隨後，介電層114B形成在導電層112B和間隔物116B之上。在一些實施例中，介電層114B被圖案化以去除介電層114B延伸超出間隔物116B的部分。在一些實施例中，圖案化製程可以包括合適的微影和蝕刻方法。
接下來，重複以上關於形成導電層112B、間隔物116B和介電層114B所描述的製程步驟，以在介電層114B之上形成導電層112C、間隔物116C、和介電層114C，並形成導電層112D、間隔物116D和介電層114C。在一些實施例中，可以使用類似於形成間隔物116A的材料和方法來形成間隔物116C和116D，並且這裡不再重複描述。在一些實施例中，每個間隔物116C具有在大約5奈米至大約50奈米之間的寬度。在一些實施例中，每個間隔物116D具有在大約5奈米至大約50奈米之間的寬度。在第2圖所示出的實施例中，深溝式電容121具有四個電容電極（capacitor electrodes）。此外，在第2圖所示出的實施例中，深溝式電容121形成在基板102的兩個分開的凹部104中。在其他實施例中，基於對深溝式電容121的設計要求，深溝式電容121可以具有多於或少於四個電容電極、及/或可以僅形成在單一凹部104中。如本領域中具有通常知識者將認識到的，上述的用於形成深溝式電容的方法僅是形成深溝式電容的一個方法，並且其它方法也是完全意圖被包括在實施例的範圍之內。
進一步參考第2圖，在基板102中形成深溝式電容121之後，凹部104的剩餘部分（參見第1圖）被填充有介電材料118。在一些實施例中，介電材料118可以包括諸如氧化矽的氧化物、諸如氮化矽的氮化物、其組合、其多層等。在一些實施例中，介電材料118被圖案化以去除介電材料118延伸超過間隔物116D的的部分。在一些實施例中，圖案化製程可以包括合適的微影和蝕刻方法。
在一些實施例中，在形成並圖案化介電材料118之後，在深溝式電容121之上形成蝕刻停止層120。在一些實施例中，蝕刻停止層120可以包括一或多層介電材料。合適的介電材料可以包括氧化物（例如氧化矽、氧化鋁等）、氮化物（例如氮化矽等）、氮氧化物（例如氮氧化矽（SiON） 等）、碳氧化物（例如碳氧化矽（SiOC）等）、碳氮化物（例如碳氮化矽（SiCN）等）、碳化物（例如碳化矽（SiC）等）、其組合等，並且可以使用旋轉塗佈（spin-on coating）、化學氣相沉積、電漿增強化學氣相沉積（plasma-enhanced CVD，PECVD）、原子層沉積、其組合等來形成介電材料。在一些實施例中，蝕刻停止層120具有在大約3奈米至大約30奈米之間的厚度。在一些實施例中，蝕刻停止層120是用來輔助形成導電通孔（conductive vias），其提供到深溝式電容121的導電層112A至112D的電性連接。蝕刻停止層120也可以被稱為接觸蝕刻停止層（contact etch stop layer，CESL）。
參考圖3至第5圖，在形成深溝式電容121之後，互連結構152形成在基板102和深溝式電容121之上。在一些實施例中，互連結構152包括複數個介電層，其具有嵌入（embedded）在複數個介電層中的導電特徵。在第3圖示出的實施例中，互連結構152包括介電層122和介電層128，其中導電通孔124A至124E嵌入在介電層122內，並且導電線路130A至130C嵌入在介電層128內。
在一些實施例中，介電層122和128可以包括低介電係數（low-k）介電材料，例如磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorosilicate glass，FSG）、SiOxCy、旋轉塗佈玻璃（Spin-On-Glass）、旋轉塗佈聚合物（Spin-On-Polymers）、矽碳材料（silicon carbon material）、其化合物、其複合物、其組合等，並且可以藉由任何合適的方法形成低介電係數介電材料，例如旋轉塗佈、化學氣相沉積、電漿增強化學氣相沉積、原子層沉積，其組合等。可以使用任何合適的方法（例如鑲嵌法（damascene method）等）形成導電特徵（例如導電通孔124A至124E和導電線路130A至130C）。在一些實施例中，用於形成導電特徵的步驟包括在各自的介電層中形成開口、在開口沉積一或多個阻擋/黏附層（未示出），在一或多個阻擋/黏附層（barrier/adhesion layers） 之上沉積種晶層（seed layers）（未示出）、以及用導電材料填充開口。然後，施行化學機械研磨（chemical mechanical polishing，CMP），以去除一或多個阻擋/黏附層、種晶層、和過量填充開口的導電材料的多餘的材料。
在一些實施例中，一或多個阻擋/黏附層可以包括鈦、氮化鈦、鉭、氮化鉭、其組合等，並且可以使用物理氣相沉積、化學氣相沉積、原子層沉積、其組合等來形成阻擋/黏附層。種晶層可以包括銅、鈦、鎳、金、錳、其組合等，並且可以藉由鍍覆、原子層沉積、化學氣相沉積、物理氣相沉積、濺射（sputtering）、其組合等形成種晶層。導電材料可以包括銅、鋁、鎢、其組合、其合金等，並且可以使用例如藉由鍍覆、或其他合適的方法來形成導電材料。
在一些實施例中，互連結構152更包括蝕刻停止層126，蝕刻停止層126形成在介電層122和128之間。選擇用於蝕刻停止層126的材料使得蝕刻停止層126的蝕刻速率的是小於介電層122和128中的對應的一些的蝕刻速率。在一些實施例中，蝕刻停止層126的蝕刻速率小於介電層128的蝕刻速率。在一些實施例中，蝕刻停止層126的蝕刻速率小於介電層122的蝕刻速率。在一些實施例中，蝕刻停止層126可以包括類似於以上參考第2圖所描述的蝕刻停止層120的材料，並且在此不再重複描述。
在一些實施例中，導電通孔124A延伸穿過介電層122、蝕刻停止層120、和襯墊層110，並且物理接觸基板102。導電通孔124A電性耦接基板102到導電線路130A。導電通孔124B延伸穿過介電層122、蝕刻停止層120、和介電層114A，並且物理接觸導電層112A。導電通孔124B電性耦接導電層112A到導電線路130B。導電通孔124C延伸穿過介電層122、蝕刻停止層120、和介電層114C，並且物理接觸導電層112C。導電通孔124C電性耦接導電層112C至導電線路130B。導電通孔124D延伸穿過介電層122、蝕刻停止層120、介電材料118、和介電層114D，並且物理接觸導電層112D。導電通孔124D電性耦接導電層112D至導電線路130C。導電通孔124E延伸穿過介電層122、蝕刻終止層120、介電材料118、介電層114B至114D、導電層112C和112D，並且物理接觸導電層112B。導電通孔124E電性耦接導電層112B至導電線路130C。在第3圖示出的實施例中，導電通孔124A至124E部分地延伸到導電層112A至112D的各個層。在其他實施例中，一或多個導電通孔124A至124E可以完全延伸穿過各個導電層112A至112D。
在一些實施例中，導電線路130B可以代表深溝式電容121的底部電極（例如，處於較低電位的電容電極），並且導電線路130C可以代表深溝式電容121的頂部電極（例如，處於較高電位的電容電極）。儘管在一些實施例中，這些方向可以顛倒。
進一步參考第3圖，在一些實施例中，在半導體裝置100的邊緣101附近的一些的導電特徵的互連結構152形成密封環結構132。在第3圖所示的實施例中，密封環結構132包括導電通孔124A和導電線路130A。在一些實施例中，密封環結構132沿著半導體裝置100的邊緣101延伸，並且在平面圖中環繞半導體裝置100的內部部分。
第4圖示出在基板102中具有多個深溝式電容121的實施例，並且示出在深溝式電容121之間的示例性電性連接。在第4圖中，有一深溝式電容121在第一區域600中，並且另一深溝式電容121在第二區域602中。每個深溝式電容121係如上所述而形成，並且可以同時形成。
在一些實施例中，兩個相鄰的深溝式電容121係電性耦接，使得深溝式電容121的導電線路130B（例如，底部電極）藉由深溝式電容121的線路134B，並且導電線路130C（例如，頂部電極）藉由線路134A耦接在一起。因此，在此配置中，深溝式電容121並聯耦接，並且可以根據設計要求提供更大的有效電容。在一些實施例中，可以藉由在第3圖和第4圖所示的互連結構152中形成具有更多嵌入的導電特徵的更多介電層，來實現線路134A和134B。
第5圖示出了對第3圖和第4圖的結構的進一步處理，以完成互連結構152。在第5圖中，具有嵌入的導電特性的一或多個介電層形成在介電層128和導電線路130A至130C，以將導電線路130A至130C連接到期望的配置。在第5圖中，介電層140形成在這些一或多個介電層上，並且具有嵌入在其中的導電線路142。導電線路142可以電性耦接到下伏的（underlying）導電特徵，以實現期望的電配置。上覆的（overlying）介電層和導電特徵可以類似於上述的介電層122、126、和128、以及導電線路130A至130C，並且並且在此不再重複描述。
進一步在第5圖中，在互連結構152之上形成接觸墊144。接觸墊144與的一或多個對應的導電線142電性接觸。在一些實施例中，接觸墊144可以包括導電材料，諸如鋁、銅、鎢、銀、金、其組合等。在一些實施例中，可以使用例如物理氣相沉積、原子層沉積、電化學鍍覆（electro-chemical plating）、無電式鍍覆（electroless plating）、其組合等，而在互連結構152之上形成導電材料。隨後，對導電材料進行圖案化，以形成接觸墊144。在一些實施例中，可以使用合適的微影和蝕刻方法來圖案化導電材料。
進一步在第5圖中，保護層146（passivation layer）形成在互連結構152和接觸墊144之上。在一些實施例中，保護層146可以包括一或多層不可光圖案化絕緣材料（non-photo-patternable insulating materials）、一或多層可光圖案化絕緣材料（photo-patternable insulating materials） 、其組合等。不可光圖案化絕緣材料可以包括矽氮化物、矽氧化物、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、其組合等，並且可以使用化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈製程、其組合等來形成不可光圖案化絕緣材料。可光圖案化絕緣材料可以包括聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺（polyimide，PI）、苯並環丁烯（benzocyclobutene，BCB）、其組合等，並且可以使用旋轉塗佈製程等來形成可光圖案化絕緣材料。在一些實施例中，保護層146具有在大約5奈米至大約50奈米之間的厚度。
在一些實施例中，在保護層146中形成開口，以分別暴露接觸墊144的各部分。在一些實施例中，可以使用合適的微影和蝕刻方法來圖案化保護層146。在一些實施例中，開口具有在大約500奈米至大約5000奈米之間的寬度。
進一步在第5圖中，示出了在接觸墊144之上的凸塊下金屬化（underbump metallizations，UBMs）148的形成。在一些實施例中，每個凸塊下金屬化148可以包括多層導電材料，例如鈦層、銅層、和鎳層。然而，本領域中具有通常知識者將認識到，存在適於形成凸塊下金屬化148的許多材料和層的合適的佈置，例如鉻（chrome）/鉻銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置、或銅/鎳/金的佈置。可以用於凸塊下金屬化148的任何合適的材料或材料層完全意圖被包括在本揭露的範圍內。
凸塊下金屬化148的形成可以包括在保護層146上方形成的遮罩層（mask layer）（未示出）。在一些實施例中，遮罩層包括一光阻、或類似物，並其被圖案化以形成在遮罩層中的開口。在遮罩層包括光阻的一些實施例中，圖案化製程可以包括合適的微影方法。此開口暴露了保護層146中的開口。
在遮罩層形成開口之後，導電層形成在遮罩層、以及遮罩層和保護層146的組合開口的側壁和底部之上。在一些實施例中，導電層包括鈦、銅、鎳、鉻、金、鎢、其合金、其多層等，並且可以使用物理氣相沉積、原子層沉積、化學氣相沉積、電化學鍍覆、無電式鍍覆、其組合等來形成導電層。在一些實施例中，導電層具有在大約5奈米至大約100奈米之間的厚度。
在形成導電層之後，遮罩層和形成在遮罩層上的部分的導電層被去除。導電層的剩餘部分在接觸墊144之上形成凸塊下金屬化148。在遮罩層包括光阻的一些實施例中，去除製程（removal process）可以包括灰化製程（ashing process），然後是濕式清潔製程。
進一步在第5圖中，導電連接器（conductive connectors）150形成在凸塊下金屬化148之上，並電性耦接到凸塊下金屬化148。在一些實施例中，每個導電連接器150可以是焊料球（solder ball）、一個控制塌陷晶片連接（controlled collapse chip connection，C4）凸塊、球柵陣列（ball grid array，BGA）球、微凸塊（micro bump）、化鎳浸鈀金（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）技術所形成的凸塊、銅柱（copper pillar）、其組合等。在導電連接器150由焊料材料所形成的一些實施例中，可以施行再流動（reflow）製程，以便將焊料材料成形為所期望的凸塊形狀。在一些實施例中，在形成導電連接器150之後，將半導體裝置100切割成小塊（diced），以形成單獨的半導體裝置。切割製程（dicing process）可以包括鋸切（sawing）、雷射燒蝕方法（laser ablation method）、蝕刻製程、其組合等。隨後，可以測試每個單獨的半導體裝置，以識別已知合格晶片（known good dies，KGD），以進行進一步處理。
第6圖示出了根據一些實施例的半導體裝置100的剖視圖。除了此實施例包括導電貫孔160之外，此實施例與第1圖至第5圖所示的實施例相似。關於此實施例中與先前所描述的實施例類似的細節在此將不再重複。
在此實施例中，導電貫孔（through via）160形成為穿過基板102及/或互連結構152，以提供將半導體裝置100電性耦接至相鄰裝置（例如，半導體裝置100上方和下方的裝置）的能力。在一些實施例中，導電貫孔160僅形成為穿過基板102，並且被耦接至互連結構152，並且可以利用互連結構的導電特徵和導電連接器150來耦接至其他裝置。在一些實施例中，導電貫孔160形成為穿過基板102和互連結構152，並且可以利用導電連接器150耦接到其他裝置。可以藉由圖案化在基板102及/或互連結構的孔洞（hole），並且在此孔洞中形成導電材料，來形成導電貫孔160。可以藉由與以上對於互連結構152中的導電特徵所描述的類似的製程來形成導電材料，並且在此不再重複描述。
儘管第1圖至第6圖示出了具有深溝式電容的半導體裝置100的形成，但是本揭露內容並不限於此。在一些實施例中，半導體裝置100被形成為包括其他類型的電容，諸如金屬氧化物金屬（MOM）電容、金屬絕緣體金屬（MIM）電容等、或其組合。
第7圖至第15圖示出了根據一些實施例的半導體封裝體200的製造的各個中間階段的剖視圖。半導體封裝體200將合併一或多個半導體裝置100。第7圖示出了載體基板170、以及接合到載體基板170的半導體裝置100。
本實施例中的半導體裝置100包括在每個半導體裝置100中的深溝式電容121。如第7圖所示，接合到載體基板170的半導體裝置100具有延伸穿過半導體裝置100的導電貫孔160。此外，導電貫孔160和導電連接器150（例如，參見第8圖和第9圖）係用於並聯耦接不同半導體裝置100的深溝式電容121，並且為半導體封裝體200提供可能比單一半導體裝置100更大的有效電容。
載體基板170可以是玻璃載體基板（glass carrier substrat）、陶瓷載體基板（ceramic carrier substrate）等。載體基板170可以是晶圓，使得多個半導體裝置100可以同時被接合到載體基板170中的不同區域。在一些實施例中，使用諸如釋放層（release layer）的黏接層（adhesive layer）（未示出），來將半導體裝置100接合到載體基板170。釋放層可以由基於聚合物的材料所形成，其可以與載體基板170一起從將在後續步驟中形成的上覆結構中去除。在一些實施例中，釋放層是基於環氧的熱釋放材料（epoxy-based thermal-release material） （例如光熱轉換（light-to-heat-conversion，LTHC）釋放塗層），其在加熱時會失去其黏接特性。在其它實施例中，釋放層可以是紫外線（ultra-violet，UV）膠，當暴露於紫外線燈時，其失去其黏接特性。釋放層可以用液體的形式分配並固化（cured）、可以是層壓（laminated）在載體基板170上的層壓膜（laminate film）、或者可以是類似物。釋放層的頂表面可以是水平的（leveled），並且可以具有高度的共面性（high degree of coplanarity）。
在第8圖中，底部填充劑（underfill）172形成在接合的半導體裝置100之上，並且另一半導體裝置100接合到已經接合的半導體裝置100。底部填充劑172形成在已經接合的半導體裝置100之上。底部填充劑172可以由液體環氧樹脂（liquid epoxy）、可變形凝膠（deformable gel）、矽橡膠（silicon rubber）、非導電膜（non-conductive film）、聚合物（polymer）、聚苯並噁唑（PBO）、聚醯亞胺（polyimide）、防焊漆（solder resist）、或其組合所形成。底部填充劑172提供對於隨後的接合的導電連接器150的結構支撐的，並且可以沉積在半導體裝置100之上。在一些實施例中，形成底部填充劑172以在半導體裝置100之上留下開口。
第8圖還示出了另一半導體裝置100，此半導體裝置100被接合到已經接合的半導體裝置100的頂側。可以使用舉例來說拾取和放置工具（pick-and-place tool）將半導體裝置100放置在接合的半導體裝置100之上。
在半導體裝置100被放置在接合的半導體裝置100之上之後，半導體裝置100藉由導電連接器150、經由導電貫孔160、和接觸墊144，而被機械地和電性接合到下伏的半導體裝置100。
在一些實施例中，在接合導電連接器150之前，導電連接器150塗覆有助焊劑（flux）（未示出），例如免洗式助焊劑（no-clean flux）。可以將導電連接器150浸入焊劑中、或者可以將焊劑噴射到導電連接器150上。在另一實施例中，可以將助焊劑施加到導電貫孔160和接觸墊144的表面。
在一些實施例中，在將半導體裝置100附接到下伏的半導體裝置100之後，在環氧助焊劑再流動之前，而剩餘了環氧助焊劑的至少一些環氧部分的情況下，導電連接器150可以在其上形成可選的環氧助焊劑（未示出）。
半導體裝置100之間的接合可以是焊料接合。在一實施例中，半導體裝置100藉由再流動製程彼此接合。在再流動製程期間，導電連接器150與導電貫孔160及/或接觸墊144接觸，以物理地和電性地耦接半導體裝置100。在接合製程之後，可以在導電貫孔160和導電連接器150的界面處、以及也在導電連接器150和接觸墊144（未示出）之間的界面處形成金屬間化合物（intermetallic compound，IMC）（未示出）。
在第9圖中，重複第8圖中所示和描述的製程，直到在半導體封裝體200中將所期望的數量的半導體裝置100接合在一起為止。此外，第9圖示出了兩個半導體封裝體200彼此相鄰地形成在載體基板170上。在如第9圖所示的實施例中，半導體封裝體200包括七個堆疊的半導體裝置100。在其它實施例中，基於半導體封裝體的設計需求，半導體封裝體200可以具有多於或少於七個半導體裝置100。在具體的實施例中，每個半導體裝置100可以具有大約10至大約100微法拉（microFarad，μF）的有效的電容，使得具有七個堆疊的半導體裝置100的半導體封裝體200可以具有大約50至大約10000微法拉的有效電容。
在一些實施例中，堆疊的半導體裝置100的導電貫孔160可以基本上對齊，使得導電貫孔160的堆疊藉由導電連接器150（若有的話，和接觸墊144和凸塊下金屬化148），而電性地和機械地連接在一起。在此實施例中，一或多個堆疊的導電貫孔160可以是由半導體封裝體200所形成的有效電容的頂部電極的端子（terminal），而另一個一或多個堆疊的導電貫孔160可以是半導體封裝體200所形成的有效電容的底部電極的端子。
第10圖示出了一對相鄰的堆疊的半導體裝置100的示例性接合。應注意的是，並未示出底部填充劑172。如第10圖所示，導電連接器150可以耦接到半導體裝置100的凸塊下金屬化148及/或接觸墊144，以形成半導體封裝體200，其包括兩個或更多個半導體裝置100，其堆疊並電性地和機械地耦接在一起。
雖然在每個層的半導體裝置100被放置之後，每個層的半導體裝置100可以單獨地接合到下伏的半導體裝置100，在一些實施例中，所有的層的半導體裝置100可以被放置而無需接合，並且半導體裝置100最後在單一接合製程中接合。第11圖示出了使用接合頭（bond head）180，而最後地在單一製程中接合所有對應的半導體封裝體200的半導體裝置100的製程。接合頭180可施加熱及/或壓力，以導電性連接件150將接合到凸塊下金屬化148及/或接觸墊144。在一些實施例中，導電貫孔160可以將熱及/或壓力從接合頭180傳遞到每個層的導電連接器150、凸塊下金屬化148、及/或接觸墊144，以有助於機械地和電性地接合半導體裝置100。
在第12圖中，在去除接合頭180之後，在半導體封裝體200和載體基板170上形成密封劑（encapsulant）190。密封劑190可以是模制化合物（molding compound）、環氧樹脂等，並且可以藉由壓縮模製（compression molding）、傳送模製（transfer molding）等來施加密封劑190。密封劑190可以形成在載體基板170之上，使得半導體裝置100導電貫孔160及/或接觸墊144被埋入或覆蓋。然後，將密封劑190固化。
在一些實施例中，在密封劑190上施行平坦化製程（planarization process）。平坦化製程可以是舉例來說化學機械研磨（CMP）、研磨製程（grinding process）等。
在第13圖中，施行載體基板剝離（de-bonding），以將載體基板170從半導體封裝體200分離（剝離）。根據一些實施例，剝離包括在釋放層（如果存在的話）上投射諸如雷射光或紫外線光之類的光，使得釋放層在光的熱之下分解，並且可以去除載體基板170。此結構然後被翻轉並放置在膠帶210上。
此外，在第13圖中，可以在翻轉的結構上施行平坦化製程，以暴露導電貫孔160及/或接觸墊144。平坦化製程還可以研磨密封劑190。在平坦化製程之後，導電貫孔160、接觸墊144、和密封劑190的頂表面是共面的。平坦化製程可以是舉例來說化學機械研磨（CMP）、研磨製程（grinding process）等。在一些實施例中，舉例來說，如果導電貫孔160和接觸墊144已經暴露，則可以省略平坦化。
分離製程（singulation process）是藉由沿切割道區域（scribe line regions）218（例如，在單獨的半導體裝置100的堆疊之間）切割（sawing）而施行。因而，分離的半導體封裝體200係來自於膠帶210上的單獨的堆疊的半導體裝置100。
進一步在第14圖中，導電連接器220形成在導電貫孔160和接觸墊144及/或凸塊下金屬化148之上，並且電性耦接到導電貫孔160和接觸墊144及/或凸塊下金屬化148。導電連接器220允許將半導體封裝體200機械地和電性地耦接到另一封裝結構。導電連接器220可以類似於上述的導電連接器150，並且在此不再重複描述。
第15圖示出了在已經被從膠帶20去移除之後的半導體封裝體200。第16圖示出了半導體封裝體200的尺寸。在第16圖中，各個半導體裝置100從前側到背側的厚度係以H1、H2、和H3所表示，其中H1是頂部半導體裝置100的厚度、H2是中間半導體裝置100的厚度、並且H3是底部半導體裝置100的厚度。在一些實施例中，H3大於H2和H1。在一些實施例中，所有的厚度H1、H2和H3是相等的。
在第16圖中，頂部半導體裝置100之上的密封劑的厚度以H4表示。在一些實施例中，H1、H2、和H3各自大於或等於H4。在第16圖中，導電連接器150的高度以H5和H6表示，並且導電連接器220的高度以H7表示。在一些實施例中，H7大於或等於H5和H6。
在第16圖中，從各個半導體裝置100到密封劑190的側壁的密封劑的寬度係以W1、W2、和W3表示，其中W1是頂部半導體裝置100到密封劑190的側壁的密封劑的寬度，其中W2是中間半導體裝置100到密封劑190的側壁的密封劑的寬度，其中W3是底部半導體裝置100到密封劑190的側壁的密封劑的寬度。在一些實施例中，W3大於W2和W1。在一些實施例中，所有的厚度W1、W2、和W3是相等的。
第17圖至第20圖示出了根據一些實施例的半導體封裝體300的製程期間的中間步驟的剖視圖。除了此實施例的半導體封裝體300包括重分佈結構350之外，第17圖至第20圖中的實施例係類似於第1圖至第16圖中示出的實施例。關於此實施例中與先前所描述的實施例類似的細節在此將不再重複。
第17圖示出了類似於以上在第13圖中描述的處理的中間階段，並且在此不重複形成此處理的中間階段的描述。在第17圖中，與第13圖的實施例相反，在剝離載體基板170之後，將半導體裝置100的封裝堆疊（encapsulated stacks）接合翻轉（bonded flipped over），並且相對於膠帶而接合到第二載體基板310。
載體基板310可以是玻璃載體基板、陶瓷載體基板等。載體基板310可以是晶圓，使得多個半導體裝置100可以同時被接合到載體基板310的不同區域。在一些實施例中，使用諸如釋放層的黏接劑層（未示出），而將半導體裝置100接合到載體基板310。釋放層可以由基於聚合物的材料所形成，其可以與載體基板310一起從將在後續步驟中形成的上覆結構去除。在一些實施例中，釋放層是基於環氧的熱釋放材料（例如光熱轉換（LTHC）釋放塗層），其在加熱時會失去其黏接特性。在其它實施例中，釋放層可以是紫外線（UV）膠，當暴露於紫外線燈時，其失去其黏接特性。釋放層可以用液體的形式分配並固化、可以是層壓在載體基板310上的層壓膜、或者可以是類似物。釋放層的頂表面可以是水平的，並且可以具有高度的平面度。
此外，在第17圖中，可以在翻轉的結構上施行平坦化製程，以暴露導電貫孔160及/或接觸墊144。平坦化製程還可以研磨密封劑190。在平坦化製程之後，導電貫孔160、接觸墊144、和密封劑190的頂表面是共面的。平坦化製程可以是舉例來說化學機械研磨（CMP）、研磨製程（grinding process）等。在一些實施例中，舉例來說，如果導電貫孔160和接觸墊144已經暴露，則可以省略平坦化。
在第18圖中，在密封劑190和半導體裝置100的堆疊之上形成前側重分佈結構（front-side redistribution structure）350。前側重分佈結構350包括介電層320、324和328、以及金屬化圖案（metallization patterns）322和326。金屬化圖案也可以稱為重分佈層或重分佈線路。前側重分佈結構350示出為具有兩個金屬化圖案層的示例。可以在前側重分佈結構350中形成較多或較少的介電層和金屬化圖案。如果要形成較少的介電層和金屬化圖案，則可以省略下面所討論的步驟和製程。如果要形成較多的介電層和金屬化圖案，則可以重複下面所討論的步驟和過程。
作為形成前側重分佈結構350的示例，介電層320可以沉積在密封劑190和半導體裝置100的堆疊上。在一些實施例中，介電層320由諸如聚苯並噁唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）等的光敏材料（photo-sensitive material）所形成，其可以使用微影遮罩來圖案化。介電層320可以藉由旋轉塗佈、層壓（lamination）、化學氣相沉積等、或其組合來形成。然後，圖案化介電層320。圖案化形成開口，此開口暴露出導電貫孔160及/或接觸墊144的部分。圖案化可以藉由可接受的製程來進行，例如當介電層320是光敏材料時，藉由將介電層320暴露於光或藉由使用舉例來說非等向性蝕刻來進行蝕刻。如果介電層320是光敏材料，則可以在曝光之後顯影介電層320。
然後，形成金屬化圖案322。金屬化圖案322包括在介電層320的主表面（major surface）之上並且沿著介電層320的主表面延伸的線路部分（也稱為導電線路）。金屬化圖案322還包括延伸穿過介電層320，以連接至導電貫孔160及/或接觸墊144的導電通孔部分（也稱為導電通孔）。作為形成金屬化圖案322的示例，在介電層320之上並且在延伸穿過介電層320的開口中形成種晶層。在一些實施例中，種晶層是金屬層，其可以是單層或包括由不同材料所形成的複數個次層（sub-layers）的複合層。在一些實施例中，種晶層包括鈦層和在鈦層之上的銅層。可以使用舉例來說物理氣相沉積等形成來種晶層。然後，在種晶層上形成光阻並對其圖案化。可以藉由旋轉塗佈等形成光阻，並且可以將其暴露於光以圖案化。光阻的圖案對應於金屬化圖案322。圖案形成穿過光阻的開口，以暴露種晶層。然後，在光阻的開口中以及在種晶層的暴露部分上形成導電材料。可以藉由諸如電化學鍍覆、無電式鍍覆等的鍍覆來形成導電材料。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。導電材料和種晶層的下伏部分的組合形成金屬化圖案322。去除光阻和種晶層上未形成導電材料的部分。可以藉由可接受的灰化或去除製程（stripping process）（例如使用氧電漿（oxygen plasma）等）來去除光阻。一旦去除了光阻，就去除了種晶層的暴露部分，諸如藉由使用可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻。
然後，將介電層324沉積在金屬化圖案322和介電層320上。可以用類似於形成介電層320的方式和材料來形成介電層324。
然後，形成金屬化圖案326。金屬化圖案326包括在介電層324的主表面上並且沿著主表面延伸的線路部分。金屬化圖案326更包括延伸穿過介電層324，以連接至金屬化圖案322的導電通孔部分。可以用類似於形成金屬化圖案322的方式和材料來形成金屬化圖案326。在一些實施例中，金屬化圖案326具有與金屬化圖案322不同的尺寸。舉例來說，金屬化圖案326的導電線路及/或導電通孔可以比金屬化圖案322的導電線路及/或導電通孔更寬或更厚。此外，金屬化圖案326可以形成為比金屬化圖案322更大的間距（pitch）。
然後，將介電層328沉積在金屬化圖案326和介電層324上。可以用類似於形成介電層320的方式和材料來形成介電層328。
在第19圖中，施行載體基板剝離（de-bonding），以將載體基板310從半導體封裝體300分離（剝離）。根據一些實施例，剝離包括在釋放層（如果存在的話）上投射諸如雷射光或紫外線光之類的光，使得釋放層在光的熱之下分解，並且可以去除載體基板310。此結構然後被翻轉並放置在膠帶330上。
分離製程是藉由沿切割道區域332（例如，在單獨的半導體裝置100的堆疊之間）切割（sawing）而施行。因而，分離的半導體封裝體300係來自於膠帶330上的單獨的堆疊的半導體裝置100。
進一步在第19圖中，導電連接器334形成在重分佈結構350之上，並且電性耦接到重分佈結構350。導電連接器334允許將半導體封裝體300機械地和電性地耦接到另一封裝結構。也可以在導電連接器334之前形成凸塊下金屬化（未示出），以電性耦接導電連接器334到重分佈結構350的金屬化圖案。這些凸塊下金屬化可以類似於上述的凸塊下金屬化148，並且在此不再重複描述。導電連接器334可以類似於上述的導電連接器150，並且在此不再重複描述。
第20圖示出了已經從膠帶330移除的半導體封裝體300。第20圖還示出了半導體封裝體300的尺寸。在第20圖中，重分佈結構350的高度以H8所表示，並且半導體封裝體300的密封劑190的高度以H9所表示。在一些實施例中，H9大於H8。在第20圖中，從外側壁到外側壁的半導體裝置100的寬度以W4所表示。進一步在第20圖中，從外側壁到外側壁的底部填充劑172的寬度以W5所表示。在一些實施例中，W4大於W5。在一些實施例中，W5大於W4。在一些實施例中，W4等於W5。
第21圖至第29圖示出了根據一些實施例的在形成封裝體700的過程中的中間步驟的剖視圖。與先前描述的實施例相似的關於此實施例的細節在此將不再重複。
第21圖至第28圖示出了根據一些實施例的在形成封裝體400（可以是封裝體或是被動封裝體）的過程中的中間步驟的剖視圖。在第21圖中，提供了載體基板402，並且在載體基板402上形成釋放層404。載體基板402可以是玻璃載體基板，陶瓷載體基板等。載體基板402可以是晶圓，使得可以在載體基板402上同時形成多個封裝。
釋放層404可以由基於聚合物的材料所形成，其可以與載體基板402一起從將在後續步驟中形成的上覆結構去除。在一些實施例中，釋放層404是基於環氧的熱釋放材料（例如光熱轉換（LTHC）釋放塗層），其在加熱時會失去其黏接特性。在其它實施例中，釋放層可以是紫外線（UV）膠，當暴露於紫外線燈時，其失去其黏接特性。釋放層可以用液體的形式分配並固化、可以是層壓在載體基板402上的層壓膜、或者可以是類似物。釋放層404的頂表面可以是水平的，並且可以具有高度的平面度。
在第21圖中，模組410和412（有時被稱為裸晶410和412）和半導體封裝體200藉由黏接劑406而黏接於釋放層404。雖然示出黏接有兩個模組410和412，但是應當理解，可以黏接有更多或更少的模組410及/或412到釋放層404。舉例來說，三個或四個模組410及/或412可被黏接到釋放層404。在一些實施例中，模組410及/或412是積體電路裸晶，並且可以是邏輯裸晶（logic dies）（例如，中央處理單元（central processing unit）、微控制器等（microcontroller））、記憶體裸晶（memory dies）（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）裸晶、靜態隨機存取記憶體（static random access memory，SRAM）裸晶等）、電源管理裸晶（power management dies）（例如，電源管理積體電路（power management integrated circuit，PMIC）裸晶）、射頻（radio frequency，RF）裸晶、感應器裸晶（sensor dies）、微機電系統（micro-electro-mechanical-system，MEMS）裸晶、訊號處理裸晶（signal processing dies）（例如，數位訊號處理（digital signal processing，DSP）裸晶）、前端裸晶（front-end dies）（例如，類比前端（analog front-end，AFE）裸晶）等、或其組合。在一些實施例中，模組410及/或412可以是被動元件（passive devices），例如積體被動元件（integrated passive devices，IPD）、或離散被動元件（discrete passive devices）。在一些實施例中，模組410及/或412可以是電源供應模組（power supply modules）、記憶體模組（memory modules）、電壓調節器模組（voltage regulator modules）、積體被動元件（IPD）模組等、或其組合。在一實施例中，模組410是單晶片系統（system-on-a-chip，SoC），並且模組412是高頻寬記憶體模組（high bandwidth memory module）。而且，在一些實施例中，模組410及/或412可以具有不同的尺寸（例如，不同的高度及/或表面積），並且在其他實施例中，模組410及/或412可以具有相同的尺寸（例如，相同的高度及/或表面積）。在下面關於第22圖更詳細地描述模組410及/或412。
在一些實施例中，可以在將模組410和412以及半導體封裝體200黏接在一起之前，在釋放層404上形成背側重分佈結構（back-side redistribution structure），以使模組410和412以及半導體封裝體200黏接到背側重分佈結構。在一實施例中，背側重分佈結構包括一或多個介電層，其中此些介電層中具有一或多個金屬化圖案（有時稱為重分佈層或重分佈線路）。在一些實施例中，在模組410和412以及半導體封裝體200黏接到介電層之前，將沒有金屬化圖案的介電層形成在釋放層上。
第22圖示出了根據一些實施例的模組410/412中的一種。模組410/412將在後續處理中被封裝以形成積體電路封裝。模組410/412可以形成在晶圓上，其可以包括在後續步驟中分離的不同的裝置區域，以形成複數個主動元件裸晶。可以根據適用的製造製程處理模組410/412，以形成積體電路。舉例來說，模組410/412包括半導體基板413，例如摻雜或未摻雜的矽、或絕緣體上半導體（SOI）基板的主動層。半導體基板413可以包括其他半導體材料，例如鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半導體；或其組合。也可以使用其他基板，例如多層或漸變基板。半導體基板413具有主動表面（例如，在第22圖中面向上的表面），有時被稱為前側（front-side）、以及非主動表面（inactive surface）（例如，在第22圖中面向下的表面），有時被稱為背側（back-side）。
裝置414可以形成在半導體基板413的前側。裝置414可以是主動元件（例如，電晶體、二極體等）、電容、電阻等。層間介電質（inter-layer dielectric，ILD）416形成在半導體基板413的前側之上。層間介電質416圍繞並且可以覆蓋裝置414。 層間介電質416可以包括一或多個介電層，此等介電層由例如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼摻雜磷矽酸鹽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass，USG）等的材料所形成。
導電插塞（Conductive plugs）418延伸穿過層間介電質416，以電性地和物理地耦接裝置414。舉例來說，當裝置414是電晶體時，導電插塞418可以耦接電晶體的柵極（gates）和源極/汲極（source/drain）區域。導電插塞418可以由鎢、鈷、鎳、銅、銀、金、鋁等、或其組合所形成。互連結構419被包括層間介電質416和導電插塞418之上。互連結構419互連裝置414以形成積體電路。互連結構419可以由舉例來說層間介電質416上的介電層中的金屬化圖案所形成。金屬化圖案包括形成在一或多個低介電係數（low-k）介電層中的金屬線路和導電通孔。互連結構419的金屬化圖案藉由導電插塞418而電性耦接到裝置414。
模組410/412還包括墊420（例如鋁墊），其中製造有外部連接（external connections）。墊420在模組410/412的主動側上，例如在互連結構419之中及/或在互連結構419之上。一或多個保護膜（passivation films）422位在模組410/412上，例如在部分的互連結構419和墊420上。開口延伸穿過保護膜422至墊420。裸晶連接器424（Die connectors 424）（例如導電柱（舉例來說，由例如銅的金屬所形成））延伸穿過在保護膜422中的此開口，並且物理地和電性耦接至墊420中的對應的一個。舉例來說，可以藉由鍍覆等來形成裸晶連接器424。裸晶連接器424電性耦接模組410/412的對應的積體電路。
可選地，焊料區域（例如，焊料球或焊料凸塊（solder bumps））可以設置在墊420上。焊料球可以用於在模組410/412上施行晶片探針（chip probe，CP）測試。可以在模組410/412上施行晶片探針測試，以確定模組410/412是否是已知合格晶片（KGD）。因此，僅有是已知合格晶片的模組410/412經歷後續處理而被封裝，而未通過晶片探針測試的裸晶不被封。在測試之後，可以在隨後的處理步驟中去除焊料區域。
介電層426可以在模組410/412的前側，例如在保護膜422和裸晶連接器424上。介電層426橫向封裝（encapsulates）裸晶連接器424，並且介電層426橫向相接（coterminous）模組410/412。最初，介電層426可以掩蓋（bury）裸晶連接器424，使得介電層426的最上表面在裸晶連接器424的最上表面上方。在焊料區域設置在裸晶連接器424上的一些實施例中，介電層426也可以掩蓋焊料區域。或者，可以在形成介電層426之前去除焊料區域。
介電層426可以是聚合物，例如聚苯並噁唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）等；氮化物，例如氮化矽等；氧化物如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼摻雜磷矽酸鹽玻璃（BPSG）等；等、或其組合。介電層426可以由舉例來說藉由旋轉塗佈、層壓、化學氣相沉積（CVD）等所形成。在一些實施例中，在形成模組410/412的期間，裸晶連接器424穿過介電層426而暴露。在一些實施例中，裸晶連接器424保持掩蓋並且在隨後的封裝模組410/412的過程中暴露。暴露裸晶連接器424可以去除可能存在於裸晶連接器424的任何焊料區域。
在一些實施例中，模組410/412是包括多個半導體基板413的堆疊裝置。舉例來說，模組410/412可以是包括多個儲存裸晶的諸如混合儲存立方體（hybrid memory cube，HMC）模組、高頻寬記憶體（high bandwidth memory，HBM）模組等的記憶體設備。在這樣的實施例中，模組410/412包括藉由基板導電通孔（through-substrate vias，TSVs）互連的多個半導體基板413。每個半導體基板413可以具有互連結構419。
黏接劑406位於模組410/412和半導體封裝體200的背側，並且將模組410/412和半導體封裝體200黏接到釋放層404。黏接劑406可以是任何合適的黏接劑、環氧樹脂（epoxy）、晶片黏結薄膜（die attach film，DAF）等。黏接劑406可以施加到模組410/412和半導體封裝體200的背側，例如施加到對應的半導體晶圓的背側、或者可以施加在載體基板402的表面之上。可以例如藉由鋸切（sawing）或切割（dicing）來將模組410/412分離（singulated），並且使用舉例來說拾取和放置工具藉由黏接劑406將模組410/412黏接到釋放層404。
在第23圖中，在模組410/412和半導體封裝體200上和周圍形成密封劑430。在形成之後，密封劑430封裝（encapsulates）模組410/412和半導體封裝體200。密封劑430可以是模制化合物、環氧樹脂等。可以藉由壓縮模製、傳送模製等施加密封劑430，並且可以形成在載體基板402上，使得模組410/412和半導體封裝體200被掩蓋或覆蓋。密封劑430進一步形成在模組410/412與半導體封裝體200之間的間隙區域（gap regions）中。密封劑430可以用液體或半液體（semi-liquid）形式被施加，並且隨後被固化。
在第24圖中，在密封劑430上施行平坦化製程，以暴露裸晶連接器424、導電連接器220、和介電層426。平坦化製程還可以去除介電層426、導電連接器220、及/或裸晶連接器424的材料，直到暴露導電連接器220和裸晶連接器424。在平坦化過程之後，導電連接器220、裸晶連接器424、介電層426、和密封劑430的頂表面可以彼此齊平（例如，共面）。平坦化製程可以是舉例來說化學機械研磨（CMP）製程、研磨製程（grinding process） 、回蝕刻製程（etch-back process）等。在一些實施例中，舉例來說，如果裸晶連接器424和導電連接器220已經暴露，則可以省略平坦化製程。
在第25圖至第27圖中，重分佈結構456（參見第27圖）具有形成在密封劑430和模組410/412和半導體封裝體200之上的精細特徵部分（fine-featured portion）452和粗特徵部分（coarse-featured portion）454。重分佈結構456包括金屬化圖案、介電層、和凸塊下金屬化（UBMs）。金屬化圖案也可以稱為重分佈層或重分佈線路。重分佈結構456被示出為具有四層金屬化圖案的示例。可以在重分佈結構456中形成更多或更少的介電層和金屬化圖案。如果要形成更少的介電層和金屬化圖案，則可以省略下面所討論的步驟和製程。如果要形成更多的介電層和金屬化圖案，則可以重複下面所討論的步驟和過程。重分佈結構456的精細特徵部分452和粗特徵部分454包括不同尺寸的金屬化圖案和介電層。
第25圖示出了形成重分佈結構456的精細特徵部分452的示例。在第25圖中，介電層432沉積在密封劑430上，介電層426、導電連接器220、和裸晶連接器424。在一些實施例中，介電層432由諸如聚苯並噁唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）等的光敏材料所形成，其可以使用微影遮罩來圖案化。可以藉由旋轉塗佈、層壓、化學氣相沉積等、或其組合來形成介電層432。
然後，圖案化介電層432並且形成金屬化圖案434。圖案化形成開口，此開口暴露出導電連接器220和裸晶連接器424的部分。圖案化可以藉由可接受的製程來進行，例如當介電層432是光敏材料時，藉由將介電層432暴露於光或藉由使用舉例來說非等向性蝕刻來進行蝕刻。如果介電層432是光敏材料，則可以在曝光之後顯影介電層432。
然後，形成金屬化圖案434。金屬化圖案434具有在介電層432的主表面（major surface）之上並且沿著介電層432的主表面延伸的線路部分（也稱為導電線路或跡線），並且金屬化圖案434具有延伸穿過介電層432，以物理地和電性地耦接至模組410/412的裸晶連接器424和半導體封裝體200的導電連接器220的導電通孔部分（也稱為導電通孔）。作為示例，可以藉由在介電層432之上以及在延伸穿過介電層432的開口中形成種晶層，來形成金屬化圖案434。在一些實施例中，種晶層是金屬層，其可以是單層或包括由不同材料所形成的複數個次層（sub-layers）的複合層。在一些實施例中，種晶層包括鈦層和在鈦層之上的銅層。可以使用舉例來說物理氣相沉積（PVD）等形成來種晶層。然後，在種晶層上形成光阻並對其圖案化。可以藉由旋轉塗佈等形成光阻，並且可以將其暴露於光以圖案化。光阻的圖案對應於金屬化圖案434。圖案形成穿過光阻的開口，以暴露種晶層。然後，在光阻的開口中以及在種晶層的暴露部分上形成導電材料。可以藉由諸如電化學鍍覆、無電式鍍覆等的鍍覆來形成導電材料。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。導電材料和種晶層的下伏部分的組合形成金屬化圖案434。去除光阻和種晶層上未形成導電材料的部分。可以藉由可接受的灰化或去除製程（stripping process）（例如使用氧電漿（oxygen plasma）等）來去除光阻。一旦去除了光阻，便使用可接受的蝕刻製程（諸如藉由濕式蝕刻或乾式蝕刻），來去除種晶層的暴露部分。
然後，介電層436沉積在金屬化圖案434和介電層432上。可以用類似於形成介電層432的方式來形成介電層436，並且可以用類似於形成介電層432的材料來形成介電層436。
然後，介電層436被圖案化，並且形成金屬化圖案438。圖案形成開口，此開口暴露金屬化圖案434的部分。圖案化可以藉由可接受的製程來進行，例如當介電層436是光敏材料時，藉由將介電層436暴露於光或藉由使用舉例來說非等向性蝕刻來進行蝕刻。如果介電層436是光敏材料，則可以在曝光之後顯影介電層436。
然後，形成金屬化圖案438。金屬化圖案438具有在介電層436的主表面（major surface）之上並且沿著介電層436的主表面延伸的線路部分，並且金屬化圖案438具有延伸穿過介電層436，以物理地和電性地耦接至金屬化圖案434的導電通孔部分。可以用類似於形成金屬化圖案434的方式來形成金屬化圖案438，並且可以用類似於形成金屬化圖案434的材料來形成金屬化圖案438。儘管示出的精細特徵部分452包括兩個介電層和兩個金屬化圖案，但是可以在精細特徵部分452中形成任意數量的介電層和金屬化圖案。
重分佈結構456的精細特徵部分452包括介電層432和436；以及金屬化圖案434和438。在一些實施例中，介電層432和436由相同的介電材料所形成，並且形成有相同的厚度。同樣地，在一些實施例中，金屬化圖案434和438的導電特徵由相同的導電材料所形成，並且形成有相同的厚度。具體地說，介電層432和436具有厚度T2，例如在大約1微米（μm）至大約40微米的範圍中，並且金屬化圖案434和438的導電特徵具有厚度T1，例如在大約1微米至大約40微米的範圍中。
第26圖示出了形成重分佈結構的456的粗特徵部分454示例。在第26圖中，介電層440可以沉積在金屬化圖案438和介電層436上。可以用類似於形成介電層432的方式來形成介電層440，並且可以用類似於形成介電層432的材料來形成介電層440。
可以圖案化介電層440，並且然後形成金屬化圖案442。金屬化圖案442具有在介電層440的主表面（major surface）之上並且沿著介電層440的主表面延伸的線路部分，並且金屬化圖案442具有延伸穿過介電層440，以物理地和電性地耦接至金屬化圖案438的導電通孔部分。可以用類似於形成金屬化圖案434的方式來形成金屬化圖案442，並且可以用類似於形成金屬化圖案434的材料來形成金屬化圖案442。
然後，將介電層444沉積在金屬化圖案442和介電層440上。可以用類似於形成介電層432的方式來形成介電層444，並且可以用類似於形成介電層432的材料來形成介電層444。
在第26圖中，圖案化介電層444，並且然後形成金屬化圖案446。可以用類似於圖案化介電層432的方式來圖案化介電層444。金屬化圖案446具有在介電層444的主表面（major surface）之上並且沿著介電層444的主表面延伸的線路部分，並且金屬化圖案446具有延伸穿過介電層444，以物理地和電性地耦接至金屬化圖案442的導電通孔部分。可以用類似於形成金屬化圖案434的方式來形成金屬化圖案446，並且可以用類似於形成金屬化圖案434的材料來形成金屬化圖案446。
然後，將介電層448沉積在金屬化圖案446和介電層444上。可以用類似於形成介電層432的方式來形成介電層448，並且可以用類似於形成介電層432的材料來形成介電層448。儘管粗特徵部分454被示為包括三個介電層和兩個金屬化圖案，但是可以在粗特徵部分454中形成任意數量的介電層和金屬化圖案。在一些實施例中，精細特徵部分452和粗特徵部分454可以各自包括三個介電層和三個金屬化圖案。
重分佈結構456的粗特徵部分454包括介電層440、444、和448；以及金屬化圖案442和446。在一些實施例中，介電層440、444、和448由相同的介電材料所形成，並且形成有相同的厚度。同樣地，在一些實施例中，金屬化圖案442和446的導電特徵由相同的導電材料形成，並且形成有相同的厚度。具體地說，介電層440、444和448具有厚度T4，例如在大約1微米至大約40微米的範圍中，並且金屬化圖案442和446的導電部件具有厚度T3，例如在大約1微米至大約40微米的範圍中。在各種實施例中，厚度T3可以大於厚度T1（參見第25圖），並且厚度T4可以大於厚度T2（參見第25圖）。
由於被包括在粗特徵部分454和精細特徵部452中的金屬化圖案的厚度，粗特徵部分454可以具有比精細特徵部452較低的電阻。由於電阻較低，因此粗特徵部分454可用於對電源線路進行佈線（route）。細特徵部分452可以被用於對訊號線路進行佈線，其不要求較低的電阻。包括粗特徵部分454和細特徵部分452兩者都允許電源線路和訊號線路被佈線，同時最小化重分佈結構456的厚度。
在第27圖中，在介電層448上以及在介電層448的通向金屬化圖案446的開口中形成墊450。墊450被用來耦接到導電連接器458，並且可以被稱為凸塊下金屬化（under bump metallurgies，UBMs）450。凸塊下金屬化450形成為用於重分佈結構456的外部連接。凸塊下金屬化450具有在介電層448的主表面上並且沿著介電層448的主表面延伸的凸塊部分，並且具有延伸穿過介電層448，以物理地和電性地耦接金屬化圖案446的通孔部分。因此，凸塊下金屬化450被電性耦接到模組410/412和半導體封裝體200。在一些實施例中，凸塊下金屬化450具有與金屬化圖案434、438、442、和446的不同的尺寸。
作為示例，可以藉由在介電層448之上以及在延伸穿過介電層448的開口中形成種晶層，來形成凸塊下金屬化450。在一些實施例中，種晶層是金屬層，其可以是單層或包括由不同材料所形成的複數個次層（sub-layers）的複合層。在一些實施例中，種晶層包括鈦層和在鈦層之上的銅層。可以使用舉例來說物理氣相沉積（PVD）等形成來種晶層。然後，在種晶層上形成光阻並對其圖案化。可以藉由旋轉塗佈等形成光阻，並且可以將其暴露於光以圖案化。光阻的圖案對應於凸塊下金屬化450。圖案形成穿過光阻的開口，以暴露種晶層。然後，在光阻的開口中以及在種晶層的暴露部分上形成導電材料。可以藉由諸如電化學鍍覆、無電式鍍覆等的鍍覆來形成導電材料。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。在一些實施例中，凸塊下金屬化450可以包括諸如化鎳浸鈀金（ENEPIG）、化學鎳金（electroless nickel, immersion gold，ENIG）等的合金。導電材料和種晶層的下伏部分的組合形成凸塊下金屬化450。去除光阻和種晶層上未形成導電材料的部分。可以藉由可接受的灰化或去除製程（stripping process）（例如使用氧電漿（oxygen plasma）等）來去除光阻。一旦去除了光阻，便使用可接受的蝕刻製程（諸如藉由濕式蝕刻或乾式蝕刻），來去除種晶層的暴露部分。
在第28圖中，導電連接器458形成在墊450上。導電連接器458允許將半導體封裝體400機械地和電性地耦接至另一封裝結構（例如，第29圖中的基板500）。導電連接器458可以類似於上述的導電連接器150，並且在此不再重複描述。
然後，在第29圖中，使用導電連接器458將半導體封裝體400附著到封裝基板500，以形成封裝體700。封裝基板500可以由半導體材料製成，例如矽、鍺、鑽石等。替代地，也可以使用諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化砷化鎵、磷化銦鎵、其組合等的化合物。另外，封裝基板500可以是絕緣體上半導體基板（SOI substrate）。通常，絕緣體上半導體基板包括諸如外延（epitaxial）矽、鍺、矽鍺、絕緣體上半導體絕緣體上矽鍺（SGOI）、或其組合的半導體材料層。在另一實施例中，封裝基板500是基於例如玻璃纖維增強樹脂核心（fiberglass reinforced resin core）的絕緣核心（insulating core）。一種示例性的核心材料是玻璃纖維樹脂（fiberglass resin），例如FR4。核心材料的替代材料包括雙馬來醯亞胺三氮雜苯樹脂（bismaleimide-triazine，BT）樹脂、或者其他印刷電路板（printed circuit board，PCB）材料或薄膜。諸如味之素積層膜（Ajinomoto build-up film，ABF）的積層膜（Build up films）或其他層壓體可以用於封裝基板500。
封裝基板500可以包括主動和被動元件（未示出）。諸如電晶體、電容、電阻，其組合之類的裝置可以用於產生系統設計的結構和功能要求。可以使用任何合適的方法來形成裝置。
封裝基板500也可以包括金屬化層和導電通孔506和接合墊504和508耦接至金屬化層和導電通孔506。金屬化層506可以形成在主動和被動元件上方，並且設計為連接各種裝置，以形成功能電路（functional circuitry）。金屬化層506可以由介電質（例如，低介電係數（low-k）介電材料）和導電材料（例如，銅）的交替層形成，並且具有將導電材料層互連的導電通孔，並且可以藉由任何適當的製程（例如沉積、鑲嵌（damascene）、雙鑲嵌（dual damascene）等來形成金屬化層506。在一些實施例中，封裝基板500實質上沒有主動和被動元件。
再流動導電連接器458以附接凸塊下金屬化450到接合墊504。導電連接器458連接封裝基板500（包括在封裝基板500中的金屬化層506）到半導體封裝體400（包括重分佈結構456的金屬化圖案）。在一些實施例中，可以將表面貼焊被動元件（surface mount passive devices）（例如，表面貼焊零件（SMD））（未示出）附接到封裝基板500，例如，附接到接合墊504及/或508。
在半導體封裝體400附接到封裝基板500之後，在導電連接器458與剩餘的環氧助焊劑（epoxy flux）的環氧樹脂部分中的至少一些再流動之前，導電連接器458可以具有環氧助焊劑（未示出）形成在其上。此剩餘的環氧助焊劑可以用作底部填充劑，以減少應力並保護由於導電連接器458的再流動而導致的接點（joints）。在一些實施例中，底部填充劑512可以形成在半導體封裝體400和封裝基板500之間，圍繞導電連接器458。在半導體封裝體400附接或在附接半導體封裝體400之前可以藉由合適的沉積方法形成半導體封裝體400之後，可以藉由毛細管流動過程（capillary flow process）形成底部填充劑512。
同樣地，如第29圖所示，封裝基板500的接合墊508可以具有形成在其上的導電連接器510。這些導電連接器510允許封裝體700機械地和電性地耦接到另一封裝結構。導電連接器510可以類似於上述的導電連接器150，並且在此不再重複描述。
儘管以深溝式電容示出了實施例，但是本揭露不限於此。在一些實施例中，半導體裝置包括其他類型的電容，例如金屬氧化物金屬（MOM）電容、金屬絕緣體金屬（MIM）電容等、或其組合。
實施例可以實現優點。實施例包括一種半導體裝置，其可以是一種積體被動元件（integrated passive devices，IPD），包括電容，例如深溝式電容（deep trench capacitor，DTCs）、金屬氧化物金屬（metal-oxide-metal，MOM）電容、金屬絕緣體金屬（metal-insulator-metal，MIM）電容等、或其組合。半導體裝置係被垂直堆疊並且連接，以有效地形成更大的半導體裝置。藉由使積體被動元件垂直堆疊，可以形成可以用作去耦電容（decoupling capacitor）的高效電容。而且，包括一或多個垂直堆疊和耦接的電容的封裝結構可以提供較低的電容等效串聯電阻（equivalent series resistance，ESR）。在一些實例中，這些半導體裝置可以併入到封裝結構（例如，一體化的扇出（integrated fan-out，INFO）封裝結構、或基板上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS）封裝結構）中，以提供具有大電容值的電容。
根據本揭露一些實施例，提供一種半導體結構，包括：一第一半導體裝置、一第二半導體裝置、一第一組導電連接器、一第一底部填充劑、一第一密封劑、以及一第二組導電連接器。第一半導體裝置包括：複數個第一電容、以及一第一導電貫孔。第二半導體裝置包括：複數個第二電容、以及一第二導電貫孔。第一電容形成在一第一基板上。第一導電貫孔延伸穿過第一基板，第一導電貫孔電性耦接到第一電容。第二電容形成在一第二基板上。第二導電貫孔延伸穿過第二基板，第二導電貫孔電性耦接到第二電容。第一組導電連接器機械地和電性地接合第一半導體裝置和第二半導體裝置，第一組導電連接器中的至少一個電性地耦接第一導電貫孔和第二導電貫孔。第一底部填充劑位於第一半導體裝置和第二半導體裝置之間，並且圍繞第一組導電連接器。第一密封劑位於第一半導體裝置和第二半導體裝置的至少側壁和第一底部填充劑上。第二組導電連接器電性耦接到第一半導體裝置，第二組導電連接器與第一組導電連接器位於第一半導體裝置的相對側上。
在一些實施例中，第一電容並聯電性耦接在一起。在一些實施例中，第一電容和第二電容並聯地電性耦接在一起。在一些實施例中，第二組導電連接器比第一組導電連接器大。在一些實施例中，第一導電貫孔機械地和電性地耦接到第一組導電連接器中的至少一個和第二組導電連接器中的至少一個。在一些實施例中，半導體結構更包括一第一重分佈結構。第一重分佈結構位於第一密封劑和第一半導體裝置上。第一重分佈結構包括在其中具有金屬化圖案的複數個介電層。第一重分佈結構的金屬化圖案電性耦接到第一導電貫孔和第二組導電連接器。在一些實施例中，半導體結構更包括一第三半導體裝置、以及一第四半導體裝置。第三半導體裝置包括複數個第三電容、以及一第三導電貫孔。第四半導體裝置包括複數個第四電容、以及一第四導電貫孔。第三電容形成在一第三基板上。第三導電貫孔延伸穿過第三基板，第三導電貫孔電性耦接到第三電容和第二導電貫孔。第四電容形成在一第四基板上。第四導電貫孔延伸穿過第四基板，第四導電貫孔電性耦接到第四電容和第三導電貫孔。第三半導體裝置和第四半導體裝置與第一半導體裝置位於第二半導體裝置的相對側上。在一些實施例中，半導體結構更包括一第一積體電路結構、一第二密封劑、以及一第一重分佈結構。第一積體電路結構包括一第一積體電路裸晶，第一積體電路裸晶包括主動裝置。第二密封劑至少橫向地封裝第一積體電路結構、第一密封劑、和第二組導電連接器。第一重分佈結構，位於第二密封劑、第一積體電路結構、和第一半導體裝置上。第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，第一重分佈結構的金屬化圖案電性耦接到第一積體電路裸晶和第二組導電連接器。在一些實施例中，半導體結構更包括一第三組導電連接器、以及一封裝基板。第三組導電連接器位於第一重分佈結構上。封裝基板藉由第三組導電連接器而機械地和電性地耦接到第一重分佈結構。
根據本揭露另一些實施例，提供一種封裝結構，包括：一第一被動封裝體、一第一積體電路封裝、一第一密封劑、以及一第一重分佈結構。第一被動封裝體包括一被動裸晶堆疊。被動裸晶堆疊中的每個被動裸晶包括在一基板上的複數個被動元件和延伸穿過基板的一導電貫孔。第一積體電路封裝包括至少一積體電路裸晶，至少一積體電路裸晶包括複數個主動元件。第一密封劑至少橫向地封裝第一被動封裝體和第一積體電路封裝。第一重分佈結構位於第一密封劑、第一積體電路封裝、和第一被動封裝體上，第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，第一重分佈結構的金屬化圖案電性耦接到第一積體電路封裝和第一被動封裝體。
在一些實施例中，每個被動裸晶的被動元件係複數個深溝式電容。在一些實施例中，被動裸晶堆疊的一第一被動裸晶的深溝式電容並聯地電性耦接到被動裸晶堆疊的一第二被動裸晶的深溝式電容。在一些實施例中，第一被動封裝體更包括一第二重分佈結構。第二重分佈結構位於被動裸晶堆疊的一最底部被動裸晶，第二重分佈結構包括在其中具有金屬化圖案的複數個介電層，第二重分佈結構的金屬化圖案電性耦接到被動裸晶堆疊的最底部被動裸晶的導電貫孔，並且電性耦接到第一重分佈結構的金屬化圖案。在一些實施例中，封裝結構更包括一第一組導電連接器、以及一封裝基板。第一組導電連接器位於第一重分佈結構上。封裝基板藉由第一組導電連接器而機械地和電性地耦接到第一重分佈結構。
根據本揭露又另一些實施例，提供一種封裝方法，包括形成一第一被動封裝體；形成一第一半導體裝置，包括：在一第一基板中形成複數個第一電容；以及形成延伸穿過第一基板的一第一導電貫孔，第一導電貫孔電性耦接到第一電容；形成一第二半導體裝置，包括：在一第二基板中形成複數個第二電容；以及形成延伸穿過第二基板的一第二導電貫孔，第二導電貫孔電性耦接到第二電容；將第一半導體裝置附接到一第一載體基板上；在附接的第一半導體裝置之上形成一第一底部填充劑；以一第一組導電連接器將第二半導體裝置接合到第一半導體裝置，第一組導電連接器位於第一底部填充劑中，第一組導電連接器中的至少一個電性耦接第一導電貫孔和第二導電貫孔；以第一密封劑封裝第一半導體裝置和第二半導體裝置與第一底部填充劑；去除第一載體基板；以及在第一半導體裝置上形成一第二組導電連接器，第二組導電連接器電性耦接到第一半導體裝置，第二組導電連接器與第一組導電連接器位於第一半導體裝置的相對側上。
在一些實施例中，第一電容和第二電容並聯地電性耦接在一起。在一些實施例中，形成第一被動封裝體更包括：在第一密封劑和第一半導體裝置上形成一第一重分佈結構，第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，第一重分佈結構的金屬化圖案電性耦接到第一導電貫孔和第二組導電連接器。在一些實施例中，封裝方法更包括：形成一第一封裝體，包括：形成一第一積體電路封裝，包括至少一積體電路裸晶，至少一積體電路裸晶包括複數個主動元件；以一第二密封劑封裝第一被動封裝體和第一積體電路封裝；以及在第二密封劑、第一積體電路封裝、和第一被動封裝體上形成一第一重分佈結構，第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，第一重分佈結構的介電層電性耦接到第一積體電路封裝和第一被動封裝體。在一些實施例中，封裝方法，更包括：以一第三組導電連接器將第一封裝體接合到一封裝基板；以及在第一封裝體和封裝基板之間形成一第二底部填充劑，第二底部填充劑圍繞第三組導電連接器。在一些實施例中，形成第一被動封裝體更包括：形成一第三半導體裝置，包括：在一第三基板中形成複數個第三電容；以及形成延伸穿過第三基板的一第三導電貫孔，第三導電貫孔電性耦接到第三電容；形成一第四半導體裝置，包括：在一第四基板中形成複數個第四電容；以及形成延伸穿過第四基板的一第四導電貫孔，第四導電貫孔電性耦接到第四電容；在第二半導體裝置之上形成一第二底部填充劑；以一第三組導電連接器將第三半導體裝置接合到第二半導體裝置，第三組導電連接器位於第二底部填充劑中，第三組導電連接器中的至少一個電性耦接第二導電貫孔和第三導電貫孔；在第三半導體裝置之上形成一第三底部填充劑；以及以一第四組導電連接器將第四半導體裝置接合到第三半導體裝置，第四組導電連接器位於第三底部填充劑中，第四組導電連接器中的至少一個電性耦接第三導電貫孔和第四導電貫孔。
前述概述了幾個實施例的特徵，以便本領域中具有通常知識者可以更好地理解本揭露的各方面。本領域中具有通常知識者應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域中具有通常知識者還應該認識到，這樣的等校構造不脫離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情況下，他們可以進行各種改變、替換和變更。
100:半導體裝置 101:側壁 102:基板 104:凹部 110:襯墊層 112A:導電層 112B:導電層 112C:導電層 112D:導電層 114A:介電層 114B:介電層 114C:介電層 114D:介電層 116A:間隔物 116B:間隔物 116C:間隔物 116D:間隔物 118:介電材料 120:蝕刻停止層 121:深溝式電容 122:介電層 124A:導電通孔 124B:導電通孔 124C:導電通孔 124D:導電通孔 124E:導電通孔 126:蝕刻停止層 128:介電層 130A:導電線路 130B:導電線路 130C:導電線路 132:密封環結構 134A:線路 134B:線路 140:介電層 142:導電線路 144:接觸墊 146:保護層 148:凸塊下金屬化 150:導電連接器 152:互連結構 160:導電貫孔 170:載體基板 172:底部填充劑 180:接合頭 190:密封劑 200:半導體封裝體 210:膠帶 218:切割道區域 220:導電連接器 300:半導體封裝體 320:介電層 322:金屬化圖案 324:介電層 326:金屬化圖案 328:介電層 330:膠帶 332:切割道區域 334:導電連接器 350:重分佈結構 400:封裝體,半導體封裝體 402:載體基板 404:釋放層 406:黏接劑 410:模組 412:模組 413:半導體基板 414:裝置 416:層間介電質 418:導電插塞 419:互連結構 420:墊 422:保護膜 424:裸晶連接器 426:介電層 430:密封劑 432:介電層 434:金屬化圖案 436:介電層 438:金屬化圖案 440:介電層 442:金屬化圖案 444:介電層 446:金屬化圖案 448:介電層 450:墊 452:精細特徵部分 454:粗特徵部分 456:重分佈結構 458:導電連接器 500:基板 504:接合墊 506:導電通孔 508:接合墊 510:導電連接器 512:底部填充劑 600:第一區域 602:第二區域 700:封裝體 D 1:深度 H1:厚度 H2:厚度 H3:厚度 H4:厚度 H5:高度 H6:高度 H7:高度 H8:高度 H9:高度 T1:厚度 T2:厚度 T3:厚度 T4:厚度 W 1:寬度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度
當與附圖一起閱讀時，根據以下詳細描述可以最好地理解本揭露的各方面。應注意的是，根據業界中的標準實踐，各種特徵未必按造比例繪製。實際上，為了清楚起見，可以任意增加或減小各種特徵的尺寸。 第1圖至第6圖示出了根據一些實施例的半導體裝置的製造的各個中間階段的剖視圖。 第7圖至第16圖示出了根據一些實施例的半導體封裝體的製造的各個中間階段的剖視圖。 第17圖至第20圖示出了根據一些實施例的半導體封裝體的製造的各個中間階段的剖視圖。 第21圖至第29圖示出了根據一些實施例的封裝體的製造的各個中間階段的剖視圖。
200:半導體封裝體
400:封裝體，半導體封裝體
410:模組
412:模組
430:密封劑
456:重分佈結構
458:導電連接器
500:基板
504:接合墊
506:導電通孔
508:接合墊
510:導電連接器
512:底部填充劑
700:封裝體

Claims (20)

  1. 一種半導體結構，包括： 一第一半導體裝置，包括： 複數個第一電容，形成在一第一基板上；以及 一第一導電貫孔，延伸穿過該第一基板，該第一導電貫孔電性耦接到該等第一電容； 一第二半導體裝置，包括： 複數個第二電容，形成在一第二基板上；以及 一第二導電貫孔，延伸穿過該第二基板，該第二導電貫孔電性耦接到該等第二電容； 一第一組導電連接器，機械地和電性地接合該第一半導體裝置和該第二半導體裝置，該第一組導電連接器中的至少一個電性地耦接該第一導電貫孔和該第二導電貫孔； 一第一底部填充劑，位於該第一半導體裝置和該第二半導體裝置之間，並且圍繞該第一組導電連接器； 一第一密封劑，位於該第一半導體裝置和該第二半導體裝置的至少側壁和該第一底部填充劑上；以及 一第二組導電連接器，電性耦接到該第一半導體裝置，該第二組導電連接器與該第一組導電連接器位於該第一半導體裝置的相對側上。
  2. 如請求項1之半導體結構，其中該等第一電容並聯電性耦接在一起。
  3. 如請求項1之半導體結構，其中該等第一電容和該等第二電容並聯地電性耦接在一起。
  4. 如請求項1之半導體結構，其中該第二組導電連接器比該第一組導電連接器大。
  5. 如請求項1之半導體結構，其中該第一導電貫孔機械地和電性地耦接到該第一組導電連接器中的至少一個和該第二組導電連接器中的至少一個。
  6. 如請求項1之半導體結構，更包括： 一第一重分佈結構，位於該第一密封劑和該第一半導體裝置上，該第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，該第一重分佈結構的該等金屬化圖案電性耦接到該第一導電貫孔和該第二組導電連接器。
  7. 如請求項1之半導體結構，更包括： 一第三半導體裝置，包括： 複數個第三電容，形成在一第三基板上；以及 一第三導電貫孔，延伸穿過該第三基板，該第三導電貫孔電性耦接到該等第三電容和該第二導電貫孔；以及 一第四半導體裝置，包括： 複數個第四電容，形成在一第四基板上；以及 一第四導電貫孔，延伸穿過該第四基板，該第四導電貫孔電性耦接到該等第四電容和該第三導電貫孔； 其中該第三半導體裝置和該第四半導體裝置與該第一半導體裝置位於該第二半導體裝置的相對側上。
  8. 如請求項1之半導體結構，更包括： 一第一積體電路結構，包括一第一積體電路裸晶，該第一積體電路裸晶包括主動裝置； 一第二密封劑，至少橫向地封裝該第一積體電路結構、該第一密封劑、和該第二組導電連接器；以及 一第一重分佈結構，位於該第二密封劑、該第一積體電路結構、和該第一半導體裝置上，該第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，該第一重分佈結構的該等金屬化圖案電性耦接到該第一積體電路裸晶和該第二組導電連接器。
  9. 如請求項8之半導體結構，更包括： 一第三組導電連接器，位於該第一重分佈結構上；以及 一封裝基板，藉由該第三組導電連接器而機械地和電性地耦接到該第一重分佈結構。
  10. 一種封裝結構，包括： 一第一被動封裝體，包括： 一被動裸晶堆疊，該被動裸晶堆疊中的每個該被動裸晶包括在一基板上的複數個被動元件和延伸穿過該基板的一導電貫孔； 一第一積體電路封裝，包括至少一積體電路裸晶，該至少一積體電路裸晶包括複數個主動元件； 一第一密封劑，至少橫向地封裝該第一被動封裝體和該第一積體電路封裝；以及 一第一重分佈結構，位於該第一密封劑、該第一積體電路封裝、和該第一被動封裝體上，該第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，該第一重分佈結構的該等金屬化圖案電性耦接到該第一積體電路封裝和該第一被動封裝體。
  11. 如請求項10之封裝結構，其中每個該被動裸晶的該等被動元件係複數個深溝式電容。
  12. 如請求項11之封裝結構，其中該被動裸晶堆疊的一第一被動裸晶的該等深溝式電容並聯地電性耦接到該被動裸晶堆疊的一第二被動裸晶的該等深溝式電容。
  13. 如請求項10之封裝結構，其中該第一被動封裝體更包括： 一第二重分佈結構，位於該被動裸晶堆疊的一最底部被動裸晶上，該第二重分佈結構包括在其中具有金屬化圖案的複數個介電層，該第二重分佈結構的該等金屬化圖案電性耦接到該被動裸晶堆疊的該最底部被動裸晶的該導電貫孔，並且電性耦接到該第一重分佈結構的該等金屬化圖案。
  14. 如請求項13之封裝結構，更包括： 一第一組導電連接器，位於該第一重分佈結構上；以及 一封裝基板，藉由該第一組導電連接器而機械地和電性地耦接到該第一重分佈結構。
  15. 一種封裝方法，包括： 形成一第一被動封裝體； 形成一第一半導體裝置，包括： 在一第一基板中形成複數個第一電容；以及 形成延伸穿過該第一基板的一第一導電貫孔，該第一導電貫孔電性耦接到該等第一電容； 形成一第二半導體裝置，包括： 在一第二基板中形成複數個第二電容；以及 形成延伸穿過該第二基板的一第二導電貫孔，該第二導電貫孔電性耦接到該等第二電容； 將該第一半導體裝置附接到一第一載體基板上； 在附接的該第一半導體裝置之上形成一第一底部填充劑； 以一第一組導電連接器將該第二半導體裝置接合到該第一半導體裝置，該第一組導電連接器位於該第一底部填充劑中，該第一組導電連接器中的至少一個電性耦接該第一導電貫孔和該第二導電貫孔； 以該第一密封劑封裝該第一半導體裝置和該第二半導體裝置與該第一底部填充劑； 去除該第一載體基板；以及 在該第一半導體裝置上形成一第二組導電連接器，該第二組導電連接器電性耦接到該第一半導體裝置，該第二組導電連接器與該第一組導電連接器位於該第一半導體裝置的相對側上。
  16. 如請求項15之封裝方法，其中該等第一電容和該等第二電容並聯地電性耦接在一起。
  17. 如請求項15之封裝方法，其中形成該第一被動封裝體更包括： 在該第一密封劑和該第一半導體裝置上形成一第一重分佈結構，該第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，該第一重分佈結構的該等金屬化圖案電性耦接到該第一導電貫孔和該第二組導電連接器。
  18. 如請求項15之封裝方法，更包括： 形成一第一封裝體，包括： 形成一第一積體電路封裝，包括至少一積體電路裸晶，該至少一積體電路裸晶包括複數個主動元件； 以一第二密封劑封裝該第一被動封裝體和該第一積體電路封裝；以及 在該第二密封劑、該第一積體電路封裝、和該第一被動封裝體上形成一第一重分佈結構，該第一重分佈結構包括在其中具有金屬化圖案的複數個介電層，該第一重分佈結構的該等介電層電性耦接到該第一積體電路封裝和該第一被動封裝體。
  19. 如請求項18之封裝方法，更包括： 以一第三組導電連接器將該第一封裝體接合到一封裝基板；以及 在該第一封裝體和該封裝基板之間形成一第二底部填充劑，該第二底部填充劑圍繞該第三組導電連接器。
  20. 如請求項15之封裝方法，其中形成該第一被動封裝體更包括： 形成一第三半導體裝置，包括： 在一第三基板中形成複數個第三電容；以及 形成延伸穿過該第三基板的一第三導電貫孔，該第三導電貫孔電性耦接到該等第三電容； 形成一第四半導體裝置，包括： 在一第四基板中形成複數個第四電容；以及 形成延伸穿過該第四基板的一第四導電貫孔，該第四導電貫孔電性耦接到該等第四電容； 在該第二半導體裝置之上形成一第二底部填充劑； 以一第三組導電連接器將該第三半導體裝置接合到該第二半導體裝置，該第三組導電連接器位於該第二底部填充劑中，該第三組導電連接器中的至少一個電性耦接該第二導電貫孔和該第三導電貫孔； 在該第三半導體裝置之上形成一第三底部填充劑；以及 以一第四組導電連接器將該第四半導體裝置接合到該第三半導體裝置，該第四組導電連接器位於該第三底部填充劑中，該第四組導電連接器中的至少一個電性耦接該第三導電貫孔和該第四導電貫孔。
TW110124953A 2020-07-21 2021-07-07 半導體結構、封裝結構、及封裝方法 TWI803899B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/934,861 US11270975B2 (en) 2020-07-21 2020-07-21 Semiconductor packages including passive devices and methods of forming same
US16/934,861 2020-07-21

Publications (2)

Publication Number Publication Date
TW202218103A true TW202218103A (zh) 2022-05-01
TWI803899B TWI803899B (zh) 2023-06-01

Family

ID=77274655

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110124953A TWI803899B (zh) 2020-07-21 2021-07-07 半導體結構、封裝結構、及封裝方法

Country Status (5)

Country Link
US (3) US11270975B2 (zh)
EP (1) EP3944291A3 (zh)
JP (1) JP2022021336A (zh)
CN (1) CN113725206A (zh)
TW (1) TWI803899B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270975B2 (en) * 2020-07-21 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages including passive devices and methods of forming same
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
US11973019B2 (en) * 2021-05-19 2024-04-30 Qualcomm Incorporated Deep trench capacitors in an inter-layer medium on an interconnect layer of an integrated circuit die and related methods
US11735583B2 (en) * 2021-09-07 2023-08-22 Nxp B.V. Integrated isolator incorporating trench capacitor
JP2024044280A (ja) * 2022-09-21 2024-04-02 ソニーセミコンダクタソリューションズ株式会社 電子デバイスおよび電子デバイスの製造方法
CN116018060B (zh) * 2023-03-27 2023-06-13 长鑫存储技术有限公司 半导体结构及其制备方法、封装结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104132A1 (en) * 2008-02-20 2009-08-27 Nxp B.V. Ultra high density capacity comprising pillar-shaped capacitors formed on both sides of a substrate
US8276002B2 (en) * 2009-11-23 2012-09-25 International Business Machines Corporation Power delivery in a heterogeneous 3-D stacked apparatus
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8779849B2 (en) * 2012-01-27 2014-07-15 Micron Technology, Inc. Apparatuses and methods for providing capacitance in a multi-chip module
KR20130104728A (ko) * 2012-03-15 2013-09-25 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 적층 반도체 패키지
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US20140264915A1 (en) * 2013-03-15 2014-09-18 Chao-Yuan Huang Stacked Integrated Circuit System
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10535633B2 (en) * 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10283474B2 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10658333B2 (en) * 2018-07-31 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
US10937762B2 (en) * 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US10985154B2 (en) * 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11270975B2 (en) * 2020-07-21 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages including passive devices and methods of forming same

Also Published As

Publication number Publication date
US20240063182A1 (en) 2024-02-22
CN113725206A (zh) 2021-11-30
US20220189919A1 (en) 2022-06-16
US11848305B2 (en) 2023-12-19
US11270975B2 (en) 2022-03-08
EP3944291A3 (en) 2022-03-30
TWI803899B (zh) 2023-06-01
US20220028825A1 (en) 2022-01-27
JP2022021336A (ja) 2022-02-02
EP3944291A2 (en) 2022-01-26

Similar Documents

Publication Publication Date Title
CN113540059B (zh) 封装的半导体器件及其形成方法
US10522490B2 (en) Semiconductor package and method of forming the same
KR102256262B1 (ko) 집적 회로 패키지 및 방법
TWI710072B (zh) 半導體裝置封裝體及其製造方法
US10541226B2 (en) Package structure and method of forming the same
TWI803899B (zh) 半導體結構、封裝結構、及封裝方法
TWI771061B (zh) 封裝結構及封裝方法
KR102585621B1 (ko) 집적 회로 패키지 및 방법
TWI753407B (zh) 積體電路封裝及方法
US20220359410A1 (en) Semiconductor Devices and Methods of Manufacture
TW202038343A (zh) 半導體裝置及其形成方法
TWI792346B (zh) 半導體裝置及其製造方法
TW202141709A (zh) 半導體封裝體及其製造方法
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
TW202038396A (zh) 積體電路封裝體及其製造方法
TW202335202A (zh) 裝置封裝及其製造方法
KR102352525B1 (ko) 집적 회로 패키지 및 방법
TWI838073B (zh) 積體電路封裝及其形成方法
TWI758129B (zh) 半導體封裝
US20230065941A1 (en) Semiconductor package and method of manufacturing the same