CN113725206A - 半导体结构、封装结构、及封装方法 - Google Patents

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conductive
semiconductor device
package
substrate
conductive via
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郑心圃
庄博尧
陈硕懋
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开实施例提供一种半导体结构，包括一第一半导体装置和一第二半导体装置、一第一组导电连接器将第一半导体装置机械地和电性地接合到第二半导体装置、一第一底部填充剂位于第一半导体装置和第二半导体装置之间并围绕第一组导电连接器、一第一密封剂位于第一半导体装置和第二半导体装置和第一底部填充剂的至少侧壁、以及第二组导电连接器电性耦接到第一半导体装置，第二组导电连接器与第一组导电连接器位于第一半导体装置的相对侧上。本公开还提供一种封装结构及封装方法。

Description

半导体结构、封装结构、及封装方法
技术领域
本公开实施例涉及一种半导体制造技术，特别是涉及一种半导体结构、封装结构、及封装方法。
背景技术
半导体装置是用于各种电子应用中，例如，举例来说，个人电脑、手机、数码相机、和其他电子设备。通常通过以下方式制造半导体装置：在半导体基板之上依序沉积材料的绝缘层或介电层、导电层、和半导体层，并使用微影制程(lithography process)和蚀刻制程图案化各种材料层，以在其上形成电路组件和电路元件。
半导体行业通过不断减小最小特征尺寸，来不断提高各种电子组件(例如，晶体管、二极管、电阻、电容等)的集成密度(integration density)，这使得更多的组件可以一体化到给定的区域中。然而，随着最小特征尺寸的减小，在所使用的每个过程中都会出现其他问题，并且这些其他问题应得到解决。
发明内容
根据本公开一些实施例，提供一种半导体结构，包括：一第一半导体装置、一第二半导体装置、一第一组导电连接器、一第一底部填充剂、一第一密封剂、以及一第二组导电连接器。第一半导体装置包括：多个第一电容、以及一第一导电贯孔。第二半导体装置包括：多个第二电容、以及一第二导电贯孔。第一电容形成在一第一基板上。第一导电贯孔延伸穿过第一基板，第一导电贯孔电性耦接到第一电容。第二电容形成在一第二基板上。第二导电贯孔延伸穿过第二基板，第二导电贯孔电性耦接到第二电容。第一组导电连接器机械地和电性地接合第一半导体装置和第二半导体装置，第一组导电连接器中的至少一个电性地耦接第一导电贯孔和第二导电贯孔。第一底部填充剂位于第一半导体装置和第二半导体装置之间，并且围绕第一组导电连接器。第一密封剂位于第一半导体装置和第二半导体装置的至少侧壁和第一底部填充剂上。第二组导电连接器电性耦接到第一半导体装置，第二组导电连接器与第一组导电连接器位于第一半导体装置的相对侧上。
根据本公开另一些实施例，提供一种封装结构，包括：一第一被动封装体、一第一集成电路封装、一第一密封剂、以及一第一重分布结构。第一被动封装体包括一被动裸晶堆叠。被动裸晶堆叠中的每个被动裸晶包括在一基板上的多个被动元件和延伸穿过基板的一导电贯孔。第一集成电路封装包括至少一集成电路裸晶，至少一集成电路裸晶包括多个主动元件。第一密封剂至少横向地封装第一被动封装体和第一集成电路封装。第一重分布结构位于第一密封剂、第一集成电路封装、和第一被动封装体上，第一重分布结构包括在其中具有金属化图案的多个介电层，第一重分布结构的金属化图案电性耦接到第一集成电路封装和第一被动封装体。
根据本公开又另一些实施例，提供一种封装方法，包括形成一第一被动封装体；形成一第一半导体装置，包括：在一第一基板中形成多个第一电容；以及形成延伸穿过第一基板的一第一导电贯孔，第一导电贯孔电性耦接到第一电容；形成一第二半导体装置，包括：在一第二基板中形成多个第二电容；以及形成延伸穿过第二基板的一第二导电贯孔，第二导电贯孔电性耦接到第二电容；将第一半导体装置附接到一第一载体基板上；在附接的第一半导体装置之上形成一第一底部填充剂；以一第一组导电连接器将第二半导体装置接合到第一半导体装置，第一组导电连接器位于第一底部填充剂中，第一组导电连接器中的至少一个电性耦接第一导电贯孔和第二导电贯孔；以第一密封剂封装第一半导体装置和第二半导体装置与第一底部填充剂；去除第一载体基板；以及在第一半导体装置上形成一第二组导电连接器，第二组导电连接器电性耦接到第一半导体装置，第二组导电连接器与第一组导电连接器位于第一半导体装置的相对侧上。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本公开的各方面。应注意的是，根据业界中的标准实践，各种特征未必按造比例绘制。实际上，为了清楚起见，可以任意增加或减小各种特征的尺寸。
图1至图6示出了根据一些实施例的半导体装置的制造的各个中间阶段的剖视图。
图7至图16示出了根据一些实施例的半导体封装体的制造的各个中间阶段的剖视图。
图17至图20示出了根据一些实施例的半导体封装体的制造的各个中间阶段的剖视图。
图21至图29示出了根据一些实施例的封装体的制造的各个中间阶段的剖视图。
其中，附图标记说明如下：
100：半导体装置
101：侧壁
102：基板
104：凹部
110：衬垫层
112A：导电层
112B：导电层
112C：导电层
112D：导电层
114A：介电层
114B：介电层
114C：介电层
114D：介电层
116A：间隔物
116B：间隔物
116C：间隔物
116D：间隔物
118：介电材料
120：蚀刻停止层
121：深沟式电容
122：介电层
124A：导电通孔
124B：导电通孔
124C：导电通孔
124D：导电通孔
124E：导电通孔
126：蚀刻停止层
128：介电层
130A：导电线路
130B：导电线路
130C：导电线路
132：密封环结构
134A：线路
134B：线路
140：介电层
142：导电线路
144：接触垫
146：保护层
148：凸块下金属化
150：导电连接器
152：互连结构
160：导电贯孔
170：载体基板
172：底部填充剂
180：接合头
190：密封剂
200：半导体封装体
210：胶带
218：切割道区域
220：导电连接器
300：半导体封装体
320：介电层
322：金属化图案
324：介电层
326：金属化图案
328：介电层
330：胶带
332：切割道区域
334：导电连接器
350：重分布结构
400：封装体，半导体封装体
402：载体基板
404：释放层
406：粘接剂
410：模块
412：模块
413：半导体基板
414：装置
416：层间介电质
418：导电插塞
419：互连结构
420：垫
422：保护膜
424：裸晶连接器
426：介电层
430：密封剂
432：介电层
434：金属化图案
436：介电层
438：金属化图案
440：介电层
442：金属化图案
444：介电层
446：金属化图案
448：介电层
450：垫
452：精细特征部分
454：粗特征部分
456：重分布结构
458：导电连接器
500：基板
504：接合垫
506：导电通孔
508：接合垫
510：导电连接器
512：底部填充剂
600：第一区域
602：第二区域
700：封装体
D1：深度
H1：厚度
H2：厚度
H3：厚度
H4：厚度
H5：高度
H6：高度
H7：高度
H8：高度
H9：高度
T1：厚度
T2：厚度
T3：厚度
T4：厚度
W1：宽度
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
具体实施方式
以下公开提供了用于实现本公开的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅是示例，且并不旨在进行限制。举例来说，在下面的描述中，在第二特征之上或上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成额外的特征的实施例，使得第一特征和第二特征可以不直接接触。除此之外，本公开可以在各个示例中重复参考数字及/或字母。此重复是出于简化和清晰的目的，并且其本身并不指示所讨论的各种实施例及/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...上”等的空间相对术语，以便于描述如图所示的一个元件或特征与其他元件或特征的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖在使用或操作中的装置的不同方位。设备可以以其他方式定向(旋转90度或其他方位)，并且在此使用的空间相对描述语可以同样地被相应地解释。
在此所讨论实施例可以在特定的上下文中讨论，即封装结构(例如，一体化的扇出(integrated fan-out，INFO)封装结构或基板上晶圆上芯片(chip-on-wafer-on-substrate，CoWoS)封装结构)具有垂直堆叠或连接的一或多个半导体装置，以有效地形成更大的半导体装置。在一些实施例中，半导体装置可以是集成被动元件(integratedpassive devices，IPD)，其包括电容，例如深沟式电容(deep trench capacitors，DTCs)、金属氧化物金属(metal-oxide-metal，MOM)电容、金属绝缘体金属(metal-insulator-metal，MIM)电容等或其组合。通过垂直堆叠集成被动元件，可以形成可以作为去耦电容(decoupling capacitor)的高效电容。而且，包括一或多个垂直堆叠和耦接的电容的封装结构可以提供较低的电容等效串联电阻(equivalent series resistance，ESR)。
此外，本公开的教导可应用于任何集成被动元件封装结构。其他实施例预期其他应用，例如不同的封装类型或不同的配置，这些应用对于本领域中具有通常知识者在阅读本公开后将是显而易见的。应注意的是，本文所讨论的实施例可能未必示出可能存在于结构中的每个组件或特征。举例来说，例如，当讨论一个组件就可能足以传达实施例的各方面时，可以从图中省略多个组件。此外，本文所讨论的方法实施例可以被讨论为以特定顺序施行。然而，其他方法实施例可以用任何逻辑顺序施行。
图1到图5示出了根据一些实施例的半导体装置100的制造的各个中间阶段的剖视图。图1示出半导体装置100的边缘部分的剖视图，且侧壁101是半导体装置100的边缘。在一些实施例中，半导体装置100包括基板102。基板102可以包括，例如，掺杂的或未掺杂的块硅(bulk silicon)、或绝缘体上半导体(semiconductor-on-insulator，SOI)基板的主动层(active layer)。通常，绝缘体上半导体基板包括形成在绝缘体层上的诸如硅的半导体材料的一层。绝缘体层可以是例如埋入式氧化物(buried oxide，BOX)层或氧化硅层。绝缘体层设置在诸如硅或玻璃基板的基板上。替代地，基板102可以包括另一种基本半导体，例如锗；包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、及/或锑化铟(indium antimonide)的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半导体；或其组合。也可以使用其他基板，例如多层或渐变基板(gradient substrates)。
在一些实施例中，在基板102上形成一或多个凹部104(在图1中以两个凹部104示出)。在一些实施例中，可以使用适当的微影和蚀刻方法来对基板102进行图案化，以形成凹部104。举例来说，可以在基板102之上形成光阻(未示出)并对其进行图案化，并且可以利用一或多个蚀刻制程(例如，干式蚀刻制程)来去除基板102上凹部104所期望之处。在一些实施例中，凹部104可以具有在大约20纳米(nm)至大约2000纳米之间的宽度W1。在一些实施例中，凹部104可以具有在大约500纳米至大约10000纳米之间的深度D1。在一些实施例中，W1/D1的比率在大约0.002至大约4之间。如以下更详细的说明，深沟式电容(DTC)是形成在凹部104上。
参照图2，深沟式电容(DTCs)形成在凹部104(参见图1)中。在一些实施例中，衬垫层(liner layer)110形成在基板102上，且沿着侧壁和凹部104的底部而形成。在一些实施例中，衬垫层110可以包括介电材料，诸如氧化硅(silicon oxide)、硅氧氮化物(siliconoxynitride，SiON)、硅碳氧氮化物(silicon carboxynitride，SICON)、其组合等，且可以使用原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapordeposition，CVD)、或其组合等来形成。在一些实施例中，衬垫层110具有在大约5纳米至大约100纳米之间的厚度。在一些实施例中，衬垫层110被图案化，以暴露基板102的顶表面。在一些实施例中，图案化制程可以包括合适的微影和蚀刻方法。
在一些实施例中，在形成衬垫层110后，导电层112A至112D和介电层114A至114D以交替的方式形成在凹部104中(参见图1)。导电层112A至112D也可以被称为电容电极(capacitor electrodes)112A至112D。在一些实施例中，每个导电层112A至112D可以包括导电材料，例如掺杂的硅(silicon)、多晶硅(polysilicon)、铜(copper)、钨(tungsten)、铝(aluminum)、或铜合金(copper alloy)、钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)、其组合等，且可以使用镀覆(plating)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积、化学气相沉积、其组合等来形成。在一些实施例中，每个导电层112A至112D具有大约10纳米至大约100纳米之间的厚度。在一些实施例中，每个介电层114A至114D可以包括一个高介电系数(high-K)介电材料，例如氧化铝(aluminum oxide)、氧化锆(zirconium oxide)、其组合、其多层等。在一实施例中，每个介电层114A至114D包括多层，此多层包括两层氧化锆和插入(interposed)在两层氧化锆之间的一层氧化铝。在一些实施例中，每个介电层114A至114D具有大约0.3纳米至大约50纳米之间的厚度。
在一些实施例中，在衬垫层110之上形成导电层112A之后，导电层112A被图案化，以暴露衬垫层110的部分的顶表面。在一些实施例中，图案化制程可以包括合适的微影和蚀刻方法。接着，间隔物(spacers)116A沿着导电层112A的相对侧壁而形成。每个间隔物116A可以包括例如氧化硅、氮化硅、硅氧氮化物、其组合、其多层等的介电材料。在一些实施例中，通过使用原子层沉积、化学气相沉积、其组合等，来毯覆沉积(blanket depositing)介电材料，并且非等向性地(anisotropically)蚀刻介电材料，以去除介电材料的水平部分，而形成间隔物116A。剩余的介电材料的垂直部分形成间隔物116A。在一些实施例中，每个间隔物116A具有在大约5纳米至大约50纳米之间的宽度。随后，将介电层114A形成在导电层112A和间隔物116A之上。在一些实施例中，介电层114A被图案化，以去除介电层114A延伸超出间隔物116A的部分。在一些在实施例中，图案化制程可以包括合适的微影和蚀刻方法。
接下来，在导电层112B毯覆地形成在介电层114A和基板102之上。然后，导电层112B被图案化以暴露介电层114A的部分的顶表面。在一些实施例中，图案化制程可以包括合适的微影和蚀刻方法。接着，间隔物116B沿着导电层112B的相对侧壁而形成。在一些实施例中，可以使用类似于形成间隔物116A的材料和方法来形成间隔物116B，并且这里不再重复描述。在一些实施例中，每个间隔的116B具有在大约5纳米至大约50纳米之间的宽度。随后，介电层114B形成在导电层112B和间隔物116B之上。在一些实施例中，介电层114B被图案化以去除介电层114B延伸超出间隔物116B的部分。在一些实施例中，图案化制程可以包括合适的微影和蚀刻方法。
接下来，重复以上关于形成导电层112B、间隔物116B和介电层114B所描述的制程步骤，以在介电层114B之上形成导电层112C、间隔物116C、和介电层114C，并形成导电层112D、间隔物116D和介电层114C。在一些实施例中，可以使用类似于形成间隔物116A的材料和方法来形成间隔物116C和116D，并且这里不再重复描述。在一些实施例中，每个间隔物116C具有在大约5纳米至大约50纳米之间的宽度。在一些实施例中，每个间隔物116D具有在大约5纳米至大约50纳米之间的宽度。在图2所示出的实施例中，深沟式电容121具有四个电容电极(capacitor electrodes)。此外，在图2所示出的实施例中，深沟式电容121形成在基板102的两个分开的凹部104中。在其他实施例中，基于对深沟式电容121的设计要求，深沟式电容121可以具有多于或少于四个电容电极、及/或可以仅形成在单一凹部104中。如本领域中具有通常知识者将认识到的，上述的用于形成深沟式电容的方法仅是形成深沟式电容的一个方法，并且其它方法也是完全意图被包括在实施例的范围之内。
进一步参考图2，在基板102中形成深沟式电容121之后，凹部104的剩余部分(参见图1)被填充有介电材料118。在一些实施例中，介电材料118可以包括诸如氧化硅的氧化物、诸如氮化硅的氮化物、其组合、其多层等。在一些实施例中，介电材料118被图案化以去除介电材料118延伸超过间隔物116D的的部分。在一些实施例中，图案化制程可以包括合适的微影和蚀刻方法。
在一些实施例中，在形成并图案化介电材料118之后，在深沟式电容121之上形成蚀刻停止层120。在一些实施例中，蚀刻停止层120可以包括一或多层介电材料。合适的介电材料可以包括氧化物(例如氧化硅、氧化铝等)、氮化物(例如氮化硅等)、氮氧化物(例如氮氧化硅(SiON)等)、碳氧化物(例如碳氧化硅(SiOC)等)、碳氮化物(例如碳氮化硅(SiCN)等)、碳化物(例如碳化硅(SiC)等)、其组合等，并且可以使用旋转涂布(spin-on coating)、化学气相沉积、等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)、原子层沉积、其组合等来形成介电材料。在一些实施例中，蚀刻停止层120具有在大约3纳米至大约30纳米之间的厚度。在一些实施例中，蚀刻停止层120是用来辅助形成导电通孔(conductivevias)，其提供到深沟式电容121的导电层112A至112D的电性连接。蚀刻停止层120也可以被称为接触蚀刻停止层(contact etch stop layer，CESL)。
参考图3至图5，在形成深沟式电容121之后，互连结构152形成在基板102和深沟式电容121之上。在一些实施例中，互连结构152包括多个介电层，其具有嵌入(embedded)在多个介电层中的导电特征。在图3示出的实施例中，互连结构152包括介电层122和介电层128，其中导电通孔124A至124E嵌入在介电层122内，并且导电线路130A至130C嵌入在介电层128内。
在一些实施例中，介电层122和128可以包括低介电系数(low-k)介电材料，例如磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、氟硅酸盐玻璃(fluorosilicate glass，FSG)、SiOxCy、旋转涂布玻璃(Spin-On-Glass)、旋转涂布聚合物(Spin-On-Polymers)、硅碳材料(silicon carbon material)、其化合物、其复合物、其组合等，并且可以通过任何合适的方法形成低介电系数介电材料，例如旋转涂布、化学气相沉积、等离子体增强化学气相沉积、原子层沉积，其组合等。可以使用任何合适的方法(例如镶嵌法(damascene method)等)形成导电特征(例如导电通孔124A至124E和导电线路130A至130C)。在一些实施例中，用于形成导电特征的步骤包括在各自的介电层中形成开口、在开口沉积一或多个阻挡/粘附层(未示出)，在一或多个阻挡/粘附层(barrier/adhesion layers)之上沉积种晶层(seed layers)(未示出)、以及用导电材料填充开口。然后，施行化学机械研磨(chemical mechanical polishing，CMP)，以去除一或多个阻挡/粘附层、种晶层、和过量填充开口的导电材料的多余的材料。
在一些实施例中，一或多个阻挡/粘附层可以包括钛、氮化钛、钽、氮化钽、其组合等，并且可以使用物理气相沉积、化学气相沉积、原子层沉积、其组合等来形成阻挡/粘附层。种晶层可以包括铜、钛、镍、金、锰、其组合等，并且可以通过镀覆、原子层沉积、化学气相沉积、物理气相沉积、溅射(sputtering)、其组合等形成种晶层。导电材料可以包括铜、铝、钨、其组合、其合金等，并且可以使用例如通过镀覆、或其他合适的方法来形成导电材料。
在一些实施例中，互连结构152还包括蚀刻停止层126，蚀刻停止层126形成在介电层122和128之间。选择用于蚀刻停止层126的材料使得蚀刻停止层126的蚀刻速率的是小于介电层122和128中的对应的一些的蚀刻速率。在一些实施例中，蚀刻停止层126的蚀刻速率小于介电层128的蚀刻速率。
在一些实施例中，蚀刻停止层126的蚀刻速率小于介电层122的蚀刻速率。
在一些实施例中，蚀刻停止层126可以包括类似于以上参考图2所描述的蚀刻停止层120的材料，并且在此不再重复描述。
在一些实施例中，导电通孔124A延伸穿过介电层122、蚀刻停止层120、和衬垫层110，并且物理接触基板102。导电通孔124A电性耦接基板102到导电线路130A。导电通孔124B延伸穿过介电层122、蚀刻停止层120、和介电层114A，并且物理接触导电层112A。导电通孔124B电性耦接导电层112A到导电线路130B。导电通孔124C延伸穿过介电层122、蚀刻停止层120、和介电层114C，并且物理接触导电层112C。导电通孔124C电性耦接导电层112C至导电线路130B。导电通孔124D延伸穿过介电层122、蚀刻停止层120、介电材料118、和介电层114D，并且物理接触导电层112D。导电通孔124D电性耦接导电层112D至导电线路130C。导电通孔124E延伸穿过介电层122、蚀刻终止层120、介电材料118、介电层114B至114D、导电层112C和112D，并且物理接触导电层112B。导电通孔124E电性耦接导电层112B至导电线路130C。在图3示出的实施例中，导电通孔124A至124E部分地延伸到导电层112A至112D的各个层。在其他实施例中，一或多个导电通孔124A至124E可以完全延伸穿过各个导电层112A至112D。
在一些实施例中，导电线路130B可以代表深沟式电容121的底部电极(例如，处于较低电位的电容电极)，并且导电线路130C可以代表深沟式电容121的顶部电极(例如，处于较高电位的电容电极)。尽管在一些实施例中，这些方向可以颠倒。
进一步参考图3，在一些实施例中，在半导体装置100的边缘101附近的一些的导电特征的互连结构152形成密封环结构132。在图3所示的实施例中，密封环结构132包括导电通孔124A和导电线路130A。在一些实施例中，密封环结构132沿着半导体装置100的边缘101延伸，并且在平面图中环绕半导体装置100的内部部分。
图4示出在基板102中具有多个深沟式电容121的实施例，并且示出在深沟式电容121之间的示例性电性连接。在图4中，有一深沟式电容121在第一区域600中，并且另一深沟式电容121在第二区域602中。每个深沟式电容121是如上所述而形成，并且可以同时形成。
在一些实施例中，两个相邻的深沟式电容121是电性耦接，使得深沟式电容121的导电线路130B(例如，底部电极)通过深沟式电容121的线路134B，并且导电线路130C(例如，顶部电极)通过线路134A耦接在一起。因此，在此配置中，深沟式电容121并联耦接，并且可以根据设计要求提供更大的有效电容。在一些实施例中，可以通过在图3和图4所示的互连结构152中形成具有更多嵌入的导电特征的更多介电层，来实现线路134A和134B。
图5示出了对图3和图4的结构的进一步处理，以完成互连结构152。在图5中，具有嵌入的导电特性的一或多个介电层形成在介电层128和导电线路130A至130C，以将导电线路130A至130C连接到期望的配置。在图5中，介电层140形成在这些一或多个介电层上，并且具有嵌入在其中的导电线路142。导电线路142可以电性耦接到下伏的(underlying)导电特征，以实现期望的电配置。上覆的(overlying)介电层和导电特征可以类似于上述的介电层122、126、和128、以及导电线路130A至130C，并且并且在此不再重复描述。
进一步在图5中，在互连结构152之上形成接触垫144。接触垫144与的一或多个对应的导电线142电性接触。在一些实施例中，接触垫144可以包括导电材料，诸如铝、铜、钨、银、金、其组合等。在一些实施例中，可以使用例如物理气相沉积、原子层沉积、电化学镀覆(electro-chemical plating)、无电式镀覆(electroless plating)、其组合等，而在互连结构152之上形成导电材料。随后，对导电材料进行图案化，以形成接触垫144。在一些实施例中，可以使用合适的微影和蚀刻方法来图案化导电材料。
进一步在图5中，保护层146(passivation layer)形成在互连结构152和接触垫144之上。在一些实施例中，保护层146可以包括一或多层不可光图案化绝缘材料(non-photo-patternable insulating materials)、一或多层可光图案化绝缘材料(photo-patternable insulating materials)、其组合等。不可光图案化绝缘材料可以包括硅氮化物、硅氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、其组合等，并且可以使用化学气相沉积、物理气相沉积、原子层沉积、旋转涂布制程、其组合等来形成不可光图案化绝缘材料。可光图案化绝缘材料可以包括聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、苯并环丁烯(benzocyclobutene，BCB)、其组合等，并且可以使用旋转涂布制程等来形成可光图案化绝缘材料。在一些实施例中，保护层146具有在大约5纳米至大约50纳米之间的厚度。
在一些实施例中，在保护层146中形成开口，以分别暴露接触垫144的各部分。在一些实施例中，可以使用合适的微影和蚀刻方法来图案化保护层146。在一些实施例中，开口具有在大约500纳米至大约5000纳米之间的宽度。
进一步在图5中，示出了在接触垫144之上的凸块下金属化(underbumpmetallizations，UBMs)148的形成。在一些实施例中，每个凸块下金属化148可以包括多层导电材料，例如钛层、铜层、和镍层。然而，本领域中具有通常知识者将认识到，存在适于形成凸块下金属化148的许多材料和层的合适的布置，例如铬(chrome)/铬铜合金/铜/金的布置、钛/钛钨/铜的布置、或铜/镍/金的布置。可以用于凸块下金属化148的任何合适的材料或材料层完全意图被包括在本公开的范围内。
凸块下金属化148的形成可以包括在保护层146上方形成的遮罩层(mask layer)(未示出)。在一些实施例中，遮罩层包括一光阻、或类似物，并其被图案化以形成在遮罩层中的开口。在遮罩层包括光阻的一些实施例中，图案化制程可以包括合适的微影方法。此开口暴露了保护层146中的开口。
在遮罩层形成开口之后，导电层形成在遮罩层、以及遮罩层和保护层146的组合开口的侧壁和底部之上。在一些实施例中，导电层包括钛、铜、镍、铬、金、钨、其合金、其多层等，并且可以使用物理气相沉积、原子层沉积、化学气相沉积、电化学镀覆、无电式镀覆、其组合等来形成导电层。在一些实施例中，导电层具有在大约5纳米至大约100纳米之间的厚度。
在形成导电层之后，遮罩层和形成在遮罩层上的部分的导电层被去除。导电层的剩余部分在接触垫144之上形成凸块下金属化148。在遮罩层包括光阻的一些实施例中，去除制程(removal process)可以包括灰化制程(ashing process)，然后是湿式清洁制程。
进一步在图5中，导电连接器(conductive connectors)150形成在凸块下金属化148之上，并电性耦接到凸块下金属化148。在一些实施例中，每个导电连接器150可以是焊料球(solder ball)、一个控制塌陷芯片连接(controlled collapse chip connection，C4)凸块、球栅阵列(ball grid array，BGA)球、微凸块(micro bump)、化镍浸钯金(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)技术所形成的凸块、铜柱(copper pillar)、其组合等。在导电连接器150由焊料材料所形成的一些实施例中，可以施行再流动(reflow)制程，以便将焊料材料成形为所期望的凸块形状。在一些实施例中，在形成导电连接器150之后，将半导体装置100切割成小块(diced)，以形成单独的半导体装置。切割制程(dicing process)可以包括锯切(sawing)、激光烧蚀方法(laser ablation method)、蚀刻制程、其组合等。随后，可以测试每个单独的半导体装置，以识别已知合格芯片(known good dies，KGD)，以进行进一步处理。
图6示出了根据一些实施例的半导体装置100的剖视图。除了此实施例包括导电贯孔160之外，此实施例与图1至图5所示的实施例相似。关于此实施例中与先前所描述的实施例类似的细节在此将不再重复。
在此实施例中，导电贯孔(through via)160形成为穿过基板102及/或互连结构152，以提供将半导体装置100电性耦接至相邻装置(例如，半导体装置100上方和下方的装置)的能力。在一些实施例中，导电贯孔160仅形成为穿过基板102，并且被耦接至互连结构152，并且可以利用互连结构的导电特征和导电连接器150来耦接至其他装置。在一些实施例中，导电贯孔160形成为穿过基板102和互连结构152，并且可以利用导电连接器150耦接到其他装置。可以通过图案化在基板102及/或互连结构的孔洞(hole)，并且在此孔洞中形成导电材料，来形成导电贯孔160。可以通过与以上对于互连结构152中的导电特征所描述的类似的制程来形成导电材料，并且在此不再重复描述。
尽管图1至图6示出了具有深沟式电容的半导体装置100的形成，但是本公开内容并不限于此。在一些实施例中，半导体装置100被形成为包括其他类型的电容，诸如金属氧化物金属(MOM)电容、金属绝缘体金属(MIM)电容等、或其组合。
图7至图15示出了根据一些实施例的半导体封装体200的制造的各个中间阶段的剖视图。半导体封装体200将合并一或多个半导体装置100。图7示出了载体基板170、以及接合到载体基板170的半导体装置100。
本实施例中的半导体装置100包括在每个半导体装置100中的深沟式电容121。如图7所示，接合到载体基板170的半导体装置100具有延伸穿过半导体装置100的导电贯孔160。此外，导电贯孔160和导电连接器150(例如，参见图8和图9)是用于并联耦接不同半导体装置100的深沟式电容121，并且为半导体封装体200提供可能比单一半导体装置100更大的有效电容。
载体基板170可以是玻璃载体基板(glass carrier substrat)、陶瓷载体基板(ceramic carrier substrate)等。载体基板170可以是晶圆，使得多个半导体装置100可以同时被接合到载体基板170中的不同区域。在一些实施例中，使用诸如释放层(releaselayer)的黏接层(adhesive layer)(未示出)，来将半导体装置100接合到载体基板170。释放层可以由基于聚合物的材料所形成，其可以与载体基板170一起从将在后续步骤中形成的上覆结构中去除。在一些实施例中，释放层是基于环氧的热释放材料(epoxy-basedthermal-release material)(例如光热转换(light-to-heat-conversion，LTHC)释放涂层)，其在加热时会失去其黏接特性。在其它实施例中，释放层可以是紫外线(ultra-violet，UV)胶，当暴露于紫外线灯时，其失去其黏接特性。释放层可以用液体的形式分配并固化(cured)、可以是层压(laminated)在载体基板170上的层压膜(laminate film)、或者可以是类似物。释放层的顶表面可以是水平的(leveled)，并且可以具有高度的共面性(high degree of coplanarity)。
在图8中，底部填充剂(underfill)172形成在接合的半导体装置100之上，并且另一半导体装置100接合到已经接合的半导体装置100。底部填充剂172形成在已经接合的半导体装置100之上。底部填充剂172可以由液体环氧树脂(liquid epoxy)、可变形凝胶(deformable gel)、硅橡胶(silicon rubber)、非导电膜(non-conductive film)、聚合物(polymer)、聚苯并恶唑(PBO)、聚酰亚胺(polyimide)、防焊漆(solder resist)、或其组合所形成。底部填充剂172提供对于随后的接合的导电连接器150的结构支撑的，并且可以沉积在半导体装置100之上。在一些实施例中，形成底部填充剂172以在半导体装置100之上留下开口。
图8还示出了另一半导体装置100，此半导体装置100被接合到已经接合的半导体装置100的顶侧。可以使用举例来说拾取和放置工具(pick-and-place tool)将半导体装置100放置在接合的半导体装置100之上。
在半导体装置100被放置在接合的半导体装置100之上之后，半导体装置100通过导电连接器150、经由导电贯孔160、和接触垫144，而被机械地和电性接合到下伏的半导体装置100。
在一些实施例中，在接合导电连接器150之前，导电连接器150涂覆有助焊剂(flux)(未示出)，例如免洗式助焊剂(no-clean flux)。可以将导电连接器150浸入焊剂中、或者可以将焊剂喷射到导电连接器150上。在另一实施例中，可以将助焊剂施加到导电贯孔160和接触垫144的表面。
在一些实施例中，在将半导体装置100附接到下伏的半导体装置100之后，在环氧助焊剂再流动之前，而剩余了环氧助焊剂的至少一些环氧部分的情况下，导电连接器150可以在其上形成可选的环氧助焊剂(未示出)。
半导体装置100之间的接合可以是焊料接合。在一实施例中，半导体装置100通过再流动制程彼此接合。在再流动制程期间，导电连接器150与导电贯孔160及/或接触垫144接触，以物理地和电性地耦接半导体装置100。在接合制程之后，可以在导电贯孔160和导电连接器150的界面处、以及也在导电连接器150和接触垫144(未示出)之间的界面处形成金属间化合物(intermetallic compound，IMC)(未示出)。
在图9中，重复图8中所示和描述的制程，直到在半导体封装体200中将所期望的数量的半导体装置100接合在一起为止。此外，图9示出了两个半导体封装体200彼此相邻地形成在载体基板170上。在如图9所示的实施例中，半导体封装体200包括七个堆叠的半导体装置100。在其它实施例中，基于半导体封装体的设计需求，半导体封装体200可以具有多于或少于七个半导体装置100。在具体的实施例中，每个半导体装置100可以具有大约10至大约100微法拉(microFarad，μF)的有效的电容，使得具有七个堆叠的半导体装置100的半导体封装体200可以具有大约50至大约10000微法拉的有效电容。
在一些实施例中，堆叠的半导体装置100的导电贯孔160可以基本上对齐，使得导电贯孔160的堆叠通过导电连接器150(若有的话，和接触垫144和凸块下金属化148)，而电性地和机械地连接在一起。在此实施例中，一或多个堆叠的导电贯孔160可以是由半导体封装体200所形成的有效电容的顶部电极的端子(terminal)，而另一个一或多个堆叠的导电贯孔160可以是半导体封装体200所形成的有效电容的底部电极的端子。
图10示出了一对相邻的堆叠的半导体装置100的示例性接合。应注意的是，并未示出底部填充剂172。如图10所示，导电连接器150可以耦接到半导体装置100的凸块下金属化148及/或接触垫144，以形成半导体封装体200，其包括两个或更多个半导体装置100，其堆叠并电性地和机械地耦接在一起。
虽然在每个层的半导体装置100被放置之后，每个层的半导体装置100可以单独地接合到下伏的半导体装置100，在一些实施例中，所有的层的半导体装置100可以被放置而无需接合，并且半导体装置100最后在单一接合制程中接合。第11图示出了使用接合头(bond head)180，而最后地在单一制程中接合所有对应的半导体封装体200的半导体装置100的制程。接合头180可施加热及/或压力，以导电性连接件150将接合到凸块下金属化148及/或接触垫144。在一些实施例中，导电贯孔160可以将热及/或压力从接合头180传递到每个层的导电连接器150、凸块下金属化148、及/或接触垫144，以有助于机械地和电性地接合半导体装置100。
在图12中，在去除接合头180之后，在半导体封装体200和载体基板170上形成密封剂(encapsulant)190。密封剂190可以是模制化合物(molding compound)、环氧树脂等，并且可以通过压缩模制(compression molding)、传送模制(transfer molding)等来施加密封剂190。密封剂190可以形成在载体基板170之上，使得半导体装置100导电贯孔160及/或接触垫144被埋入或覆盖。然后，将密封剂190固化。
在一些实施例中，在密封剂190上施行平坦化制程(planarization process)。平坦化制程可以是举例来说化学机械研磨(CMP)、研磨制程(grinding process)等。
在图13中，施行载体基板剥离(de-bonding)，以将载体基板170从半导体封装体200分离(剥离)。根据一些实施例，剥离包括在释放层(如果存在的话)上投射诸如激光或紫外线光之类的光，使得释放层在光的热之下分解，并且可以去除载体基板170。此结构然后被翻转并放置在胶带210上。
此外，在图13中，可以在翻转的结构上施行平坦化制程，以暴露导电贯孔160及/或接触垫144。平坦化制程还可以研磨密封剂190。在平坦化制程之后，导电贯孔160、接触垫144、和密封剂190的顶表面是共面的。平坦化制程可以是举例来说化学机械研磨(CMP)、研磨制程(grinding process)等。在一些实施例中，举例来说，如果导电贯孔160和接触垫144已经暴露，则可以省略平坦化。
分离制程(singulation process)是通过沿切割道区域(scribe line regions)218(例如，在单独的半导体装置100的堆叠之间)切割(sawing)而施行。因而，分离的半导体封装体200是来自于胶带210上的单独的堆叠的半导体装置100。
进一步在图14中，导电连接器220形成在导电贯孔160和接触垫144及/或凸块下金属化148之上，并且电性耦接到导电贯孔160和接触垫144及/或凸块下金属化148。导电连接器220允许将半导体封装体200机械地和电性地耦接到另一封装结构。导电连接器220可以类似于上述的导电连接器150，并且在此不再重复描述。
图15示出了在已经被从胶带20去移除之后的半导体封装体200。图16示出了半导体封装体200的尺寸。在图16中，各个半导体装置100从前侧到背侧的厚度是以H1、H2、和H3所表示，其中H1是顶部半导体装置100的厚度、H2是中间半导体装置100的厚度、并且H3是底部半导体装置100的厚度。在一些实施例中，H3大于H2和H1。在一些实施例中，所有的厚度H1、H2和H3是相等的。
在图16中，顶部半导体装置100之上的密封剂的厚度以H4表示。在一些实施例中，H1、H2、和H3各自大于或等于H4。在图16中，导电连接器150的高度以H5和H6表示，并且导电连接器220的高度以H7表示。在一些实施例中，H7大于或等于H5和H6。
在图16中，从各个半导体装置100到密封剂190的侧壁的密封剂的宽度是以W1、W2、和W3表示，其中W1是顶部半导体装置100到密封剂190的侧壁的密封剂的宽度，其中W2是中间半导体装置100到密封剂190的侧壁的密封剂的宽度，其中W3是底部半导体装置100到密封剂190的侧壁的密封剂的宽度。在一些实施例中，W3大于W2和W1。在一些实施例中，所有的厚度W1、W2、和W3是相等的。
图17至图20示出了根据一些实施例的半导体封装体300的制程期间的中间步骤的剖视图。除了此实施例的半导体封装体300包括重分布结构350之外，图17至图20中的实施例是类似于图1至图16中示出的实施例。关于此实施例中与先前所描述的实施例类似的细节在此将不再重复。
图17示出了类似于以上在图13中描述的处理的中间阶段，并且在此不重复形成此处理的中间阶段的描述。在图17中，与图13的实施例相反，在剥离载体基板170之后，将半导体装置100的封装堆叠(encapsulated stacks)接合翻转(bonded flipped over)，并且相对于胶带而接合到第二载体基板310。
载体基板310可以是玻璃载体基板、陶瓷载体基板等。载体基板310可以是晶圆，使得多个半导体装置100可以同时被接合到载体基板310的不同区域。在一些实施例中，使用诸如释放层的黏接剂层(未示出)，而将半导体装置100接合到载体基板310。释放层可以由基于聚合物的材料所形成，其可以与载体基板310一起从将在后续步骤中形成的上覆结构去除。在一些实施例中，释放层是基于环氧的热释放材料(例如光热转换(LTHC)释放涂层)，其在加热时会失去其粘接特性。在其它实施例中，释放层可以是紫外线(UV)胶，当暴露于紫外线灯时，其失去其黏接特性。释放层可以用液体的形式分配并固化、可以是层压在载体基板310上的层压膜、或者可以是类似物。释放层的顶表面可以是水平的，并且可以具有高度的平面度。
此外，在图17中，可以在翻转的结构上施行平坦化制程，以暴露导电贯孔160及/或接触垫144。平坦化制程还可以研磨密封剂190。在平坦化制程之后，导电贯孔160、接触垫144、和密封剂190的顶表面是共面的。平坦化制程可以是举例来说化学机械研磨(CMP)、研磨制程(grinding process)等。在一些实施例中，举例来说，如果导电贯孔160和接触垫144已经暴露，则可以省略平坦化。
在图18中，在密封剂190和半导体装置100的堆叠之上形成前侧重分布结构(front-side redistribution structure)350。前侧重分布结构350包括介电层320、324和328、以及金属化图案(metallization patterns)322和326。金属化图案也可以称为重分布层或重分布线路。前侧重分布结构350示出为具有两个金属化图案层的示例。可以在前侧重分布结构350中形成较多或较少的介电层和金属化图案。如果要形成较少的介电层和金属化图案，则可以省略下面所讨论的步骤和制程。如果要形成较多的介电层和金属化图案，则可以重复下面所讨论的步骤和过程。
作为形成前侧重分布结构350的示例，介电层320可以沉积在密封剂190和半导体装置100的堆叠上。在一些实施例中，介电层320由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料(photo-sensitive material)所形成，其可以使用微影遮罩来图案化。介电层320可以通过旋转涂布、层压(lamination)、化学气相沉积等、或其组合来形成。然后，图案化介电层320。图案化形成开口，此开口暴露出导电贯孔160及/或接触垫144的部分。图案化可以通过可接受的制程来进行，例如当介电层320是光敏材料时，通过将介电层320暴露于光或通过使用举例来说非等向性蚀刻来进行蚀刻。如果介电层320是光敏材料，则可以在曝光之后显影介电层320。
然后，形成金属化图案322。金属化图案322包括在介电层320的主表面(majorsurface)之上并且沿着介电层320的主表面延伸的线路部分(也称为导电线路)。金属化图案322还包括延伸穿过介电层320，以连接至导电贯孔160及/或接触垫144的导电通孔部分(也称为导电通孔)。作为形成金属化图案322的示例，在介电层320之上并且在延伸穿过介电层320的开口中形成种晶层。在一些实施例中，种晶层是金属层，其可以是单层或包括由不同材料所形成的多个次层(sub-layers)的复合层。在一些实施例中，种晶层包括钛层和在钛层之上的铜层。可以使用举例来说物理气相沉积等形成来种晶层。然后，在种晶层上形成光阻并对其图案化。可以通过旋转涂布等形成光阻，并且可以将其暴露于光以图案化。光阻的图案对应于金属化图案322。图案形成穿过光阻的开口，以暴露种晶层。然后，在光阻的开口中以及在种晶层的暴露部分上形成导电材料。可以通过诸如电化学镀覆、无电式镀覆等的镀覆来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。导电材料和种晶层的下伏部分的组合形成金属化图案322。去除光阻和种晶层上未形成导电材料的部分。可以通过可接受的灰化或去除制程(stripping process)(例如使用氧等离子体(oxygenplasma)等)来去除光阻。一旦去除了光阻，就去除了种晶层的暴露部分，诸如通过使用可接受的蚀刻制程，诸如通过湿式蚀刻或干式蚀刻。
然后，将介电层324沉积在金属化图案322和介电层320上。可以用类似于形成介电层320的方式和材料来形成介电层324。
然后，形成金属化图案326。金属化图案326包括在介电层324的主表面上并且沿着主表面延伸的线路部分。金属化图案326还包括延伸穿过介电层324，以连接至金属化图案322的导电通孔部分。可以用类似于形成金属化图案322的方式和材料来形成金属化图案326。在一些实施例中，金属化图案326具有与金属化图案322不同的尺寸。举例来说，金属化图案326的导电线路及/或导电通孔可以比金属化图案322的导电线路及/或导电通孔更宽或更厚。此外，金属化图案326可以形成为比金属化图案322更大的间距(pitch)。
然后，将介电层328沉积在金属化图案326和介电层324上。可以用类似于形成介电层320的方式和材料来形成介电层328。
在图19中，施行载体基板剥离(de-bonding)，以将载体基板310从半导体封装体300分离(剥离)。根据一些实施例，剥离包括在释放层(如果存在的话)上投射诸如激光或紫外线光之类的光，使得释放层在光的热之下分解，并且可以去除载体基板310。此结构然后被翻转并放置在胶带330上
分离制程是通过沿切割道区域332(例如，在单独的半导体装置100的堆叠之间)切割(sawing)而施行。因而，分离的半导体封装体300系来自于胶带330上的单独的堆叠的半导体装置100。
进一步在图19中，导电连接器334形成在重分布结构350之上，并且电性耦接到重分布结构350。导电连接器334允许将半导体封装体300机械地和电性地耦接到另一封装结构。也可以在导电连接器334之前形成凸块下金属化(未示出)，以电性耦接导电连接器334到重分布结构350的金属化图案。这些凸块下金属化可以类似于上述的凸块下金属化148，并且在此不再重复描述。导电连接器334可以类似于上述的导电连接器150，并且在此不再重复描述。
图20示出了已经从胶带330移除的半导体封装体300。图20还示出了半导体封装体300的尺寸。在图20中，重分布结构350的高度以H8所表示，并且半导体封装体300的密封剂190的高度以H9所表示。在一些实施例中，H9大于H8。在图20中，从外侧壁到外侧壁的半导体装置100的宽度以W4所表示。进一步在图20中，从外侧壁到外侧壁的底部填充剂172的宽度以W5所表示。在一些实施例中，W4大于W5。在一些实施例中，W5大于W4。在一些实施例中，W4等于W5。
图21至图29示出了根据一些实施例的在形成封装体700的过程中的中间步骤的剖视图。与先前描述的实施例相似的关于此实施例的细节在此将不再重复。
图21至图28示出了根据一些实施例的在形成封装体400(可以是封装体或是被动封装体)的过程中的中间步骤的剖视图。在图21中，提供了载体基板402，并且在载体基板402上形成释放层404。载体基板402可以是玻璃载体基板，陶瓷载体基板等。载体基板402可以是晶圆，使得可以在载体基板402上同时形成多个封装。
释放层404可以由基于聚合物的材料所形成，其可以与载体基板402一起从将在后续步骤中形成的上覆结构去除。在一些实施例中，释放层404是基于环氧的热释放材料(例如光热转换(LTHC)释放涂层)，其在加热时会失去其粘接特性。在其它实施例中，释放层可以是紫外线(UV)胶，当暴露于紫外线灯时，其失去其粘接特性。释放层可以用液体的形式分配并固化、可以是层压在载体基板402上的层压膜、或者可以是类似物。释放层404的顶表面可以是水平的，并且可以具有高度的平面度。
在图21中，模块410和412(有时被称为裸晶410和412)和半导体封装体200通过粘接剂406而黏接于释放层404。虽然示出黏接有两个模块410和412，但是应当理解，可以黏接有更多或更少的模块410及/或412到释放层404。举例来说，三个或四个模块410及/或412可被黏接到释放层404。在一些实施例中，模块410及/或412是集成电路裸晶，并且可以是逻辑裸晶(logic dies)(例如，中央处理单元(central processing unit)、微控制器等(microcontroller))、存储器裸晶(memory dies)(例如，动态随机存取存储器(dynamicrandom access memory，DRAM)裸晶、静态随机存取存储器(static random accessmemory，SRAM)裸晶等)、电源管理裸晶(power management dies)(例如，电源管理集成电路(power management integrated circuit，PMIC)裸晶)、射频(radio frequency，RF)裸晶、感应器裸晶(sensor dies)、微机电系统(micro-electro-mechanical-system，MEMS)裸晶、信号处理裸晶(signal processing dies)(例如，数字信号处理(digital signalprocessing，DSP)裸晶)、前端裸晶(front-end dies)(例如，模拟前端(analog front-end，AFE)裸晶)等、或其组合。在一些实施例中，模块410及/或412可以是被动元件(passivedevices)，例如集成被动元件(integrated passive devices，IPD)、或离散被动元件(discrete passive devices)。在一些实施例中，模块410及/或412可以是电源供应模块(power supply modules)、存储器模块(memory modules)、电压调节器模块(voltageregulator modules)、集成被动元件(IPD)模块等、或其组合。在一实施例中，模块410是单芯片系统(system-on-a-chip，SoC)，并且模块412是高频宽存储器模块(high bandwidthmemory module)。而且，在一些实施例中，模块410及/或412可以具有不同的尺寸(例如，不同的高度及/或表面积)，并且在其他实施例中，模块410及/或412可以具有相同的尺寸(例如，相同的高度及/或表面积)。在下面关于图22更详细地描述模块410及/或412。
在一些实施例中，可以在将模块410和412以及半导体封装体200黏接在一起之前，在释放层404上形成背侧重分布结构(back-side redistribution structure)，以使模块410和412以及半导体封装体200黏接到背侧重分布结构。在一实施例中，背侧重分布结构包括一或多个介电层，其中此些介电层中具有一或多个金属化图案(有时称为重分布层或重分布线路)。在一些实施例中，在模块410和412以及半导体封装体200粘接到介电层之前，将没有金属化图案的介电层形成在释放层上。
图22示出了根据一些实施例的模块410/412中的一种。模块410/412将在后续处理中被封装以形成集成电路封装。模块410/412可以形成在晶圆上，其可以包括在后续步骤中分离的不同的装置区域，以形成多个主动元件裸晶。可以根据适用的制造制程处理模块410/412，以形成集成电路。举例来说，模块410/412包括半导体基板413，例如掺杂或未掺杂的硅、或绝缘体上半导体(SOI)基板的主动层。半导体基板413可以包括其他半导体材料，例如锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半导体；或其组合。也可以使用其他基板，例如多层或渐变基板。半导体基板413具有主动表面(例如，在图22中面向上的表面)，有时被称为前侧(front-side)、以及非主动表面(inactive surface)(例如，在图22中面向下的表面)，有时被称为背侧(back-side)。
装置414可以形成在半导体基板413的前侧。装置414可以是主动元件(例如，晶体管、二极管等)、电容、电阻等。层间介电质(inter-layer dielectric，ILD)416形成在半导体基板413的前侧之上。层间介电质416围绕并且可以覆盖装置414。层间介电质416可以包括一或多个介电层，此等介电层由例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)等的材料所形成。
导电插塞(Conductive plugs)418延伸穿过层间介电质416，以电性地和物理地耦接装置414。举例来说，当装置414是晶体管时，导电插塞418可以耦接晶体管的栅极(gates)和源极/漏极(source/drain)区域。导电插塞418可以由钨、钴、镍、铜、银、金、铝等、或其组合所形成。互连结构419被包括层间介电质416和导电插塞418之上。互连结构419互连装置414以形成集成电路。互连结构419可以由举例来说层间介电质416上的介电层中的金属化图案所形成。金属化图案包括形成在一或多个低介电系数(low-k)介电层中的金属线路和导电通孔。互连结构419的金属化图案通过导电插塞418而电性耦接到装置414。
模块410/412还包括垫420(例如铝垫)，其中制造有外部连接(externalconnections)。垫420在模块410/412的主动侧上，例如在互连结构419之中及/或在互连结构419之上。一或多个保护膜(passivation films)422位在模块410/412上，例如在部分的互连结构419和垫420上。开口延伸穿过保护膜422至垫420。裸晶连接器424(Dieconnectors 424)(例如导电柱(举例来说，由例如铜的金属所形成))延伸穿过在保护膜422中的此开口，并且物理地和电性耦接至垫420中的对应的一个。举例来说，可以通过镀覆等来形成裸晶连接器424。裸晶连接器424电性耦接模块410/412的对应的集成电路。
可选地，焊料区域(例如，焊料球或焊料凸块(solder bumps))可以设置在垫420上。焊料球可以用于在模块410/412上施行芯片探针(chip probe，CP)测试。可以在模块410/412上施行芯片探针测试，以确定模块410/412是否是已知合格芯片(KGD)。因此，仅有是已知合格芯片的模块410/412经历后续处理而被封装，而未通过芯片探针测试的裸晶不被封。在测试之后，可以在随后的处理步骤中去除焊料区域。
介电层426可以在模块410/412的前侧，例如在保护膜422和裸晶连接器424上。介电层426横向封装(encapsulates)裸晶连接器424，并且介电层426横向相接(coterminous)模块410/412。最初，介电层426可以掩盖(bury)裸晶连接器424，使得介电层426的最上表面在裸晶连接器424的最上表面上方。在焊料区域设置在裸晶连接器424上的一些实施例中，介电层426也可以掩盖焊料区域。或者，可以在形成介电层426之前去除焊料区域。
介电层426可以是聚合物，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；氮化物，例如氮化硅等；氧化物如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)等；等、或其组合。介电层426可以由举例来说通过旋转涂布、层压、化学气相沉积(CVD)等所形成。在一些实施例中，在形成模块410/412的期间，裸晶连接器424穿过介电层426而暴露。在一些实施例中，裸晶连接器424保持掩盖并且在随后的封装模块410/412的过程中暴露。暴露裸晶连接器424可以去除可能存在于裸晶连接器424的任何焊料区域。
在一些实施例中，模块410/412是包括多个半导体基板413的堆叠装置。举例来说，模块410/412可以是包括多个储存裸晶的诸如混合储存立方体(hybrid memory cube，HMC)模块、高频宽存储器(high bandwidth memory，HBM)模块等的存储器设备。在这样的实施例中，模块410/412包括通过基板导电通孔(through-substrate vias，TSVs)互连的多个半导体基板413。每个半导体基板413可以具有互连结构419。
黏接剂406位于模块410/412和半导体封装体200的背侧，并且将模块410/412和半导体封装体200黏接到释放层404。黏接剂406可以是任何合适的黏接剂、环氧树脂(epoxy)、芯片粘结薄膜(die attach film，DAF)等。黏接剂406可以施加到模块410/412和半导体封装体200的背侧，例如施加到对应的半导体晶圆的背侧、或者可以施加在载体基板402的表面之上。可以例如通过锯切(sawing)或切割(dicing)来将模块410/412分离(singulated)，并且使用举例来说拾取和放置工具通过黏接剂406将模块410/412黏接到释放层404。
在图23中，在模块410/412和半导体封装体200上和周围形成密封剂430。在形成之后，密封剂430封装(encapsulates)模块410/412和半导体封装体200。密封剂430可以是模制化合物、环氧树脂等。可以通过压缩模制、传送模制等施加密封剂430，并且可以形成在载体基板402上，使得模块410/412和半导体封装体200被掩盖或覆盖。密封剂430进一步形成在模块410/412与半导体封装体200之间的间隙区域(gap regions)中。密封剂430可以用液体或半液体(semi-liquid)形式被施加，并且随后被固化。
在图24中，在密封剂430上施行平坦化制程，以暴露裸晶连接器424、导电连接器220、和介电层426。平坦化制程还可以去除介电层426、导电连接器220、及/或裸晶连接器424的材料，直到暴露导电连接器220和裸晶连接器424。在平坦化过程之后，导电连接器220、裸晶连接器424、介电层426、和密封剂430的顶表面可以彼此齐平(例如，共面)。平坦化制程可以是举例来说化学机械研磨(CMP)制程、研磨制程(grinding process)、回蚀刻制程(etch-back process)等。在一些实施例中，举例来说，如果裸晶连接器424和导电连接器220已经暴露，则可以省略平坦化制程。
在图25至图27中，重分布结构456(参见图27)具有形成在密封剂430和模块410/412和半导体封装体200之上的精细特征部分(fine-featured portion)452和粗特征部分(coarse-featured portion)454。重分布结构456包括金属化图案、介电层、和凸块下金属化(UBMs)。金属化图案也可以称为重分布层或重分布线路。重分布结构456被示出为具有四层金属化图案的示例。可以在重分布结构456中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面所讨论的步骤和制程。如果要形成更多的介电层和金属化图案，则可以重复下面所讨论的步骤和过程。重分布结构456的精细特征部分452和粗特征部分454包括不同尺寸的金属化图案和介电层。
图25示出了形成重分布结构456的精细特征部分452的示例。在图25中，介电层432沉积在密封剂430上，介电层426、导电连接器220、和裸晶连接器424。在一些实施例中，介电层432由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料所形成，其可以使用微影遮罩来图案化。可以通过旋转涂布、层压、化学气相沉积等、或其组合来形成介电层432。
然后，图案化介电层432并且形成金属化图案434。图案化形成开口，此开口暴露出导电连接器220和裸晶连接器424的部分。图案化可以通过可接受的制程来进行，例如当介电层432是光敏材料时，通过将介电层432暴露于光或通过使用举例来说非等向性蚀刻来进行蚀刻。如果介电层432是光敏材料，则可以在曝光之后显影介电层432。
然后，形成金属化图案434。金属化图案434具有在介电层432的主表面(majorsurface)之上并且沿着介电层432的主表面延伸的线路部分(也称为导电线路或迹线)，并且金属化图案434具有延伸穿过介电层432，以物理地和电性地耦接至模块410/412的裸晶连接器424和半导体封装体200的导电连接器220的导电通孔部分(也称为导电通孔)。作为示例，可以通过在介电层432之上以及在延伸穿过介电层432的开口中形成种晶层，来形成金属化图案434。在一些实施例中，种晶层是金属层，其可以是单层或包括由不同材料所形成的多个次层(sub-layers)的复合层。在一些实施例中，种晶层包括钛层和在钛层之上的铜层。可以使用举例来说物理气相沉积(PVD)等形成来种晶层。然后，在种晶层上形成光阻并对其图案化。可以通过旋转涂布等形成光阻，并且可以将其暴露于光以图案化。光阻的图案对应于金属化图案434。图案形成穿过光阻的开口，以暴露种晶层。然后，在光阻的开口中以及在种晶层的暴露部分上形成导电材料。可以通过诸如电化学镀覆、无电式镀覆等的镀覆来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。导电材料和种晶层的下伏部分的组合形成金属化图案434。去除光阻和种晶层上未形成导电材料的部分。可以通过可接受的灰化或去除制程(stripping process)(例如使用氧等离子体(oxygen plasma)等)来去除光阻。一旦去除了光阻，便使用可接受的蚀刻制程(诸如通过湿式蚀刻或干式蚀刻)，来去除种晶层的暴露部分。
然后，介电层436沉积在金属化图案434和介电层432上。可以用类似于形成介电层432的方式来形成介电层436，并且可以用类似于形成介电层432的材料来形成介电层436。
然后，介电层436被图案化，并且形成金属化图案438。图案形成开口，此开口暴露金属化图案434的部分。图案化可以通过可接受的制程来进行，例如当介电层436是光敏材料时，通过将介电层436暴露于光或通过使用举例来说非等向性蚀刻来进行蚀刻。如果介电层436是光敏材料，则可以在曝光之后显影介电层436。
然后，形成金属化图案438。金属化图案438具有在介电层436的主表面(majorsurface)之上并且沿着介电层436的主表面延伸的线路部分，并且金属化图案438具有延伸穿过介电层436，以物理地和电性地耦接至金属化图案434的导电通孔部分。可以用类似于形成金属化图案434的方式来形成金属化图案438，并且可以用类似于形成金属化图案434的材料来形成金属化图案438。尽管示出的精细特征部分452包括两个介电层和两个金属化图案，但是可以在精细特征部分452中形成任意数量的介电层和金属化图案。
重分布结构456的精细特征部分452包括介电层432和436；以及金属化图案434和438。在一些实施例中，介电层432和436由相同的介电材料所形成，并且形成有相同的厚度。同样地，在一些实施例中，金属化图案434和438的导电特征由相同的导电材料所形成，并且形成有相同的厚度。具体地说，介电层432和436具有厚度T2，例如在大约1微米(μm)至大约40微米的范围中，并且金属化图案434和438的导电特征具有厚度T1，例如在大约1微米至大约40微米的范围中。
图26示出了形成重分布结构的456的粗特征部分454示例。在图26中，介电层440可以沉积在金属化图案438和介电层436上。可以用类似于形成介电层432的方式来形成介电层440，并且可以用类似于形成介电层432的材料来形成介电层440。
可以图案化介电层440，并且然后形成金属化图案442。金属化图案442具有在介电层440的主表面(major surface)之上并且沿着介电层440的主表面延伸的线路部分，并且金属化图案442具有延伸穿过介电层440，以物理地和电性地耦接至金属化图案438的导电通孔部分。可以用类似于形成金属化图案434的方式来形成金属化图案442，并且可以用类似于形成金属化图案434的材料来形成金属化图案442。
然后，将介电层444沉积在金属化图案442和介电层440上。可以用类似于形成介电层432的方式来形成介电层444，并且可以用类似于形成介电层432的材料来形成介电层444。
在图26中，图案化介电层444，并且然后形成金属化图案446。可以用类似于图案化介电层432的方式来图案化介电层444。金属化图案446具有在介电层444的主表面(majorsurface)之上并且沿着介电层444的主表面延伸的线路部分，并且金属化图案446具有延伸穿过介电层444，以物理地和电性地耦接至金属化图案442的导电通孔部分。可以用类似于形成金属化图案434的方式来形成金属化图案446，并且可以用类似于形成金属化图案434的材料来形成金属化图案446。
然后，将介电层448沉积在金属化图案446和介电层444上。可以用类似于形成介电层432的方式来形成介电层448，并且可以用类似于形成介电层432的材料来形成介电层448。尽管粗特征部分454被示为包括三个介电层和两个金属化图案，但是可以在粗特征部分454中形成任意数量的介电层和金属化图案。在一些实施例中，精细特征部分452和粗特征部分454可以各自包括三个介电层和三个金属化图案。
重分布结构456的粗特征部分454包括介电层440、444、和448；以及金属化图案442和446。在一些实施例中，介电层440、444、和448由相同的介电材料所形成，并且形成有相同的厚度。同样地，在一些实施例中，金属化图案442和446的导电特征由相同的导电材料形成，并且形成有相同的厚度。具体地说，介电层440、444和448具有厚度T4，例如在大约1微米至大约40微米的范围中，并且金属化图案442和446的导电部件具有厚度T3，例如在大约1微米至大约40微米的范围中。在各种实施例中，厚度T3可以大于厚度T1(参见图25)，并且厚度T4可以大于厚度T2(参见图25)。
由于被包括在粗特征部分454和精细特征部452中的金属化图案的厚度，粗特征部分454可以具有比精细特征部452较低的电阻。由于电阻较低，因此粗特征部分454可用于对电源线路进行布线(route)。细特征部分452可以被用于对信号线路进行布线，其不要求较低的电阻。包括粗特征部分454和细特征部分452两者都允许电源线路和信号线路被布线，同时最小化重分布结构456的厚度。
在图27中，在介电层448上以及在介电层448的通向金属化图案446的开口中形成垫450。垫450被用来耦接到导电连接器458，并且可以被称为凸块下金属化(under bumpmetallurgies，UBMs)450。凸块下金属化450形成为用于重分布结构456的外部连接。凸块下金属化450具有在介电层448的主表面上并且沿着介电层448的主表面延伸的凸块部分，并且具有延伸穿过介电层448，以物理地和电性地耦接金属化图案446的通孔部分。因此，凸块下金属化450被电性耦接到模块410/412和半导体封装体200。在一些实施例中，凸块下金属化450具有与金属化图案434、438、442、和446的不同的尺寸。
作为示例，可以通过在介电层448之上以及在延伸穿过介电层448的开口中形成种晶层，来形成凸块下金属化450。在一些实施例中，种晶层是金属层，其可以是单层或包括由不同材料所形成的多个次层(sub-layers)的复合层。在一些实施例中，种晶层包括钛层和在钛层之上的铜层。可以使用举例来说物理气相沉积(PVD)等形成来种晶层。然后，在种晶层上形成光阻并对其图案化。可以通过旋转涂布等形成光阻，并且可以将其暴露于光以图案化。光阻的图案对应于凸块下金属化450。图案形成穿过光阻的开口，以暴露种晶层。然后，在光阻的开口中以及在种晶层的暴露部分上形成导电材料。可以通过诸如电化学镀覆、无电式镀覆等的镀覆来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。在一些实施例中，凸块下金属化450可以包括诸如化镍浸钯金(ENEPIG)、化学镍金(electrolessnickel,immersion gold，ENIG)等的合金。导电材料和种晶层的下伏部分的组合形成凸块下金属化450。去除光阻和种晶层上未形成导电材料的部分。可以通过可接受的灰化或去除制程(stripping process)(例如使用氧等离子体(oxygen plasma)等)来去除光阻。一旦去除了光阻，便使用可接受的蚀刻制程(诸如通过湿式蚀刻或干式蚀刻)，来去除种晶层的暴露部分。
在图28中，导电连接器458形成在垫450上。导电连接器458允许将半导体封装体400机械地和电性地耦接至另一封装结构(例如，图29中的基板500)。导电连接器458可以类似于上述的导电连接器150，并且在此不再重复描述。
然后，在图29中，使用导电连接器458将半导体封装体400附着到封装基板500，以形成封装体700。封装基板500可以由半导体材料制成，例如硅、锗、钻石等。替代地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓、其组合等的化合物。另外，封装基板500可以是绝缘体上半导体基板(SOI substrate)。通常，绝缘体上半导体基板包括诸如外延(epitaxial)硅、锗、硅锗、绝缘体上半导体绝缘体上硅锗(SGOI)、或其组合的半导体材料层。在另一实施例中，封装基板500是基于例如玻璃纤维增强树脂核心(fiberglass reinforced resin core)的绝缘核心(insulating core)。一种示例性的核心材料是玻璃纤维树脂(fiberglass resin)，例如FR4。核心材料的替代材料包括双马来酰亚胺三氮杂苯树脂(bismaleimide-triazine，BT)树脂、或者其他印刷电路板(printed circuit board，PCB)材料或薄膜。诸如味之素积层膜(Ajinomoto build-upfilm，ABF)的积层膜(Build up films)或其他层压体可以用于封装基板500。
封装基板500可以包括主动和被动元件(未示出)。诸如晶体管、电容、电阻，其组合之类的装置可以用于产生系统设计的结构和功能要求。可以使用任何合适的方法来形成装置。
封装基板500也可以包括金属化层和导电通孔506和接合垫504和508耦接至金属化层和导电通孔506。金属化层506可以形成在主动和被动元件上方，并且设计为连接各种装置，以形成功能电路(functional circuitry)。金属化层506可以由介电质(例如，低介电系数(low-k)介电材料)和导电材料(例如，铜)的交替层形成，并且具有将导电材料层互连的导电通孔，并且可以通过任何适当的制程(例如沉积、镶嵌(damascene)、双镶嵌(dualdamascene)等来形成金属化层506。在一些实施例中，封装基板500实质上没有主动和被动元件。
再流动导电连接器458以附接凸块下金属化450到接合垫504。导电连接器458连接封装基板500(包括在封装基板500中的金属化层506)到半导体封装体400(包括重分布结构456的金属化图案)。在一些实施例中，可以将表面贴焊被动元件(surface mount passivedevices)(例如，表面贴焊零件(SMD))(未示出)附接到封装基板500，例如，附接到接合垫504及/或508。
在半导体封装体400附接到封装基板500之后，在导电连接器458与剩余的环氧助焊剂(epoxy flux)的环氧树脂部分中的至少一些再流动之前，导电连接器458可以具有环氧助焊剂(未示出)形成在其上。此剩余的环氧助焊剂可以用作底部填充剂，以减少应力并保护由于导电连接器458的再流动而导致的接点(joints)。在一些实施例中，底部填充剂512可以形成在半导体封装体400和封装基板500之间，围绕导电连接器458。在半导体封装体400附接或在附接半导体封装体400之前可以通过合适的沉积方法形成半导体封装体400之后，可以通过毛细管流动过程(capillary flow process)形成底部填充剂512。
同样地，如图29所示，封装基板500的接合垫508可以具有形成在其上的导电连接器510。这些导电连接器510允许封装体700机械地和电性地耦接到另一封装结构。导电连接器510可以类似于上述的导电连接器150，并且在此不再重复描述。
尽管以深沟式电容示出了实施例，但是本公开不限于此。在一些实施例中，半导体装置包括其他类型的电容，例如金属氧化物金属(MOM)电容、金属绝缘体金属(MIM)电容等、或其组合。
实施例可以实现优点。实施例包括一种半导体装置，其可以是一种集成被动元件(integrated passive devices，IPD)，包括电容，例如深沟式电容(deep trenchcapacitor，DTCs)、金属氧化物金属(metal-oxide-metal，MOM)电容、金属绝缘体金属(metal-insulator-metal，MIM)电容等、或其组合。半导体装置系被垂直堆叠并且连接，以有效地形成更大的半导体装置。通过使集成被动元件垂直堆叠，可以形成可以用作去耦电容(decoupling capacitor)的高效电容。而且，包括一或多个垂直堆叠和耦接的电容的封装结构可以提供较低的电容等效串联电阻(equivalent series resistance，ESR)。在一些实例中，这些半导体装置可以并入到封装结构(例如，一体化的扇出(integrated fan-out，INFO)封装结构、或基板上晶圆上芯片(chip-on-wafer-on-substrate，CoWoS)封装结构)中，以提供具有大电容值的电容。
根据本公开一些实施例，提供一种半导体结构，包括：一第一半导体装置、一第二半导体装置、一第一组导电连接器、一第一底部填充剂、一第一密封剂、以及一第二组导电连接器。第一半导体装置包括：多个第一电容、以及一第一导电贯孔。第二半导体装置包括：多个第二电容、以及一第二导电贯孔。第一电容形成在一第一基板上。第一导电贯孔延伸穿过第一基板，第一导电贯孔电性耦接到第一电容。第二电容形成在一第二基板上。第二导电贯孔延伸穿过第二基板，第二导电贯孔电性耦接到第二电容。第一组导电连接器机械地和电性地接合第一半导体装置和第二半导体装置，第一组导电连接器中的至少一个电性地耦接第一导电贯孔和第二导电贯孔。第一底部填充剂位于第一半导体装置和第二半导体装置之间，并且围绕第一组导电连接器。第一密封剂位于第一半导体装置和第二半导体装置的至少侧壁和第一底部填充剂上。第二组导电连接器电性耦接到第一半导体装置，第二组导电连接器与第一组导电连接器位于第一半导体装置的相对侧上。
在一些实施例中，第一电容并联电性耦接在一起。在一些实施例中，第一电容和第二电容并联地电性耦接在一起。在一些实施例中，第二组导电连接器比第一组导电连接器大。在一些实施例中，第一导电贯孔机械地和电性地耦接到第一组导电连接器中的至少一个和第二组导电连接器中的至少一个。在一些实施例中，半导体结构还包括一第一重分布结构。第一重分布结构位于第一密封剂和第一半导体装置上。第一重分布结构包括在其中具有金属化图案的多个介电层。第一重分布结构的金属化图案电性耦接到第一导电贯孔和第二组导电连接器。在一些实施例中，半导体结构还包括一第三半导体装置、以及一第四半导体装置。第三半导体装置包括多个第三电容、以及一第三导电贯孔。第四半导体装置包括多个第四电容、以及一第四导电贯孔。第三电容形成在一第三基板上。第三导电贯孔延伸穿过第三基板，第三导电贯孔电性耦接到第三电容和第二导电贯孔。第四电容形成在一第四基板上。第四导电贯孔延伸穿过第四基板，第四导电贯孔电性耦接到第四电容和第三导电贯孔。第三半导体装置和第四半导体装置与第一半导体装置位于第二半导体装置的相对侧上。在一些实施例中，半导体结构还包括一第一集成电路结构、一第二密封剂、以及一第一重分布结构。第一集成电路结构包括一第一集成电路裸晶，第一集成电路裸晶包括主动装置。第二密封剂至少横向地封装第一集成电路结构、第一密封剂、和第二组导电连接器。第一重分布结构，位于第二密封剂、第一集成电路结构、和第一半导体装置上。第一重分布结构包括在其中具有金属化图案的多个介电层，第一重分布结构的金属化图案电性耦接到第一集成电路裸晶和第二组导电连接器。在一些实施例中，半导体结构还包括一第三组导电连接器、以及一封装基板。第三组导电连接器位于第一重分布结构上。封装基板通过第三组导电连接器而机械地和电性地耦接到第一重分布结构。
根据本公开另一些实施例，提供一种封装结构，包括：一第一被动封装体、一第一集成电路封装、一第一密封剂、以及一第一重分布结构。第一被动封装体包括一被动裸晶堆叠。被动裸晶堆叠中的每个被动裸晶包括在一基板上的多个被动元件和延伸穿过基板的一导电贯孔。第一集成电路封装包括至少一集成电路裸晶，至少一集成电路裸晶包括多个主动元件。第一密封剂至少横向地封装第一被动封装体和第一集成电路封装。第一重分布结构位于第一密封剂、第一集成电路封装、和第一被动封装体上，第一重分布结构包括在其中具有金属化图案的多个介电层，第一重分布结构的金属化图案电性耦接到第一集成电路封装和第一被动封装体。
在一些实施例中，每个被动裸晶的被动元件系多个深沟式电容。在一些实施例中，被动裸晶堆叠的一第一被动裸晶的深沟式电容并联地电性耦接到被动裸晶堆叠的一第二被动裸晶的深沟式电容。在一些实施例中，第一被动封装体还包括一第二重分布结构。第二重分布结构位于被动裸晶堆叠的一最底部被动裸晶，第二重分布结构包括在其中具有金属化图案的多个介电层，第二重分布结构的金属化图案电性耦接到被动裸晶堆叠的最底部被动裸晶的导电贯孔，并且电性耦接到第一重分布结构的金属化图案。在一些实施例中，封装结构还包括一第一组导电连接器、以及一封装基板。第一组导电连接器位于第一重分布结构上。封装基板通过第一组导电连接器而机械地和电性地耦接到第一重分布结构。
根据本公开又另一些实施例，提供一种封装方法，包括形成一第一被动封装体；形成一第一半导体装置，包括：在一第一基板中形成多个第一电容；以及形成延伸穿过第一基板的一第一导电贯孔，第一导电贯孔电性耦接到第一电容；形成一第二半导体装置，包括：在一第二基板中形成多个第二电容；以及形成延伸穿过第二基板的一第二导电贯孔，第二导电贯孔电性耦接到第二电容；将第一半导体装置附接到一第一载体基板上；在附接的第一半导体装置之上形成一第一底部填充剂；以一第一组导电连接器将第二半导体装置接合到第一半导体装置，第一组导电连接器位于第一底部填充剂中，第一组导电连接器中的至少一个电性耦接第一导电贯孔和第二导电贯孔；以第一密封剂封装第一半导体装置和第二半导体装置与第一底部填充剂；去除第一载体基板；以及在第一半导体装置上形成一第二组导电连接器，第二组导电连接器电性耦接到第一半导体装置，第二组导电连接器与第一组导电连接器位于第一半导体装置的相对侧上。
在一些实施例中，第一电容和第二电容并联地电性耦接在一起。在一些实施例中，形成第一被动封装体还包括：在第一密封剂和第一半导体装置上形成一第一重分布结构，第一重分布结构包括在其中具有金属化图案的多个介电层，第一重分布结构的金属化图案电性耦接到第一导电贯孔和第二组导电连接器。在一些实施例中，封装方法还包括：形成一第一封装体，包括：形成一第一集成电路封装，包括至少一集成电路裸晶，至少一集成电路裸晶包括多个主动元件；以一第二密封剂封装第一被动封装体和第一集成电路封装；以及在第二密封剂、第一集成电路封装、和第一被动封装体上形成一第一重分布结构，第一重分布结构包括在其中具有金属化图案的多个介电层，第一重分布结构的介电层电性耦接到第一集成电路封装和第一被动封装体。在一些实施例中，封装方法，还包括：以一第三组导电连接器将第一封装体接合到一封装基板；以及在第一封装体和封装基板之间形成一第二底部填充剂，第二底部填充剂围绕第三组导电连接器。在一些实施例中，形成第一被动封装体还包括：形成一第三半导体装置，包括：在一第三基板中形成多个第三电容；以及形成延伸穿过第三基板的一第三导电贯孔，第三导电贯孔电性耦接到第三电容；形成一第四半导体装置，包括：在一第四基板中形成多个第四电容；以及形成延伸穿过第四基板的一第四导电贯孔，第四导电贯孔电性耦接到第四电容；在第二半导体装置之上形成一第二底部填充剂；以一第三组导电连接器将第三半导体装置接合到第二半导体装置，第三组导电连接器位于第二底部填充剂中，第三组导电连接器中的至少一个电性耦接第二导电贯孔和第三导电贯孔；在第三半导体装置之上形成一第三底部填充剂；以及以一第四组导电连接器将第四半导体装置接合到第三半导体装置，第四组导电连接器位于第三底部填充剂中，第四组导电连接器中的至少一个电性耦接第三导电贯孔和第四导电贯孔。
前述概述了几个实施例的特征，以便本领域中具有通常知识者可以更好地理解本公开的各方面。本领域中具有通常知识者应当理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。本领域中具有通常知识者还应该认识到，这样的等校构造不脱离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，他们可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体结构，包括：
一第一半导体装置，包括：
多个第一电容，形成在一第一基板上；以及
一第一导电贯孔，延伸穿过该第一基板，该第一导电贯孔电性耦接到所述第一电容；
一第二半导体装置，包括：
多个第二电容，形成在一第二基板上；以及
一第二导电贯孔，延伸穿过该第二基板，该第二导电贯孔电性耦接到所述第二电容；
一第一组导电连接器，机械地和电性地接合该第一半导体装置和该第二半导体装置，该第一组导电连接器中的至少一个电性地耦接该第一导电贯孔和该第二导电贯孔；
一第一底部填充剂，位于该第一半导体装置和该第二半导体装置之间，并且围绕该第一组导电连接器；
一第一密封剂，位于该第一半导体装置和该第二半导体装置的至少侧壁和该第一底部填充剂上；以及
一第二组导电连接器，电性耦接到该第一半导体装置，该第二组导电连接器与该第一组导电连接器位于该第一半导体装置的相对侧上。
2.如权利要求1所述的半导体结构，还包括：
一第一重分布结构，位于该第一密封剂和该第一半导体装置上，该第一重分布结构包括在其中具有金属化图案的多个介电层，该第一重分布结构的所述金属化图案电性耦接到该第一导电贯孔和该第二组导电连接器。
3.如权利要求1所述的半导体结构，还包括：
一第三半导体装置，包括：
多个第三电容，形成在一第三基板上；以及
一第三导电贯孔，延伸穿过该第三基板，该第三导电贯孔电性耦接到所述第三电容和该第二导电贯孔；以及
一第四半导体装置，包括：
多个第四电容，形成在一第四基板上；以及
一第四导电贯孔，延伸穿过该第四基板，该第四导电贯孔电性耦接到所述第四电容和该第三导电贯孔；
其中，该第三半导体装置和该第四半导体装置与该第一半导体装置位于该第二半导体装置的相对侧上。
4.如权利要求1所述的半导体结构，还包括：
一第一集成电路结构，包括一第一集成电路裸晶，该第一集成电路裸晶包括主动装置；
一第二密封剂，至少横向地封装该第一集成电路结构、该第一密封剂、和该第二组导电连接器；以及
一第一重分布结构，位于该第二密封剂、该第一集成电路结构、和该第一半导体装置上，该第一重分布结构包括在其中具有金属化图案的多个介电层，该第一重分布结构的所述金属化图案电性耦接到该第一集成电路裸晶和该第二组导电连接器。
5.一种封装结构，包括：
一第一被动封装体，包括：
一被动裸晶堆叠，该被动裸晶堆叠中的每个该被动裸晶包括在一基板上的多个被动元件和延伸穿过该基板的一导电贯孔；
一第一集成电路封装，包括至少一集成电路裸晶，该至少一集成电路裸晶包括多个主动元件；
一第一密封剂，至少横向地封装该第一被动封装体和该第一集成电路封装；以及
一第一重分布结构，位于该第一密封剂、该第一集成电路封装、和该第一被动封装体上，该第一重分布结构包括在其中具有金属化图案的多个介电层，该第一重分布结构的所述金属化图案电性耦接到该第一集成电路封装和该第一被动封装体。
6.如权利要求5所述的封装结构，其中，每个该被动裸晶的所述被动元件是多个深沟式电容。
7.如权利要求5所述的封装结构，其中，该第一被动封装体还包括：
一第二重分布结构，位于该被动裸晶堆叠的一最底部被动裸晶上，该第二重分布结构包括在其中具有金属化图案的多个介电层，该第二重分布结构的所述金属化图案电性耦接到该被动裸晶堆叠的该最底部被动裸晶的该导电贯孔，并且电性耦接到该第一重分布结构的所述金属化图案。
8.一种封装方法，包括：
形成一第一被动封装体；
形成一第一半导体装置，包括：
在一第一基板中形成多个第一电容；以及
形成延伸穿过该第一基板的一第一导电贯孔，该第一导电贯孔电性耦接到所述第一电容；
形成一第二半导体装置，包括：
在一第二基板中形成多个第二电容；以及
形成延伸穿过该第二基板的一第二导电贯孔，该第二导电贯孔电性耦接到所述第二电容；
将该第一半导体装置附接到一第一载体基板上；
在附接的该第一半导体装置之上形成一第一底部填充剂；
以一第一组导电连接器将该第二半导体装置接合到该第一半导体装置，该第一组导电连接器位于该第一底部填充剂中，该第一组导电连接器中的至少一个电性耦接该第一导电贯孔和该第二导电贯孔；
以第一密封剂封装该第一半导体装置和该第二半导体装置与该第一底部填充剂；
去除该第一载体基板；以及
在该第一半导体装置上形成一第二组导电连接器，该第二组导电连接器电性耦接到该第一半导体装置，该第二组导电连接器与该第一组导电连接器位于该第一半导体装置的相对侧上。
9.如权利要求8所述的封装方法，还包括：
形成一第一封装体，包括：
形成一第一集成电路封装，包括至少一集成电路裸晶，该至少一集成电路裸晶包括多个主动元件；
以一第二密封剂封装该第一被动封装体和该第一集成电路封装；以及
在该第二密封剂、该第一集成电路封装、和该第一被动封装体上形成一第一重分布结构，该第一重分布结构包括在其中具有金属化图案的多个介电层，该第一重分布结构的所述介电层电性耦接到该第一集成电路封装和该第一被动封装体。
10.如权利要求8所述的封装方法，其中，形成该第一被动封装体还包括：
形成一第三半导体装置，包括：
在一第三基板中形成多个第三电容；以及
形成延伸穿过该第三基板的一第三导电贯孔，该第三导电贯孔电性耦接到所述第三电容；
形成一第四半导体装置，包括：
在一第四基板中形成多个第四电容；以及
形成延伸穿过该第四基板的一第四导电贯孔，该第四导电贯孔电性耦接到所述第四电容；
在该第二半导体装置之上形成一第二底部填充剂；
以一第三组导电连接器将该第三半导体装置接合到该第二半导体装置，该第三组导电连接器位于该第二底部填充剂中，该第三组导电连接器中的至少一个电性耦接该第二导电贯孔和该第三导电贯孔；
在该第三半导体装置之上形成一第三底部填充剂；以及
以一第四组导电连接器将该第四半导体装置接合到该第三半导体装置，该第四组导电连接器位于该第三底部填充剂中，该第四组导电连接器中的至少一个电性耦接该第三导电贯孔和该第四导电贯孔。
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