KR102352525B1 - 집적 회로 패키지 및 방법 - Google Patents

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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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Abstract

집적 회로-포함 패키지와 파워 모듈 사이에 배치된 집적 수동 소자-포함 패키지 컴포넌트를 포함하는 패키징된 반도체 디바이스 및 이의 형성 방법이 개시된다. 실시예에서, 디바이스는, 제1 패키지 컴포넌트로서, 제1 집적 회로 다이와; 상기 제1 집적 회로 다이를 적어도 부분적으로 둘러싸는 제1 봉지재(encapsulant)와; 상기 제1 봉지재 상에 있으며 상기 제1 집적 회로 다이에 커플링된 재배선 구조물을 포함하는, 상기 제1 패키지 컴포넌트; 상기 제1 패키지 컴포넌트에 본딩된 제2 패키지 컴포넌트로서, 집적 수동 소자와; 상기 집적 수동 소자를 적어도 부분적으로 둘러싸는 제2 봉지재를 포함하는, 상기 제2 패키지 컴포넌트; 및 상기 제2 패키지 컴포넌트를 통해 상기 제1 패키지 컴포넌트에 부착된 파워 모듈을 포함한다.

Description

집적 회로 패키지 및 방법 {INTEGRATED CIRCUIT PACKAGE AND METHOD}
우선권 주장 및 상호참조
본 출원은 2018년 12월 26일 출원된 미국 가출원 번호 제62/785,133호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 개선은 최소 피처 크기의 반복되는 감소로부터의 결과이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 전자 디바이스를 축소시키기 위한 요구가 높아짐에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다. 이러한 패키징 시스템의 예로는 PoP(Package-on-Package) 기술이 있다. PoP 디바이스에서는, 상부 반도체 패키지가 하부 반도체 패키지의 상부 상에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB; printed circuit board) 상의 작은 풋프린트(footprint) 및 강화된 기능을 갖는 반도체 디바이스의 생산을 가능하게 한다.
집적 회로-포함 패키지와 파워 모듈 사이에 배치된 집적 수동 소자-포함 패키지 컴포넌트를 포함하는 패키징된 반도체 디바이스 및 이의 형성 방법이 개시된다. 실시예에서, 디바이스는, 제1 패키지 컴포넌트로서, 제1 집적 회로 다이와; 상기 제1 집적 회로 다이를 적어도 부분적으로 둘러싸는 제1 봉지재(encapsulant)와; 상기 제1 봉지재 상에 있으며 상기 제1 집적 회로 다이에 커플링된 재배선 구조물을 포함하는, 상기 제1 패키지 컴포넌트; 상기 제1 패키지 컴포넌트에 본딩된 제2 패키지 컴포넌트로서, 집적 수동 소자와; 상기 집적 수동 소자를 적어도 부분적으로 둘러싸는 제2 봉지재를 포함하는, 상기 제2 패키지 컴포넌트; 및 상기 제2 패키지 컴포넌트를 통해 상기 제1 패키지 컴포넌트에 부착된 파워 모듈을 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6 내지 도 15, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 도 18a 내지 도 18e는 일부 실시예에 따라 제1 패키지를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 19 내지 도 24는 일부 실시예에 따라 SoW(system-on-wafer) 패키지를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 25 내지 도 32는 일부 실시예에 따라 패키징된 디바이스를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 33 및 도 38은 일부 실시예에 따른 패키징된 디바이스의 하향식 도면들을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
실시예들이 아래에 상세하게 기재되어 있지만, 본 개시의 일반적인 설명이 여기에 제공된다. 일반적으로, 여기에 기재되는 실시예는, 집적 수동 소자(IPD; integrated passive device) 패키지들을 파워 모듈(power module)(가끔 소켓으로 지칭됨)과 집적 팬아웃(InFO; integrated fan-out) 구조물 사이에 적층함으로써, IPD가 SoW(system-on-wafer) 패키지(예컨대, 초대형 팬아웃 웨이퍼 스케일 패키지) 안으로 패키징 및 집적되는 패키지를 제공한다. 실시예의 SoW 패키지는 10,000 mm2 이상의 패키지 영역에서 임의의 조합의 상호접속된 기능 다이들을 포함할 수 있다. 예를 들어, SoW 패키지 내의 상호접속된 기능 다이들은 완성된 전기 시스템의 각각의 컴포넌트를 제공하여, 데이터 센터 애플리케이션, 서버 애플리케이션 등에서의 고성능 컴퓨팅(HPC; high performance computing)(예컨대, 인공 지능(AI; artificial intelligence) 서버의 가속도계, 클라우드 컴퓨팅 시스템, 에지 컴퓨팅 시스템 등)을 제공할 수 있다. 파워 모듈은 IPD 패키지를 통해 SoW 패키지의 기능 다이에 접속될 수 있다. 각각의 파워 모듈은 SoW 패키지 내에서 단일 기능 다이 또는 복수의 기능 다이를 위한 전력 관리를 제공할 수 있다.
여기에 기재된 실시예의 일부 또는 전부의 유리한 특징은, IPD와 기능 다이 사이의 더 짧은 거리를 포함할 수 있으며, 이는 전력 분배 네트워크(PDN; power distribution network) 성능을 강화할 수 있다. 일부 실시예는 3D 적층된 IPD의 InFO 프로세스와의 통합을 제공할 수 있으며, 따라서 실시예의 채택을 실현가능하게 한다. 일부 실시예에서, IPD의 3D 적층은 소켓 랜드스케이프(landscape)(예컨대, 패키지의 풋프린트)로부터 볼 그리드 어레이(BGA; ball grid array) 커넥터를 제거해야 할 필요성을 없애며, 전류 취급을 위한 증가된 영역(예컨대, 더 많은 BGA 커넥터)을 통해 개선된 전류 취급을 가능하게 한다.
도 1 내지 도 16c는 일부 실시예에 따라 제1 패키지 컴포넌트(100)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다. 제1 패키지 컴포넌트(100)는 하나 이상의 IPD를 포함하는 IPD 패키지이며, 이는 다양한 실시예에 따라 모듈(예컨대, 도 17a 내지 도 17c에 예시된 모듈(160))과 SoW 패키지(예컨대, 도 24에 예시된 SoW 패키지(400)) 사이에 구현될 수 있다. 도 1은, 도 4를 참조하여 아래에 설명되는 IPD(50A)와 같은 하나 이상의 IPD가 패키징될 수 있는, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)을 예시한다.
도 1에서, 캐리어 기판(102)이 제공되고, 캐리어 기판(102) 상에 이형(release) 층(104)이 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 그리하여 복수의 패키지가 동시에 캐리어 기판(102) 상에 형성될 수 있다.
이형 층(104)은 폴리머계 재료로 형성될 수 있으며, 이는 나중의 단계에서 형성될 위의 구조물들로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예에서, 이형 층(104)은 에폭시계 열-이형 재료이며, 이는 LTHC(light-to-heat-conversion) 이형 코팅과 같이 가열되면 그의 접착 특성을 잃는다. 다른 실시예에서, 이형 층(104)은 UV(ultra-violet) 광에 노출되면 그의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층(104)은, 액체로서 디스펜싱되어 경화될 수 있거나, 캐리어 기판(102) 위에 적층된 라미네이트 막일 수 있거나, 또는 기타 등등일 수 있다. 이형 층(104)의 상부 표면은 평탄화될 수 있고 높은 수준의 공면성(co-planarity)을 가질 수 있다.
도 2에서, 이형 층(104) 상에 배면(back-side) 재배선 구조물(106)이 형성될 수 있다. 도시된 실시예에서, 배면 재배선 구조물(106)은 유전체 층(108), 금속화 패턴(110)(종종 재배선 층 또는 재배선 라인으로 지칭됨) 및 유전체 층(112)을 포함한다. 배면 재배선 구조물(106)은 선택적이다. 일부 실시예에서, 배면 재배선 구조물(106) 대신에 금속화 패턴 없는 유전체 층이 이형 층(104) 상에 형성된다.
유전체 층(108)은 이형 층(104) 상에 형성될 수 있다. 유전체 층(108)의 하부 표면은 이형 층(104)의 상부 표면과 접촉해 있을 수 있다. 일부 실시예에서, 유전체 층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(108)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 유전체 층(108)은 스핀 코팅, 화학적 기상 증착(CVD; chemical vapor deposition), 라미네이팅 등, 또는 이들의 조합과 같은 임의의 수락가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속화 패턴(110)은 유전체 층(108) 상에 형성될 수 있다. 예로서, 금속화 패턴(110)은, 먼저 유전체 층(10) 위에 시드 층을 형성함으로써 형성될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리적 기상 증착(PVD; physical vapor deposition) 등을 사용하여 형성될 수 있다. 그 다음 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스, 예컨대 산소 플라즈마 등을 사용한 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다. 시드 층의 남은 부분 및 전도성 재료는 금속화 패턴(110)을 형성한다.
유전체 층(112)은 금속화 패턴(110) 및 유전체 층(108) 상에 형성될 수 있다. 일부 실시예에서, 유전체 층(112)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(112)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(112)은 스핀코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(112)은 금속화 패턴(110)의 일부를 노출시키는 개구(114)를 형성하도록 패터닝될 수 있다. 패터닝은 수락가능한 프로세스에 의해, 예컨대 유전체 층(112)이 감광 재료일 때 유전체 층(112)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 수행될 수 있다. 유전체 층(112)이 감광 재료인 실시예에서, 유전체 층(112)은 광에의 노출 후에 현상될 수 있다.
배면 재배선 구조물(106)은 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있다는 것을 알아야 한다. 더 많은 유전체 층 및 금속화 패턴이 형성될 경우, 상기에 설명된 단계 및 프로세스는 반복될 수 있다. 금속화 패턴은 전도성 라인 및 전도성 비아를 포함할 수 있다. 전도성 비아는 금속화 패턴의 형성 동안 아래의 유전체 층의 개구에 시드 층 및 금속화 패턴의 전도성 재료를 형성함으로써 형성될 수 있다. 전도성 비아는 금속화 패턴의 다양한 전도성 라인들을 상호접속시키고 전기적으로 커플링할 수 있다.
도 3에서, 쓰루 비아(116)가 개구(114)에 형성되며, 배면 재배선 구조물(106)의 최상부(topmost) 유전체 층(예컨대, 도 3에 예시된 실시예에서 유전체 층(112)) 위로 연장한다. 예로서, 쓰루 비아(116)는, 배면 재배선 구조물(106) 위에, 예컨대 개구(114)에 의해 노출된 금속화 패턴(110)의 부분 및 유전체 층(112) 상에, 먼저 시드 층을 형성함으로써 형성될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 쓰루 비아(116)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스, 예컨대 산소 플라즈마 등을 사용한 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다. 시드 층의 남은 부분 및 전도성 재료는 쓰루 비아(116)를 형성한다.
도 4에서, IPD(50A), 이산(discrete) 수동 소자(50B), 및 능동 소자 다이(50C)를 포함하는 다이(50)가 접착제(118)에 의해 유전체 층(112)에 접착된다. 원하는 타입 및 양의 다이(50)가 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)의 각각에 접착된다. 다양한 실시예에서, IPD(50A) 및 이산 수동 소자(50B)와 같은 수동 소자는 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)의 각각에서 50퍼센트보다 더 큰 영역을 점유할 수 있다. 예시된 실시예에서, 다수의 다이(50)들이 서로 인접하게 접착되어 있다. IPD(50A) 및 능동 소자 다이(50C)는 각각 도 5a 및 도 5b에 관련하여 아래에 보다 상세하게 각각 기재된다.
이산 수동 소자(50B)는 예를 들어 하나 이상의 이산 커패시터, 인덕터, 이들의 조합 등을 포함할 수 있다. 복수의 이산 수동 소자(50B)가 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)의 각각에 배치될 때, 이산 수동 소자(50B)는 적층 구성으로(예시된 바와 같이) 다함께 본딩되거나, 또는 배면 재배선 구조물(106) 상에 바로 나란히 배치될 수 있다. 도 4에 예시된 바와 같이, 이산 수동 소자(50B)의 각각은, 반도체 기판(52B), 반도체 기판(52B)을 통해 연장하는 쓰루 비아(53B), 반도체 기판(52B) 및 쓰루 비아(53B) 위에 배치된 패드(62B), 반도체 기판(52B) 및 패드(62B) 상에 배치된 패시베이션 층(64B), 및 패시베이션 층(64B)을 통해 연장하는 다이 커넥터(66B)를 포함할 수 있다. 이산 수동 소자(50B) 및 능동 소자 다이(50C)는 선택적이고, 일부 실시예에서 이산 수동 소자(50B) 및/또는 능동 소자 다이(50C)는 제1 패키지 영역(101A) 및/또는 제2 패키지 영역(101B)으로부터 생략될 수 있다.
IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)는 상이한 크기를 가질 수 있거나(예컨대, 상이한 높이 및/또는 표면적), 동일 크기(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다. 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에서 쓰루 비아(116)에 이용가능한 공간은 한정될 수 있으며, 특히 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)가 SoC와 같이 큰 풋프린트를 갖는 디바이스를 포함할 때 그러하다. 배면 재배선 구조물(106)의 사용은, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)이 쓰루 비아(116)에 이용가능한 한정된 공간을 가질 때 개선된 상호접속 배열을 가능하게 한다.
접착제(118)는 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)의 배면 상에 있으며, IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)를 유전체 층(112)과 같은 배면 재배선 구조물(106)에 접착시킨다. 접착제(118)는 임의의 적합한 접착제, 에폭시, DAF(die attach film) 등일 수 있다. 접착제(118)는 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)의 배면에 도포될 수 있거나, 또는 캐리어 기판(102) 상의 유전체 층(112)의 표면 위에 도포될 수 있다. 예를 들어, 접착제(118)는, IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)를 분리하도록 개별화(singulate)하기 전에 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)의 배면에 도포될 수 있다.
도 5a는 일부 실시예에 따른 IPD(50A)를 예시한다. IPD(50A)는 발룬(balun), 커플러, 스플리터, 필터, 다이플렉서, 인덕터, 커패시터, 저항기 등과 같은 광범위하게 다양한 수동 소자를 포함할 수 있다. 일부 실시예에서, IPD(50A)는 다층 세라믹 커패시터(MLCC; multi-layer ceramic capacitor), 코일 인덕터, 막 저항 등일 수 있다. 일부 실시예에 따르면, IPD(50A)에는 트랜지스터 또는 다이오드와 같은 능동 소자가 없다.
IPD(50A)는, 복수의 IPD(50A)를 형성하도록 후속 단계에서 개별화되는 상이한 소자 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. IPD(50A)는 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, IPD(50A)는 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층과 같은 반도체 기판(52A)을 포함할 수 있다. 반도체 기판(52A)은, 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 반도체 기판(52A)은, 종종 전면(front-side)라 불리는 활성 표면(예컨대, 도 5a에서 위를 향하는 표면) 및 종종 배면이라 불리는 비활성 표면(예컨대, 도 5a에서 아래를 향하는 표면)을 갖는다.
반도체 기판(52A)의 전면 위에 층간 유전체(ILD; inter-layer dielectric)(56A)가 형성된다. ILD(56A)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), USG(undoped silicate glass) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
상호접속 구조물(60A)이 ILD(56A) 위에 포함된다. 상호접속 구조물(60A)은 IPD(50A)에 포함된 다양한 수동 소자들을 상호접속시키는데 사용될 수 있다. 상호접속 구조물(60A)은 IPD(50A)에 포함된 다양한 수동 소자들을 더 정의할 수 있다. 예를 들어, 상호접속 구조물(60A)의 영역(70A)은 저항기를 정의할 수 있고, 상호접속 구조물(60A)의 영역(70B)은 커패시터를 정의할 수 있고, 상호접속 구조물(60A)의 영역(70C)은 인덕터를 정의할 수 있다. 그러나, 영역(70A, 70B, 및 70C)의 각각은 IPD(50A)의 임의의 수동 소자를 정의할 수 있다.
상호접속 구조물(60A)은 예를 들어 ILD(56A) 상의 유전체 층에서의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우 k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조물(60A)의 금속화 패턴은 IPD(50A)의 수동 소자에 전기적으로 커플링된다.
IPD(50A)는, 그에 외부 접속이 이루어지는, 알루미늄 패드와 같은 패드(62A)를 더 포함한다. 패드(62A)는 IPD(50A)의 전면 상에, 예컨대 상호접속 구조물(60A)에 그리고/또는 상호접속 구조물(60A) 상에 있다. 하나 이상의 패시베이션 막(64A)이 IPD(50A) 상에, 예컨대 상호접속 구조물(60A) 및 패드(62A)의 일부 상에 있다. 개구가 패시베이션 막(64A)을 통해 패드(62A)로 연장한다. 전도성 필라(pillar)(예를 들어 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66A)가 패시베이션 막(64A)에서의 개구를 통해 연장하고, 패드(62A)의 각자의 패드에 물리적으로 그리고 전기적으로 커플링된다. 다이 커넥터(66A)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(66A)는 IPD(50A)의 각자의 수동 소자를 외부 디바이스에 전기적으로 커플링한다.
선택적으로, 솔더 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62A) 상에 배치될 수 있다. 솔더 볼은 IPD(50A)에 대해 칩 프로브(CP; chip probe) 테스팅을 수행하는데 사용될 수 있다. CP 테스팅은, IPD(50A)가 기지의 양호 다이(KGD; known good die)인지 여부를 확인하도록 IPD(50A)에 대해 수행될 수 있다. 따라서, KGD인 IPD(50A)만 후속 프로세싱을 겪으며 패키징되고, CP 테스팅에 실패한 다이는 패키징되지 않는다. 테스팅 후에, 후속 프로세싱 단계에서 솔더 영역이 제거될 수 있다.
유전체 층(68A)이 IPD(50A)의 전면 상에, 예컨대 패시베이션 막(64A) 및 다이 커넥터(66A) 상에 포함될 수 있다. 유전체 층(68A)은 다이 커넥터(66A)를 측방향으로 봉지하며(encapsulate), 유전체 층(68A)은 IPD(50A)와 측방향으로 접해 있다(coterminous). 처음에, 유전체 층(68A)은, 유전체 층(68A)의 최상부 표면이 다이 커넥터(66A)의 최상부 표면 위에 있도록, 다이 커넥터(66A)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66A) 상에 배치된 일부 실시예에서, 유전체 층(68A)은 솔더 영역도 매립할 수 있다. 대안으로서, 솔더 영역은 유전체 층(68A)을 형성하기 전에 제거될 수 있다.
유전체 층(68A)은, PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 기타 또는 이들의 조합일 수 있다. 유전체 층(68A)은 예를 들어 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66A)는 IPD(50A)의 형성 동안 유전체 층(68A)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66A)는 매립된 채 남아 있으며, IPD(50A)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(66A)를 노출시키는 것은, 다이 커넥터(66A) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, IPD(50A)는 복수의 반도체 기판(52A)을 포함하는 적층형 디바이스일 수 있다. 이러한 실시예에서, IPD(50A)는 TSV(through-substrate via)에 의해 상호접속된 복수의 반도체 기판(52A)을 포함한다. 반도체 기판(52A)의 각각은 상호접속 구조물(60A)을 가질 수 있다.
도 5b는 일부 실시예에 따른 능동 소자 다이(50C)를 예시한다. 능동 소자 다이(50C)는 집적 회로 패키지를 형성하도록 후속 프로세싱에서 패키징될 것이다. 능동 소자 다이(50C)는, 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로컨트롤러 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이, HBM(high bandwidth memory) 다이 등), 입력/출력(I/O) 인터페이스 다이, 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이 등), 무선 주파수(RF; radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이 등), 프론트 엔드 다이(예컨대, AFE(analog front-end) 다이 등), 등, 또는 이들의 조합일 수 있다.
능동 소자 다이(50C)는 웨이퍼에 형성될 수 있으며, 이는 복수의 능동 소자 다이를 형성하도록 후속 단계에서 개별화되는 상이한 소자 영역들을 포함할 수 있다. 능동 소자(50C)는 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, 능동 소자(50C)는, 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI 기판의 활성 층과 같은 반도체 기판(52C)을 포함한다. 반도체 기판(52C)은, 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 반도체 기판(52C)은, 종종 전면이라 불리는 활성 표면(예컨대, 도 5b에서 위를 향하는 표면) 및 종종 배면이라 불리는 비활성 표면(예컨대, 도 5b에서 아래를 향하는 표면)을 갖는다.
디바이스(54)가 반도체 기판(52)의 전면에 형성될 수 있다. 디바이스(54)는 능동 소자(예컨대, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 반도체 기판(52C)의 전면 위에 층간 유전체(ILD)(56C)가 형성된다. ILD(56C)는 디바이스(54)를 둘러싸고 이를 덮을 수 있다. ILD(56C)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), USG(undoped silicate glass) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)가 디바이스(54)를 전기적으로 그리고 물리적으로 커플링하도록 ILD(56C)를 통해 연장한다. 예를 들어, 디바이스(54)가 트랜지스터일 때, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 커플링할 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호접속 구조물(60C)이 ILD(56C) 및 전도성 플러그(58) 위에 포함된다. 상호접속 구조물(60C)은 집적 회로를 형성하도록 디바이스(54)를 상호접속시킨다. 상호접속 구조물(60C)은 예를 들어 ILD(56C) 상의 유전체 층에서의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우 k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조물(60C)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 커플링된다.
능동 소자 다이(50C)는 알루미늄 패드와 같은 패드(62C)를 더 포함하며, 이에 외부 접속이 이루어진다. 패드(62C)는 능동 소자 다이(50C)의 활성 면 상에, 예컨대 상호접속 구조물(60C)에 그리고/또는 상호접속 구조물(60C) 상에 있다. 하나 이상의 패시베이션 막(64C)이 능동 소자 다이(50C) 상에, 예컨대 상호접속 구조물(60C) 및 패드(62C)의 일부 상에 있다. 개구가 패시베이션 막(64C)을 통해 패드(62C)로 연장한다. 전도성 필라(예를 들어 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66C)는 패시베이션 막(64C)에서의 개구를 통해 연장하고, 패드(62C)의 각자의 패드에 물리적으로 그리고 전기적으로 커플링된다. 다이 커넥터(66C)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(66C)는 능동 소자 다이(50C)의 각자의 집적 회로를 전기적으로 커플링한다.
선택적으로, 솔더 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62C) 상에 배치될 수 있다. 솔더 볼은 능동 소자 다이(50C)에 대해 칩 프로브(CP) 테스팅을 수행하는데 사용될 수 있다. CP 테스팅은, 능동 소자 다이(50C)가 기지의 양호 다이(KGD)인지 여부를 확인하도록 능동 소자 다이(50C)에 대해 수행될 수 있다. 따라서, KGD인 능동 소자 다이(50C)만 후속 프로세싱을 겪으며 패키징되고, CP 테스팅에 실패한 다이는 패키징되지 않는다. 테스팅 후에, 후속 프로세싱 단계에서 솔더 영역이 제거될 수 있다.
유전체 층(68C)이 능동 소자 다이(50C)의 전면 상에, 예컨대 패시베이션 막(64C) 및 다이 커넥터(66C) 상에 있을 수 있다. 유전체 층(68C)은 다이 커넥터(66C)를 측방향으로 봉지하며, 유전체 층(68C)은 능동 소자 다이(50C)와 측방향으로 접해 있다. 처음에, 유전체 층(68C)은, 유전체 층(68C)의 최상부 표면이 다이 커넥터(66C)의 최상부 표면 위에 있도록, 다이 커넥터(66C)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66C) 상에 배치된 일부 실시예에서, 유전체 층(68C)은 솔더 영역도 매립할 수 있다. 대안으로서, 솔더 영역은 유전체 층(68C)을 형성하기 전에 제거될 수 있다.
유전체 층(68C)은, PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 기타 또는 이들의 조합일 수 있다. 유전체 층(68C)은 예를 들어 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66C)는 능동 소자 다이(50C)의 형성 동안 유전체 층(68C)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66C)는 매립된 채 남아 있으며, 능동 소자 다이(50C)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(66C)를 노출시키는 것은, 다이 커넥터(66C) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, 능동 소자 다이(50C)는 복수의 반도체 기판(52C)을 포함하는 적층형 디바이스이다. 예를 들어, 능동 소자 다이(50C)는, 복수의 메모리 다이를 포함하는, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 능동 소자 다이(50C)는 TSV에 의해 상호접속된 복수의 반도체 기판(52C)을 포함한다. 반도체 기판(52C)의 각각은 상호접속 구조물(60C)을 가질 수 있다.
도 6에서, 봉지재(120)가 다이(50) 및 쓰루 비아(116) 상에 이를 둘러싸며 형성된다. 형성 후에, 봉지재(120)는 쓰루 비아(116), IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)를 봉지한다. 봉지재(120)는 몰딩 컴파운드, 에폭시 등일 수 있다. 봉지재(120)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있고, 쓰루 비아(116) 및/또는 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)가 매립되거나 덮이도록 캐리어 기판(102) 위에 형성될 수 있다. 봉지재(120)는, IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C) 사이의 갭 영역에 더 형성된다. 봉지재(120)는 액상으로 또는 준액상 형태로 적용되어 그 후에 경화될 수 있다.
도 7에서, 쓰루 비아(116) 및 다이 커넥터(66A, 66B 및 66C)를 노출시키도록 봉지재(120)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한, 다이 커넥터(66A, 66B 및 66C) 및 쓰루 비아(116)가 노출될 때까지 쓰루 비아(116), 유전체 층(68A 및 68C), 및/또는 다이 커넥터(66A, 66B, 및 66C)의 재료를 제거할 수 있다. 평탄화 프로세스 다음에, 쓰루 비아(116), 다이 커넥터(66A, 66B, 및 66C), 유전체 층(68A 및 68C), 및 봉지재(120)의 상부 표면은 서로 같은 높이일 수 있다(예컨대, 공면). 평탄화 프로세스는 예를 들어, 화학 기계적 연마(CMP; chemical-mechanical polish) 프로세스, 그라인딩 프로세스, 에칭백 프로세스 등일 수 있다. 일부 실시예에서, 평탄화 프로세스는, 예를 들어 쓰루 비아(116) 및/또는 다이 커넥터(66A, 66B, 및 66C)가 이미 노출된 경우, 생략될 수 있다.
도 8 내지 도 11에서, 전면 재배선 구조물(122)(도 11 참조)이 봉지재(120), 쓰루 비아(116), IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C) 위에 형성된다. 전면 재배선 구조물(122)은 유전체 층(124, 128, 132 및 136), 및 금속화 패턴(126, 130 및 134)을 포함한다. 금속화 패턴은 또한, 재배선 층 또는 재배선 라인으로도 지칭될 수 있다. 도 11에 예시된 전면 재배선 구조물(122)은 3개 층의 금속화 패턴 및 4개 층의 유전체 층을 포함하지만, 더 많거나 더 적은 금속화 패턴 및 유전체 층이 전면 재배선 구조물(122)에 포함될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 반복될 수 있다.
도 8에서, 유전체 층(124)이 봉지재(120), 쓰루 비아(116) 및 다이 커넥터(66A, 66B, 및 66C) 상에 퇴적된다. 일부 실시예에서, 유전체 층(124)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료로 형성된다. 유전체 층(124)은 스핀코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 유전체 층(124)은 패터닝된다. 패터닝은 쓰루 비아(116) 및 다이 커넥터(66A, 66B, 및 66C)의 일부를 노출시키는 개구를 형성한다. 패터닝은 수락가능한 프로세스에 의해, 예컨대 유전체 층(124)이 감광 재료일 때 유전체 층(124)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 이루어질 수 있다. 유전체 층(124)이 감광 재료인 경우, 유전체 층(124)은 노출 후에 현상될 수 있다.
그 다음, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은 유전체 층(124)의 주면 상에 이를 따라 연장하는 라인 부분(전도성 라인으로도 지칭됨)을 포함한다. 금속화 패턴(126)은, 쓰루 비아(116) 및 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)를 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(124)을 통해 연장하는 비아 부분(전도성 비아로도 지칭됨)을 더 포함한다. 예로서, 금속화 패턴(126)은, 유전체 층(124) 위에 그리고 유전체 층(124)을 통해 연장하는 개구에 먼저 시드 층을 형성함으로써 형성될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그 다음, 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료 및 시드 층의 아래의 부분의 조합이 금속화 패턴(126)을 형성한다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트는 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다.
도 9에서, 유전체 층(128)이 금속화 패턴(126) 및 유전체 층(124) 상에 퇴적된다. 유전체 층(128)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)의 재료와 유사한 재료로 형성될 수 있다.
그 다음, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체 층(128)의 주면 상에 이를 따라 연장하는 라인 부분을 포함한다. 금속화 패턴(130)은 금속화 패턴(126)을 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(128)을 통해 연장하는 비아 부분을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(126)의 재료와 유사한 재료로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(130)의 전도성 라인 및/또는 비아는 금속화 패턴(126)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
도 10에서, 유전체 층(132)이 금속화 패턴(130) 및 유전체 층(128) 상에 퇴적된다. 유전체 층(132)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)의 재료와 유사한 재료로 형성될 수 있다.
그 다음, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체 층(132)의 주면 상에 이를 따라 연장하는 라인 부분을 포함한다. 금속화 패턴(134)은 금속화 패턴(130)을 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(132)을 통해 연장하는 비아 부분을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(126)의 재료와 유사한 재료로 형성될 수 있다. 금속화 패턴(134)은 전면 재배선 구조물(122)의 최상부 금속화 패턴이다. 그리하여, 전면 재배선 구조물(122)의 모든 중간 금속화 패턴(예컨대, 금속화 패턴(126 및 130))은 금속화 패턴(134)과 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(134)의 전도성 라인 및/또는 비아는 금속화 패턴(126 및 130)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
도 11에서, 유전체 층(136)이 금속화 패턴(134) 및 유전체 층(132) 상에 퇴적된다. 유전체 층(136)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)의 재료와 유사한 재료로 형성될 수 있다. 유전체 층(136)은 전면 재배선 구조물(122)의 최상부 유전체 층이다. 그리하여, 전면 재배선 구조물(122)의 모든 금속화 패턴(예컨대, 금속화 패턴(126, 130 및 134))은 유전체 층(136)과 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C) 사이에 배치된다. 또한, 전면 재배선 구조물(122)의 모든 중간 유전체 층(예컨대, 유전체 층(124, 128, 132))은 유전체 층(136)과 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C) 사이에 배치된다.
도 12에서, 전면 재배선 구조물(122)에의 외부 접속을 위해 UBM(under bump metallurgies)(138)이 형성된다. UBM(138)은 유전체 층(136)의 주면 상에 이를 따라 연장하는 범프 부분을 가지며, 금속화 패턴(134)에 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(136)을 통해 연장하는 비아 부분을 갖는다. 그 결과, UBM(138)은 쓰루 비아(116)와 IPD(50A), 이산 수동 소자(50B), 및 능동 소자 다이(50C)에 전기적으로 커플링된다. UBM(138)은 금속화 패턴(126)과 동일한 재료로 형성될 수 있다. 일부 실시예에서, UBM(138)은 금속화 패턴(126, 130 및 134)과는 상이한 크기를 가질 수 있다.
도 13에서, 전도성 커넥터(150)가 UBM(138) 상에 형성된다. 전도성 커넥터(150)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(150)는, 증발, 전해도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 또다른 실시예에서, 전도성 커넥터(150)는 스퍼터링, 인쇄, 전해 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대 구리 필라)를 포함한다. 금속 필라는 무연일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 14에서, 도 13의 구조물이 플립되어 테이프(149) 상에 배치되며, 캐리어 기판(102)이 배면 재배선 구조물(106), 예컨대 유전체 층(108)으로부터 본딩 분리된다(de-bonded). 일부 실시예에 따르면, 본딩 분리는, 이형 층(104)이 광의 열 하에 분해되어 캐리어 기판(102)이 제거될 수 있도록, 이형 층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그 다음, 구조물이 플립되어 테이프(149) 상에 배치된다.
도 14에서 또한, 전면 재배선 구조물(122)은 프리컷(pre-cut)될 수 있다. 전면 재배선 구조물(122)에 리세스(별도로 예시되지 않음)를 형성하도록 컷팅 장치가 제1 패키지 영역(101A)과 제2 패키지 영역(101B) 사이의 스크라이브 라인 영역에서 전면 재배선 구조물(122)을 부분적으로 컷팅할 수 있다. 일부 실시예에서, 프리컷 프로세스를 위한 컷팅 장치는 레이저이다. 프리컷 프로세스는 후속 개별화 프로세스(예컨대, 도 16a 내지 도 16c 참조) 동안 전면 재배선 구조물(122) 및 그 층들의 박리를 막을 수 있다.
도 15에서, 금속화 패턴(110)의 일부를 노출시키도록 개구(151)가 유전체 층(108)을 통해 형성된다. 개구(151)는 예를 들어 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 16a 내지 도 16c에서, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에 제1 패키지 컴포넌트(100)를 형성하도록 다양한 외부 커넥터가 개구(151)에 형성된다. 도 16a에서, 전도성 커넥터(152)가 개구(151)에서의 금속화 패턴(110) 상에 형성되며, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에 제1 패키지 컴포넌트(100A)를 형성한다. 전도성 커넥터(152)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(152)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(152)는, 증발, 전해도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 이러한 일반적으로 사용되는 방법을 통해 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다.
도 16b에서, 패드(154)가 개구(151)에서의 금속화 패턴(110) 상에 형성되며, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에 제1 패키지 컴포넌트(100B)를 형성한다. 패드(154)는 전도성 커넥터(156)에 커플링하는데 사용되며, UBM(154)으로 지칭될 수 있다. 예시된 실시예에서, 패드(154)는 유전체 층(108)을 통해 금속화 패턴(110)으로 통하는 개구(151)에 형성된다.
예로서, 패드(154)는, 먼저 유전체 층(108) 위에 그리고 유전체 층(108)을 통해 연장하는 개구(151)에 시드 층을 형성함으로써 형성될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음, 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 패드(154)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그 다음, 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 패드(154)는 무전해 니켈, 무전해 팔라듐, ENEPIG(immersion gold), 무전해 니켈, ENIG(immersion gold) 등과 같은 합금을 포함할 수 있다. 전도성 재료 및 시드 층의 아래 부분의 조합이 패드(154)를 형성한다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다.
다음으로, 전도성 커넥터(156)가 패드(154) 위에 형성된다. 전도성 커넥터(156)는 전도성 커넥터(152)와 유사한 방식으로 형성될 수 있고, 전도성 커넥터(152)의 재료와 유사한 재료로 형성될 수 있다.
도 16c는, 전도성 커넥터가 패드(154) 위에 형성되지 않고서 패드(154)가 형성되며, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에 제1 패키지 컴포넌트(100C)를 형성하는 실시예를 예시한다. 패드(154)는 도 16b에 관련하여 설명된 바와 유사한 방식으로 그리고 재료로 형성될 수 있다.
도 17a 내지 도 17c에서, 모듈(160)이 배면 재배선 구조물(106)에 본딩된다. 모듈(160)은 전원 공급 모듈, 메모리 모듈, 전압 레귤레이터 모듈, IPD(integrated passive device) 모듈 등일 수 있다. 일부 실시예에서, 모듈(160)은 플립 칩 본딩, 와이어 본딩 등을 포함할 수 있다. 모듈(160)은 CSP(chip-scale packages), MCM(multi-chip modules) 등일 수 있다. 모듈(160)은 일부 실시예에 따라 이산 집적 회로 및 수동 소자를 포함하는 PCB 모듈일 수 있다.
도 17a는 도 16a에 예시된 제1 패키지 컴포넌트(100A)에 본딩된 모듈(160A)을 예시한다. 도 17a에 예시된 바와 같이, 모듈(160A)은 패드(162)를 포함할 수 있으며, 패드(162) 상에 전도성 커넥터(158)가 형성된다. 패드(162)는 패드(154)와 유사한 방식으로 형성될 수 있고, 패드(154)의 재료와 유사한 재료로 형성될 수 있다. 전도성 커넥터(158)는 전도성 커넥터(152)와 유사한 방식으로 형성될 수 있고, 전도성 커넥터(152)의 재료와 유사한 재료로 형성될 수 있다. 모듈(160A)은 픽앤플레이스(pick and place) 머신 등을 사용하여 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에 배치될 수 있다. 모듈(160A)이 배치되면, 전도성 커넥터(152) 및 전도성 커넥터(158)는 모듈(160A)을 배면 재배선 구조물(106)에 본딩하도록 리플로우될 수 있다.
모듈(160A)과 배면 재배선 구조물(106) 사이의 갭을 채우도록 언더필(underfill)(164)이 형성될 수 있다. 언더필(164)은 모듈(160A)이 부착된 후에 모세관 플로우 프로세스(capillary flow process)에 의해 형성될 수 있고, 또는 모듈(160A)이 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
도 17b는 도 16b에 예시된 제1 패키지 컴포넌트(100B)에 본딩된 모듈(160A)을 예시한다. 패드(162)는 패드(154)와 유사한 방식으로 형성될 수 있고, 패드(154)의 재료와 유사한 재료로 형성될 수 있다. 모듈(160A)은 픽앤플레이스 머신 등을 사용하여 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에 배치될 수 있다. 모듈(160A)이 배치되면, 전도성 커넥터(152)는 배면 재배선 구조물(106)에 모듈(160A)을 본딩하도록 리플로우될 수 있다.
모듈(160A)과 배면 재배선 구조물(106) 사이의 갭을 채우도록 언더필(164)이 형성될 수 있다. 언더필(164)은 모듈(160A)이 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 모듈(160A)이 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
도 17c는 도 16c에 예시된 제1 패키지 컴포넌트(100C)에 전기적으로 커플링된 모듈(160B)을 예시한다. 도 17c에 예시된 바와 같이, 모듈(160B)은 스프링 타입 콘택(spring-type contact)(166)을 포함할 수 있다. 모듈(160B)은 스프링 타입 콘택(166)이 패드(154) 상에 배치되도록 픽앤플레이스 머신 등을 사용하여 제1 패키지 컴포넌트(100C) 위에 배치될 수 있다. 그 다음, 모듈(160B)은 도 30 및 도 32에 관련하여 아래에 설명되는 패스너(fastener)(450)와 같은 패스너를 사용하여 제1 패키지 컴포넌트(100B)에 부착될 수 있다. 스프링 타입 콘택(166)은 구리, 구리 합금, 도금된 베릴륨 구리(예컨대, 니켈(Ni)로 도금된 다음 금(Au)으로 도금된 베릴륨 구리(BeCu)), 이들의 조합 등과 같은 재료로 형성될 수 있다. 스프링 타입 콘택(166)은 냉간 성형 프로세스 등에 의해 형성될 수 있다. 스프링 타입 콘택(166)을 포함하는 것은, 본딩 또는 결합 프로세스를 요구하지 않으면서 모듈(160B)이 제1 패키지 컴포넌트(100C)에 기계적으로 패스닝될(fastened) 수 있게 해주며, 모듈(160B)이 쉽게 교체될 수 있게 해준다. 도 17c에 예시된 바와 같이, 스프링 타입 콘택(166)이 모듈(160B)을 배면 재배선 구조물(106)에 부착시키는데 사용되는 실시예에서, 언더필 재료가 모듈(160B)과 배면 재배선 구조물(106) 사이에 포함되지 않을 수 있다.
도 18a 내지 도 18e에서, 제1 패키지 영역(101A) 및 제2 패키지 영역(101B)에서의 제1 패키지 컴포넌트(100)가 개별화되고, 부착된 모듈(160)이 있거나 없는 제1 패키지 컴포넌트(100)의 각각이 트레이(170)에 배치된다. 제1 패키지 컴포넌트(100)는 쏘잉, 레이저 드릴링 등과 같은 다이싱 프로세스를 사용하여 개별화될 수 있다. 도 18a 내지 도 18e에 예시된 바와 같이, 제1 패키지 컴포넌트(100)는 전면 재배선 구조물(122), 봉지된 다이(50), 배면 재배선 구조물(106) 및 임의의 전도성 커넥터(152), 패드(154) 및 전도성 커넥터(156)를 포함한다. 제1 패키지(200)는 제1 패키지 컴포넌트(100)에 본딩된 모듈(160)을 포함한다. 제1 패키지 컴포넌트(100)가 개별화된 후에, 제1 패키지(200)의 각각이 테이프(149)로부터 제거되어 트레이(170) 안에 배치된다. 트레이(170)는, 제1 패키지(200)가 후속 3D 패키징 프로세스(예컨대, 도 25에 예시되는, 제1 패키지(200)를 SoW 패키지(400)에 부착시키는데 사용되는 프로세스) 동안 배치될 때까지 제1 패키지(200)에 보호를 제공하도록 사용될 수 있다. 트레이(170)에 제1 패키지(200)를 배치하는 것은 본 출원의 방법에 의해 생산된 패키지의 신뢰성 및 수율을 개선할 수 있다.
도 18a는 제1 패키지 컴포넌트(100A)에 본딩된 모듈(160A)을 포함하는 제1 패키지(200A)를 예시한다. 모듈(160A)은 전도성 커넥터(152)와 전도성 커넥터(158) 사이에 솔더 본드에 의해 제1 패키지 컴포넌트(100A)에 본딩된다. 모듈(160A)은 패드(162), 전도성 커넥터(158), 전도성 커넥터(152) 및 배면 재배선 구조물(106)을 통해 제1 패키지 컴포넌트(100A)의 다이(50)에 커플링된다. 도 18b는 제1 패키지 컴포넌트(100B)에 본딩된 모듈(160A)을 포함하는 제1 패키지(200B)를 예시한다. 모듈(160A)은 전도성 커넥터(156)와 패드(162) 사이에 솔더 본드에 의해 제1 패키지 컴포넌트(100B)에 본딩된다. 모듈(160A)은 패드(162), 전도성 커넥터(156), 패드(154) 및 배면 재배선 구조물(106)을 통해 제1 패키지 컴포넌트(100B)의 다이(50)에 커플링된다. 도 18c는 제1 패키지 컴포넌트(100C)에 본딩된 모듈(160B)을 포함하는 제1 패키지(200C)를 예시한다. 모듈(160B)은 패드(154) 상에 배치된 스프링 타입 콘택(166)으로 제1 패키지 컴포넌트(100C) 상에 배치된다. 도 30에 관련하여 기재되는 바와 같이, 그 후에 모듈(160b)은 기계적 브레이스(mechanical brace)(450A) 등을 사용하여 제1 패키지 컴포넌트(100C)에 고정될 수 있다. 모듈(160B)은 스프링 타입 콘택(166), 패드(154) 및 배면 재배선 구조물(106)을 통해 제1 패키지 컴포넌트(100C)의 다이(50)에 커플링된다. 도 18d는, 모듈(160)이 제1 패키지 컴포넌트(100C)에 부착되지 않고서 트레이(170)에 배치된, 위에 전도성 커넥터 없이 패드(154)를 포함하는, 개별화된 제1 패키지 컴포넌트(100C)를 예시한다.
도 18e는 제1 패키지 컴포넌트(100B)에 본딩된 모듈(160C)을 포함하는 제1 패키지(200D)를 예시한다. 모듈(160C)은 그의 표면과 같은 높이인 전도성 패드(별도로 예시되지 않음)를 포함할 수 있다. 전도성 커넥터(156)는 모듈(160C)의 전도성 패드에 본딩된다. 모듈(160C)은 도 17b에 관련하여 상기에 설명된, 제1 패키지 컴포넌트(100B)에 모듈(160A)을 본딩하는데 사용되는 프로세스와 유사한 프로세스를 사용하여 제1 패키지 컴포넌트(100B)에 본딩될 수 있다. 모듈(160C)은 전도성 커넥터(156), 패드(154) 및 배면 재배선 구조물(106)을 통해 제1 패키지 컴포넌트(100B)의 다이(50)에 커플링된다.
도 19 내지 도 24는 일부 실시예에 따라 SoW(system-on-wafer) 패키지(400A)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다. 도 19에서, 캐리어 기판(402)이 제공되고, 집적 회로 다이(405)가 캐리어 기판(402)에 부착된다. 이형 층(404)이 캐리어 기판(402) 상에 형성될 수 있다. 캐리어 기판(402)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(402)은 웨이퍼일 수 있으며, 그리하여 복수의 패키지가 동시에 캐리어 기판(402) 상에 형성될 수 있다. 이형 층(404)은 나중의 단계에서 형성될 위의 구조물들로부터 캐리어 기판(402)과 함께 제거될 수 있다. 일부 실시예에서, 이형 층(404)은 임의의 적합한 접착제, 에폭시, DAF(die attach film) 등이고, 캐리어 기판(402)의 표면 위에 적용된다.
집적 회로 다이(405)는 이형 층(404)을 사용하여 캐리어 기판(402)에 부착된다. 원하는 타입 및 양의 집적 회로 다이(405)가 캐리어 기판(102)에 부착될 수 있다. 집적 회로 다이(405)는 능동 소자 다이(50C)와 동일하거나 유사할 수 있다. 예를 들어, 집적 회로 다이(405)의 각각은, 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로컨트롤러 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이, HBM(high bandwidth memory) 다이 등), 입력/출력(I/O) 인터페이스 다이, 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이 등), 무선 주파수(RF; radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이 등), 프론트 엔드 다이(예컨대, AFE(analog front-end) 다이 등), 등, 또는 이들의 조합일 수 있다.
도 19에 예시된 바와 같이, 집적 회로 다이(405)는 능동 소자 다이(50C)와 동일한 컴포넌트를 포함할 수 있다. 예를 들어, 집적 회로 다이는, 반도체 기판(52C), 반도체 기판(52C) 상의 디바이스(54), 디바이스(54)를 둘러싸는 ILD(56C), ILD(56C) 위의 상호접속 구조물(60C), 상호접속 구조물(60C) 위의 패드(62C), 상호접속 구조물(60C) 및 패드(62C) 위의 패시베이션 막(64C), 패드(62C)에 커플링된 다이 커넥터(66C), 및 다이 커넥터(66C)를 둘러싸는 유전체 층(68C)을 포함할 수 있다.
도 20에서, 봉지재(406)가 이형 층(404) 위에 형성되며, 집적 회로 다이(405)를 둘러싼다. 형성 후에, 봉지재(406)는 집적 회로 다이(405)를 봉지한다. 봉지재(406)는 몰딩 컴파운드, 에폭시 등일 수 있고, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 봉지재(406)는 액상으로 또는 준액상 형태로 적용되어 그 후에 경화될 수 있다. 일부 실시예에서, 봉지재(406)는 집적 회로 다이(405)가 매립되거나 덮이도록 캐리어 기판(402) 위에 형성되며, 그 다음 봉지재(406)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 봉지재(406) 뿐만 아니라, 집적 회로 다이의 유전체 층(68C)을 평탄화할 수 있고, 집적 회로 다이(405)의 다이 커넥터(66C)를 노출시킬 수 있다. 봉지재(406), 다이 커넥터(66C), 및 유전체 층(68)의 최상부 표면은 평탄화 프로세스 후에 서로 같은 높이일 수 있다. 평탄화 프로세스는 예를 들어 화학 기계적 연마(CMP; chemical-mechanical polish)일 수 있다.
도 21 내지 도 23에서, 미세 특징부(fine-featured portion)(414) 및 대략 특징부(coarse-featured portion)(426)를 갖는 재배선 구조물(430)(도 23 참조)이 봉지재(406) 및 집적 회로 다이(405) 위에 형성된다. 재배선 구조물(430)은 금속화 패턴, 유전체 층, 및 UBM을 포함한다. 금속화 패턴은 또한 재배선 층 또는 재배선 라인으로도 지칭될 수 있다. 재배선 구조물(430)은 4개의 금속화 패턴 층을 갖는 예로서 도시되어 있다. 더 많거나 더 적은 유전체 층 및 금속화 패턴이 재배선 구조물(430)에 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 반복될 수 있다. 재배선 구조물(430)의 미세 특징부(414) 및 대략 특징부(426)는 상이한 크기의 금속화 패턴 및 유전체 층을 포함한다.
도 21에서, 재배선 구조물(430)의 미세 특징부(414)가 형성된다. 재배선 구조물(430)의 미세 특징부(414)는 유전체 층(408 및 411), 및 금속화 패턴(410 및 412)을 포함한다. 일부 실시예에서, 유전체 층(408 및 411)은 동일한 유전체 재료로 형성되고, 동일 두께로 형성된다. 마찬가지로, 일부 실시예에서, 금속화 패턴(410 및 412)의 전도성 특징부는 동일한 재료로 형성되고, 동일 두께로 형성된다. 구체적으로, 유전체 층(408 및 411)은 제1 두께 T1을 가지며, 이는 예컨대 약 5 μm 내지 약 40 μm 범위 내로 작고, 금속화 패턴(410 및 412)의 전도성 특징부는 제2 두께 T2를 가지며, 이는 약 1 μm 내지 약 25 μm 범위 내로 작다.
재배선 구조물(430)의 미세 특징부(414)를 형성하는 예로서, 유전체 층(408)이 봉지재(406), 유전체 층(68C), 및 다이 커넥터(66C) 상에 퇴적된다. 일부 실시예에서, 유전체 층(408)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료로 형성된다. 유전체 층(408)은 스핀코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 유전체 층(408)이 패터닝된다. 패터닝은 다이 커넥터(66C)의 일부를 노출시키는 개구를 형성한다. 패터닝은 수락가능한 프로세스에 의해, 예컨대 유전체 층(408)이 감광 재료일 때 유전체 층(408)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 이루어질 수 있다. 유전체 층(408)이 감광 재료인 경우, 유전체 층(408)은 노출 후에 현상될 수 있다.
그 다음, 금속화 패턴(410)이 형성된다. 금속화 패턴(410)은 유전체 층(408)의 주면 상에 이를 따라 연장하는 라인 부분(전도성 라인 또는 트레이스로도 지칭됨)을 갖고, 집적 회로 다이(405)의 다이 커넥터(66C)에 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(408)을 통해 연장하는 비아 부분(전도성 비아로도 지칭됨)을 갖는다. 예로서, 금속화 패턴(410)은, 유전체 층(408) 위에 그리고 유전체 층(408)을 통해 연장하는 개구에 시드 층을 형성함으로써 형성될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리적 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 그 다음, 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(410)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그 다음, 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료 및 시드 층의 아래 부분의 조합이 금속화 패턴(410)을 형성한다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다.
그 다음, 유전체 층(411)이 금속화 패턴(410) 및 유전체 층(408) 상에 퇴적된다. 유전체 층(411)은 유전체 층(408)과 유사한 방식으로 형성될 수 있고, 유전체 층(408)의 재료와 유사한 재료로 형성될 수 있다. 그 다음, 금속화 패턴(412)이 형성된다. 금속화 패턴(412)은 유전체 층(411)의 주면 상에 이를 따라 연장하는 라인 부분을 가지며, 금속화 패턴(410)에 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(411)을 통해 연장하는 비아 부분을 갖는다. 금속화 패턴(412)은 금속화 패턴(410)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(410)의 재료와 유사한 재료로 형성될 수 있다. 미세 특징부(414)는 2개의 유전체 층 및 2개의 금속화 패턴을 포함하는 것으로서 예시되어 있지만, 임의의 수의 유전체 층 및 금속화 패턴이 미세 특징부(414)에 형성될 수 있다.
도 22에서, 재배선 구조물(430)의 대략 특징부(426)가 형성된다. 재배선 구조물(430)의 대략 특징부(426)는 유전체 층(416, 420 및 424), 및 금속화 패턴(418 및 422)을 포함한다. 일부 실시예에서, 유전체 층(416, 420 및 424)은 동일한 유전체 재료로 형성되고, 동일 두께로 형성된다. 마찬가지로, 일부 실시예에서, 금속화 패턴(418 및 422)의 전도성 특징부는 동일한 재료로 형성되고, 동일 두께로 형성된다. 구체적으로, 유전체 층(416, 420 및 424)은 제3 두께 T3을 가지며, 이는 예컨대 약 5 μm 내지 약 40 μm 범위 내로 크고, 금속화 패턴(418 및 422)의 전도성 특징부는 제4 두께 T4를 가지며, 이는 약 1 μm 내지 약 25 μm 범위 내로 크다. 다양한 실시예에서, 제3 두께 T3는 제1 두께 T1(도 21 참조)보다 더 클 수 있고, 제4 두께 T4는 제2 두께 T2(도 21 참조)보다 더 클 수 있다.
재배선 구조물(430)의 대략 특징부(426)를 형성하기 위해, 유전체 층(416)이 금속화 패턴(412) 및 유전체 층(411) 상에 퇴적될 수 있다. 유전체 층(416)은 유전체 층(408)과 유사한 방식으로 형성될 수 있고, 유전체 층(408)의 재료와 유사한 재료로 형성될 수 있다. 그 다음, 금속화 패턴(418)이 형성된다. 금속화 패턴(418)은 유전체 층(416)의 주면 상에 이를 따라 연장하는 라인 부분을 가지며, 금속화 패턴(412)에 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(416)을 통해 연장하는 비아 부분을 갖는다. 금속화 패턴(418)은 금속화 패턴(410)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(410)의 재료와 유사한 재료로 형성될 수 있다.
그 다음, 유전체 층(420)이 금속화 패턴(418) 및 유전체 층(416) 상에 퇴적된다. 유전체 층(420)은 유전체 층(408)과 유사한 방식으로 형성될 수 있고, 유전체 층(408)의 재료와 유사한 재료로 형성될 수 있다. 그 다음, 금속화 패턴(422)이 형성된다. 금속화 패턴(422)은 유전체 층(420)의 주면 상에 이를 따라 연장하는 라인 부분을 가지며, 금속화 패턴(418)에 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(420)을 통해 연장하는 비아 부분을 갖는다. 금속화 패턴(422)은 금속화 패턴(410)과 유사한 방식으로 형성될 수 있고, 금속화 패턴(410)의 재료와 유사한 재료로 형성될 수 있다.
그 다음, 유전체 층(424)이 금속화 패턴(422) 및 유전체 층(420) 상에 퇴적된다. 유전체 층(424)은 유전체 층(408)과 유사한 방식으로 형성될 수 있고, 유전체 층(408)의 재료와 유사한 재료로 형성될 수 있다. 대략 특징부(426)는 3개의 유전체 층 및 2개의 금속화 패턴을 포함하는 것으로서 예시되어 있지만, 임의의 수의 유전체 층 및 금속화 패턴이 대략 특징부(426)에 형성될 수 있다. 일부 실시예에서, 미세 특징부(414) 및 대략 특징부(426)는 각각 3개의 유전체 층 및 3개의 금속화 패턴을 포함할 수 있다.
대략 특징부(426)는 대략 특징부(426) 및 미세 특징부(414)에 포함된 금속화 패턴의 두께로 인해 미세 특징부(414)에 비교하여 더 낮은 저항을 가질 수 있다. 대략 특징부(426)는 더 낮은 저항으로 인해 파워 라인을 라우팅하는데 사용될 수 있다. 미세 특징부(414)는 더 낮은 저항을 요구하지 않는 신호 라인을 라우팅하는데 사용될 수 있다. 대략 특징부(426)와 미세 특징부(414) 둘 다를 포함하는 것은, 파워 라인과 신호 라인이 라우팅될 수 있게 하면서 재배선 구조물(430)의 두께를 최소화한다.
도 23에서, 재배선 구조물(430)에 대한 외부 접속을 위해 UBM(428)이 형성된다. UBM(428)은 유전체 층(424)의 주면 상에 이를 따라 연장하는 범프 부분을 가지며, 금속화 패턴(422)에 물리적으로 그리고 전기적으로 커플링하도록 유전체 층(424)을 통해 연장하는 비아 부분을 갖는다. 그 결과, UBM(428)이 집적 회로 다이(405)에 전기적으로 커플링된다. UBM(428)은 금속화 패턴(410)과 유사한 방식으로 그리고 유사한 재료로 형성될 수 있다. 일부 실시예에서, UBM(428)은 금속화 패턴(410, 412, 418 및 422)과는 상이한 크기를 갖는다.
도 24에서, 전도성 커넥터(432)가 UBM(428) 상에 형성되며, SoW 패키지(400A)를 형성한다. 전도성 커넥터(432)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프, ENIG(electroless nickel- immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(432)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(432)는, 증발, 전해도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 처음에 솔더 층 또는 솔더 페이스트를 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다.
도 25에서, 제1 패키지 컴포넌트(100A)에 본딩된 모듈(160A)을 포함하는 제1 패키지(200A) 및 외부 커넥터(434A)가 SoW 패키지(400A)에 본딩된다. 다양한 실시예에서, SoW 패키지(400A)는 10,000 mm2 이상의 영역을 갖는 초대형 팬아웃 웨이퍼 레벨 패키지일 수 있다. 제1 패키지(200A)는 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400A) 위에 배치될 수 있다. 제1 패키지(200A)가 배치되면, 전도성 커넥터(432) 및 전도성 커넥터(150)는 제1 패키지(200A)를 SoW 패키지(400A)에 본딩하도록 리플로우될 수 있다. 도 25는 SoW 패키지(400A)에 부착된 제1 패키지(200A)를 예시하지만, 제1 패키지(200B) 또는 제1 패키지(200C)가 대안으로서 또는 추가적으로 SoW 패키지(400A)에 부착될 수 있다.
또한, 외부 커넥터(434A)가 SoW 패키지(400A)에 부착된다. 외부 커넥터(434A)는, 다른 SoW 패키지(400A), 다른 외부 시스템 등에 대한 SoW 패키지(400A)를 위한 전기적 및 물리적 인터페이스이다. 예를 들어, SoW 패키지(400A)가 데이터 센터와 같은 더 큰 외부 시스템의 일부로서 설치될 때, 외부 커넥터(434A)는 외부 시스템에 SoW 패키지(400A)를 커플링하는데 사용될 수 있다. 외부 커넥터(434A)의 예는 대형 와이어 본드, 리본 케이블을 위한 리셉터, 연성 인쇄 회로 등을 포함한다. 외부 커넥터(434A)는 UBM(428)과 유사할 수 있는 패드(438)를 포함한다. 외부 커넥터(434A)는 샤시, 패드(438) 및 외부 접속 핀과 같은 상이한 컴포넌트를 포함할 수 있으며, 이들은 상이한 재료를 포함할 수 있다. 외부 커넥터(434A)는 또한 패드(438) 상의 전도성 커넥터(436)를 포함하며, 이는 전도성 커넥터(432)와 유사할 수 있다. 패드(438) 및 전도성 커넥터(432)는 SoW 패키지(400A)에의 물리적 및 전기적 접속을 위해 사용된다. 외부 커넥터(434A)를 부착하는 것은, 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400A) 상에 외부 커넥터(434A)를 배치한 다음, 패드(438) 및 UBM(428)에 물리적으로 그리고 전기적으로 커플링하도록 전도성 커넥터(436) 및 전도성 커넥터(432)를 리플로우하는 것을 포함할 수 있다.
제1 패키지(200A)와 SoW 패키지(400A) 사이의 갭을 채우도록 언더필(440)이 형성될 수 있다. 언더필(440)은 제1 패키지(200A)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제1 패키지(200A)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
도 26에서, 패키징된 디바이스(500A)를 형성하도록 캐리어 기판(402)이 봉지재(406) 및 집적 회로 다이(405)로부터 본딩 분리된다. 일부 실시예에 따르면, 본딩 분리는, 이형 층(404)이 광의 열을 받아 분해되어 캐리어 기판(402)이 제거될 수 있도록, 이형 층(404) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다.
도 27은, 도 25에 예시된 바와 같이 제1 패키지(200A)가 SoW 패키지에 본딩되는 것이 아니라, 제1 패키지 컴포넌트(100C)가 SoW 패키지(400A)에 본딩되는 실시예를 예시한다. 제1 패키지 컴포넌트(100C)는 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400A) 위에 배치될 수 있다. 제1 패키지 컴포넌트(100C)가 배치되면, 전도성 커넥터(432) 및 전도성 커넥터(150)는 제1 패키지 컴포넌트(100C)를 SoW 패키지(400A)에 본딩하도록 리플로우될 수 있다. 패드(438) 및 전도성 커넥터(436)를 포함하는 외부 커넥터(434A)도 또한, 도 25에 관련하여 상기에 설명된 바와 동일한 방법을 사용하여 SoW 패키지(400A)에 본딩된다.
제1 패키지 컴포넌트(100C)와 SoW 패키지(400A) 사이의 갭을 채우도록 언더필(440)이 형성될 수 있다. 언더필(440)은 제1 패키지 컴포넌트(100C)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제1 패키지 컴포넌트(100C)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
도 28에서, 캐리어 기판(402)이 봉지재(406) 및 집적 회로 다이(405)로부터 본딩 분리되며, 볼트 홀(442)이 SoW 패키지(400A)를 통해 형성된다. 일부 실시예에 따르면, 본딩 분리는, 이형 층(404)이 광의 열을 받아 분해되어 캐리어 기판(402)이 제거될 수 있도록, 이형 층(404) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 볼트 홀(442)은 레이저 드릴링, 기계적 드릴링 등과 같은 드릴링 프로세스에 의해 형성될 수 있다. 볼트 홀(442)은, 드릴링 프로세스를 이용해 볼트 홀(442)을 위한 아웃라인을 드릴링한 다음, 아웃라인에 의해 분리된 재료를 제거함으로써 형성될 수 있다.
도 29에서, 제1 패키지(200C)를 형성하도록, 스프링 타입 콘택(166)을 포함한 모듈(160B)이 제1 패키지 컴포넌트(100C) 상에 배치된다. 모듈(160B)은 도 17c에 관련하여 상기에 설명된 모듈(160B)과 유사하거나 동일할 수 있고, 스프링 타입 콘택(166)은 도 17c에 관련하여 상기에 설명된 스프링 타입 콘택(166)과 동일하거나 유사할 수 있다. 모듈(160B)은 픽앤플레이스 머신 등을 사용하여 제1 패키지 컴포넌트(100C) 위에 배치될 수 있다.
도 30에서, 모듈(160B)을 제1 패키지 컴포넌트(100C) 및 SoW 패키지(400A)에 고정시키도록 기계적 브레이스(450A)가 설치되며, 패키징된 디바이스(500B)를 형성한다. 기계적 브레이스(450A)는 스틸, 티타늄, 코발트 등을 포함할 수 있는 금속과 같은 고강성의 재료로 형성될 수 있는 강성 지지체이다. 기계적 브레이스(450A)는 모듈(160B)의 일부와 물리적으로 맞물린다. 모듈(160C)을 제1 패키지 컴포넌트(100C) 및 SoW 패키지(400A)에 클램핑하도록 기계적 브레이스(450A)를 사용하는 것은, 패키징된 디바이스(500B)에서의 임의의 휨(warpage)을 감소시킬 수 있다.
모듈(160C)은 제1 패키지 컴포넌트(100C)와 기계적 브레이스(450A) 사이에 볼트(452A)로 패스닝된다. 볼트(452A)는 SoW 패키지(400)의 볼트 홀(442)을 통해 그리고 기계적 브레이스(450A)에서의 대응하는 볼트 홀을 통해 나사 결합된다. 패스너(454A)가 볼트(452A)에 나사결합되며, 제1 패키지 컴포넌트(100C)와 기계적 브레이스(450A) 사이에 모듈(160C)을 클램핑하도록 조여진다. 패스너(454A)는 예를 들어 볼트(452A)에 나사 결합되는 너트일 수 있다. 패스너(454A)는, 스프링 타입 콘택(166)이 압축되도록 볼트(452A) 상에서 조여질 수 있다. 부착된 후에, 기계적 브레이스(450A)의 일부가 모듈(160C)과 외부 커넥터(434A) 사이에 배치된다. 도 30에 예시된 실시예는, 모듈(160B)과 제1 패키지 컴포넌트(100C) 사이에 배치된 언더필을 포함하지 않을 수 있으며, 모듈(160B)의 일부가 개구 또는 갭에 의해 제1 패키지 컴포넌트(100C)로부터 분리될 수 있다.
도 31은, 실시예에 따라 제1 패키지(200B)(제1 패키지 컴포넌트(100B)에 본딩된 모듈(160A)을 포함함), 제1 패키지(200D)(제1 패키지 컴포넌트(100B)에 본딩된 모듈(160C)을 포함함), 및 SoW 패키지(400B)를 포함하는 패키징된 디바이스(500C)를 예시한다. SoW 패키지(400B)는 SoW 패키지(400A)와 유사한 방식으로 형성될 수 있고, SoW 패키지(400A)의 재료와 유사한 재료로 형성될 수 있지만, 제1 패키지(200B 및 200D)가 본딩되는 2개의 영역을 포함할 수 있다. 다양한 실시예에서, SoW 패키지(400B)는 10,000 mm2 이상의 영역을 갖는 초대형 팬아웃 웨이퍼 레벨 패키지일 수 있다. 제1 패키지(200B)는 약 0.05 mm 내지 약 10 mm, 예컨대 약 0.5 mm의 거리만큼 제2 패키지(200D)로부터 떨어져 있을 수 있다.
제1 패키지(200B 및 200D)는 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400B) 위에 배치될 수 있다. 제1 패키지(200B 및 200D)가 배치되면, 전도성 커넥터(432) 및 전도성 커넥터(150)는 제1 패키지(200B 및 200D)를 SoW 패키지(400B)에 본딩하도록 리플로우될 수 있다. 도 31은 SoW 패키지(400B)에 부착된 제1 패키지(200B 및 200D)를 예시하지만, 제1 패키지들(200A-200D) 중 임의의 조합이 대안으로서 또는 추가적으로 SoW 패키지(400B)에 부착될 수 있다. 제1 패키지(200B 및 200D)와 SoW 패키지(400B) 사이의 갭을 채우도록 언더필(440)이 형성될 수 있다. 언더필(440)은, 제1 패키지(200B 및 200D)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제1 패키지(200B 및 200D)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
또한, 외부 커넥터(434B)가 SoW 패키지(400B)에 부착된다. 외부 커넥터(434B)는 다른 SoW 패키지(400B), 다른 외부 시스템 등에 대한 SoW 패키지(400B)를 위한 전기적 및 물리적 인터페이스이다. 예를 들어, SoW 패키지(400B)가 데이터 센터와 같은 더 큰 외부 시스템의 일부로서 설치될 때, 외부 커넥터(434B)는 외부 시스템에 SoW 패키지(400B)를 커플링하는데 사용될 수 있다. 외부 커넥터(434B)의 예는 대형 와이어 본드, 리본 케이블을 위한 리셉터, 연성 인쇄 회로 등을 포함한다. 외부 커넥터(434B)는 UBM(428)과 유사할 수 있는 패드(438)를 포함한다. 외부 커넥터(434B)는 샤시, 패드(438) 및 외부 접속 핀과 같은 상이한 컴포넌트를 포함할 수 있으며, 이들은 상이한 재료를 포함할 수 있다. 외부 커넥터(434B)는 또한 패드(438) 상의 전도성 커넥터(436)를 포함하며, 이는 전도성 커넥터(432)와 유사할 수 있다. 패드(438) 및 전도성 커넥터(432)는 SoW 패키지(400B)에의 물리적 및 전기적 접속을 위해 사용된다. 외부 커넥터(434B)를 부착하는 것은, 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400B) 상에 외부 커넥터(434B)를 배치한 다음, 패드(438) 및 UBM(428)에 물리적으로 그리고 전기적으로 커플링하도록 전도성 커넥터(436) 및 전도성 커넥터(432)를 리플로우하는 것을 포함할 수 있다.
SoW 패키지(400B)의 배면에 열(thermal) 모듈(460)을 고정시키도록 기계적 브레이스(450B)가 설치된다. 열 모듈(460)은 히트 싱크, 히트 스프레더, 냉각판 등일 수 있다. 기계적 브레이스(450B)는 스틸, 티타늄, 코발트 등을 포함할 수 있는 금속과 같은 고강성의 재료로 형성될 수 있는 강성 지지체이다. 기계적 브레이스(450B)는 SoW 패키지(400B)의 일부와 물리적으로 맞물린다. SoW 패키지(400B)에 열 모듈(460)을 클램핑하는데 기계적 브레이스(450B)를 사용하는 것은, SoW 패키지(400B)에서의 임의의 휨을 감소시킬 수 있다.
열 모듈(460)은 볼트(452B)를 이용해 SoW 패키지(400B)의 배면에 패스닝된다. 볼트(452B)는 SoW 패키지(400B)에 형성된 볼트 홀(442)을 통해 그리고 기계적 브레이스(450B)에서의 대응하는 볼트 홀을 통해 나사 결합된다. 패스너(454B)는 볼트(452B)에 나사 결합되고, SoW 패키지(400B)에 열 모듈(460)을 클램핑하도록 조여지며, SoW 패키지(400B)가 기계적 브레이스(450B)와 열 모듈(460) 사이에 배치된다. 패스너(454B)는 예를 들어 볼트(452B)에 나사 결합되는 너트일 수 있다. 부착된 후에, 기계적 브레이스(450B)의 일부가 제1 패키지(200B)와 제1 패키지(200B) 사이에 그리고 외부 커넥터(434B) 외부에 배치된다.
열 모듈(460)과 SoW 패키지(400B)를 함께 고정시키기 전에, TIM(thermal interface material)(462)이 SoW 패키지(400B)의 배면 상에 디스펜싱될 수 있으며, 열 모듈(460)을 SoW 패키지(400B)에 물리적으로 그리고 열적으로 커플링한다. 일부 실시예에서, TIM(462)은 인듐을 포함하는 막, 서멀 그리스(thermal grease), 서멀 시트, 상 변화 재료, 이들의 조합 등으로 형성된다. 패스닝(fastening) 동안, 패스너(454B)가 조여짐으로써, 열 모듈(460) 및 기계적 브레이스(450B)에 의해 SoW 패키지(400B)에 인가되는 기계적 힘을 증가시킨다. 패스너(454B)는 열 모듈(460)이 TIM(462)에 원하는 양의 압력을 가할 때까지 조여진다.
도 32는 모듈(160B), 제1 패키지 컴포넌트(100C), 기계적 브레이스(450C), 기계적 브레이스(450B), 열 모듈(460) 및 SoW 패키지(400C)를 포함하는 패키징된 디바이스(500D)를 예시한다. SoW 패키지(400C)는 SoW 패키지(400A)와 유사한 방식으로 형성될 수 있고, SoW 패키지(400A)의 재료와 유사한 재료로 형성될 수 있지만, 제1 패키지 컴포넌트(100C)가 본딩되는 2개의 영역을 포함할 수 있다. 다양한 실시예에서, SoW 패키지(400C)는 10,000 mm2 이상의 영역을 갖는 초대형 팬아웃 웨이퍼 레벨 패키지일 수 있다.
제1 패키지 컴포넌트(100C)의 각각은 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400C) 위에 배치될 수 있다. 제1 패키지 컴포넌트(100C)가 배치되면, 전도성 커넥터(432) 및 전도성 커넥터(150)는 제1 패키지 컴포넌트(100C)를 SoW 패키지(400C)에 본딩하도록 리플로우될 수 있다. 도 25는 SoW 패키지(400B)에 부착된 제1 패키지(200B 및 200D)를 예시하지만, 제1 패키지(200A-200D) 중의 임의의 조합이 대안으로서 또는 추가적으로 SoW 패키지(400B)에 부착될 수 있다. 제1 패키지 컴포넌트(100C)와 SoW 패키지(400C) 사이의 갭을 채우도록 언더필(440)이 형성될 수 있다. 언더필(440)은 제1 패키지 컴포넌트(100C)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제1 패키지 컴포넌트(100C)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
또한, 외부 커넥터(434B)가 SoW 패키지(400C)에 부착된다. 외부 커넥터(434B)는 다른 SoW 패키지(400C), 다른 외부 시스템 등에 대한 SoW 패키지(400C)를 위한 전기적 및 물리적 인터페이스이다. 예를 들어, SoW 패키지(400C)가 데이터 센터와 같은 더 큰 외부 시스템의 일부로서 설치될 때, 외부 커넥터(434B)는 외부 시스템에 SoW 패키지(400C)를 커플링하는데 사용될 수 있다. 외부 커넥터(434B)의 예는 대형 와이어 본드, 리본 케이블을 위한 리셉터, 연성 인쇄 회로 등을 포함한다. 외부 커넥터(434B)는 UBM(428)과 유사할 수 있는 패드(438)를 포함한다. 외부 커넥터(434B)는 샤시, 패드(438) 및 외부 접속 핀과 같은 상이한 컴포넌트를 포함할 수 있으며, 이들은 상이한 재료를 포함할 수 있다. 외부 커넥터(434B)는 또한 패드(438) 상의 전도성 커넥터(436)를 포함하며, 이는 전도성 커넥터(432)와 유사할 수 있다. 패드(438) 및 전도성 커넥터(432)는 SoW 패키지(400C)에 대한 물리적 및 전기적 접속을 위해 사용된다. 외부 커넥터(434B)를 부착하는 것은, 픽앤플레이스 머신 등을 사용하여 SoW 패키지(400C) 상에 외부 커넥터(434B)를 배치한 다음, 패드(438) 및 UBM(428)에 물리적으로 그리고 전기적으로 커플링하도록 전도성 커넥터(436) 및 전도성 커넥터(432)를 리플로우하는 것을 포함할 수 있다.
모듈(160B)의 각각은 픽앤플레이스 머신 등을 사용하여 각자의 제1 패키지 컴포넌트(100C) 위에 배치될 수 있다. 그 다음, 모듈(160B)의 각각을 각자의 제1 패키지 컴포넌트(100C)에 고정시키도록 기계적 브레이스(450C)가 설치되며, 제1 패키지(200C)를 형성한다. 기계적 브레이스(450C)는 스틸, 티타늄, 코발트 등을 포함할 수 있는 금속과 같은 고강성의 재료로 형성될 수 있는 강성 지지체이다. 기계적 브레이스(450C)는 모듈(160B)의 일부와 물리적으로 맞물린다. 모듈(160B)을 제1 패키지 컴포넌트(100C) 및 SoW 패키지(400C)에 클램핑하도록 기계적 브레이스(450C)를 사용하는 것은, 패키징된 디바이스(500D)에서의 임의의 휨을 감소시킬 수 있다.
모듈(160B)은 제1 패키지 컴포넌트(100C)와 기계적 브레이스(450C) 사이에 볼트(452C)로 패스닝된다. 볼트(452C)는 SoW 패키지(400C)의 볼트 홀(442)을 통해 그리고 기계적 브레이스(450C)에서의 대응하는 볼트 홀을 통해 나사 결합된다. 패스너(454C)는 볼트(452C)에 나사결합되며, 제1 패키지 컴포넌트(100C)와 기계적 브레이스(450C) 사이에 모듈(160B)을 클램핑하도록 조여진다. 패스너(454C)는 예를 들어 볼트(452C)에 나사 결합되는 너트일 수 있다. 패스너(454C)는 스프링 타입 콘택(166)이 압축되도록 볼트(452C) 상에서 조여질 수 있다. 부착된 후에, 기계적 브레이스(450C)의 일부가 제1 패키지 컴포넌트(100C) 사이에 그리고 제1 패키지 컴포넌트(100C)와 외부 커넥터(434B) 사이에 배치된다.
SoW 패키지(400C)의 배면에 열 모듈(460)을 고정시키도록 기계적 브레이스(450B)가 설치된다. 기계적 브레이스(450C)도 또한, SoW 패키지(400C)의 배면에 열 모듈을 고정시킬 수 있다. 열 모듈(460)은 히트 싱크, 히트 스프레더, 냉각판 등일 수 있다. 기계적 브레이스(450B)는 스틸, 티타늄, 코발트 등을 포함할 수 있는 금속과 같은 고강성의 재료로 형성될 수 있는 강성 지지체이다. 기계적 브레이스(450B)는 SoW 패키지(400C)의 일부와 물리적으로 맞물린다. SoW 패키지(400C)에 열 모듈(460)을 클램핑하는데 기계적 브레이스(450B)를 사용하는 것은, SoW 패키지(400C)에서의 임의의 휨을 감소시킬 수 있다.
열 모듈(460)은 볼트(452B)를 이용해 SoW 패키지(400C)의 배면에 패스닝된다. 볼트(452B)는 SoW 패키지(400C)에 형성된 볼트 홀(442)을 통해 그리고 기계적 브레이스(450B)에서의 대응하는 볼트 홀을 통해 나사 결합된다. 패스너(454B)는 볼트(452B)에 나사 결합되고, 열 모듈(460)을 SoW 패키지(400C)로 클램핑하도록 조여지며, SoW 패키지(400C)가 기계적 브레이스(450B)와 열 모듈(460) 사이에 배치된다. 패스너(454B)는 예를 들어 볼트(452B)에 나사 결합되는 너트일 수 있다. 부착된 후에, 기계적 브레이스(450A)의 일부가 외부 커넥터(434B) 외부에 배치된다.
열 모듈(460)과 SoW 패키지(400C)를 함께 패스닝하기 전에, TIM(thermal interface material)(462)이 SoW 패키지(400C)의 배면 상에 디스펜싱될 수 있으며, 열 모듈(460)을 SoW 패키지(400C)에 물리적으로 그리고 열적으로 커플링한다. 일부 실시예에서, TIM(462)은 인듐을 포함하는 막, 서멀 그리스, 서멀 시트, 상 변화 재료, 이들의 조합 등으로 형성된다. 패스닝 동안, 패스너(454B 및 454C)가 조여짐으로써, 열 모듈(460) 및 기계적 브레이스(450B 및 450C)에 의해 SoW 패키지(400C)에 인가되는 기계적 힘을 증가시킨다. 패스너(454B 및 454C)는 열 모듈(460)이 TIM(462)에 원하는 양의 압력을 가할 때까지 조여진다.
도 33 내지 도 38은 다양한 실시예에 따른 SoW 패키지(400)의 하향식 도면들을 예시한다. 도 33 내지 도 35에 예시된 실시예에서, SoW 패키지(400)는 원형 형상을 갖는다. 도 33 내지 도 35에 예시된 SoW 패키지(400)는 중간 구조물일 수 있으며, 이는 도 36 내지 도 38에 예시된 SoW 패키지(400)를 형성하도록 쏘잉, 다이싱 등 될 수 있다. SoW 패키지(400)는 컴퓨팅 다이(405A), 메모리 다이(405B), 및 입력/출력(I/O) 다이(405C)와 같은 다양한 집적 회로 다이(405)를 포함한다. 일부 실시예에서, 컴퓨팅 다이(405A)는 CPU(central processing unit), GPU(graphics processing unit), ASIC(application-specific integrated circuit), FPGA(field programmable gate array) 등을 포함할 수 있다. 메모리 다이(405B)는 HBM(high-bandwidth memory) 다이, DRAM(dynamic random access memory) 다이, HMC(hybrid memory cube) 등을 포함할 수 있다.
도 33에 예시된 실시예에서, 제1 패키지(200)가 집적 회로 다이(405)의 각각 위에 제공된다. 제1 패키지(200)는 상기에 설명된 제1 패키지(200A-200E) 중의 임의의 제1 패키지일 수 있다. 도 34에 예시된 실시예에서, 2개의 메모리 다이(405B)의 각각의 쌍이 제1 패키지(200)를 공유하고, 4개의 컴퓨팅 다이(405A)의 각각의 세트가 제1 패키지(200)를 공유한다. 도 35에 예시된 실시예에서, 제1 패키지(200)의 2개가 I/O 다이(405C)의 각각에 대하여 제공될 수 있고, 4개의 제1 패키지(200)가 컴퓨팅 다이(405A)의 각각에 대하여 제공될 수 있다. 다른 구성이 가능하고, 임의의 수의 제1 패키지(200)가 임의의 수의 집적 회로 다이(405)에 대하여 제공될 수 있다. SoW 패키지(400)는 외부 커넥터(434)를 더 포함한다.
도 36 내지 도 38에 예시된 실시예에서, SoW 패키지(400)는 팔각형 형상을 갖는다. 이는 상호접속된 SoW 패키지(400)가 서로 더 밀집하게 배치될 수 있게 해줄수 있다. SoW 패키지(400)는 컴퓨팅 다이(405A), 메모리 다이(405B), 및 입력/출력(I/O) 다이(405C)와 같은 다양한 집적 회로 다이(405)를 포함한다. 도 36에 예시된 실시예에서, 제1 패키지(200)가 집적 회로 다이(405)의 각각 위에 제공된다. 제1 패키지(200)는 상기에 설명된 제1 패키지(200A-200E) 중의 임의의 제1 패키지일 수 있다. 도 37에 예시된 실시예에서, 2개의 메모리 다이(405B)의 각각의 쌍이 제1 패키지(200)를 공유하고, 4개의 컴퓨팅 다이(405A)의 각각의 세트가 제1 패키지(200)를 공유한다. 도 38에 예시된 실시예에서, 제1 패키지(200)의 2개가 I/O 다이(405C)의 각각에 대하여 제공될 수 있고, 4개의 제1 패키지(200)가 컴퓨팅 다이(405A)의 각각에 대하여 제공될 수 있다. 다른 구성이 가능하고, 임의의 수의 제1 패키지(200)가 임의의 수의 집적 회로 다이(405)에 대하여 제공될 수 있다. SoW 패키지(400)는 외부 커넥터(434)를 더 포함한다.
모듈(160)과 SoW 패키지(400) 사이에 배치된 제1 패키지 컴포넌트(100)(그 안에 배치된 다이(50)를 포함함)를 포함하는 패키징된 디바이스(500)를 제공하는 것은, 제1 패키지 컴포넌트(100)에 포함된 IPD와 SoW 패키지(400)에 포함된 기능 다이 사이의 거리를 감소시킨다. 이는 전력 분배 네트워크(PDN) 성능을 강화한다. 상기에 설명된 다양한 실시예는, 데이터 센터 애플리케이션, 서버 애플리케이션 등에서의 고성능 컴퓨팅(HPC; high performance computing)(예컨대, 인공 지능(AI; artificial intelligence) 서버의 가속도계, 클라우드 컴퓨팅 시스템, 에지 컴퓨팅 시스템 등)에 적용가능할 수 있다.
다른 특징 및 프로세스도 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조가 포함될 수 있다. 테스트 구조는 예를 들어 재배선 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있으며, 이는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 한다. 검증 테스트는 최종 구조물 뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 기지의 양호 다이의 중간 검증을 통합한 테스트 방법과 함께 사용될 수 있다.
실시예에 따르면, 디바이스는, 제1 패키지 컴포넌트로서, 제1 집적 회로 다이와; 상기 제1 집적 회로 다이를 적어도 부분적으로 둘러싸는 제1 봉지재(encapsulant)와; 상기 제1 봉지재 상에 있으며 상기 제1 집적 회로 다이에 커플링된 재배선 구조물을 포함하는, 상기 제1 패키지 컴포넌트; 상기 제1 패키지 컴포넌트에 본딩된 제2 패키지 컴포넌트로서, 집적 수동 소자와; 상기 집적 수동 소자를 적어도 부분적으로 둘러싸는 제2 봉지재를 포함하는, 상기 제2 패키지 컴포넌트; 및 상기 제2 패키지 컴포넌트를 통해 상기 제1 패키지 컴포넌트에 부착된 파워 모듈을 포함한다. 실시예에서, 상기 디바이스는, 상기 재배선 구조물에 커플링된 전기 커넥터를 더 포함하며, 상기 전기 커넥터는 상기 제2 패키지 컴포넌트를 둘러싼다. 실시예에서, 상기 제2 패키지는 상기 제2 봉지재에 배치된 능동 소자를 포함하지 않는다. 실시예에서, 상기 파워 모듈은 솔더 본드를 사용하여 상기 제2 패키지 컴포넌트에 본딩된다. 실시예에서, 상기 파워 모듈은 스프링-타입 콘택(spring-type contact)을 사용하여 상기 제2 패키지에 커플링된다. 실시예에서, 상기 디바이스는, 상기 제1 패키지 컴포넌트를 통해 연장하는 기계적 브레이스(mechanical brace)를 더 포함하며, 상기 기계적 브레이스는 상기 파워 모듈과 접촉하고, 상기 기계적 브레이스는 상기 파워 모듈을 상기 제2 패키지 컴포넌트에 부착시킨다. 실시예에서, 상기 디바이스는, 상기 제1 패키지 컴포넌트에 부착된 열(thermal) 모듈을 더 포함하고, 상기 제2 패키지 컴포넌트는 상기 제1 패키지 컴포넌트의 제1 측부 상에 배치되며, 상기 제2 패키지 컴포넌트는 상기 제1 측부와 반대쪽에 있는, 상기 제1 패키지 컴포넌트의 제2 측부 상에 배치된다. 실시예에서, 상기 디바이스는, 상기 열 모듈과 상기 제1 패키지 컴포넌트 사이에 배치된 TIM(thermal interface material)을 더 포함하고, 기계적 브레이스가 상기 열 모듈을 상기 제1 패키지 컴포넌트에 부착시킨다.
또다른 실시예에 따르면, 방법은, 제1 패키지 컴포넌트를 형성하는 단계로서, 제1 집적 수동 소자를 제1 재배선 구조물에 부착시키는 단계와; 상기 제1 집적 수동 소자를 봉지재로 봉지하는 단계와; 상기 제1 집적 수동 소자 및 상기 봉지재 위에 제2 재배선 구조물을 형성하는 단계를 포함하는, 상기 제1 패키지 컴포넌트 형성 단계; 파워 모듈을 상기 제2 재배선 구조물에 부착시키는 단계; 및 상기 제1 재배선 구조물을 제2 패키지 컴포넌트의 제3 재배선 구조물에 본딩하는 단계를 포함하고, 상기 제2 패키지 컴포넌트는 상기 제3 재배선 구조물에 커플링된 제1 집적 회로 다이를 포함한다. 실시예에서, 상기 방법은, 상기 파워 모듈을 상기 제1 패키지 컴포넌트에 부착한 후에 그리고 상기 제1 패키지 컴포넌트를 상기 제2 패키지 컴포넌트에 본딩하기 전에, 상기 제1 패키지 컴포넌트를 개별화(singulate)하는 단계를 더 포함한다. 실시예에서, 상기 파워 모듈은, 상기 제1 패키지 컴포넌트가 상기 제2 패키지 컴포넌트에 본딩된 후에, 상기 제1 패키지 컴포넌트에 부착된다. 실시예에서, 상기 파워 모듈을 상기 제1 패키지에 부착시키는 것은, 픽앤플레이스(pick-and-place) 머신을 사용하여 상기 제1 패키지 컴포넌트 위에 상기 파워 모듈을 배치하고, 기계적 브레이스를 사용하여 상기 제1 패키지 컴포넌트에 상기 파워 모듈을 고정시키는(fasten) 것을 포함하며, 상기 기계적 브레이스는 상기 제2 패키지 컴포넌트를 통해 연장하는 볼트를 포함한다. 실시예에서, 상기 파워 모듈은 스프링-타입 콘택을 포함하고, 상기 기계적 브레이스는 상기 스프링-타입 콘택을 압축하도록 상기 스프링-타입 콘택에 압력을 가한다. 실시예에서, 상기 방법은, 상기 파워 모듈과 상기 제1 패키지 컴포넌트의 제1 측부 사이에 제1 언더필 재료를 퇴적하는 단계 및 상기 제1 패키지 컴포넌트의 제2 측부와 상기 제2 패키지 컴포넌트 사이에 제2 언더필 재료를 퇴적하는 단계를 더 포함한다.
또 다른 실시예에 따르면, 디바이스는, 복수의 집적 회로 다이를 포함하는 제1 패키지; 상기 제1 패키지 위의 복수의 파워 모듈로서, 상기 파워 모듈의 각각은 상기 제1 패키지의 주면에 수직인 방향으로 상기 집적 회로 다이 바로 위에 배치되는 것인, 상기 복수의 파워 모듈; 및 상기 집적 회로 다이와 상기 파워 모듈 사이에 개재된 복수의 패키지 컴포넌트를 포함하고, 상기 패키지 컴포넌트의 각각은 집적 수동 소자(IPD; integrated passive device)를 포함한다. 실시예에서, 상기 파워 모듈 중의 하나 및 상기 패키지 컴포넌트 중의 하나가 상기 집적 회로 다이의 각각 위에 배치된다. 실시예에서, 상기 파워 모듈 중의 하나보다 많은 파워 모듈 및 상기 패키지 컴포넌트 중의 하나보다 많은 패키지 컴포넌트가 상기 집적 회로 다이의 각각 위에 배치된다. 실시예에서, 상기 파워 모듈 중의 하나 및 상기 패키지 컴포넌트 중의 하나가 상기 집적 회로 다이 중의 하나보다 많은 집적 회로 다이에 배치된다. 실시예에서, 상기 패키지 컴포넌트의 각각은, 전면 재배선 구조물로서, 상기 IPD가 상기 전면 재배선 구조물 위에 배치되는 것인, 상기 전면 재배선 구조물; 상기 전면 재배선 구조물 위에 배치되며 상기 IPD를 둘러싸는 봉지재; 상기 봉지재를 통해 연장하며 상기 전면 재배선 구조물에 커플링된 쓰루 비아; 및 상기 쓰루 비아, 상기 IPD, 및 상기 봉지재 위의 배면 재배선 구조물을 포함하며, 상기 배면 재배선 구조물은 상기 쓰루 비아를 통해 상기 전면 재배선 구조물에 커플링된다. 실시예에서, 상기 제1 패키지는 하향식 도면에서 팔각형 형상을 갖는다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
제1 패키지 컴포넌트로서,
제1 집적 회로 다이와;
상기 제1 집적 회로 다이를 적어도 부분적으로 둘러싸는 제1 봉지재(encapsulant)와;
상기 제1 봉지재 상에 있으며 상기 제1 집적 회로 다이에 커플링된 재배선 구조물
을 포함하는, 상기 제1 패키지 컴포넌트;
상기 제1 패키지 컴포넌트에 본딩된 제2 패키지 컴포넌트로서,
집적 수동 소자와;
상기 집적 수동 소자를 적어도 부분적으로 둘러싸는 제2 봉지재
를 포함하는, 상기 제2 패키지 컴포넌트; 및
상기 제2 패키지 컴포넌트를 통해 상기 제1 패키지 컴포넌트에 부착된 파워 모듈
을 포함하는 디바이스.
실시예 2. 실시예 1에 있어서, 상기 재배선 구조물에 커플링된 전기 커넥터를 더 포함하며, 상기 전기 커넥터는 상기 제2 패키지 컴포넌트를 둘러싸는 것인 디바이스.
실시예 3. 실시예 2에 있어서, 상기 제2 패키지는 상기 제2 봉지재에 배치된 능동 소자를 포함하지 않는 것인 디바이스.
실시예 4. 실시예 1에 있어서, 상기 파워 모듈은 솔더 본드를 사용하여 상기 제2 패키지 컴포넌트에 본딩되는 것인 디바이스.
실시예 5. 실시예 1에 있어서, 상기 파워 모듈은 스프링-타입 콘택(spring-type contact)을 사용하여 상기 제2 패키지에 커플링되는 것인 디바이스.
실시예 6. 실시예 5에 있어서, 상기 제1 패키지 컴포넌트를 통해 연장하는 기계적 브레이스(mechanical brace)를 더 포함하며, 상기 기계적 브레이스는 상기 파워 모듈과 접촉하고, 상기 기계적 브레이스는 상기 파워 모듈을 상기 제2 패키지 컴포넌트에 부착시키는 것인 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제1 패키지 컴포넌트에 부착된 열(thermal) 모듈을 더 포함하고, 상기 제2 패키지 컴포넌트는 상기 제1 패키지 컴포넌트의 제1 측부 상에 배치되며, 상기 제2 패키지 컴포넌트는 상기 제1 측부와 반대쪽에 있는, 상기 제1 패키지 컴포넌트의 제2 측부 상에 배치되는 것인 디바이스.
실시예 8. 실시예 7에 있어서, 상기 열 모듈과 상기 제1 패키지 컴포넌트 사이에 배치된 TIM(thermal interface material)을 더 포함하고, 기계적 브레이스가 상기 열 모듈을 상기 제1 패키지 컴포넌트에 부착시키는 것인 디바이스.
실시예 9. 방법에 있어서,
제1 패키지 컴포넌트를 형성하는 단계로서,
제1 집적 수동 소자를 제1 재배선 구조물에 부착시키는 단계와;
상기 제1 집적 수동 소자를 봉지재로 봉지하는 단계와;
상기 제1 집적 수동 소자 및 상기 봉지재 위에 제2 재배선 구조물을 형성하는 단계
를 포함하는, 상기 제1 패키지 컴포넌트 형성 단계;
파워 모듈을 상기 제2 재배선 구조물에 부착시키는 단계; 및
상기 제1 재배선 구조물을 제2 패키지 컴포넌트의 제3 재배선 구조물에 본딩하는 단계를 포함하고, 상기 제2 패키지 컴포넌트는 상기 제3 재배선 구조물에 커플링된 제1 집적 회로 다이를 포함하는 것인 방법.
실시예 10. 실시예 9에 있어서, 상기 파워 모듈을 상기 제1 패키지 컴포넌트에 부착한 후에 그리고 상기 제1 패키지 컴포넌트를 상기 제2 패키지 컴포넌트에 본딩하기 전에, 상기 제1 패키지 컴포넌트를 개별화(singulate)하는 단계를 더 포함하는 방법.
실시예 11. 실시예 9에 있어서, 상기 파워 모듈은, 상기 제1 패키지 컴포넌트가 상기 제2 패키지 컴포넌트에 본딩된 후에, 상기 제1 패키지 컴포넌트에 부착되는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 파워 모듈을 상기 제1 패키지에 부착시키는 것은, 픽앤플레이스(pick-and-place) 머신을 사용하여 상기 제1 패키지 컴포넌트 위에 상기 파워 모듈을 배치하고, 기계적 브레이스를 사용하여 상기 제1 패키지 컴포넌트에 상기 파워 모듈을 고정시키는(fasten) 것을 포함하며, 상기 기계적 브레이스는 상기 제2 패키지 컴포넌트를 통해 연장하는 볼트를 포함하는 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 파워 모듈은 스프링-타입 콘택을 포함하고, 상기 기계적 브레이스는 상기 스프링-타입 콘택을 압축하도록 상기 스프링-타입 콘택에 압력을 가하는 것인 방법.
실시예 14. 실시예 9에 있어서, 상기 파워 모듈과 상기 제1 패키지 컴포넌트의 제1 측부 사이에 제1 언더필 재료를 퇴적하는 단계 및 상기 제1 패키지 컴포넌트의 제2 측부와 상기 제2 패키지 컴포넌트 사이에 제2 언더필 재료를 퇴적하는 단계를 더 포함하는 방법.
실시예 15. 디바이스에 있어서,
복수의 집적 회로 다이를 포함하는 제1 패키지;
상기 제1 패키지 위의 복수의 파워 모듈로서, 상기 파워 모듈의 각각은 상기 제1 패키지의 주면에 수직인 방향으로 상기 집적 회로 다이 바로 위에 배치되는 것인, 상기 복수의 파워 모듈; 및
상기 집적 회로 다이와 상기 파워 모듈 사이에 개재된 복수의 패키지 컴포넌트를 포함하고, 상기 패키지 컴포넌트의 각각은 집적 수동 소자(IPD; integrated passive device)를 포함하는 것인 디바이스.
실시예 16. 실시예 15에 있어서, 상기 파워 모듈 중의 하나 및 상기 패키지 컴포넌트 중의 하나가 상기 집적 회로 다이의 각각 위에 배치되는 것인 디바이스.
실시예 17. 실시예 15에 있어서, 상기 파워 모듈 중의 하나보다 많은 파워 모듈 및 상기 패키지 컴포넌트 중의 하나보다 많은 패키지 컴포넌트가 상기 집적 회로 다이의 각각 위에 배치되는 것인 디바이스.
실시예 18. 실시예 15에 있어서, 상기 파워 모듈 중의 하나 및 상기 패키지 컴포넌트 중의 하나가 상기 집적 회로 다이 중의 하나보다 많은 집적 회로 다이에 배치되는 것인 디바이스.
실시예 19. 실시예 15에 있어서, 상기 패키지 컴포넌트의 각각은,
전면 재배선 구조물로서, 상기 IPD가 상기 전면 재배선 구조물 위에 배치되는 것인, 상기 전면 재배선 구조물;
상기 전면 재배선 구조물 위에 배치되며 상기 IPD를 둘러싸는 봉지재;
상기 봉지재를 통해 연장하며 상기 전면 재배선 구조물에 커플링된 쓰루 비아; 및
상기 쓰루 비아, 상기 IPD, 및 상기 봉지재 위의 배면 재배선 구조물을 포함하며, 상기 배면 재배선 구조물은 상기 쓰루 비아를 통해 상기 전면 재배선 구조물에 커플링되는 것인 디바이스.
실시예 20. 실시예 15에 있어서, 상기 제1 패키지는 하향식 도면에서 팔각형 형상을 갖는 것인 디바이스.

Claims (10)

  1. 디바이스에 있어서,
    제1 패키지 컴포넌트로서,
    복수의 제1 집적 회로 다이들과;
    상기 제1 집적 회로 다이들을 적어도 부분적으로 둘러싸는 제1 봉지재(encapsulant)와;
    상기 제1 봉지재 상에 있으며 상기 제1 집적 회로 다이들에 커플링된 재배선 구조물
    을 포함하는, 상기 제1 패키지 컴포넌트;
    상기 제1 패키지 컴포넌트에 본딩된 제2 패키지 컴포넌트로서,
    복수의 집적 수동 소자들과;
    상기 집적 수동 소자를 적어도 부분적으로 둘러싸는 제2 봉지재
    를 포함하는, 상기 제2 패키지 컴포넌트; 및
    상기 제2 패키지 컴포넌트를 통해 상기 제1 패키지 컴포넌트에 부착된 복수의 파워 모듈들
    을 포함하고,
    상기 복수의 집적 수동 소자들의 각각의 집적 수동 소자는 상기 제1 패키지 컴포넌트의 주 표면에 수직인 제1 방향으로 상기 복수의 제1 집적 회로 다이들의 개별 제1 집적 회로 다이 및 상기 복수의 파워 모듈들의 개별 파워 모듈 사이에 직접 배치되고, 상기 파워 모듈들 각각은 상기 제1 방향으로 상기 제1 집적 회로 다이들 바로 위에 배치되는 것인, 디바이스.
  2. 청구항 1에 있어서, 상기 재배선 구조물에 커플링된 전기 커넥터를 더 포함하며, 상기 전기 커넥터는 상기 제2 패키지 컴포넌트를 둘러싸는 것인 디바이스.
  3. 청구항 2에 있어서, 상기 제2 패키지 컴포넌트는 상기 제2 봉지재에 배치된 능동 소자를 포함하지 않는 것인 디바이스.
  4. 청구항 1에 있어서, 상기 파워 모듈들은 솔더 본드를 사용하여 상기 제2 패키지 컴포넌트에 본딩되는 것인 디바이스.
  5. 청구항 1에 있어서, 상기 파워 모듈들은 스프링-타입 콘택(spring-type contact)을 사용하여 상기 제2 패키지 컴포넌트에 커플링되는 것인 디바이스.
  6. 청구항 5에 있어서, 상기 제1 패키지 컴포넌트를 통해 연장하는 기계적 브레이스(mechanical brace)를 더 포함하며, 상기 기계적 브레이스는 상기 파워 모듈들과 접촉하고, 상기 기계적 브레이스는 상기 파워 모듈들을 상기 제2 패키지 컴포넌트에 부착시키는 것인 디바이스.
  7. 청구항 1에 있어서, 상기 제1 패키지 컴포넌트에 부착된 열(thermal) 모듈을 더 포함하고, 상기 제2 패키지 컴포넌트는 상기 제1 패키지 컴포넌트의 제1 측부 상에 배치되며, 상기 열 모듈은 상기 제1 측부와 반대쪽에 있는, 상기 제1 패키지 컴포넌트의 제2 측부 상에 배치되는 것인 디바이스.
  8. 청구항 7에 있어서, 상기 열 모듈과 상기 제1 패키지 컴포넌트 사이에 배치된 TIM(thermal interface material)을 더 포함하고, 기계적 브레이스가 상기 열 모듈을 상기 제1 패키지 컴포넌트에 부착시키는 것인 디바이스.
  9. 방법에 있어서,
    제1 패키지 컴포넌트를 형성하는 단계로서,
    복수의 제1 집적 수동 소자들을 제1 재배선 구조물에 부착시키는 단계와;
    상기 복수의 제1 집적 수동 소자들을 봉지재로 봉지하는 단계와;
    상기 복수의 제1 집적 수동 소자들 및 상기 봉지재 위에 제2 재배선 구조물을 형성하는 단계
    를 포함하는, 상기 제1 패키지 컴포넌트 형성 단계;
    복수의 파워 모듈들을 상기 제2 재배선 구조물에 부착시키는 단계;
    상기 제1 패키지 컴포넌트를 개별화(singulate)하는 단계; 및
    상기 개별화하는 단계 후에, 상기 제1 재배선 구조물을 제2 패키지 컴포넌트의 제3 재배선 구조물에 본딩하는 단계를 포함하고,
    상기 복수의 제1 집적 수동 소자들의 각각의 제1 집적 수동 소자가 복수의 제1 집적 회로 다이들의 개별 제1 집적 회로 다이 및 상기 복수의 파워 모듈들의 개별 파워 모듈 사이에 직접 배치되도록, 상기 제2 패키지 컴포넌트는 상기 제3 재배선 구조물에 커플링된 상기 복수의 제1 집적 회로 다이들을 포함하는 것인 방법.
  10. 디바이스에 있어서,
    복수의 집적 회로 다이들을 포함하는 제1 패키지;
    상기 제1 패키지 위의 복수의 파워 모듈들로서, 상기 파워 모듈들의 각각은 상기 제1 패키지의 주면에 수직인 방향으로 상기 집적 회로 다이 바로 위에 배치되는 것인, 상기 복수의 파워 모듈들; 및
    상기 복수의 집적 회로 다이들과 상기 복수의 파워 모듈들 사이에 개재된 복수의 패키지 컴포넌트들을 포함하고, 상기 복수의 패키지 컴포넌트들의 각각의 패키지 컴포넌트는 집적 수동 소자(IPD; integrated passive device)를 포함하며, 상기 각각의 패키지 컴포넌트의 상기 집적 수동 소자는 상기 제1 패키지의 주 표면에 수직인 방향으로 상기 복수의 집적 회로 다이들의 개별 직접 회로 다이 및 상기 각각의 파워 모듈 사이에 직접 배치되는 것인, 디바이스.
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