TW202207767A - 配線電路基板集合體片材及其製造方法 - Google Patents

配線電路基板集合體片材及其製造方法 Download PDF

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Abstract

本發明提供一種適用於在對厚度不同之複數種配線中之每一種抑制厚度不均的同時，形成配線圖案的配線電路基板集合體片材、及其製造方法。 本發明之集合體片材X(配線電路基板集合體片材)具備基材10、配線圖案30及虛設配線圖案40。基材10包含製品區域R1、及與該製品區域R1相鄰之框架區域R2。配線圖案30於製品區域R1內位於基材10之厚度方向一側，包含第1配線31、及較該第1配線31厚之第2配線34。虛設配線圖案40於框架區域R2內位於厚度方向一側，包含第1虛設配線41、及較該第1虛設配線41厚之第2虛設配線42。

Description

配線電路基板集合體片材及其製造方法
本發明係關於一種配線電路基板集合體片材及其製造方法。
組裝於硬碟等中之附有電路之懸架基板等配線電路基板之製造中，基於製造效率之觀點，有時會藉由所謂之卷對卷方式來實施製造過程中所包含之各步驟。於藉由卷對卷方式製造配線電路基板之情形時，使用被實施配線電路形成處理之特定之長條基材，用該長條基材製作實質上包含複數個配線電路基板之集合體片材。關於與藉由卷對卷方式製造配線電路基板之方法相關之技術，例如記載於下述專利文獻1中。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2005-85944號公報
[發明所欲解決之問題]
配線電路基板之製造過程中，於基材之各製品區域(藉由自基材所具有之框架區域分離而成為單一配線電路基板之基材之部分)形成有配線圖案。配線圖案係藉由加成法或半加成法等經過利用鍍覆法使配線圖案形成用之導體材料堆積之步驟之方法，以特定之設計厚度形成。
然而，先前，即便係藉由單一之配線圖案形成步驟(包含單一之鍍覆步驟)所形成之配線圖案，構成該配線圖案之配線之厚度有時亦會存在不均。具體而言，各製品區域內所形成之配線圖案中，位於最外側之配線(最外側配線)有時較位於內側之配線(內側配線)厚。各製品區域內，於配線圖案形成步驟中，較最外側配線更靠外側未同時形成有配線，最外側配線相較於內側配線而言，周圍同時形成之配線較少。根據最外側配線與內側配線之此種差異，於上述鍍覆步驟中，就所使用之鍍覆液而言，最外側配線附近之導體材料濃度局部地變高，最外側配線相較於內側配線而言，導體材料堆積量多。因此，所形成之配線圖案中包含之配線之厚度產生不均。
另一方面，對於配線電路基板，有時要求具有包含厚度不同之複數種配線之配線圖案。於該情形時，要求對該配線圖案中所包含之特定之設計厚度之每種配線抑制上述厚度不均。
本發明提供一種適用於在對厚度不同之複數種配線中之每一種抑制厚度不均的同時，形成配線圖案的配線電路基板集合體片材、及其製造方法。 [解決問題之技術手段]
本發明[1]包含一種配線電路基板集合體片材，其具備：基材，其包含：製品區域、及與該製品區域相鄰之框架區域；配線圖案，其於上述製品區域內位於上述基材之厚度方向一側，包含第1配線、及較該第1配線厚之第2配線；及虛設配線圖案，其於上述框架區域內位於上述厚度方向一側，包含第1虛設配線、及較該第1虛設配線厚之第2虛設配線。
此種構成之配線電路基板集合體片材適用於在其製造過程中，分別實施同時形成基材中製品區域上之上述第1配線與框架區域上之上述第1虛設配線的第1步驟、及同時形成製品區域上之上述第2配線(較第1配線厚)與框架區域上之上述第2虛設配線(較第1虛設配線厚)的第2步驟，而抑制第1及第2配線各者之厚度不均。
具體而言，第1步驟適用於在較製品區域上所形成之第1配線中位於最外側之第1配線(最外側第1配線)更靠外側，且與上述製品區域相鄰之框架區域上，形成第1虛設配線，並且在上述製品區域上形成第1配線。此種第1步驟適用於在利用鍍覆法使配線形成用之導體材料堆積之情形時，針對所使用之鍍覆液，抑制最外側第1配線形成部位與其附近之導體材料濃度局部地變高，從而抑制最外側第1配線之導體材料堆積量多於其他第1配線之導體材料堆積量。同樣，上述第2步驟適用於在較製品區域上所形成之第2配線中位於最外側之第2配線(最外側第2配線)更靠外側，且與上述製品區域相鄰之框架區域上，形成第2虛設配線，並且在上述製品區域上形成第2配線，因此，適用於針對所使用之鍍覆液，抑制最外側第2配線形成部位與其附近之導體材料濃度局部地變高，從而抑制最外側第2配線之導體材料堆積量多於其他第2配線之導體材料堆積量。
本發明[2]包含如上述[1]中所記載之配線電路基板集合體片材，其中上述第2配線具有大於上述第1配線之配線寬度，且上述第2虛設配線具有大於上述第1虛設配線之配線寬度。
此種構成適用於抑制第1及第2配線各者之厚度不均。
本發明[3]包含如上述[1]或[2]中所記載之配線電路基板集合體片材，其中上述虛設配線圖案包含：複數個第1虛設配線，其等沿著上述製品區域延伸；及複數個第2虛設配線，其等沿著上述製品區域延伸；且該等複數個第1虛設配線及複數個第2虛設配線於與其等之延伸方向正交之方向上位於交替之位置。
此種構成適用於同時實現框架區域內之第1虛設配線之配置之均等化及第2虛設配線之配置之均等化。
本發明[4]包含如上述[1]至[3]中任一項所記載之配線電路基板集合體片材，其中上述虛設配線圖案包含上述第1虛設配線與上述第2虛設配線於上述厚度方向上相互堆疊之部分。
此種構成適用於減小框架區域內之虛設配線圖案形成部位之面積。
本發明[5]包含一種配線電路基板集合體片材之製造方法，其包含如下步驟：準備包含製品區域、及與該製品區域相鄰之框架區域之基材；於上述框架區域內之上述基材之厚度方向一側形成第1虛設配線，並且於上述製品區域內之上述厚度方向一側形成第1配線；及於上述框架區域內之上述厚度方向一側形成較上述第1虛設配線厚之第2虛設配線，並且於上述製品區域內之上述厚度方向一側形成較上述第1配線厚之第2配線。
本製造方法根據上文關於上述配線電路基板集合體片材所敍述之理由相同之理由，適用於在對厚度不同之複數種配線中之每一種抑制厚度不均的同時，形成配線圖案。
圖1至圖3表示作為本發明之配線電路基板集合體片材之一實施方式的集合體片材X。圖1係集合體片材X之局部俯視圖。圖2係集合體片材X之局部放大俯視圖。圖3係集合體片材X中之圖2所示之III-III剖面之剖視圖。
集合體片材X具備基材10、基底絕緣層21、覆蓋絕緣層22、配線圖案30及虛設配線圖案40。
於本實施方式中，基材10係金屬製之軟性基材，具有於一方向(圖1所示之第1方向D1)上延伸之長條片狀。基材10於第1方向D1上之長度例如為1～500 m。基材10於與第1方向D1正交之第2方向D2(寬度方向)上之長度(即，寬度)例如為1～100 cm。基材10之厚度(與第1方向D1及第2方向D2正交之方向之長度)例如為10 μm以上，較佳為15 μm以上，更佳為50 μm以上，且例如為500 μm以下，較佳為300 μm以下。
基材10包含複數個製品區域R1、及形成各製品區域R1周圍之框體的框架區域R2。基材10中，各製品區域R1與框架區域R2相鄰且經由特定數量之連結部(省略圖示)連結。各製品區域R1係藉由自框架區域R2分離而成為單一配線電路基板之基材之部分，具有與作為製造目標之配線電路基板之設計相符之俯視形狀(圖1中，以各製品區域R1於俯視下為矩形之情形為例示進行圖示)。
複數個製品區域R1於基材10上對齊配置。於本實施方式中，特定數量之製品區域R1於第2方向D2上，彼此隔開間隔地配置成一行而形成製品區域行L，複數個製品區域行L於第1方向D1上，彼此隔開間隔地並排配置。製品區域R1之第1方向D1之長度例如為1～100 mm。製品區域R1之第2方向D2之長度例如為1～100 mm。又，形成製品區域行L之製品區域R1之數量例如為1～500。
框架區域R2包含複數個延伸部11(第1延伸部)，其等沿著製品區域行L，於第2方向D2上延伸。各延伸部11於第1方向D1上，隔著開口部與製品區域R1相鄰。於本實施方式中，製品區域行L與延伸部11於第1方向D1上，隔開間隔地位於交替之位置。延伸部11於第1方向D1上之長度(即，延伸部11之寬度)例如為0.1～50 mm。又，製品區域R1與延伸部11之間之開口部G於第1方向D1上之長度(製品區域R1與延伸部11之間之分離距離)例如為0.01～10 mm。
框架區域R2包含複數個延伸部12(第2延伸部)，其等於第1方向D1上延伸。複數個延伸部12包含位於基材10之第2方向D2上之兩端的2條延伸部12a、及位於該等延伸部12a之間之延伸部12b。各延伸部12於第2方向D2上，隔著開口部G與製品區域R1相鄰。延伸部12a於第2方向D2上之長度(即，延伸部12a之寬度)例如為0.1～50 mm。延伸部12b於第2方向D2上之長度(即，延伸部12b之寬度)例如為0.1～50 mm。較佳為，延伸部12a之寬度大於延伸部12b之寬度。又，製品區域R1與延伸部12之間之開口部G於第2方向D2上之長度(製品區域R1與延伸部12之間之分離距離)例如為0.01～10 mm。
作為基材10之材料，例如可例舉金屬箔。作為金屬箔之金屬材料，例如可例舉銅、銅合金、不鏽鋼及42合金。作為不鏽鋼，例如可例舉基於AISI(American Iron and Steel Institute，美國鋼鐵協會)標準之SUS(Steel Use Stainless，日本不鏽鋼標準)304。
基底絕緣層21如圖3所示，位於基材10之厚度方向一面上。於本實施方式中，基底絕緣層21跨及製品區域R1及框架區域R2之整體設置。
作為基底絕緣層21之材料，例如可例舉聚醯亞胺、聚醚腈、聚醚碸、聚對苯二甲酸乙二酯、聚萘二甲酸乙二酯、及聚氯乙烯等樹脂材料(亦可例舉同樣之樹脂材料作為後述覆蓋絕緣層22之材料)。基底絕緣層21之厚度例如為1 μm以上，較佳為3 μm以上，且例如為35 μm以下，較佳為15 μm以下。
配線圖案30於各製品區域R1內，位於基材10之厚度方向一側且位於基底絕緣層21上，包含第1配線圖案30A及第2配線圖案30B。
第1配線圖案30A於基底絕緣層21上具有特定之圖案形狀，如圖2中明確示出，包含第1配線31、位於第1配線31之一端之第1端子部32、及位於第1配線31之另一端之第2端子部33(以第1配線31於第2方向D2上呈直線狀延伸，且第1端子部32與第2端子部33於第2方向D2上分離之形態為例示進行圖示)。
第1配線31之厚度例如為3 μm以上，較佳為5 μm以上，且例如為50 μm以下，較佳為30 μm以下。第1配線31之寬度(與第1配線31之延伸方向正交之方向之尺寸)例如為5 μm以上，較佳為8 μm以上，且例如為100 μm以下，較佳為50 μm以下。
於本實施方式中，第1端子部32及第2端子部33之厚度與第1配線31之厚度相同，例如為3 μm以上，較佳為5 μm以上，且例如為50 μm以下，較佳為30 μm以下。第1配線31之延伸方向(圖1及圖2中為第2方向D2)上之第1端子部32及第2端子部33之尺寸分別例如為110 μm以上，較佳為15 μm以上，且例如為1500 μm以下，較佳為1000 μm以下。第1配線31之寬度方向(圖1及圖2中為第1方向D1)上之第1端子部32及第2端子部33之尺寸分別較佳為大於第1配線31之寬度，例如為10 μm以上，較佳為15 μm以上，且例如為1000 μm以下，較佳為750 μm以下。
作為第1配線圖案30A之材料，例如可例舉銅、鎳、金、焊料、或其等之合金等導體材料，較佳為使用銅(關於後述第2配線圖案30B、第1虛設配線41及第2虛設配線42之材料，亦同樣)。
第2配線圖案30B於基底絕緣層21上具有特定之圖案形狀，如圖2中明確示出，包含：第2配線34、位於第2配線34之一端之第3端子部35、及位於第2配線34之另一端之第4端子部36(以第2配線34於第2方向D2上呈直線狀延伸，且第3端子部35與第4端子部36於第2方向D2上分離之形態為例示進行圖示。又，以第1配線圖案30A與第2配線圖案30B於第1方向D1上位於交替之位置且並排之形態為例示進行圖示)。
第2配線34較第1配線31厚。第2配線34之厚度只要大於第1配線31之厚度，則例如為4 μm以上，較佳為6 μm以上，且例如為60 μm以下，較佳為40 μm以下。第2配線34之厚度相對於第1配線31之厚度的比率例如為1.05以上，較佳為1.1以上，更佳為1.2以上，且例如為10以下，較佳為5以下，更佳為3以下。
第2配線34之寬度(與第2配線34之延伸方向正交之方向之尺寸)較佳為大於第1配線31之寬度。即，第2配線34較佳為具有大於第1配線31之配線寬度。第2配線34之寬度例如為6 μm以上，較佳為9 μm以上，且例如為110 μm以下，較佳為60 μm以下。第2配線34之寬度相對於第1配線31之寬度的比率例如為1.05以上，較佳為1.1以上，更佳為1.2以上，且例如為10以下，較佳為7.5以下，更佳為5以下。
於本實施方式中，第3端子部35及第4端子部36之厚度與第2配線34之厚度相同，例如為4 μm以上，較佳為6 μm以上，且例如為60 μm以下，較佳為40 μm以下。第2配線34之延伸方向(圖1及圖2中為第2方向D2)上之第3端子部35及第4端子部36之尺寸分別例如為10 μm以上，較佳為15 μm以上，且例如為1500 μm以下，較佳為1000 μm以下。第2配線34之寬度方向(圖1及圖2中為第1方向D1)上之第3端子部35及第4端子部36之尺寸分別較佳為大於第2配線34之寬度，例如為10 μm以上，較佳為15 μm以上，且例如為1000 μm以下，較佳為750 μm以下。
配線圖案30中，相鄰之第1配線31及第2配線34之間之分離距離(圖1及圖2中為第1方向D1之分離距離)例如為3 μm以上，較佳為5 μm以上，且例如為500 μm以下，較佳為250 μm以下。
覆蓋絕緣層22於每個製品區域R1內，以於基底絕緣層21之厚度方向一面上覆蓋第1配線31及第2配線34之方式配置，具有特定之圖案形狀(以覆蓋絕緣層22於每個製品區域R1內均為矩形之情形為例示進行圖示。又，圖1及圖2中，第1配線31及第2配線34中經覆蓋絕緣層22覆蓋之部分由虛線表示)。覆蓋絕緣層22未覆蓋第1端子部32、第2端子部33、第3端子部35及第4端子部36，該等端子部露出。
覆蓋絕緣層22距基底絕緣層21之高度(自基底絕緣層21至覆蓋絕緣層22之圖3中上端之距離)在大於第1配線31及第2配線34之厚度之情況下，例如為5 μm以上，較佳為7 μm以上，且例如為70 μm以下，較佳為50 μm以下。
虛設配線圖案40於框架區域R2內，位於基材10之厚度方向一側且位於基底絕緣層21上，包含第1虛設配線41及第2虛設配線42。於本實施方式中，虛設配線圖案40位於框架區域R2之延伸部11上。具體而言，於延伸部11上，第1虛設配線41及第2虛設配線42分別沿著製品區域R1，於第2方向D2上延伸。又，第1虛設配線41及第2虛設配線42於第1方向D1上分離地位於交替之位置且並排(以3條第1虛設配線41與2條第2虛設配線42位於交替之位置且並排之形態為例示進行圖示)。
第1虛設配線41係如下所述與第1配線31同時形成之導體層，且與第1配線31存在對應關係。第1虛設配線41較佳為經由作為貫通基底絕緣層21之導電連接部之通孔(省略圖示)，與金屬製之基材10電性連接。此種構成適用於在集合體片材X之製造過程中，於第1虛設配線41之表面(不與基底絕緣層21相接之表面)利用電鍍法或無電解電鍍法形成鍍Ni膜等保護用鍍覆膜。
又，第1配線31與第1虛設配線41較佳為電性連接。第1配線31與第1虛設配線41可經由金屬製之基材10電性連接。具體而言，藉由設置使第1配線31與基材10電性連接之第1導電連接部(省略圖示)，且設置使第1虛設配線41與基材10電性連接之第2導電連接部(省略圖示)，使得第1虛設配線41與第1配線31可經由金屬製之基材10電性連接(第1導電連接部於配線電路基板之製造過程中被切斷)。
第1虛設配線41之設計厚度與第1配線31之設計厚度相同。第1虛設配線41之厚度例如為3 μm以上，較佳為5 μm以上，且例如為50 μm以下，較佳為30 μm以下。第1虛設配線41之寬度(與第1虛設配線41之延伸方向正交之方向之尺寸)較佳為與第1配線31之寬度相同。第1虛設配線41之寬度例如為5 μm以上，較佳為8 μm以上，且例如為100 μm以下，較佳為50 μm以下。
第2虛設配線42係如下所述與第2配線34同時形成之導體層，且與第2配線34存在對應關係。第2虛設配線42較佳為經由作為貫通基底絕緣層21之導電連接部之通孔(省略圖示)，與金屬製之基材10電性連接。此種構成適用於在集合體片材X之製造過程中，於第2虛設配線42之表面(不與基底絕緣層21相接之表面)利用電鍍法或無電解電鍍法形成鍍Ni膜等保護用鍍覆膜。
又，第2配線34與第2虛設配線42較佳為電性連接。第2配線34與第2虛設配線42可經由金屬製之基材10電性連接。具體而言，藉由設置使第2配線34與基材10電性連接之第3導電連接部(省略圖示)，且設置使第2虛設配線42與基材10電性連接之第4導電連接部(省略圖示)，使得第2虛設配線42與第2配線34可經由金屬製之基材10電性連接(第3導電連接部於配線電路基板之製造過程中被切斷)。
第2虛設配線42之設計厚度與第2配線34之設計厚度相同。又，第2虛設配線42較第1虛設配線41厚。第2虛設配線42之厚度例如為4 μm以上，較佳為6 μm以上，且例如為60 μm以下，較佳為40 μm以下。第2虛設配線42之厚度相對於第1虛設配線41之厚度的比率例如為1.05以上，較佳為1.1以上，更佳為1.2以上，且例如為10以下，較佳為5以下，更佳為3以下。
第2虛設配線42之寬度(與第2虛設配線42之延伸方向正交之方向之尺寸)較佳為與第2配線34之寬度相同。第2虛設配線42之寬度例如為6 μm以上，較佳為9 μm以上，且例如為110 μm以下，較佳為60 μm以下。第2虛設配線42之寬度相對於第1虛設配線41之寬度的比率例如為1.05以上，較佳為1.1以上，更佳為1.2以上，且例如為10以下，較佳為7.5以下，更佳為5以下。
相鄰之第1虛設配線41與第2虛設配線42之間之分離距離例如為5 μm以上，較佳為10 μm以上，且例如為1000 μm以下，較佳為500 μm以下。
上述覆蓋絕緣層22亦可例如圖4所示，配置成具有於基底絕緣層21之厚度方向一面上覆蓋第1虛設配線41及第2虛設配線42之部分(圖4中，經覆蓋絕緣層22覆蓋之第1虛設配線41及第2虛設配線42由虛線表示)。
具有以上構成之集合體片材X能夠採用捲筒形態，即以基材10中形成有配線圖案30及虛設配線圖案40之側之面例如位於外徑側之態樣捲繞。集合體片材X能以捲筒形態搬送及保管。
圖5及圖6表示集合體片材X之製造方法之一例。圖5及圖6係以與圖3相當之剖面變化之形式表示本製造方法。於本製造方法中，對於採用捲筒形態之工件，藉由卷對卷方式實施以下之各種處理及加工，而製造集合體片材X。
於本製造方法中，首先，如圖5A所示，準備未形成有開口部G且未進行加工之基材10(準備步驟)。該基材10具有將被實施加工之第1面10a、及與該第1面10a為相反側之第2面10b，且包含因之後形成開口部G而分離且相鄰之製品區域R1與框架區域R2。於本步驟中，以捲筒形態準備此種基材10。
其次，如圖5B所示，於基材10之第1面10a上形成基底絕緣層21並使其圖案化(第1絕緣層形成步驟)。於本步驟中，首先，於基材10之第1面10a上，塗佈感光性樹脂之溶液(清漆)並使其乾燥，形成塗膜。其次，對基材10上之該塗膜，實施介隔特定光罩之曝光處理、其後之顯影處理、及其後之視需要之烘烤處理。以此方式，於基材10之製品區域R1上及框架區域R2上形成基底絕緣層21。
其次，如圖5C所示，於基底絕緣層21上形成第1配線圖案30A(第1配線31、第1端子部32、第2端子部33)、及第1虛設配線41(第1導體層形成步驟、第1步驟)。於本步驟中，於框架區域R2內之基材10之厚度方向一側形成第1虛設配線41，並且於製品區域R1內之上述厚度方向一側形成包含第1配線31之第1配線圖案30A。
具體而言，首先，以覆蓋基材10之第1面10a及第1面10a之上之基底絕緣層21之方式，例如利用濺鍍法形成晶種層。作為晶種層之材料，例如可例舉Cr、Cu、Ni、Ti、及其等之合金(亦可例舉同樣之材料作為後述晶種層之材料)。其次，於晶種層上形成光阻圖案。光阻圖案具有形狀與第1配線圖案30A及第1虛設配線41之圖案形狀相當之開口部。於光阻圖案之形成過程中，例如將感光性之光阻劑膜貼合於晶種層上而形成光阻膜之後，對該光阻膜實施介隔特定光罩之曝光處理、其後之顯影處理、及其後之視需要之烘烤處理(後述光阻圖案之形成中，亦同樣)。其次，利用電鍍法，使用鍍覆液，使銅等導體材料堆積於光阻圖案之開口部內。其次，藉由蝕刻去除光阻圖案。其次，藉由蝕刻將晶種層中藉由光阻圖案去除而露出之部分去除。如此一來，可同時形成第1配線圖案30A(第1配線31、第1端子部32、第2端子部33)、及第1虛設配線41。
於本步驟中，在框架區域R2上形成第1虛設配線41，並且在製品區域R1上形成第1配線31，上述框架區域R2較製品區域R1上所形成之第1配線31中位於最外側之第1配線31(最外側第1配線31a)更靠外側，且與製品區域R1相鄰。此種步驟適用於針對上述電鍍法中所使用之鍍覆液，抑制最外側第1配線31a之形成部位與其附近之導體材料濃度局部地變高，從而抑制最外側第1配線31a之導體材料堆積量多於其他第1配線31之導體材料堆積量。即，本步驟適用於在抑制第1配線31之厚度不均之同時，形成第1配線31。
於本製造方法中，其次，如圖6A所示，於基底絕緣層21上形成第2配線圖案30B(第2配線34、第3端子部35、第4端子部36)、及第2虛設配線42(第2導體層形成步驟)。於本步驟中，在框架區域R2內之基材10之厚度方向一側形成較第1虛設配線41厚之第2虛設配線42，並且於製品區域R1內之上述厚度方向一側形成包含較第1配線31厚之第2配線34的第2配線圖案30B。
具體而言，首先，以覆蓋基材10之第1面10a、以及第1面10a上之基底絕緣層21、第1配線圖案30A及第1虛設配線41之方式，例如利用濺鍍法形成晶種層。其次，於晶種層上形成光阻圖案。光阻圖案具有形狀與第2配線圖案30B及第2虛設配線42之圖案形狀相當之開口部。其次，利用電鍍法，使銅等導體材料堆積於光阻圖案之開口部內。其次，藉由蝕刻去除光阻圖案。其次，利用蝕刻將晶種層中藉由光阻圖案去除而露出之部分去除。如此一來，可同時形成第2配線圖案30B(第2配線34、第3端子部35、第4端子部36)、及第2虛設配線42。
於本步驟中，在框架區域R2上形成第2虛設配線42，並且在製品區域R1上形成第2配線34，上述框架區域R2較製品區域R1上所形成之第2配線34中位於最外側之第2配線34(最外側第2配線34a)更靠外側，且與製品區域R1相鄰。此種步驟適用於針對上述電鍍法中所使用之鍍覆液，抑制最外側第2配線34a之形成部位與其附近之導體材料濃度局部地變高，從而抑制最外側第2配線34a之導體材料堆積量多於其他第2配線34之導體材料堆積量。即，本步驟適用於在抑制第2配線34之厚度不均之同時，形成第2配線34。
其次，如圖6B所示，於基底絕緣層21上，形成覆蓋配線圖案30(第1配線圖案30A、第2配線圖案30B)之覆蓋絕緣層22(第2絕緣層形成步驟)。於本步驟中，首先，於基材10之第1面10a側塗佈感光性樹脂之溶液(清漆)並使其乾燥，形成塗膜。其次，對該塗膜實施介隔特定光罩之曝光處理、其後之顯影處理、及其後之視需要之烘烤處理。以此方式，可於每個製品區域R1形成覆蓋絕緣層22。
其次，如圖6C所示，於基材10形成開口部G。於本步驟中，藉由對基材10進行介隔特定之蝕刻遮罩之蝕刻處理，而於金屬製之基材10形成開口部G。作為用於蝕刻處理之蝕刻液，例如使用氯化鐵。
例如，藉由經過如上所述之步驟，可製造集合體片材X。於本製造方法中，第2導體層形成步驟亦可於第1導體層形成步驟之前實施。於所製造出之集合體片材X中，藉由將連結特定之製品區域R1與框架區域R2之間之上述連結部(省略圖示)切斷，可將該製品區域R1自集合體片材X切離而作為配線電路基板。
如上所述，集合體片材X具備基材10、配線圖案30及虛設配線圖案40，配線圖案30位於基材10之製品區域R1之厚度方向一側，包含第1配線31及第2配線34(較第1配線31厚)，且虛設配線圖案40位於基材10之框架區域R2之厚度方向一側，包含第1虛設配線41及第2虛設配線42(較第1虛設配線41厚)。
此種構成之集合體片材X適用於在其製造過程中，如上所述，分別實施同時形成基材10之製品區域R1上之第1配線31與框架區域R2上之第1虛設配線41的第1導體層形成步驟、及同時形成製品區域R1上之第2配線34(較第1配線31厚)與框架區域R2上之第2虛設配線42(較第1虛設配線41厚)的第2導體層形成步驟，而抑制第1配線31及第2配線34各者之厚度不均。即，集合體片材X適用於在對厚度不同之複數種配線(第1配線31、第2配線34)中之每一種抑制厚度不均的同時，形成配線圖案30。
集合體片材X中，較佳為第2配線34具有大於第1配線31之配線寬度，且第2虛設配線42具有大於第1虛設配線41之配線寬度。此種構成適用於抑制第1配線31及第2配線34各者之厚度不均。
集合體片材X中，如上所述，虛設配線圖案40包含沿著製品區域R1延伸之複數個第1虛設配線41及複數個第2虛設配線42，第1虛設配線41及第2虛設配線42於與其等之延伸方向正交之方向(圖1及圖2中為第1方向D1)上位於交替之位置。此種構成適用於同時實現框架區域R2內之第1虛設配線41之配置之均等化及第2虛設配線42之配置之均等化。
集合體片材X中之虛設配線圖案40亦可包含第1虛設配線41與第2虛設配線42於厚度方向上相互堆疊之部分。此種構成適用於減小框架區域R2內之虛設配線圖案40形成部位之面積。圖7A至圖7F表示虛設配線圖案40包含第1虛設配線41與第2虛設配線42於厚度方向上堆疊之部分時該部分之積層構造之變化。
圖7A及圖7B所示之例中，第1虛設配線41位於基底絕緣層21之厚度方向一面上，第2虛設配線42位於第1虛設配線41之厚度方向一面上。圖7A所示之例中，第2虛設配線42中位於第1虛設配線41上之部分之寬度與第1虛設配線41之寬度相等。圖7B所示之例中，第2虛設配線42中位於第1虛設配線41上之部分之寬度小於第1虛設配線41之寬度。
圖7C所示之例中，第1虛設配線41位於基底絕緣層21之厚度方向一面上，第2虛設配線42以於基底絕緣層21之厚度方向一側覆蓋第1虛設配線41之方式，堆疊於第1虛設配線41。
圖7D及圖7E所示之例中，第2虛設配線42位於基底絕緣層21之厚度方向一面上，第1虛設配線41位於第2虛設配線42之厚度方向一面上。圖7D所示之例中，第1虛設配線41中位於第2虛設配線42上之部分之寬度與第2虛設配線42之寬度相等。圖7E所示之例中，第1虛設配線41中位於第2虛設配線42上之部分之寬度小於第2虛設配線42之寬度。
圖7F所示之例中，第2虛設配線42位於基底絕緣層21之厚度方向一面上，第1虛設配線41以於基底絕緣層21之厚度方向一側覆蓋第2虛設配線42之方式，堆疊於第2虛設配線42。
10:基材 10a:第1面 10b:第2面 11:延伸部 12:延伸部 12a:延伸部 12b:延伸部 21:基底絕緣層 22:覆蓋絕緣層 30:配線圖案 30A:第1配線圖案 30B:第2配線圖案 31:第1配線 32:第1端子部 33:第2端子部 34:第2配線 35:第3端子部 36:第4端子部 40:虛設配線圖案 41:第1虛設配線 42:第2虛設配線 D1:第1方向 D2:第2方向 G:開口部 L:製品區域行 R1:製品區域 R2:框架區域 X:集合體片材(配線電路基板集合體片材)
圖1係本發明之配線電路基板集合體片材之一實施方式之局部俯視圖。 圖2係圖1所示之配線電路基板集合體片材之局部放大俯視圖。 圖3係圖2所示之III-III剖面之剖視圖。 圖4係圖1所示之配線電路基板集合體片材之一變化例之局部放大俯視圖。 圖5A～圖5C係以與圖3相當之剖面變化之形式示出圖1所示之配線電路基板集合體片材之製造方法之一部分步驟。圖5A表示準備步驟，圖5B表示第1絕緣層形成步驟，圖5C表示第1導體層形成步驟。 圖6A～圖6C表示繼圖5所示之步驟之後之步驟。圖6A表示第2導體層形成步驟，圖6B表示第2絕緣層形成步驟，圖6C表示於金屬基材形成開口部之步驟。 圖7A～圖7F係配線電路基板集合體片材之變化例之局部剖視圖。各變化例之虛設配線圖案具有包含第1虛設配線與第2虛設配線於厚度方向上堆疊之部分的形態。
10:基材
11:延伸部
12:延伸部
22:覆蓋絕緣層
30:配線圖案
30A:第1配線圖案
30B:第2配線圖案
31:第1配線
32:第1端子部
33:第2端子部
34:第2配線
35:第3端子部
36:第4端子部
40:虛設配線圖案
41:第1虛設配線
42:第2虛設配線
D1:第1方向
D2:第2方向
G:開口部
R1:製品區域
X:集合體片材(配線電路基板集合體片材)

Claims (5)

  1. 一種配線電路基板集合體片材，其特徵在於具備： 基材，其包含製品區域、及與該製品區域相鄰之框架區域； 配線圖案，其於上述製品區域內位於上述基材之厚度方向一側，包含第1配線、及較該第1配線厚之第2配線；及 虛設配線圖案，其於上述框架區域內位於上述厚度方向一側，包含第1虛設配線、及較該第1虛設配線厚之第2虛設配線。
  2. 如請求項1之配線電路基板集合體片材，其中上述第2配線具有大於上述第1配線之配線寬度，且上述第2虛設配線具有大於上述第1虛設配線之配線寬度。
  3. 如請求項1之配線電路基板集合體片材，其中上述虛設配線圖案包含：複數個第1虛設配線，其等沿著上述製品區域延伸；及複數個第2虛設配線，其等沿著上述製品區域延伸；且該等複數個第1虛設配線及複數個第2虛設配線於與其等之延伸方向正交之方向上位於交替之位置。
  4. 如請求項1至3中任一項之配線電路基板集合體片材，其中上述虛設配線圖案包含上述第1虛設配線與上述第2虛設配線於上述厚度方向上相互堆疊之部分。
  5. 一種配線電路基板集合體片材之製造方法，其特徵在於包含如下步驟： 準備包含製品區域、及與該製品區域相鄰之框架區域之基材； 於上述框架區域內之上述基材之厚度方向一側形成第1虛設配線，並且於上述製品區域內之上述厚度方向一側形成第1配線；及 於上述框架區域內之上述厚度方向一側形成較上述第1虛設配線厚之第2虛設配線，並且於上述製品區域內之上述厚度方向一側形成較上述第1配線厚之第2配線。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7184865B2 (ja) * 2020-12-14 2022-12-06 日東電工株式会社 配線回路基板集合体シート

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3843027B2 (ja) * 2002-03-12 2006-11-08 日東電工株式会社 プリント配線板の製造方法
JP4050682B2 (ja) * 2003-09-29 2008-02-20 日東電工株式会社 フレキシブル配線回路基板の製造方法
JP4485460B2 (ja) * 2004-12-16 2010-06-23 三井金属鉱業株式会社 フレキシブルプリント配線板
JP2008147381A (ja) * 2006-12-08 2008-06-26 Nitto Denko Corp 配線回路基板の製造方法
JP2009260215A (ja) * 2008-03-25 2009-11-05 Toshiba Corp 半導体装置
JP5136311B2 (ja) * 2008-09-11 2013-02-06 大日本印刷株式会社 サスペンション用基板
JP4740312B2 (ja) * 2008-12-18 2011-08-03 日東電工株式会社 配線回路基板集合体シート
JP5391981B2 (ja) * 2009-02-02 2014-01-15 富士通株式会社 回路基板とその製造方法、及び抵抗素子
JP5502647B2 (ja) * 2010-08-06 2014-05-28 日東電工株式会社 配線回路基板集合体シートおよびその製造方法
JP6912976B2 (ja) * 2017-09-04 2021-08-04 株式会社村田製作所 インダクタ部品
JP7223504B2 (ja) * 2018-03-02 2023-02-16 日東電工株式会社 回路付サスペンション基板集合体および回路付サスペンション基板集合体の製造方法
JP7003012B2 (ja) * 2018-08-10 2022-02-04 日東電工株式会社 配線回路基板集合体シートおよびその製造方法
JP7396789B2 (ja) * 2018-08-10 2023-12-12 日東電工株式会社 配線回路基板、その製造方法および配線回路基板集合体シート

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