TW202207422A - 可程式化記憶體元件 - Google Patents

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Abstract

本揭露提供一種可程式化記憶體元件。該可程式化記憶體元件包括一主動區、一閘極結構以及一反熔絲儲存單元。該主動區形成在一基底中並具有一線性頂視形狀。該閘極結構設置在該基底上並具有一線性部，該線性部與該主動區的一區段交叉，該區段係遠離該主動區的各端部。該反熔絲儲存單元使用該主動區的一部分當作一端子，且還包括一電極以及一介電層。該電極設置在該主動區的該部分上，並與該閘極結構分隔設置，以及該介電層夾置在該主動區的該部分與該電極之間。

Description

可程式化記憶體元件
本申請案主張2020年8月10日申請之美國正式申請案第16/989,268號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種可程式化記憶體元件。特別是有關於一種單次可程式化(one-time-programmable)記憶體元件。
非揮發性記憶體(nonvolatile memory)元件係可保留資料，甚至是當其電源供應切斷時。依據可程式化次數，該等非揮發性記憶體元件還可劃分成多次可程式化(multi-time-programmable，MTP)記憶體元件以及單次可程式化(one-time-programmable，OTP)記憶體元件。使用者可程式化MTP記憶體元件多次，以更改儲存在MTP記憶體元件中的資料。另一方面，一OTP記憶體元件僅能可程式化一次，且儲存在OTP記憶體元件中的資料無法更改。
再者，OTP記憶體元件可分類成一熔絲型以及一反熔絲型。熔絲型OTP記憶體元件在被程式化之前為短路，而在被程式化之後則為開路。反之，反熔絲型OTP記憶體元件在被程式化之前為開路，而在被程式化之後則為短路。相較於熔絲型OTP記憶體元件，反熔絲型OTP記憶體元件能更能與互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)的製造程序相容。儘管如此，當反熔絲OTP記憶體元件尺寸縮小時，反熔絲OTP記憶體元件之精確控制的程式化電壓是具有挑戰性的。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種可程式化記憶體元件。該可程式化記憶體元件具有一主動區，形成在一基底中，並具有一線性頂視形狀；一閘極結構，設置在該基底上，並具有一線性部，該縣性部與該主動區遠離該主動區之二端部的一區段交叉；以及一反熔絲儲存單元，使用該主動區的一部分當作一端子，且還包括一電極以及一介電層，其中該電極設置在該主動區的該部分上，並遠離該閘極結構設置，以及該介電層夾置在該主動區的該部分與該電極之間。
在一些實施例中，該閘極結構形成呈一環形形狀。
在一些實施例中，該主動區之該等端部其中之一係與被該閘極結構側向圍繞的一區域重疊。
在一些實施例中，該主動區的該二端部為一第一端部以及一第二端部，相較於該主動區的該第二端部，該閘極結構比較靠近該主動區的該第一端部，以及相較於該主動區的該第一端部，該反熔絲儲存單元比較靠近該主動區的該第二端部。
在一些實施例中，該可程式化記憶體元件還包括一絕緣結構，形成在該基底中，並側向圍繞該主動區。
在一些實施例中，該閘極結構同時與該絕緣結構以及該主動區的該區段重疊。
在一些實施例中，該可程式化記憶體元件還包括一閘極介電層，選擇地設置在該閘極結構與該主動區的該區段之間。
在一些實施例中，該閘極介電層的一厚度不同於該反熔絲儲存單元之該介電層的一厚度。
在一些實施例中，該可程式化記憶體元件還包括一閘極間隙子，覆蓋該閘極結構的一側壁。
在一些實施例中，該可程式化記憶體元件還包括一接觸栓塞，設置在該閘極結構上，且電性連接到該閘極結構。
在一些實施例中，該接觸栓塞遠離該主動區設置。
在一些實施例中，該接觸栓塞的一上表面大致與該返熔絲儲存單元之該電極的一上表面為共面。
本揭露之另一實施例提供一種可程式化記憶體元件。該可程式化記憶體元件具有一存取電晶體，包括一主動區以及一閘極結構，該主動區形成在一基底中，該閘極結構形成在該基底上，其中該主動區具有一線性頂視形狀，該閘極結構具有一第一部分以及一第二部分，該第一部分與該主動區遠離該主動區之各端部的一區段交叉，以及該第二部分側向遠離該主動區設置；以及一電容器，使用該主動區的一部分當作一端子，以及還包括一電極以及一介電層，其中該電極設置在該主動區的該部分上，並遠離該閘極結構設置，以及該介電層的至少一部分夾置在該電極與該主動區的該部分之間。
在一些實施例中，該閘極結構的該第一與第二部分係相互連接。
在一些實施例中，該主動區的該等端部其中之一係位在該閘極結構的該第一與第二部分之間。
如上所述，依據本揭露之一些實施例的可程式化記憶體元件包含在一反熔絲OTP記憶體陣列中的一記憶體胞，並具有一存取電晶體以及一反熔絲儲存單元，該反熔絲存取單元連接到該存取電晶體的源極端子與汲極端子其中之一。該存取電晶體具有一主動區，該主動區形成在一基底中，且該存取電晶體具有一閘極結構，該閘極結構形成在該基底上。該主動區具有一線性頂視形狀，且該閘極結構具有一線性部，係與該主動區的一區段交叉。該主動區的如此區段係遠離該主動區的兩端部設置，其係特別容易受到微影及/或蝕刻不準確的影響。因此，可較佳地控制該閘極結構與該主動區的一重疊區，因此，該存取電晶體的閘極耦合面積與一臨界電壓受該記憶體元件之製造程序的不準確的影響較小。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1A例示本揭露一些實施例之記憶體元件10的平面示意圖。圖1B為沿圖1之剖線A-A’的剖視示意圖。
請參考圖1A及圖1B，在一些實施例中，記憶體元件10為在一反熔絲單次可程式化(OTP)記憶體陣列中的一記憶體胞。在一些實施例中，記憶體元件10包括一存取電晶體T以及一反熔絲儲存單元AF。反熔絲儲存單元AF電性連接到存取電晶體T的一源極/汲極端子。當記憶體元件10選擇被程式化時，係開啟(turned on)存取電晶體T，以及跨經反熔絲儲存單元AF的一大偏壓係導致反熔絲儲存單元AF的介電崩潰(dielectric breakdown)。據此，形成一固定導電路徑以跨經反熔絲儲存單元AF，以及大大地降低反熔絲儲存單元AF的一電阻。另一方面，若是在一程式化操作期間，並未選擇記憶體元件10的話，則記憶體元件10係維持在一高電阻狀態。在一讀取操作期間，亦開啟存取電晶體T，以及舉例來說，係藉由一感測放大器(圖未示)偵測流經存取電晶體T與反熔絲儲存單元AF的一電流，該感測放大器係連接到反熔絲OTP記憶體陣列。若是記憶體元件10已經選擇被程式化的話，則可偵測到反熔絲儲存單元AF的一低電阻狀態。反之，若是記憶體元件10還未選擇被程式化的話，則可識別反熔絲儲存單元的一高電阻狀態。
存取電晶體T的一主動區AA係界定在一基底100中。主動區AA係為一井區，而井區包含存取電晶體T的源極區、汲極區以及通道區，而源極區與汲極區其中之一(例如在下列段落中描述的摻雜區110、112)係亦當成反熔絲儲存單元AF的一端子的功能。基底100可為一半導體晶圓或一絕緣體上覆半導體(COI)晶圓。舉例來說，半導體晶圓或SOI晶圓的一半導體材料可包括一元素半導體(例如Si、Ge或類似物)、一化合物半導體(例如III-V族化合物半導體、SiC或類似物)、一半導體合金(例如SiGe或III-V族半導體合金)或其組合。在一些實施例中，基底100摻雜有一第一導電類型或一第二導電類型，而第二導電類型係與第一導電類型互補。舉例來說，第一導電類型可為N型，以及第二導電類型可為P型，依此類推。
主動區AA可藉由一絕緣結構102而界定在基底100中。為了更具體，多個主動區AA可被絕緣結構102側向圍繞。在一些實施例中，如圖1B所示，絕緣結構102係為一淺溝隔離結構。在如此的實施例中，絕緣結構102從基底100的一上表面延伸進入基底100至一深度。絕緣結構102的此深度可大於主動區AA的一深度。或者是，絕緣結構102的深度可小於或等於主動區AA的深度。絕緣結構102係由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽或其組合。
存取電晶體T可包括一通道區104、一閘極介電層106、一閘極結構108以及摻雜區110、112。閘極結構108可當作存取電晶體T的一閘極端子之功能，以及該等摻雜區110、112可當成存取電晶體T之源極與汲極端子之功能。再者，通道區104與該等摻雜區110、112形成在主動區AA的一淺部(shallow part)中。通道區104與該等摻雜區110、112分別從基底100的上表面延伸進入基底100至一深度，該深度係小於主動區AA的深度，且通道區104係位在該等摻雜區110、112之間。再者，通道區104係同時與閘極介電層106以及閘極結構108重疊，且閘極介電層106設置在通道區104與閘極結構108之間。在一些實施例中，通道區104的一導電類型係與摻雜區110、112的一導電類為互補。舉例來說，若是存取電晶體T為一N型電晶體的話，則通道區104的導電類型可為P型，同時摻雜區110、112的導電類型可為N型。或者是，若是存取電晶體T為一P型電晶體的話，通道區104的導電類型可為N型，同時摻雜區110、112的導電類型可為P型。此外，主動區AA的一導電類型可相同於通道區104的導電類型，除了主動區AA的一摻雜濃度可低於通道區104的一摻雜濃度。在一些實施例中，閘極介電層106的一材料可包括氧化矽或一高介電常數(high-k)介電材料(例如具有大於4之介電常數的一介電材料)。
在一些實施例中，閘極結構108包括一閘極電極GE以及至少一接觸層CL，接觸層CL係設置在閘極電極GE上。舉例來說，如圖1B所示，二接觸層CL係堆疊在閘極電極GE上。閘極電極GE與該等接觸層CL係分別由一導電材料所製。在一些實施例中，用於形成閘極電極GE與該等接觸層CL的導電材料係相互不同。舉例來說，閘極電極GE可由多晶矽所製，較下面的接觸層CL可由氮化鈦所製，以及較上面的接觸層CL可由鎢所製。再者，閘極電極GE可具有一厚度，係更加較大於該等接觸層CL的各厚度。此外，該等接觸層CL的各厚度可相互不同。舉例來說，較下面之接觸層CL的厚度可小於較上面之接觸層CL的厚度。再者，在一些實施例中，存取電晶體T還包括一閘極間隙子GS。閘極間隙子GS係覆蓋閘極介電層106與閘極結構108的各側壁，並可由一隔離材料(例如氧化矽、氮化矽、氮氧化矽、類似物或其組合)所製。在閘極結構108包括設置在閘極電極GE上的該等接觸層CL的那些實施例中，該等接觸層CL的一最上表面可稍微低於閘極間隙子GS的一最上端。雖然閘極間隙子GS在圖1A及圖1B係被描述成一單一層，但是替代地，閘極間隙子GS可包括由相同或是不相同之隔離材料所製的多層。
如圖1A所示，主動區AA具有一線性頂視形狀，以及閘極結構108形成呈一環形形狀。主動區AA的一線性部係與閘極結構108的一線性部交叉，以及被閘極結構108的線性部所覆蓋。主動區AA的如此重疊部係遠離主動區AA的多個端部E。在一些實施例中，主動區AA的其中一端部E(亦標示成一端部E1)係與被環形形狀之閘極結構108所包圍的一區域重疊，同時主動區AA的另一端部E(亦標示成一端部E2)係遠離閘極結構108設置。通道區104位在主動區AA與閘極結構108重疊的該部分，因此未顯示在圖1A中。另一方面，摻雜區110、112從重疊部延伸到主動區AA之端部E1、E2。換言之，摻雜區110、112可不被閘極結構108所覆蓋。在一些實施例中，相較於主動區AA的另一端部E2，主動區AA與閘極結構108重疊的該部分係較接近主動區AA的端部E1。在如此的實施例中，摻雜區110、112的其中之一係大於另一個。舉例來說，如圖1A所示，相較於主動區AA遠離閘極結構108之端部E2，主動區AA與閘極結構108重疊的該部分係較接近主動區AA與被閘極結構108所包圍之該區域重疊的端部E1。據此，延伸到主動區AA遠離閘極結構108之端部E2的摻雜區112，係大於延伸到主動區AA之端部E1的摻雜區110。再者，在一些實施例中，閘極介電層106選擇地形成在閘極結構108與主動區AA(如圖1B所示)之間。在這些實施例中，閘極結構108的一部分係藉由閘極介電層106而與主動區AA分開設置，同時閘極結構108的剩餘部分係接觸絕緣結構102而無須在其間設置一閘極介電層。
另參考圖1A，在一些實施例中，閘極結構108形成呈接近一矩形環形形狀，其係可劃分成四個線區段。閘極結構108的一第一線區段(例如圖1A所示閘極結構108的右線區段)係與主動區AA交叉。閘極結構108的一第二線區段(例如圖1A所示閘極結構108的左線區段)係大致平行於閘極結構108的第一線區段。閘極結構108的第三與第四線區段(例如圖1A所示閘極結構108的上、下線區段)係大致垂直於閘極結構108的第一與第二線區段，且在閘極結構108的第一與第二線區段之間延伸。在一些實施例中，閘極結構108之第二線區段的一寬度係更加大於閘極結構108之第一、第三與第四線區段的各寬度。在這些實施例中，被閘極結構108所包圍的該區域係從閘極結構的一中心偏移。舉例來說，如此區域係從閘極結構108的中心偏移到閘極結構108的一右側(如圖1A所示)。
再者，一接觸栓塞114可設置在閘極結構108上。在閘極結構108包括閘極電極GE與接觸層CL的那些實施例中，接觸栓塞114豎放在接觸層CL上。此外，在閘極結構108形成在接近呈一矩形環形形狀的那些實施例中，接觸栓塞114豎放在閘極結構108具有一相對大寬度的線區段上(例如請參考圖1A所描述之閘極結構108的第二線區段)。再者，在一些實施例中，如圖1A所示，接觸栓塞114具有一線性頂視形狀，其一延伸方向係與線性形狀的主動區AA之一延伸方向交叉(或是垂直)。接觸栓塞114係由一導電材料所製。舉例來說，這導電材料可包含鎢、銅、類似物或其組合。
在一些實施例中，反熔絲儲存單元AF為一電容器。在一程式化操作期間，一大偏壓設定跨經反熔絲儲存單元AF的二端子，以使那些二端子在該等端子之間的介電崩潰而短路。在如此的實施例中，反熔絲儲存單元AF具有一介電層116，設置在該二端子之間。在程式化操作期間之介電崩潰係發生在介電層116。在一些實施例中，摻雜區112可當成翻熔絲儲存單元AF之其中一端子的功能。在這些實施例中，介電層116設置在摻雜區112上。在一些實施例中，介電層116的一材料可相同於閘極介電層106的材料。或者是，介電層116與閘極介電層106係由不同的材料所製。此外，在一些實施例中，介電層116的一厚度可大於閘極介電層106的一厚度。在另外的實施例中，介電層116的厚度可等於或小於閘極介電層106的厚度。再者，反熔絲儲存單元AF的另一個端子可為一電極118，係豎放在介電層116上。在一些實施例中，如圖1A所示，電極118形成呈線性形狀，且線性形狀之電極118的一延伸方向可大致對準線性形狀之主動區AA的一延伸方向。在這些實施例中，夾置在電極118與摻雜區112之間的介電層116亦可具有一線性形狀，以及介電層116的一側壁可大致與電極118的一側壁為共面。電極118係由一導電材料所製。舉例來說，這導電材料可包含鎢、銅、類似物或其組合。
在一些實施例中，多個隔離層120、122係堆疊在基底100上。存取電晶體T的閘極介電層106、閘極結構108以及閘極間隙子GS係形成在隔離層120中，且被隔離層120側向圍繞。在一些實施例中，隔離層120的一上表面大致對準閘極間隙子GS的最上端，且稍微高於最上面接觸層CL的一上表面。此外，反熔絲儲存單元AF之介電層116與電極118的一下部係亦形成在隔離層120中，且被隔離層120側向圍繞。另一方面，隔離層122設置在隔離層120上。在此方式中，存取電晶體T之最上面接觸層CL的上表面係被隔離層122所覆蓋，以及豎放在最上面接觸層CL上的接觸栓塞114係被隔離層122側面圍繞。類似地，反熔絲儲存單元AF之電極118的上部係被隔離層122側向圍繞。隔離層120、122係分別由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽或類似物。在一些實施例中，用於形成隔離層120、122的隔離材料可為相互不同。在另外的實施例中，隔離層120、122可由相同隔離材料所製。
如上所述，在記憶體元件10中之存取電晶體T的主動區AA係形成呈一線性形狀，且與閘極結構108的一線性部交叉，而該線性部係位在遠離主動區AA之二端部E1、E2之一區段處。在製造期間，主動區AA的各端部E1、E2係特別容易受到微影及/或蝕刻不準確的影響，而且各端部E1、E2的尺寸及/或形狀可能會偏離原始佈局設計。同時，若是一電晶體的一主動區與該電晶體之其中一端部處的一閘極結構重疊的話，則其係難以控制一閘極耦合區以及該電晶體的臨界電壓。反之，由於本揭露的該等實施例係避免使用主動區AA的任一端部E1、E2當作存取電晶體T的一閘極耦合區，所以可有效避免前述的問題。因此，可較佳地控制依據本揭露該等實施例之存取電晶體T的一閘極耦合區以及一臨界電壓。
圖2例示圖1A及圖1B所示之一種記憶體元件10之製備方法的流程示意圖。圖3A到圖3O為如圖2所示在不同階段之各結構的剖視示意圖。應當理解，如圖3A到圖3O所示的剖視示意圖係沿在圖1A中描繪之剖線A-A’所裁切。
請參考圖2及圖3A，執行步驟S11，以及一凹陷RS形成在基底100的一表面處。凹陷RS界定接下來所形成之絕緣結構102的一位置。換言之，凹陷RS將容納在接下來之步驟所形成的絕緣結構102。請參考如圖1A所述，主動區AA係被絕緣結構102側向圍繞，因此基底100被凹陷RS側向圍繞的一部分係界定接下來所形成之主動區AA的一位置。在一些實施例中，用於形成凹陷RS的一方法可包括一微影製程以及一蝕刻製程(例如一非等向性蝕刻製程)。
請參考圖2及圖3B，執行步驟S13，以及一隔離材料充填進入凹陷RS，以形成絕緣結構102。隔離材料可藉由一沉積製程進行充填，例如一化學氣相沉積(CVD)製程。在一些實施例中，填滿凹陷RS的隔離材料可初始延伸在基底100的上表面上，以及還可執行一平坦化製程，以移除隔離材料位在基底100之上表面上的各部分。舉例來說，平坦化製程可包括一化學機械研磨(CMP)製程、一蝕刻製程或其組合。
請參考圖2及圖3C，執行步驟S15，以及形成主動區AA。在一些實施例中，用於形成主動區AA的一方法包括執行一離子植入製程在基底100被絕緣層102側向圍繞的該部分上。在此等實施例中，在離子植入製程期間，絕緣結構102可當作一遮罩的功能，以及主動區AA的形成可視為自對準製程。
請參考圖2及圖3D，執行步驟S17，以及通道區104形成在主動區AA中。在一些實施例中，用於形成通道區104的一方法包括形成一遮罩圖案(圖未示)在基底100上。遮罩圖案具有一開口，用於界定通道區104的一位置。在形成遮罩圖案之後，執行一離子植入製程，以形成通道區104。遮罩圖案係被用於界定此離子植入製程的一摻雜區(例如通道區104的一跨度(span))。在通道區104形成之後，可移除遮罩圖案。在一些實施例中，遮罩圖案為一光阻圖案。在其他實施例中，遮罩圖案為一硬遮罩圖案，並可由下列材料所製：氧化矽、氮化矽、類似物或其組合。
請參考圖2及圖3E，執行步驟S19，以及一介電材料106’、一閘極電極層GE’以及至少一接觸材料層CL’(例如兩個接觸材料層CL’)形成在基底100上。在一些實施例中，介電材料層106’選擇地形成在主動區AA上，同時閘極電極層GE’與接觸材料層CL’整體形成在基底100上。在如此的實施例中，用於形成閘極介電材料層106’的一方法可包括一氧化製程，同時用於形成閘極電極層GE’與接觸材料層CL’的方法可分別包括一沉積製程(例如一CVD製程)。在其他的實施例中，介電材料層106’係整體覆蓋基底100，並可藉由一沉積製程(例如一CVD製程)所形成。
請參考圖2及圖3F，執行步驟S21，以及圖案化介電材料層106’、閘極電極層GE’以及接觸材料層CL’，以分別形成閘極介電層106、閘極電極GE以及接觸層CL。閘極介電層106與閘極結構108的一部分(包括閘極電極GE以及接觸層CL)係重疊通道區104。在一些實施例中，用於圖案化這些層的一方法包括一微影製程以及一或多個蝕刻製程。
請參考圖2及圖3G，執行步驟S23，以及一間隙子層GS’形成在目前的結構上。間隙子層GS’可整體覆蓋絕緣結構102、主動區AA、通道區104、閘極介電層106與閘極結構108的各暴露表面。在一些實施例中，用於形成間隙子層GS’的一方法包括一沉積製程，例如一CVD製程。
請參考圖2及圖3H，執行步驟S25，以及部分移除間隙子層GS’，以形成閘極間隙子GS。在一些實施例中，用於形成閘極間隙子GS的一方法包括執行一非等向性蝕刻製程。在非等向性蝕刻製程期間，移除間隙子層GS’的各水平延伸部分，同時成形間隙子層GS’的各垂直延伸部分，以形成閘極間隙子GS。再者，在一些實施例中，在非等向性蝕刻製程期間，可消耗最上面接觸層CL的一表皮部分。因此，最上面接觸層CL的一上表面可稍微低於閘極間隙子GS的最上端。
請參考圖2及圖3I，執行步驟S27，以及摻雜區110、112形成在主動區AA中。用於形成摻雜區110、112的一方法可包括一離子植入製程。在此離子植入製程期間，閘極結構108、閘極間隙子GS與絕緣結構102係當成遮罩的功能，以使摻雜區110、112的形成可為一自對準製程。主動區AA未被閘極結構108與閘極間隙子GS所覆蓋的各部分係可進行離子植入製程，同時主動區AA被閘極結構108與閘極間隙子GS所覆蓋的一部分則不進行離子植入製程。再者，可執行一熱處理，以使佈值進入主動區AA之各暴露部分的各摻雜物可擴散到被閘極間隙子GS所覆蓋˙一區域。
請參考圖2及圖3J，執行步驟S29，以及隔離層120形成在基底100上。在一些實施例中，用於形成隔離層120的一方法包括一沉積製程，例如一CVD製程。隔離層120可初始覆蓋閘極結構108的一上表面，然後可執行一平坦化製程，以移除隔離層120位在閘極結構108上的各部分。閘極結構108與閘極間隙子GS係被均勻形成之隔離層120所側向圍繞。舉例來說，平坦化製程可包括一CMP製程、一蝕刻製程或其組合。在一些實施例中，在平坦化製程期間，可消耗最上面接觸層CL的一表皮部分。因此，最上面接觸層CL的一上表面可稍微低於閘極間隙子GS的最上端。
請參考圖2及圖3K，執行步驟S31，以及隔離層122形成在隔離層120上。在一些實施例中，用於形成隔離層120的一方法包括一沉積製程，例如一CVD製程。此外，還可執行一平坦化製程在隔離層120上。舉例來說，平坦化製程可包括一CMP製程、一蝕刻製程或其組合。
請參考圖2及圖3L，執行步驟S33，以及一開口W1形成在隔離層120、122的堆疊中。開口W1係在接下來的步驟中被反熔絲儲存單元AF的介電層116與電極118所填滿。用於形成開口W1的一方法可包括一微影製程以及一或多個蝕刻製程。
請參考圖2及圖3M，執行步驟S35，以及介電層116形成在開口W1中。在一些實施例中，介電層116選擇地覆蓋摻雜區112藉由開口W1暴露的一部分。在此等實施例中，用於形成介電層116的一方法可包括一氧化製程，以及介電層116的形成可視為一自對準製程。
請參考圖2及圖3N，執行步驟S37，以及一開口W2形成在隔離層122中。藉由設置開口W2，可界定接下來所形成之接觸栓塞114的一位置。開口W2穿經隔離層122，並暴露閘極結構108的一部分。舉例來說，閘極結構108之最上面接觸層CL的一上表面係藉由開口W2而暴露。在一些實施例中，用於形成開口W2的一方法包括一微影製程以及一蝕刻製程。
請參考圖2及圖3O，執行步驟S39，以及一導電材料CM形成在目前結構上。導電材料CM將被圖案化，以在接下來的步驟形成電極118與接觸栓塞114。現在，導電材料填滿開口W1、W2，並覆蓋隔離層122的一上表面。在一些實施例中，用於形成導電材料CM的一方法包括一沉積製程(例如一物理氣相沉積(PVD)製程)、一鍍覆(plating)製程或其組合。
請參考圖2及圖1B，執行步驟S41，以及移除導電材料CM位在隔離層122之上表面上的各部分。另一方面，導電材料CM的各部分係保留在開口W1、W2中，並形成電極118以及接觸栓塞114。在一些實施例中，一平坦化製程係用於形成電極118以及接觸栓塞114。舉例來說，平坦化製程包括一CMP製程、一蝕刻製程或其組合。
至此，係已完成用於形成記憶體元件10的製備方法。記憶體元件10還可進行其他用於形成額外元件的處理步驟，舉例來說，該等額外元件係例如一字元線、一位元線以及一源極線(source line)。
圖4例示本揭露一些實施例之記憶體元件10a的剖視示意圖。請參考圖1B及圖4，如圖4所示的記憶體元件10a係類似於如圖1B所示的記憶體元件10，除了在如圖4所示之記憶體元件10a中一反熔絲儲存單元AF’的一介電層116’還覆蓋隔離層120、122的各側壁之外。在一些實施例中，介電層116’共形形成在如圖3M所示之開口W1中，然後，電極118被填入到藉由介電層116’所界定的凹陷中。據此，電極118的一下表面以及一側壁係被介電層116’所覆蓋。在這些實施例中，介電層116’係藉由一沉積製程所形成，例如一CVD製程。
圖5例示本揭露一些實施例之記憶體元件10b的平面示意圖。如圖5所示之記憶體元件10b係類似於如圖1A所示的記憶體元件10。將僅描述其間的差異，類似或相同部分將不再重複。請參考圖5，在一些實施例中，閘極結構108’形成如一開放環形，而不是一封閉環形。舉例來說，如圖5所示，閘極結構108’的一頂視形狀可類似於一旋轉的C形形狀。與主動區AA之端部E1重疊的區域並未完全被閘極結構108’所圍繞。
如上所述，本揭露之一些實施例的可程式化記憶體元件為包含一反熔絲OTP記憶體陣列中的一記憶體胞，並具有一存取電晶體以及一反熔絲儲存單元，該反熔絲存取單元連接到該存取電晶體的源極端子與汲極端子其中之一。該存取電晶體具有一主動區，該主動區形成在一基底中，且該存取電晶體具有一閘極結構，該閘極結構形成在該基底上。該主動區具有一線性頂視形狀，且該閘極結構具有一線性部，係與該主動區的一區段交叉。該主動區的如此區段係遠離該主動區的兩端部設置，其係特別容易受到微影及/或蝕刻不準確的影響。因此，可較佳地控制該閘極結構與該主動區的一重疊區，因此，該存取電晶體的閘極耦合面積與一臨界電壓受該記憶體元件之製造程序的不準確的影響較小。
本揭露之一實施例提供一種可程式化記憶體元件。該可程式化記憶體元件具有一主動區，形成在一基底中，並具有一線性頂視形狀；一閘極結構，設置在該基底上，並具有一線性部，該縣性部與該主動區遠離該主動區之二端部的一區段交叉；以及一反熔絲儲存單元，使用該主動區的一部分當作一端子，且還包括一電極以及一介電層，其中該電極設置在該主動區的該部分上，並遠離該閘極結構設置，以及該介電層夾置在該主動區的該部分與該電極之間。
本揭露之另一實施例提供一種可程式化記憶體元件。該可程式化記憶體元件具有一存取電晶體，包括一主動區以及一閘極結構，該主動區形成在一基底中，該閘極結構形成在該基底上，其中該主動區具有一線性頂視形狀，該閘極結構具有一第一部分以及一第二部分，該第一部分與該主動區遠離該主動區之各端部的一區段交叉，以及該第二部分側向遠離該主動區設置；以及一電容器，使用該主動區的一部分當作一端子，以及還包括一電極以及一介電層，其中該電極設置在該主動區的該部分上，並遠離該閘極結構設置，以及該介電層的至少一部分夾置在該電極與該主動區的該部分之間。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:記憶體元件 10a:記憶體元件 10b:記憶體元件 100:基底 102:絕緣結構 104:通道區 106:閘極介電層 106’:介電材料 108:閘極結構 108’:閘極結構 110:摻雜區 112:摻雜區 114:接觸栓塞 116:介電層 116’:介電層 118:電極 120:隔離層 122:隔離層 AA:主動區 AF:反熔絲儲存單元 AF’:反熔絲儲存單元 CL:接觸層 CL’:接觸材料層 CM:導電材料 E:端部 E1:端部 E2:端部 GE:閘極電極 GE’:閘極電極層 GS:閘極間隙子 GS’:間隙子層 RS:凹陷 T:存取電晶體 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S29:步驟 S31:步驟 S33:步驟 S35:步驟 S37:步驟 S39:步驟 S41:步驟 W1:開口 W2:開口
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A例示本揭露一些實施例之記憶體元件的平面示意圖。 圖1B為沿圖1之剖線A-A’的剖視示意圖。 圖2例示圖1A及圖1B所示之記憶體元件之製備方法的流程示意圖。 圖3A到圖3O例示圖2所示之製備方法在不同階段之各結構的剖視示意圖。 圖4例示本揭露一些實施例之記憶體元件的剖視示意圖。 圖5例示本揭露一些實施例之記憶體元件的平面示意圖。
10:記憶體元件
100:基底
102:絕緣結構
104:通道區
106:閘極介電層
108:閘極結構
110:摻雜區
112:摻雜區
114:接觸栓塞
116:介電層
118:電極
120:隔離層
122:隔離層
AF:反熔絲儲存單元
CL:接觸層
GE:閘極電極
GS:閘極間隙子
T:存取電晶體

Claims (15)

  1. 一種可程式化記憶體元件，包括： 一主動區，形成在一基底中，並具有一線性頂視形狀； 一閘極結構，設置在該基底上，並具有一線性部，該縣性部與該主動區遠離該主動區之二端部的一區段交叉；以及 一反熔絲儲存單元，使用該主動區的一部分當作一端子，且還包括一電極以及一介電層，其中該電極設置在該主動區的該部分上，並遠離該閘極結構設置，以及該介電層夾置在該主動區的該部分與該電極之間。
  2. 如請求項1所述之可程式化記憶體元件，其中該閘極結構形成呈一環形形狀。
  3. 如請求項2所述之可程式化記憶體元件，其中該主動區之該等端部其中之一係與被該閘極結構側向圍繞的一區域重疊。
  4. 如請求項1所述之可程式化記憶體元件，其中該主動區的該二端部為一第一端部以及一第二端部，相較於該主動區的該第二端部，該閘極結構比較靠近該主動區的該第一端部，以及相較於該主動區的該第一端部，該反熔絲儲存單元比較靠近該主動區的該第二端部。
  5. 如請求項1所述之可程式化記憶體元件，還包括一絕緣結構，形成在該基底中，並側向圍繞該主動區。
  6. 如請求項5所述之可程式化記憶體元件，其中該閘極結構同時與該絕緣結構以及該主動區的該區段重疊。
  7. 如請求項6所述之可程式化記憶體元件，還包括一閘極介電層，選擇地設置在該閘極結構與該主動區的該區段之間。
  8. 如請求項7所述之可程式化記憶體元件，其中該閘極介電層的一厚度不同於該反熔絲儲存單元之該介電層的一厚度。
  9. 如請求項1所述之可程式化記憶體元件，還包括一閘極間隙子，覆蓋該閘極結構的一側壁。
  10. 如請求項1所述之可程式化記憶體元件，還包括一接觸栓塞，設置在該閘極結構上，且電性連接到該閘極結構。
  11. 如請求項10所述之可程式化記憶體元件，其中該接觸栓塞遠離該主動區設置。
  12. 如請求項10所述之可程式化記憶體元件，其中該接觸栓塞的一上表面大致與該返熔絲儲存單元之該電極的一上表面為共面。
  13. 一種可程式化記憶體元件，包括： 一存取電晶體，包括一主動區以及一閘極結構，該主動區形成在一基底中，該閘極結構形成在該基底上，其中該主動區具有一線性頂視形狀，該閘極結構具有一第一部分以及一第二部分，該第一部分與該主動區遠離該主動區之各端部的一區段交叉，以及該第二部分側向遠離該主動區設置；以及 一電容器，使用該主動區的一部分當作一端子，以及還包括一電極以及一介電層，其中該電極設置在該主動區的該部分上，並遠離該閘極結構設置，以及該介電層的至少一部分夾置在該電極與該主動區的該部分之間。
  14. 如請求項13所述之可程式化記憶體元件，其中該閘極結構的該第一與第二部分係相互連接。
  15. 如請求項13所述之可程式化記憶體元件，其中該主動區的該等端部其中之一係位在該閘極結構的該第一與第二部分之間。
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