TW202147776A - 使用具有自校正能力的多相濾波器的時鐘產生架構 - Google Patents

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Abstract

描述了一種同相/正交（I/Q）時鐘產生器。所產生的I/Q時鐘包括多相濾波器，多相濾波器被配置為回應於回應單端輸入時鐘信號而產生的兩相正交時鐘信號來產生四相正交時鐘信號。所產生的I/Q時鐘亦包括相位內插器，相位內插器被配置為從四相正交時鐘信號產生輸出四相正交時鐘信號。所產生的I/Q時鐘亦包括耦合到相位內插器的輸出端的多相濾波器調諧電路。多相濾波器調諧電路被配置為產生用於多相濾波器的控制電壓以調諧來自多相濾波器的四相正交時鐘信號。

Description

使用具有自校正能力的多相濾波器的時鐘產生架構
本專利申請案主張於2020年6月2日提出申請的並且其標題為「使用具有自校正能力的多相濾波器的時鐘產生架構（CLOCK GENERATION ARCHITECTURE USING A POLY-PHASE FILTER WITH SELF-CORRECTION CAPABILITY）」的美國專利申請案第16,890,820號的優先權，其揭示內容經由引用被明確地全部併入本文。
本案大體而言係關於時鐘產生，並且更具體地，係關於使用具有自校正能力的多相濾波器的時鐘產生架構。
電子設備，如電腦、智慧手機、行動設備、物聯網路（IoT）設備和其他類似的行動平臺設備，不斷推動對更快資料的需求。在行動平臺設備中使用的習知通訊鏈路可能無法處理和促進由此種行動平臺設備消耗的大量資料。滿足此種不斷膨脹的資料量的一個選擇是使用高速串列介面來實現晶片到晶片的通訊。例如，無線通訊系統中的無線設備（例如，蜂巢式電話或智慧型電話）可以使用射頻積體電路（RFIC）晶片傳輸和接收用於雙向通訊的資料。RFIC晶片可以使用晶片到晶片串列化/解串化（SERDES）鏈路與無線設備的數據機晶片通訊。
不幸的是，習知晶片到晶片SERDES鏈路的時鐘規範不足以支援通訊增強，例如第五代（5G）通訊以及未來的第六代（6G）通訊。需要一種時鐘方案來實現支援5G/6G通訊的晶片到晶片的SERDES鏈路。
描述了一種同相/正交（I/Q）時鐘產生器。所產生的I/Q時鐘包括多相濾波器，多相濾波器被配置為回應於回應單端輸入時鐘信號而產生的兩相正交時鐘信號來產生四相正交時鐘信號。所產生的I/Q時鐘亦包括相位內插器，相位內插器被配置為從四相正交時鐘信號產生輸出四相正交時鐘信號。所產生的I/Q時鐘亦包括耦合到相位內插器的輸出的多相濾波器調諧電路。多相濾波器調諧電路被配置為產生用於多相濾波器的控制電壓以調諧來自多相濾波器的四相正交時鐘信號。
描述了一種用於產生四相正交時鐘信號的方法。該方法包括以下步驟：回應於單端輸入時鐘信號產生正交時鐘信號。該方法亦包括以下步驟：回應於來自回饋迴路中的多相濾波器（PPF）調諧電路的控制電壓，由PPF從正交時鐘信號產生四相正交時鐘信號的類比版本。該方法亦包括以下步驟：經由相位內插器從放大的四相同相/正交（I/Q）時鐘產生數位輸出四相正交時鐘信號。該方法包括以下步驟：將數位輸出四相正交時鐘信號回饋到PPF調諧電路。
描述了一種同相/正交（I/Q）時鐘產生器。所產生的I/Q時鐘包括多相濾波器，多相濾波器被配置為回應於回應單端輸入時鐘信號而產生的兩相正交時鐘信號來產生四相正交時鐘信號。所產生的I/Q時鐘亦包括相位內插器，相位內插器被配置為從四相正交時鐘信號產生輸出四相正交時鐘信號。所產生的I/Q時鐘亦包括用於產生用於多相濾波器的控制電壓以調諧來自多相濾波器的四相正交時鐘信號的構件。
下文將描述本案的附加特徵和優點。熟習此項技術者應當理解，本案內容可容易地用作修改或設計其他結構以實現本案內容的相同目的的基礎。熟習此項技術者亦應認識到，此種等效結構不偏離如所附請求項中所述的本案的教示。當結合附圖考慮時，從下文的描述中將更好地理解關於其組織和操作方法的被認為是本案的特徵的新穎特徵，以及進一步的目的和優點。然而，應明確理解的是，提供每個圖僅用於說明和描述的目的，而不意欲作為本案的限制的定義。
下文結合附圖闡述的詳細描述意欲作為各種配置的描述，而不是意欲表示其中可以實踐所描述的概念的唯一配置。詳細描述包括用於提供對各種概念的透徹理解的具體細節。然而，對於熟習此項技術者而言，顯而易見的是，可以在沒有該等具體細節的情況下實踐該等概念。在某些情況下，眾所周知的結構和元件以方塊圖形式圖示，以避免模糊該等概念。
基於教示，熟習此項技術者應當理解，本案的範疇意欲覆蓋本案的任何態樣，無論是獨立於本案的任何其他態樣實施還是與本案的任何其他態樣結合實施。例如，可以使用所述的任何數量的態樣來實現裝置或實踐方法。該裝置例如可以是計算系統（例如，伺服器、資料中心、桌上型電腦）、行動計算設備（例如，膝上型電腦、蜂巢式電話、車輛等）、物聯網路設備以及虛擬實境或增強現實系統中的一個。此外，本案的範疇意欲覆蓋使用除所述揭示的各個態樣之外的其他結構、功能或結構和功能來實踐的此種裝置或方法。應當理解，所揭示的揭示內容的任何態樣可以由請求項的一或多個元素來體現。
如所描述的，術語「及/或」的使用意欲表示「包含性的或」，並且術語「或」的使用意欲表示「排他性的或」。如所描述的，在整個說明書中使用的術語「耦合的」意味著「經由電氣、機械或其他的介入連接（例如開關）直接或間接地連接」，並且不一定限於實體連接。此外，該等連接可以使物件永久連接或可釋放地連接。連接可以經由開關。如所描述的，通篇本說明書使用的術語「接近」意味著「鄰近、非常接近、緊鄰或接近。」如所描述的，通篇本說明書使用的術語「在…上」在某些配置中意味著「直接地在…上」，在其他配置中意味著「間接地在…上」。如所描述的，在整個本說明書中使用的術語「低阻抗」意味著「低電壓擺動，大電流」。如所描述的，在整個本說明書中使用的術語「高阻抗」意味著「高電壓擺動，小電流」。
儘管描述了特定態樣，但該等態樣的許多變化和排列落在本案的範疇內。儘管提到了較佳態樣的一些優點和優勢，但本案的範疇並不意欲限於特定的優點、用途或目標。相反，本案的各態樣意欲廣泛地適用於不同的技術、系統配置、網路和協定，其中一些以實例的方式在附圖和以下較佳態樣的描述中說明。詳細描述和附圖僅僅是說明本案，而不是限制由所附請求項及其均等物定義的本案的範疇。
電子設備，如電腦、智慧手機、行動設備、物聯網路（IoT）設備和其他類似的行動平臺設備，不斷推動對更快資料的需求。在行動平臺設備中使用的習知通訊鏈路可能無法處理和促進由此種行動平臺設備消耗的大量資料。滿足此種不斷膨脹的資料量的一個選擇是使用高速串列介面來實現晶片到晶片的通訊。例如，無線通訊系統中的無線設備（例如，蜂巢式電話或智慧型電話）可以使用射頻積體電路（RFIC）晶片傳輸和接收用於雙向通訊的資料。RFIC晶片可以使用晶片到晶片串列化/解串化（SERDES）鏈路與無線設備的數據機晶片通訊。
不幸的是，習知晶片到晶片SERDES鏈路的時鐘規範不足以支援通訊增強，例如第五代（5G）通訊以及未來的第六代（6G）通訊。相位內插器是廣泛用於SERDES接收器的時鐘規範。相位內插器可以N個階躍（step）旋轉同相（I）和正交（Q）時鐘相位，以使同相時鐘與資料眼的中心正確對準。將同相時鐘與資料眼的中心對準提高了SERDES接收器的取樣機會。在操作中，同相時鐘和正交時鐘的相位相距為90度（90°）。
內插器的相位旋轉可由時鐘和資料恢復（CDR）迴路執行。在操作中，時鐘和資料恢復迴路迫使正交時鐘與資料交叉沿重合。將正交時鐘與資料交叉沿對準，可將同相時鐘（相距90°）置於資料位元的中心（取樣資料的首選位置）。因此，SERDES接收器的最佳取樣取決於同相到正交（I/Q）相位精度。I/Q相位精度基於使同相時鐘和正交時鐘之間的間隔儘可能接近90°。
相位內插器的同相和正交時鐘相位產生在低功耗應用中非常重要，例如支援通訊增強的晶片到晶片SERDES鏈路（例如，5G/6G通訊）。晶片到晶片的SERDES鏈路指定相位內插器，該相位內插器被配置為產生精確的相位（例如相距90°），同時保持低功耗。該相位內插器可以四個時鐘相位工作（例如，相距0°、90°、180°和270°）。相位內插器可以混合該等時鐘相位以在多個相位階躍（N）中旋轉時鐘相位。相位內插器被配置為保持時鐘相位相距90°，並在所有N個相位階躍中提供所需的時鐘工作週期。為了滿足該規範，需要初始的四相正交時鐘，該時鐘在工作週期和正交相位誤差態樣皆接近完美，正交相位誤差被定義為同相正交相位。
由相位內插器產生的同相和正交時鐘相位應以低功耗運行。同相和正交時鐘相位產生的功率消耗的一個促成因素是從源到目的地相位內插器的時鐘分配中消耗的功率。在晶片到晶片的SERDES鏈路中，時鐘分配距離是重要的，因為相位內插器的多個例子形成多個資料通道，以滿足例如射頻積體電路（RFIC）和數據機晶片（例如，5G行動服務標準數據機）之間的非常高的資料輸送量。
不幸的是，晶片到晶片的SERDES鏈路的高資料輸送量規範規定了複雜的資料傳輸和接收路徑。特別地，晶片到晶片的SERDES鏈路配置有多個資料傳輸和接收路徑，每個路徑以高資料速率執行，每個路徑同時傳輸和接收資料。另外，每個接收資料通道包括專用的相位內插器，四相時鐘以高頻分配給相位內插器。然而，此種時鐘分配方案涉及大量且昂貴的功耗。
本發明的態樣係關於一種用於晶片到晶片SERDES鏈路的時鐘產生架構，其被配置為使用單個輸入時鐘相位產生具有低功耗的幾乎完美的正交時鐘相位。根據本案的該態樣，單個時鐘相位被分配到晶片到晶片SERDES鏈路的所有資料通道，此舉有益地將時鐘分配功耗降低四倍。在使用點，單相時鐘被轉換為差分相位（例如，0°和180°）。不幸的是，此種單相時鐘方案的工作週期受到了損害，此情形是因為所行進的長距離和從單端到差分信號的轉換。根據本案的該態樣，時鐘產生架構包括工作週期校正級，被配置為對最終時鐘輸出工作週期進行取樣並在使用點校正工作週期。
圖1圖示無線設備110，包括使用具有自校正能力的多相濾波器以支援與無線通訊系統120的增強通訊的時鐘產生架構。無線設備110包括多頻帶（例如，雙頻帶）併發毫米波（mmW）收發器。無線通訊系統120可以是5G NR系統、長期進化（LTE）系統、分碼多工存取（CDMA）系統、行動通訊全球系統（GSM）系統、無線區域網路（WLAN）系統、毫米波（mmW）技術或一些其他無線系統。CDMA系統可以實現寬頻CDMA（WCDMA）、分時同步CDMA（TD-SCDMA）、CDMA 2000或CDMA的某些其他版本。在毫米波（mmW）系統中，多個天線用於波束成形（例如，在30 GHz、60 GHz等範圍內）。為了簡單起見，圖1圖示無線通訊系統120，包括兩個基地站130和132以及一個系統控制器140。通常，無線系統可以包括任意數量的基地站和任意數量的網路實體。
無線設備110可以被稱為行動設備、使用者設備（UE）、行動站、終端、存取終端、用戶單元、站等。無線設備110亦可以是蜂巢式電話、智慧型電話、平板電腦、無線數據機、個人數位助理（PDA）、手持設備、膝上型電腦、智慧型電腦、小筆電、無線電話、無線區域迴路（WLL）站、藍芽® 設備等。無線設備110可以能夠與無線通訊系統120通訊。無線設備110亦可以能夠接收來自廣播站（例如，廣播站134）的信號、來自一或多個全球導航衛星系統（GNSS）中的衛星（例如，衛星150）的信號等。無線設備110可以支援用於無線通訊的一或多個無線電技術，例如5G NR、LTE、CDMA 2000、WCDMA、TD-SCDMA、GSM、802.11等。
圖2是圖示根據本案的各態樣的圖1的無線設備110的主機晶片上系統（SoC）220的示例性實現，該主機SoC經由晶片到晶片的串列鏈路可通訊地耦合到晶片外元件。主機SoC 200可包括針對特定功能量身定製的處理區塊，例如連接區塊，其可包括第五代（5G）連接、第四代長期進化（4G LTE）連接、Wi-Fi連接、USB連接、藍芽® 連接等。此外，主機SoC 200可以包括支援多執行緒操作的各種處理單元。
在該配置中，主機SoC 200包括晶片到晶片介面210，其被配置為經由例如晶片到晶片串列化/解串化（SERDES）鏈路220與晶片外元件230（230-1，…，230-N）通訊。根據本案的各態樣，晶片到晶片SERDES鏈路220支援多個資料通道，以滿足例如射頻積體電路（RFIC）晶片和數據機晶片（例如，5G行動服務標準數據機）之間的非常高的資料輸送量。在該實例中，RFIC晶片及/或數據機晶片可以是晶片外元件230之一。RFIC晶片可以使用晶片到晶片的SERDES鏈路220與數據機晶片通訊。圖3中圖示用於使晶片到晶片的SERDES鏈路220支援通訊增強（例如5G新無線電（NR）通訊）的時鐘產生架構。
圖3是圖示根據本案的各態樣的圖2的主機SoC 200的時鐘分配架構的方塊圖。本案的該態樣係關於用於圖2的晶片到晶片SERDES鏈路220的時鐘分配架構300。時鐘分配架構300被配置為使用單個時鐘相位312產生具有低功耗的極其精確的正交時鐘相位。
在一種配置中，時鐘產生器310產生被分配給晶片到晶片SERDES鏈路的每個資料通道的單個時鐘相位312。在該配置中，單個時鐘相位312被分配到晶片到晶片SERDES鏈路的第一資料通道320（例如，上行鏈路/下行鏈路UL0、DL0）、第二資料通道330（例如，上行鏈路/下行鏈路UL3、DL3）、第三資料通道340（例如，上行鏈路/下行鏈路UL2、DL2）和第四資料通道350（例如，上行鏈路/下行鏈路UL4、DL4）。時鐘分配架構300亦包括接收器360（例如，DL1）。將單個時鐘相位312分配到晶片到晶片SERDES鏈路（例如220）的每個資料通道（320、330、340和350）有益地將時鐘分配架構300的功耗降低四倍。
在本案的該態樣，每個資料通道（320、330、340和350）包括同相（I）和正交（Q）時鐘產生器（例如，I/Q時鐘產生器322、I/Q時鐘產生器332、I/Q時鐘產生器342和I/Q時鐘產生器352）。在該實例中，在使用點處，單個時鐘相位312最初被轉換為差分相位（例如，0°和180°）。不幸的是，該單相時鐘方案的工作週期由於行進的顯著距離和單時鐘相位312轉換為差分信號而受損。I/Q時鐘產生器（例如，322、332、342和352）可以包括配置為在使用點處校正工作週期的工作週期校正級，如圖4中進一步圖示的。
圖4是圖示根據本案各態樣的圖3的時鐘分配架構300的同相/正交（I/Q）時鐘產生器的方塊圖。在一種配置中，I/Q時鐘產生器400包括差分信號產生器404，其被配置為將單端輸入時鐘信號402（例如，圖3的單時鐘相位312）轉換為差分輸入時鐘信號406（例如，兩相正交時鐘信號）。在該配置中，在轉換為差分輸入時鐘信號406之前，單端輸入時鐘信號402以互補金屬氧化物半導體（CMOS）數位邏輯位準（例如，邏輯「0」和邏輯「1」電壓位準之間的全擺幅）被接收。
如前述，差分輸入時鐘信號406的工作週期可能由於經由圖3的時鐘分配架構300傳播的顯著距離和來自單端輸入時鐘信號402的轉換而受損。在本案的該態樣，I/Q時鐘產生器400包括工作週期校正級408（例如，輸入工作週期校正級）。在一種配置中，工作週期校正級408根據工作週期校正（DCC）調諧值482校正差分輸入時鐘信號406的工作週期。提供DCC調諧值482作為回饋迴路490（下文將進一步詳細描述）的一部分，以實現在類比/濾波器域410之前的使用點處差分輸入時鐘信號406的工作週期校正。
根據本案的該態樣，將差分輸入時鐘信號406提供給共模（CM）邏輯緩衝器412（例如，輸入CM邏輯緩衝器），該共模（CM）邏輯緩衝器412被配置為將差分輸入時鐘信號406轉換為類比格式（例如，類比正交時鐘信號）。類比格式的差分輸入時鐘信號406被提供給交流（AC）耦合級414的輸入，以移除類比格式的差分輸入時鐘信號406的直流（DC）分量。該單頻調諧信號作為輸入提供給多相濾波器420。在該配置中，多相濾波器420產生用於相位內插器460的四相I/Q時鐘信號422（例如，四相正交時鐘信號），以產生輸出四相I/Q時鐘信號462（例如，輸出四相正交時鐘信號）。
根據本發明的各個態樣，四相I/Q時鐘信號422的產生是由多相濾波器420回應於多相濾波器（PPF）調諧電路430執行的，PPF調諧電路430是回饋迴路490的一部分。除了PPF調諧電路430（例如，多相濾波器調諧電路）提供的PPF調諧方案之外，本案提供了用於產生輸出四相I/Q時鐘信號462的完整系統解決方案。具體地，多相濾波器420之前和之後是CM邏輯緩衝器412，CM邏輯緩衝器412提供由輸入和輸出AC耦合級414（例如，輸入AC耦合級和輸出AC耦合級）AC耦合的增益級。
在本案的態樣中，電流數位類比轉換器（IDAC）440是可控電流源，其向PPF調諧電路430提供PPF調諧電流442作為回饋迴路490的一部分。回饋迴路490提供的此種自校正能力亦確保多相濾波器420的偏置在類比/濾波器域410的輸入和輸出處被很好地定義，如圖5A和圖5B中進一步所示。類比/濾波器域410提供輸入和輸出AC耦合級414，以及在多相濾波器420之前和之後由輸入和輸出CM邏輯緩衝器412提供的增益級。若沒有類比/濾波器域410的此種配置，由於不決定的共模電壓值，多相濾波器420的效能和增益級（在多相濾波器420之前和之後）的效能皆將受到影響。
類比/濾波器域410從CM邏輯緩衝器412的輸出端相位內插器460提供放大的四相I/Q時鐘信號424，用於產生輸出四相I/Q時鐘信號462。相位內插器460以CMOS邏輯位準（例如，邏輯「0」和邏輯「1」電壓位準之間的全擺幅）產生輸出四相I/Q時鐘信號462。在一種配置中，相位內插器460被配置為在32個階躍中在放大的四相I/Q時鐘信號424的相位（例如，0°、90°、180°和270°）之間內插/旋轉，以產生輸出四相I/Q時鐘信號462。
根據該配置，旋轉的四相I/Q時鐘信號464被提供給回饋迴路的同相/正交（I/Q）相位/工作週期校正（DCC）偵測級470。I/Q相位/DCC偵測級470可以由DCC誤差級和I/Q相位誤差偵測級組成。根據本發明的各個態樣，旋轉的四相I/Q時鐘信號464可以與輸出四相I/Q時鐘信號462相同或不同。在該配置中，I/Q相位/DCC偵測級470偵測旋轉的四相I/Q時鐘信號464的相位誤差校正及/或工作週期誤差校正472（例如，數位DCC調諧值）。將相位誤差校正及/或工作週期誤差校正472提供給數位校準級480，數位校準級480被配置為產生DCC調諧值482和相位調諧值484。
根據本案的該態樣，將相位調諧值484提供給多工器444（MUX），多工器444（MUX）亦接收手動相位調諧值452。在該配置中，多工器444將相位調諧值484（例如，0-31）提供給電流數位類比轉換器（IDAC）440，其將PPF調諧電流442（例如，恆定電流）提供給PPF調諧電路430。PPF調諧電路430被配置為產生用於多相濾波器420的控制電壓（VC）432，以實現精確的正交相位時鐘產生，如圖5A和圖5B中進一步所示。
圖5A和圖5B是進一步圖示根據本案的各態樣的圖4的I/Q時鐘產生器400的多相濾波器420和PPF調諧電路430的方塊圖。
如圖5A所示，多相濾波器420產生在使用點處由相位內插器460指定的四相I/Q時鐘信號422。四相I/Q時鐘信號422的產生由多相濾波器420執行，多相濾波器420是不吸取電流的被動電路。多相濾波器420的習知配置可以由多級電阻器（R）和電容器（C）構成。在該配置中，多相濾波器420的正交相位誤差在1/（2π*r*c）的單個頻率下幾乎為零（例如，最期望的）。因此，為晶片到晶片的SERDES鏈路（例如，220）啟用指定的時鐘頻率（例如，9 GHz）涉及到對電阻器（R）和電容器（C）的嚴格控制，以實現幾乎為零的相位誤差。
不幸的是，電阻值可能會出現顯著變化（例如+/-30%）。僅此電阻變化就會導致正交相位誤差出現顯著變化（例如+/-30%）。正交相位誤差的顯著變化是不希望的，並且導致由相位內插器460執行的相位旋轉功能的失效或嚴重損害。根據本案的該態樣，使用複製電晶體450來代替習知電阻器以限制正交相位誤差的變化。亦即，使用複製電晶體450代替習知電阻器來構造多相濾波器420。此外，在輸入節點（例如，IP和IN節點）和輸出節點（例如，IP、QP、IN和QN）處提供偏置電阻器（RBIAS ）。根據該配置，改變複製電晶體450的電晶體閘極電壓以獲得多相濾波器420的期望電阻值。不幸的是，由於製程、電壓和溫度（PVT）變化，難以控制複製電晶體450的閘極電壓以獲得所需的電阻值。
圖5B進一步圖示圖4的I/Q時鐘產生器400的PPF調諧電路430。根據本案的各態樣，PPF調諧電路430使得閉合迴路系統能夠控制複製電晶體450的閘極電壓（例如，控制電壓（VC）432）。在一種配置中，複製電晶體450作為閉合迴路系統的多相濾波器（PPF）電阻器操作。在該配置中，電流數位類比轉換器（IDAC）440是向PPF調諧電路430的運算放大器434提供PPF調諧電流442的可控電流源。IDAC 440基於第一參考電流（例如，IREF1 =VFIXED /RFIXED ）接收相位調諧值484作為N位元（例如，32位元）數位校準控制。運算放大器434接收PPF調諧電流442（例如，在第一輸入端處）和第二參考電流（例如，IREF2 =VFIXED /RINT ）作為輸入（例如，在第二輸入端處）。
在本案的該態樣，PPF調諧電路430的運算放大器被配置為產生用於多相濾波器420的控制電壓（VC）432，以實現精確的正交相位時鐘產生。亦即，PPF調諧電流442（I）和固定電壓源（例如VFIXED ）用於產生用於複製電晶體450的閘極電壓（例如控制電壓VC 432）。在該配置中，複製電晶體450的等效電阻在製程電壓溫度變化上保持在預定比率（例如VC/I）。具體地，PPF調諧電流442的值由IDAC 440利用外部數位校準迴路（例如，圖4所示的回饋迴路490）自動調諧。利用該配置，最終時鐘I/Q相位誤差由I/Q相位/DCC偵測級470量測，隨後數位校準級480使用誤差量測來控制提供PPF調諧電流442的IDAC 440。
在可選配置中，在測試時選擇用於PPF調諧電流442的單個電流值並將其固定到暫存器中。根據本案的各態樣，PPF調諧電路430和IDAC 440在製程電壓-溫度變化上實現預定比率（例如VC/I）的穩定性。以此種特定方式產生控制電壓VC 432和PPF調諧電流442（I）保持預定比率（例如VC/I）在製程電壓-溫度變化上恆定。
在本案的該態樣，PPF調諧電流442使得多相濾波器420能夠在製程電壓-溫度變化上調諧，以獲得接近零的同相/正交相位誤差。亦即，PPF調諧電流442使得多相濾波器420的調諧能夠實現最小的相位誤差。此外，經由使用IDAC 440連續或週期性地監測相位誤差和更新PPF調諧電流442的值，使用數位控制迴路（例如，回饋迴路490）校準PPF調諧電流442的值。有益的是，I/Q相位產生的該程序既是自調諧的，又能夠經由控制PPF調諧電流442，來校準最終的精度。
圖6A和圖6B是根據本案的各態樣的時序圖，圖示圖4的輸出四相I/Q時鐘信號462。圖6A是圖示第一正交輸出信號602（例如，0°的IN）和第二正交輸出信號604（例如，180°的IP）的時序圖600。圖6B是圖示輸出四相I/Q時鐘信號462的第三正交輸出信號652（例如，90°的QN）和第四正交輸出信號654（例如，270°的QP）的時序圖650。在本案的該態樣，多相濾波器420的設計使得能夠精確地產生圖6A和圖6B所示的正交同相/正交（I/Q）時鐘相位（例如，相距90°）。在該實例中，I/Q時鐘產生器400的輸出是輸出四相I/Q時鐘信號462（例如，在0°、90°、180°和270°處的四個時鐘相位），如圖7中進一步描述的。
圖7是圖示根據本案的態樣的用於產生四相正交時鐘信號的方法的流程圖。方法700開始於方塊702，其中回應於單端輸入時鐘信號產生正交時鐘信號。例如，如圖4所示，I/Q時鐘產生器400包括差分信號產生器404，其被配置為將單端輸入時鐘信號402（例如，圖3的單時鐘相位312）轉換為差分輸入時鐘信號406。
在方塊704處，多相濾波器（PPF）回應於來自回饋迴路中的PPF調諧電路的控制電壓，從正交時鐘信號產生類比四相正交時鐘信號。例如，如圖4所示，回應於多相濾波器（PPF）調諧電路430，由多相濾波器420執行四相I/Q時鐘信號422的產生，多相濾波器（PPF）調諧電路430是回饋迴路490的一部分。PPF調諧電路430被配置為產生用於多相濾波器420的控制電壓（VC）432，以實現精確的正交相位時鐘產生，如圖5A和圖5B所示。
在方塊706處，相位內插器從放大的四相正交時鐘信號產生數位輸出四相正交時鐘信號。例如，如圖4所示，多相濾波器420產生用於相位內插器460的四相I/Q時鐘信號422，以產生輸出四相I/Q時鐘信號462。在方塊708處，數位輸出四相正交時鐘信號被回饋回PPF調諧電路。如圖4所示，四相I/Q時鐘信號422的產生由多相濾波器420回應於多相濾波器（PPF）調諧電路430執行，多相濾波器（PPF）調諧電路430是回饋迴路490的一部分。根據本案的各態樣，使用回饋迴路490的PPF調諧方案的此種配置確保多相濾波器420的偏置由相對於地的輸入和輸出處的電阻器很好地定義，如圖5A和圖5B所示。
下一代晶片到晶片的SERDES鏈路規定了9千兆赫（9 GHz）的同相/正交時鐘產生。滿足該時鐘產生頻率規範對效能和功耗皆很重要。根據本發明的各個態樣，單端時鐘被路由到資料通道以減少時鐘緩衝器電流消耗。此外，在使用點處產生差分時鐘，隨後進行工作週期校正，以減少由單端時鐘到差分轉換以及重要路由造成的影響。根據本發明的該態樣，使用複製電路自校正I/Q時鐘信號的正交相位。此外，經由根據本案的各態樣的數位校準控制來執行進一步的精細相位校正。
根據本案的態樣，描述了一種I/Q時鐘產生器。I/Q時鐘產生器可以包括用於產生用於多相濾波器的控制電壓以調諧來自多相濾波器的四相正交時鐘信號的構件。產生構件可以包括圖4的PPF調諧電路430。在另一態樣，前述構件可以是被配置為執行前述構件所述功能的任何模組或任何裝置或材料。
圖8是圖示其中可有利地採用本案的一個態樣的示例性無線通訊系統800的方塊圖。為了說明的目的，圖8圖示三個遠端單元820、830和850以及兩個基地站840。將認識到無線通訊系統可能有許多更遠的單元和基地站。遠端單元820、830和850包括IC元件825A、825B和825C，該等IC元件包括所揭示的I/Q時鐘產生器。將認識到，其他元件亦可以包括所揭示的I/Q時鐘產生器，例如基地站、使用者設備和網路設備。圖8圖示從基地站840到遠端單元820、830和850的前向鏈路信號880，以及從遠端單元820、830和850到基地站840的反向鏈路信號890。
在圖8中，遠端單元820被示為行動電話，遠端單元830被示為可攜式電腦，並且遠端單元850被示為無線區域迴路系統中的固定位置遠端單元。例如，遠端單元可以是行動電話、掌上型個人通訊系統（PCS）單元、諸如個人數位助理（PDA）的可攜式資料單元、啟用GPS的設備、導航設備、機上盒、音樂播放機、視訊播放機、娛樂單元、諸如抄表設備的固定位置資料單元，或儲存或取得資料或電腦指令的其他通訊設備，或其組合。儘管圖8圖示根據本案的態樣的遠端單元，但本案不限於該等示例性圖示的單元。本案的各態樣可適當地應用於包括所揭示的I/Q時鐘產生器的許多元件中。
所附請求項及其均等物意欲涵蓋落入保護範疇和精神的形式或修改。例如，所揭示的示例性裝置、方法和系統可應用於訂閱多個通訊網路及/或通訊技術的無線設備。所揭示的裝置、方法和系統亦可以數位地和差分地實現，等等。圖中所示的各種元件可以實現為，例如，但不限於，處理器、ASIC/FPGA/DSP或專用硬體上的軟體及/或韌體。此外，上文揭示的特定示例性態樣的特徵和屬性可以以不同的方式組合以形成附加態樣，所有該等附加態樣皆落在本案的範疇內。
上述方法描述和程序流程圖僅作為說明性實例提供，並不意欲要求或暗示必須按照所提供的順序執行方法的操作。某些操作可以以不同的順序執行。諸如「此後」、「隨後」、「下一個」等詞並不意欲限制操作的順序；該等詞僅用來經由方法的描述來引導讀者。
結合所揭示的態樣描述的各種說明性邏輯區塊、模組、電路和操作可以實現為電子硬體、電腦軟體或兩者的組合。為了清楚地說明硬體和軟體的此種互換性，上文已經根據其功能大體上描述了各種說明性元件、方塊、模組、電路和操作。此種功能是作為硬體還是軟體來實現取決於特定的應用和對整體系統施加的設計約束。熟習此項技術者可以針對每個特定應用以不同的方式實現所描述的功能，但是此種實現決策不應被解釋為導致偏離本案的範疇。
用於實現結合所揭示的各個態樣描述的各種說明性邏輯、邏輯區塊、模組和電路的硬體可以用通用處理器、數位信號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯設備、個別閘門或電晶體邏輯、離散硬體元件或其任何組合來實現或執行，該等邏輯、邏輯區塊、模組和電路被設計成執行該等功能。通用處理器可以是微處理器，但是，在可選方案中，處理器可以是任何習知處理器、控制器、微控制器或狀態機。處理器亦可以實現為接收器設備的組合，例如，DSP和微處理器的組合、複數個微處理器、與DSP核結合的一或多個微處理器或任何其他此類配置。可選地，某些操作或方法可以由特定於給定功能的電路系統來執行。
在一或多個示例性態樣中，所描述的功能可以硬體、軟體、韌體或其任何組合來實現。若以軟體實現，則該等功能可以作為一或多個指令或代碼儲存在非暫時性電腦可讀取儲存媒體或非暫時性處理器可讀取儲存媒體上。所揭示的方法或演算法的操作可以體現在處理器可執行指令中，該等指令可以常駐在非暫時性電腦可讀取或處理器可讀取儲存媒體上。非暫時性電腦可讀取或處理器可讀取儲存媒體可以是可由電腦或處理器存取的任何儲存媒體。作為實例但不是限制，此種非暫時性電腦可讀取或處理器可讀取儲存媒體可以包括隨機存取記憶體（RAM）、唯讀記憶體（ROM）、電子可抹除可程式設計唯讀記憶體（EEPROM）、快閃記憶體、CD-ROM或其他光碟儲存、磁碟儲存或其他磁儲存設備，或可用於以指令或資料結構的形式儲存所需程式碼並且可由電腦存取的任何其他媒體。所使用的磁碟和光碟包括壓縮光碟（CD）、鐳射光碟、光碟、數位多功能光碟（DVD）、軟碟和藍光® 光碟，其中磁碟（disk）通常以磁方式再現資料，而光碟（disc）用鐳射以光學方式再現資料。上述的組合亦包括在非暫時性的電腦可讀取和處理器可讀取媒體的範疇內。另外，方法或演算法的操作可以作為一個或任何組合或一組代碼及/或指令常駐在非暫時性處理器可讀取儲存媒體及/或電腦可讀取儲存媒體上，該非暫時性處理器可讀取儲存媒體及/或電腦可讀取儲存媒體可以併入電腦程式產品中。
儘管本案提供了某些示例性態樣和應用，但對於一般技術者而言顯而易見的其他態樣，包括沒有提供所述的所有特徵和優點的態樣，亦在本案的範疇內。例如，所描述的裝置、方法和系統可以數位地和差分地執行。因此，本案的範疇意欲僅經由參考所附請求項來定義。
110:無線設備 120:無線通訊系統 130:基地站 132:基地站 134:廣播站 140:系統控制器 150:衛星 200:主機SoC 210:晶片到晶片介面 220:晶片到晶片的SERDES鏈路 230-1:晶片外元件 230-N:晶片外元件 300:時鐘分配架構 310:時鐘產生器 312:時鐘相位 320:第一資料通道 322:I/Q時鐘產生器 330:第二資料通道 332:I/Q時鐘產生器 340:第三資料通道 342:I/Q時鐘產生器 350:第四資料通道 352:I/Q時鐘產生器 360:接收器 400:I/Q時鐘產生器 402:單端輸入時鐘信號 404:差分信號產生器 406:差分輸入時鐘信號 408:工作週期校正級 410:類比/濾波器域 412:共模（CM）邏輯緩衝器 414:交流（AC）耦合級 420:多相濾波器 422:四相I/Q時鐘信號 424:放大的四相I/Q時鐘信號 430:PPF調諧電路 432:控制電壓（VC） 434:運算放大器 440:IDAC 442:PPF調諧電流 444:多工器 450:複製電晶體 452:手動相位調諧值 460:相位內插器 462:輸出四相I/Q時鐘信號 464:旋轉的四相I/Q時鐘信號 470:I/Q相位/DCC偵測級 472:工作週期誤差校正 480:數位校準級 482:DCC調諧值 484:相位調諧值 490:回饋迴路 600:時序圖 602:第一正交輸出信號 604:第二正交輸出信號 650:時序圖 652:第三正交輸出信號 654:第四正交輸出信號 700:方法 702:方塊 704:方塊 706:方塊 708:方塊 800:無線通訊系統 820:遠端單元 825A:IC元件 825B:IC元件 825C:IC元件 830:遠端單元 840:基地站 850:遠端單元 880:前向鏈路信號 890:反向鏈路信號
圖1圖示與無線系統通訊的無線設備。
圖2是圖示根據本案的各態樣的經由晶片到晶片串列鏈路可通訊地耦合到晶片外元件的圖1的無線設備的主機晶片上系統（SoC）的示例性實現。
圖3是圖示根據本案的各態樣的圖2的主機晶片上系統（SoC）的時鐘產生架構的方塊圖。
圖4是圖示根據本案的各態樣的圖3的時鐘分配架構的同相/正交（I/Q）時鐘產生器的方塊圖。
圖5A和圖5B是進一步圖示根據本案的各態樣的圖4的同相/正交（I/Q）時鐘產生器的多相濾波器（PPF）和PPF調諧電路的方塊圖。
圖6A和圖6B是根據本案的各態樣的時序圖，圖示圖4的輸出四相同相/正交（I/Q）時鐘信號。
圖7是圖示根據本案的態樣的用於產生四相正交時鐘信號的方法的流程圖。
圖8是圖示其中可有利地採用本案的一個態樣的示例性無線通訊系統的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:I/Q時鐘產生器
402:單端輸入時鐘信號
404:差分信號產生器
406:差分輸入時鐘信號
408:工作週期校正級
410:類比/濾波器域
412:共模(CM)邏輯緩衝器
414:交流(AC)耦合級
420:多相濾波器
422:四相I/Q時鐘信號
424:放大的四相I/Q時鐘信號
430:PPF調諧電路
432:控制電壓(VC)
434:運算放大器
440:IDAC
442:PPF調諧電流
444:多工器
450:複製電晶體
452:手動相位調諧值
460:相位內插器
462:輸出四相I/Q時鐘信號
464:旋轉的四相I/Q時鐘信號
470:I/Q相位/DCC偵測級
472:工作週期誤差校正
480:數位校準級
482:DCC調諧值
484:相位調諧值
490:回饋迴路

Claims (20)

  1. 一種同相/正交（I/Q）時鐘產生器，包括： 一多相濾波器，被配置為回應於一兩相正交時鐘信號而產生一四相正交時鐘信號，該兩相正交時鐘信號是回應於一單端輸入時鐘信號而被產生的； 一相位內插器，被配置為從該四相正交時鐘信號產生一輸出四相正交時鐘信號；及 一多相濾波器調諧電路，被耦合到該相位內插器的一輸出，並且被配置為產生用於該多相濾波器的一控制電壓，以調諧來自該多相濾波器的該四相正交時鐘信號。
  2. 根據請求項1之I/Q時鐘產生器，亦包括： 一差分信號產生器，被配置為回應於在該I/Q時鐘產生器處接收的該單端輸入時鐘信號而產生該兩相正交時鐘信號； 一工作週期校正（DCC）誤差級，被耦合到該相位內插器的該輸出，並且被配置為偵測該輸出四相正交時鐘信號的一工作週期誤差； 一數位校準級，被耦合到該DCC誤差級，並且被配置為回應於該工作週期誤差產生一數位DCC調諧值；及 一輸入工作週期校正級，被耦合到該多相濾波器和該數位校準級，該輸入工作週期校正級被配置為根據該數位DCC調諧值預校正該兩相正交時鐘信號的一工作週期。
  3. 根據請求項1之I/Q時鐘產生器，其中該多相濾波器包括一類比/濾波器域，該類比/濾波器域包括： 一輸入共模邏輯緩衝器，被配置為將該兩相正交時鐘信號轉換為一類比正交時鐘信號； 一輸入交流（AC）耦合級，被耦合到該多相濾波器的一輸入，並且被配置為從該類比正交時鐘信號中移除一直流（DC）分量； 一輸出AC耦合級，被耦合到該多相濾波器的一輸出，並且被配置為將該DC分量添加到來自該多相濾波器的該四相正交時鐘信號；及 一輸出共模邏輯緩衝器，被配置為將來自該輸出AC耦合級的該四相正交時鐘信號轉換並放大為一數位四相正交時鐘信號。
  4. 根據請求項1之I/Q時鐘產生器，其中該多相濾波器從一輸入AC耦合級接收一單頻調諧信號。
  5. 根據請求項1之I/Q時鐘產生器，亦包括： 一I/Q相位誤差偵測級，被耦合到該相位內插器的該輸出，並且被配置為偵測該輸出四相正交時鐘信號的一相位誤差； 一數位校準級，被耦合到該I/Q相位誤差偵測級，並且被配置為回應於該相位誤差而產生一相位調諧值；及 一電流數位類比轉換器（IDAC），被耦合到該多相濾波器調諧電路和該數位校準級，該IDAC被配置為根據該相位調諧值產生一PPF調諧電流。
  6. 根據請求項5之I/Q時鐘產生器，亦包括： 一多工器，具有：一第一輸入，被耦合到該數位校準級以接收該相位調諧值；一第二輸入，接收一手動相位調諧值；及一輸出，被耦合到該IDAC。
  7. 根據請求項5之I/Q時鐘產生器，其中該IDAC被配置為根據該相位調諧值和一第一參考電流產生該PPF調諧電流作為一可控電流源。
  8. 根據請求項5之I/Q時鐘產生器，其中該多相調諧電路包括： 一運算放大器，具有：一第一輸入，被耦合到該IDAC以接收該PPF調諧電流；及一第二輸入，接收一第二參考電流並且被配置為產生該PPF調諧電流；及 一複製電晶體，被耦合到該IDAC並且被配置為接收該PPF調諧電流，以在該複製電晶體的一閘極處產生該控制電壓。
  9. 根據請求項1之I/Q時鐘產生器，亦包括一數位回饋迴路。
  10. 一種用於產生一四相正交時鐘信號的方法，該方法包括以下步驟： 回應於一單端輸入時鐘信號產生一正交時鐘信號； 由一多相濾波器（PPF）回應於來自一回饋迴路中的一PPF調諧電路的一控制電壓，從該正交時鐘信號產生該四相正交時鐘信號的一類比版本； 由一相位內插器從一放大的四相同相/正交（I/Q）時鐘產生一數位輸出四相正交時鐘信號；及 將該數位輸出四相正交時鐘信號回饋至該PPF調諧電路。
  11. 根據請求項10之方法，亦包括以下步驟： 由一差分信號產生器回應於在該I/Q時鐘產生器處接收的該單端輸入時鐘信號，產生一兩相正交時鐘信號； 由與該相位內插器的該輸出耦合的一工作週期校正（DCC）誤差級偵測該數位輸出四相正交時鐘信號的一工作週期誤差； 由耦合到該DCC誤差級的一數位校準級回應於該工作週期誤差產生一數位DCC調諧值；及 由耦合到該多相濾波器和該數位校準級的一輸入工作週期校正級，根據該數位DCC調諧值預校正該兩相正交時鐘信號的一工作週期。
  12. 根據請求項10之方法，亦包括以下步驟： 由一輸入共模邏輯緩衝器將一兩相正交時鐘信號轉換為一類比正交時鐘信號； 由耦合到該多相濾波器的一輸入的一輸入交流（AC）耦合級從該類比正交時鐘信號中移除一直流（DC）分量； 由耦合到該多相濾波器的一輸出的一輸出AC耦合級，將該DC分量添加到來自該多相濾波器的該四相正交時鐘信號；及 由一輸出共模邏輯緩衝器將來自該輸出AC耦合級的該四相正交時鐘信號轉換並放大為該數位四相正交時鐘信號。
  13. 根據請求項10之方法，亦包括以下步驟：由該多相濾波器從一輸入AC耦合級接收一單頻調諧信號。
  14. 根據請求項10之方法，亦包括以下步驟： 由耦合到該相位內插器的該輸出的一I/Q相位誤差偵測級偵測該輸出四相正交時鐘信號的一相位誤差； 由耦合到該I/Q相位誤差偵測級的一數位校準級，回應於該相位誤差產生一相位調諧值；及 由耦合到一多相濾波器調諧電路和該數位校準級的一電流數位類比轉換器（IDAC）根據該相位調諧值產生一PPF調諧電流。
  15. 根據請求項14之方法，亦包括以下步驟： 由一多工器在耦合到該數位校準級的一第一輸入處接收該相位調諧值；及 由該多工器在一第二輸入處接收一手動相位調諧值。
  16. 根據請求項14之方法，亦包括以下步驟：由該IDAC根據該相位調諧值和一第一參考電流產生該PPF調諧電流作為一可控電流源。
  17. 根據請求項14之方法，亦包括以下步驟： 由一運算放大器在耦合到該IDAC的一第一輸入處接收該PPF調諧電流； 由該運算放大器在一第二輸入處接收一第二參考電流； 由該運算放大器產生該PPF調諧電流；及 由耦合到該IDAC的一複製電晶體接收該PPF調諧電流；及 由該複製電晶體在該複製電晶體的一閘極處產生該控制電壓。
  18. 一種同相/正交（I/Q）時鐘產生器，包括： 一多相濾波器，被配置為回應於一兩相正交時鐘信號而產生一四相正交時鐘信號，該兩相正交時鐘信號是回應於一單端輸入時鐘信號而被產生的； 一相位內插器，被配置為從該四相正交時鐘信號產生一輸出四相正交時鐘信號；及 構件，用於產生用於該多相濾波器的一控制電壓，以調諧來自該多相濾波器的該四相正交時鐘信號。
  19. 根據請求項18之I/Q時鐘產生器，亦包括： 一差分信號產生器，被配置為回應於在該I/Q時鐘產生器處接收的該單端輸入時鐘信號而產生該兩相正交時鐘信號； 一工作週期校正（DCC）誤差級，被耦合到該相位內插器的該輸出，並且被配置為偵測該輸出四相正交時鐘信號的一工作週期誤差； 一數位校準級，被耦合到該DCC誤差級，並且被配置為回應於該工作週期誤差產生一數位DCC調諧值；及 一輸入工作週期校正級，被耦合到該多相濾波器和該數位校準級，該輸入工作週期校正級被配置為：根據該數位DCC調諧值，預校正該兩相正交時鐘信號的一工作週期。
  20. 根據請求項18之I/Q時鐘產生器，其中該多相濾波器包括一類比/濾波器域，該類比/濾波器域包括： 一輸入共模邏輯緩衝器，被配置為將該兩相正交時鐘信號轉換為一類比正交時鐘信號； 一輸入交流（AC）耦合級，被耦合到該多相濾波器的一輸入，並且被配置為從該類比正交時鐘信號中移除一直流（DC）分量； 一輸出AC耦合級，被耦合到該多相濾波器的一輸出，並且被配置為將該DC分量添加到來自該多相濾波器的該四相正交時鐘信號；及 一輸出共模邏輯緩衝器，被配置為將來自該輸出AC耦合級的該四相正交時鐘信號轉換並放大為一數位四相正交時鐘信號。
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