CN115443442A - 使用具有自校正能力的多相滤波器的时钟生成架构 - Google Patents

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CN115443442A CN202180030705.6A CN202180030705A CN115443442A CN 115443442 A CN115443442 A CN 115443442A CN 202180030705 A CN202180030705 A CN 202180030705A CN 115443442 A CN115443442 A CN 115443442A
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Abstract

描述了一种同相/正交(I/Q)时钟发生器(400)。所生成的I/Q时钟包括多相滤波器(420)，多相滤波器(420)被配置为响应于两相正交时钟信号(406)而生成四相正交时钟信号(422)，两相正交时钟信号(406)是响应于单端输入时钟信号(402)而生成的。所生成的I/Q时钟还包括被配置为从四相正交时钟信号生成输出的四相正交时钟信号(462)的相位插值器(460)。所生成的I/Q时钟还包括耦合到相位插值器(460)的输出的多相滤波器调谐电路(430)。多相滤波器调谐电路(430)被配置为针对多相滤波器生成控制电压(432)以调谐来自多相滤波器的四相正交时钟信号。

Description

使用具有自校正能力的多相滤波器的时钟生成架构
相关申请的交叉引用
本申请要求于2020年6月2日提交的题为“CLOCK GENERATION ARCHITECTUREUSING A POLY-PHASE FILTER WITH SELF-CORRECTION CAPABILITY”的第16890820号美国专利申请的优先权，其公开内容通过引用明确并入本文。
技术领域
本公开总体上涉及时钟生成，并且更具体地涉及使用具有自校正能力的多相滤波器的时钟生成架构。
背景技术
诸如计算机、智能手机、移动设备、物联网(IoT)设备和其他类似移动平台设备等电子设备不断推动对更快数据的需求。移动平台设备中使用的传统通信链路可能无法处理和促进这样的移动平台设备消耗的大量数据。满足这种不断增长的数据量的一种选项是使用高速串行接口实现芯片到芯片通信。例如，无线通信系统中的无线设备(例如，手机或智能手机)可以使用射频集成电路(RFIC)芯片传输和接收双向通信的数据。RFIC芯片可以使用芯片到芯片序列化器/反序列化器(SERDES)链路与无线设备的调制解调器芯片通信。
不幸的是，用于传统芯片到芯片SERDES链路的时钟规范不足以支持通信增强，诸如第五代(5G)通信以及未来的第六代(6G)通信。需要一种时钟方案来实现能够支持5G/6G通信的芯片到芯片SERDES链路。
发明内容
描述了一种同相/正交(I/Q)时钟发生器。所生成的I/Q时钟包括多相滤波器，该多相滤波器被配置为响应于两相正交时钟信号而生成四相正交时钟信号，该两相正交时钟信号是响应于单端输入时钟信号而生成的。所生成的I/Q时钟还包括被配置为从四相正交时钟信号生成输出的四相正交时钟信号的相位插值器。所生成的I/Q时钟还包括耦合到相位插值器的输出的多相滤波器调谐电路。多相滤波器调谐电路被配置为针对多相滤波器生成控制电压以调谐来自多相位滤波器的四相正交时钟信号。
描述了一种用于生成四相正交时钟信号的方法。该方法包括响应于单端输入时钟信号而生成正交时钟信号。该方法还包括由多相滤波器(PPF)响应于来自反馈回路中的PPF调谐电路的控制电压而从正交时钟信号生成四相正交时钟信号的模拟版本。该方法还包括由相位插值器从放大的四相同相/正交(I/Q)时钟生成数字输出四相正交时钟信号。该方法包括将数字输出四相正交时钟信号反馈给PPF调谐电路。
描述了一种同相/正交(I/Q)时钟发生器。所生成的I/Q时钟包括多相滤波器，该多相滤波器被配置为响应于两相正交时钟信号而生成四相正交时钟信号，该两相正交时钟信号是响应于单端输入时钟信号而生成的。所生成的I/Q时钟还包括被配置为从四相正交时钟信号生成输出的四相正交时钟信号的相位插值器。所生成的I/Q时钟还包括用于针对多相滤波器生成控制电压以调谐来自多相滤波器的四相正交时钟信号的部件。
下文将描述本公开的其他特征和优点。本领域技术人员应当理解，本公开可以作为修改或设计其他结构以实现本公开的相同目的的基础。本领域技术人员还应当意识到，这样的等效结构没有背离所附权利要求中所述的本公开的教导。当结合附图考虑时，根据以下描述将能够更好地理解被认为是本公开的特征的新颖特征(包括其组织和操作方法)、以及另外的目的和优点。然而，需要明确理解的是，每个图被提供仅用于说明和描述，而非旨在作为本公开的范围的定义。
附图说明
图1示出了与无线系统通信的无线设备。
图2是根据本公开的各方面的示出图1的无线设备的主机片上系统(SoC)通过芯片到芯片串行链路通信耦合到片外设备的示例实现。
图3是根据本公开的各方面的示出图2的主机片上系统(SoC)的时钟生成架构的框图。
图4是根据本公开的各方面的示出图3的时钟分配架构的同相/正交(I/Q)时钟发生器的框图。
图5A和5B是根据本公开的各方面的进一步示出图4的同相/正交(I/Q)时钟发生器的多相滤波器(PPF)和PPF调谐电路的框图。
图6A和6B是根据本公开的各方面的示出图4的输出四相同相/正交(I/Q)时钟信号的时序图。
图7是根据本公开的各方面的示出用于生成四相正交时钟信号的方法的流程图。
图8是示出可以在其中有利地采用本公开的一个方面的示例性无线通信系统的框图。
具体实施方式
下面结合附图给出的详细描述旨在描述各种配置，而非旨在表示可以实践所述概念的唯一配置。详细描述包括具体细节，以提供对各种概念的全面了解。然而，对于本领域技术人员来说很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，众所周知的结构和组件以框图形式示出以避免混淆这样的概念。
根据上述教导，本领域技术人员应当理解，本公开的范围旨在涵盖本公开的任何方面，无论是独立于本公开的其他方面还是与本公开的所有其他方面相结合实现。例如，可以使用所阐述的任何数量的方面来实现装置或实践方法。例如，装置可以是计算系统(例如，服务器、数据中心、台式计算机)、移动计算设备(例如，笔记本电脑、手机、车辆等)、物联网设备和虚拟现实或增强现实系统中的一个。此外，本公开的范围旨在涵盖使用其他结构、功能或结构和功能而实施的装置或方法，除了或不包括本公开的各方面。应当理解，所公开的公开内容的任何方面都可以通过权利要求的一个或多个元素来体现。
如上所述，术语“和/或”的使用意在表示“包括性的或”，而术语“或”的用法意在表示“排他性的或”。如上所述，在整个描述中使用的术语“耦合”是指“直接或间接通过中间连接(例如，开关)电气、机械或其他方式连接”，并且不一定局限于物理连接。此外，连接可以使得对象永久连接或可释放连接。连接可以通过开关进行。如上所述，本说明中使用的术语“接近”是指“邻近、非常近、相邻或靠近”。如上所述，本说明使用的术语“在……上(on)”在某些配置中是指“直接在……上”，在其他配置中是“间接在……上”。如上所述，本说明中使用的术语“低阻抗”意指“低电压波动，大电流”。如上所述，本说明中使用的词语“高阻抗”意指“高电压波动，小电流”
虽然描述了特定方面，但这些方面的很多变化和排列都在本公开的范围内。虽然提到了优选方面的一些益处和优点，但本公开的范围并不限于特定益处、用途或目标。相反，本公开的各方面旨在广泛适用于不同技术、系统配置、网络和协议，其中的一些以示例的方式在图中以及在以下对优选方面的描述中进行说明。详细描述和附图仅仅是对本公开的说明，而不是限制由所附权利要求及其等效物定义的本公开的范围。
诸如计算机、智能手机、移动设备、物联网(IoT)设备和其他类似移动平台设备等电子设备不断推动对更快数据的需求。移动平台设备中使用的传统通信链路可能无法处理和促进这样的移动平台设备消耗的大量数据。满足这种不断增长的数据量的一种选项是使用高速串行接口实现芯片到芯片通信。例如，无线通信系统中的无线设备(例如，手机或智能手机)可以使用射频集成电路(RFIC)芯片传输和接收双向通信的数据。RFIC芯片可以使用芯片到芯片序列化器/反序列化器(SERDES)链路与无线设备的调制解调器芯片通信。
不幸的是，传统芯片到芯片SERDES链路的时钟规范不足以支持通信增强，诸如第五代(5G)通信以及未来的第六代(6G)通信。相位插值器(Phase interpolator)是SERDES接收器中广泛使用的时钟规范。相位插值器可以分N步旋转同相(I)和正交(Q)时钟相位，以使同相时钟与数据眼的中心正确对准。将同相时钟与数据眼的中心对准可以提高SERDES接收器的采样机会。在操作中，同相时钟和正交时钟相隔90度(90°)。
插值器的相位旋转可以由时钟和数据恢复(CDR)回路执行。在操作中，时钟和数据恢复回路强制正交时钟与数据交叉边缘重合。使正交时钟与数据交叉边缘对准将同相时钟(相隔90°)放置在数据位的中心(用于对数据采样的优选位置)。因此，SERDES接收器进行的最佳采样取决于同相到正交(I/Q)相位精度。I/Q相位精度基于使同相时钟和正交时钟之间的间隔尽可能接近90°。
相位插值器的同相和正交时钟相位生成在低功耗应用中非常重要，诸如用于支持通信增强的芯片到芯片SERDES链路(例如，5G/6G通信)。芯片到芯片SERDES链路指定相位插值器，该相位插值器被配置为生成准确相位(例如，相隔90°)，同时保持低功耗。该相位插值器可以在四个时钟相位下操作(例如，相隔0°、90°、180°和270°)。相位插值器可以混合这些时钟相位，以在多个相位步进(N)中旋转时钟相位。相位插值器被配置为保持时钟相位相隔90°并且在所有N个相位步进之上提供期望的时钟占空比。为了满足这个规范，需要初始四相正交时钟，该四相正交时钟在占空比和正交相位误差(定义为同相正交相位)方面几乎完美。
相位插值器的同相和正交时钟相位生成应当以低功耗操作。同相和正交时钟相位生成功耗的一个影响因素是时钟从源到目的地相位插值器的分配过程中消耗的功率。在芯片到芯片SERDES链路中，时钟分配距离非常重要，因为相位插值器的多个实例形成多个数据通道，以满足射频集成电路(RFIC)与调制解调器芯片(例如，5G移动标准调制解调器)之间的极高数据吞吐量。
不幸的是，芯片到芯片SERDES链路的高数据吞吐量规范规定了复杂的数据传输和接收路径。特别地，芯片到芯片SERDES链路配置有多个数据传输和接收路径，每个路径都以高数据速率运行，每个路径同时传输和接收数据。此外，每个接收数据通道包括专用相位插值器，并且四相位时钟以高频分配给相位插值器。然而，这种时钟分配方案涉及大量且昂贵的功耗。
本公开的各方面涉及芯片到芯片SERDES链路的时钟生成架构，其被配置为使用单个输入时钟相位以低功耗生成近乎完美的正交时钟相位。根据本公开的这一方面，单个时钟相位分配给芯片到芯片SERDES链路的所有数据通道，这将有益地将时钟分配功耗降低四倍。在使用点处，单相时钟被转换为差分相位(例如，0°和180°)。不幸的是，这种单相时钟方案的占空比受到影响，这是因为长距离传输和从单端信号转换为差分信号。根据本公开的这一方面，时钟生成架构包括占空比校正阶段，该占空比校正阶段被配置为对最终时钟输出占空比进行采样并且在使用点校正占空比。
图1示出了无线设备110，无线设备110包括使用具有自校正能力的多相滤波器的时钟生成架构，以支持与无线通信系统120的增强通信。无线设备110包括多频带(例如，双频)并发毫米波(mmW)收发器。无线通信系统120可以是5G NR系统、长期演进(LTE)系统、码分多址(CDMA)系统、全球移动通信(GSM)系统、无线局域网(WLAN)系统、毫米波(mmW)技术或某种其他无线系统。CDMA系统可以实现宽带CDMA(WCDMA)、时分同步CDMA(TD-SCDMA)、CDMA2000或其他版本的CDMA。在毫米波(mmW)系统中，多个天线用于波束成形(例如，在30GHz、60GHz等范围内)。为了简单起见，图1示出了无线通信系统120，无线通信系统120包括两个基站130和132以及一个系统控制器140。通常，无线系统可以包括任何数目的基站和任何数目的网络实体。
无线设备110可以称为移动设备、用户设备(UE)、移动站、终端、接入终端、用户单元、站等。无线设备110还可以是手机、智能手机、平板电脑、无线调制解调器、个人数字助理(PDA)、手持设备、笔记本电脑、智能本、上网本、无绳电话、无线本地回路(WLL)站、
Figure BDA0003905837560000071
设备等。无线设备110可以有能力与无线通信系统120通信。无线设备110还可以有能力接收来自广播站(例如，广播站134)的信号、来自一个或多个全球导航卫星系统(GNSS)中的卫星(例如，卫星150)的信号等。无线设备110可以支持用于无线通信的一种或多种无线电技术，诸如5GNR、LTE、CDMA2000、WCDMA、TD-SCDMA、GSM、802.11等。
图2是根据本公开的各方面的示出图1的无线设备110的主机片上系统(SoC)220通过芯片到芯片串行链路通信耦合到片外设备的示例实现。主机SoC 200可以包括为特定功能而定制的处理块，诸如连接块，该特定功能可以包括第五代(5G)连接、第四代长期演进(4GLTE)连接、Wi-Fi连接、USB连接、
Figure BDA0003905837560000072
连接等。此外，主机SoC 200可以包括支持多线程操作的各种处理单元。
在这种配置中，主机SoC 200包括芯片到芯片接口210，芯片到芯片接口210被配置为通过例如芯片到芯片序列化器/反序列化器(SERDES)链路220与片外设备230(230-1、……、230-N)通信。根据本公开的各方面，芯片到芯片SERDES链路220支持多个数据通道，以满足例如射频集成电路(RFIC)芯片与调制解调器芯片(例如，5G移动标准调制解调器)之间的极高数据吞吐量。在该示例中，RFIC芯片和/或调制解调器芯片可以是片外设备230中的一个片外设备。RFIC芯片可以使用芯片到芯片SERDES链路220与调制解调器芯片通信。图3中示出了时钟生成架构，该架构用于使得芯片到芯片SERDES链路220能够支持通信增强，诸如5G新无线电(NR)通信。
图3是根据本公开的各方面的示出图2的主机SoC 200的时钟分配架构的框图。本公开的这一方面涉及图2的芯片到芯片SERDES链路220的时钟分配架构300。时钟分配架构300被配置为使用单个时钟相位312以低功耗生成非常准确的正交时钟相位。
在一种配置中，时钟发生器310生成单时钟相位312，该单时钟相位312被分配给芯片到芯片SERDES链路的每个数据通道。在这种配置中，单时钟相位312被分配给芯片到芯片SERDES链路的第一数据通道320(例如，上行链路UL0/下行链路DL0)、第二数据通道330(例如，上行链路UL3/下行链路DL3)、第三数据通道340(例如，上行链路UL2/下行链路DL2)和第四数据通道350(例如，上行链路UL4/下行链路DL4)。时钟分配架构300还包括接收器360(例如，DL1)。将单时钟相位312分配给芯片到芯片SERDES链路(例如，220)的每个数据通道(320、330、340和350)有益地将时钟分配架构300的功耗降低四倍。
在本公开的这一方面，数据通道(320、330、340和350)中的每个数据通道包括同相(I)和正交(Q)时钟发生器(例如，I/Q时钟发生器322、I/Q时钟发生器332、I/Q时钟发生器342和I/Q时钟生成器352)。在该示例中，单时钟相位312在使用点处最初转换为差分相位(例如，0°和180°)。不幸的是，这种单相时钟方案的占空比受到影响，这是因为移动了相当长的距离并且单时钟相位312转换为差分信号。I/Q时钟发生器(例如，322、332、342和352)可以包括被配置为在使用点处校正占空比的占空比校正级，如图4进一步所示。
图4是根据本公开的各方面的示出图3的时钟分配架构300的同相/正交(I/Q)时钟发生器的框图。在一种配置中，I/Q时钟发生器400包括差分信号发生器404，差分信号发生器404被配置为将单端输入时钟信号402(例如，图3中的单时钟相位312)转换为差分输入时钟信号606(例如，两相正交时钟信号)。在这种配置中，在转换为差分输入时钟信号406之前，单端输入时钟信号402在互补金属氧化物半导体(CMOS)数字逻辑电平(例如，逻辑“0”到逻辑“1”电压电平之间的全摆幅)处被接收。
如上所述，差分输入时钟信号406的占空比可能会由于通过图3的时钟分配架构300传播的显著距离以及从单端输入时钟信号402的转换而受损。在本公开的这一方面，I/Q时钟发生器400包括占空比校正级408(例如，输入占空比校正级)。在一种配置中，占空比校正级408根据占空比校正(DCC)调谐值482校正差分输入时钟信号406的占空比。DCC调谐值482被提供作为反馈回路490的一部分(下文将进一步详细描述)，以在模拟/滤波域410之前在使用点处启用差分输入时钟信号406的占空比校正。
根据本公开的这一方面，差分输入时钟信号406被提供给共模(CM)逻辑缓冲器412(例如，输入CM逻辑缓冲器)，CM逻辑缓冲器412被配置为将差分输入时钟信号406转换为模拟格式(例如，模拟正交时钟信号)。差分输入时钟信号406的模拟格式被提供给交流(AC)耦合级414的输入，以移除差分输入时钟信号406的模拟格式的直流(DC)分量。该单频音信号被提供作为多相滤波器420的输入。在这种配置中，多相滤波器420为相位插值器460生成四相I/Q时钟信号422(例如，四相正交时钟信号)，以生成输出四相I/Q时钟信号462(例如，输出四相正交时钟信号)。
根据本公开的各方面，四相I/Q时钟信号422的生成是由多相滤波器420响应于作为反馈回路490的一部分的多相滤波器(PPF)调谐电路430来执行的。除了由PPF调谐电路430提供的PPF调谐方案(例如，多相滤波器调谐电路)之外，本公开提供了用于生成输出四相I/Q时钟信号462的完整系统解决方案。特别地，多相滤波器420之前和之后是CM逻辑缓冲器412，CM逻辑缓冲器412提供由输入和输出AC耦合级414(例如，输入AC耦合级和输出AC耦合级)进行AC耦合的增益级。
在本公开的各方面，电流数模转换器(IDAC)440是一种可控电流源，它向PPF调谐电路430提供PPF调谐电流442，作为反馈回路490的一部分。由反馈回路490提供的这种自校正能力还确保了多相滤波器420的偏置在模拟/滤波器域410的输入和输出处得到很好的限定，如图5A和5B进一步所示。模拟/滤波器域410提供输入和输出AC耦合级414、以及在多相滤波器420之前和之后的由输入和输出CM逻辑缓冲器412提供的增益级。如果没有模拟/滤波域410的这种配置，由于不确定的共模电压值，多相滤波器420的性能和增益级(在多相滤波器420之前和之后)的性能都会受到影响。
模拟/滤波域410从CM逻辑缓冲器412的输出向相位插值器460提供放大的四相I/Q时钟信号424以生成输出的四相I/O时钟信号462。相位插值器460以CMOS逻辑电平(例如，逻辑“0”和逻辑“1”电压电平之间的全摆幅)生成输出的四相I/Q时钟信号462。在一种配置中，相位插值器460被配置为分三十二步在放大的四相I/Q时钟信号424的相位(例如，0°、90°、180°和210°)之间插值/旋转，以生成输出的四相I/O时钟信号462。
根据这种配置，旋转的四相I/Q时钟信号464被提供给反馈回路的同相/正交(I/Q)相位/占空比校正(DCC)检测级470。I/Q相位/DCC检测级470可以由DCC误差级和I/Q相位误差检测级组成。根据本公开的各方面，旋转的四相I/Q时钟信号464可以与输出的四相I/O时钟信号462相同或不同。在这种配置中，I/Q相位/DCC检测级470检测旋转的四相I/Q时钟信号464的相位误差校正和/或占空比误差校正472(例如，数字DCC调谐值)。相位误差校正和/或占空比误差校正472被提供给数字校准级480，数字校准级480被配置为生成DCC调谐值482和相位调谐值484。
根据本公开的这一方面，相位调谐值484被提供给多路复用器444(MUX)，444MUX也接收手动相位调谐值452。在这种配置中，多路复用器444向电流数模转换器(IDAC)440提供相位调谐值484(例如，0-31)，IDAC 440向PPF调谐电路430提供PPF调谐电流442(例如，恒定电流)。PPF调谐电路430被配置为针对多相滤波器420生成控制电压(VC)432以启用精确的正交相位时钟生成，如图5A和5B进一步所示。
图5A和图5B是根据本公开的各方面的进一步示出图4的I/Q时钟发生器400的多相滤波器420和PPF调谐电路430的框图。
如图5A所示，多相滤波器420生成由相位插值器460在使用点处指定的四相I/Q时钟信号422。四相I/Q时钟信号422的生成由多相滤波器420执行，多相滤波器420是不消耗电流的无源电路。多相滤波器420的传统配置可以由多级电阻器(R)和电容器(C)构成。在这种配置中，多相滤波器420的正交相位误差在单一频率1/(2*pi*R*C)下接近零(例如，最理想的)。因此，为芯片到芯片SERDES链路(例如，220)启用指定时钟频率(例如，9GHz)涉及严格控制电阻器(R)和电容器(C)以实现几乎为零的相位误差。
不幸的是，电阻器值可能会出现显著变化(例如，+/-30％)。仅此电阻器变化就导致正交相位误差出现显著变化(例如，+/-30％)。正交相位误差的显著变化是不可取的，并且会导致由相位插值器460执行的相位旋转功能失效或严重受损。根据本公开的这一方面，使用复制晶体管450代替传统电阻器来限制正交相位误差的变化。也就是说，使用复制晶体管450代替传统电阻器来构造多相滤波器420。此外，在输入节点(例如，IP和IN节点)和输出节点(例如，IP、QP、IN和QN)处提供有偏置电阻器(RBIAS)。根据这种配置，复制晶体管450的晶体管栅极电压被改变以获取多相滤波器420的期望电阻值。不幸的是，由于工艺、电压和温度(PVT)变化，很难控制复制晶体管450的栅极电压来获取期望电阻值。
图5B进一步示出了图4的I/Q时钟发生器400的PPF调谐电路430。根据本公开的各方面，PPF调谐电路430使得闭环系统能够控制复制晶体管450的栅极电压(例如，控制电压(VC)432)。在一种配置中，复制晶体管450用作闭环系统的多相滤波器(PPF)电阻器。在这种配置中，电流数模转换器(IDAC)440是可控电流源，该可控电流源向PPF调谐电路430的运算放大器434提供PPF调谐电流442。IDAC 440接收相位调谐值484，作为基于第一参考电流(例如，IREF1＝VFIXED/RFIXED)的N位(例如，32位)数字校准控制。运算放大器434接收PPF调谐电流442(例如，在第一输入处)和第二参考电流(例如，IREF2＝VFIXED/RINT)作为输入(例如，在第二输入处)。
在本公开的这一方面，PPF调谐电路430的运算放大器被配置为针对多相滤波器420生成控制电压(VC)432，以启用精确的正交相位时钟生成。也就是说，PPF调谐电流442(I)和固定电压源(例如，VFIXED)用于针对复制晶体管450生成栅极电压(例如，控制电压VC432)。在这种配置中，复制晶体管450的等效电阻在工艺电压温度变化过程中保持预定比率(例如，VC/I)。特别地，PPF调谐电流442的值由IDAC 440通过外部数字校准回路(如图4所示的反馈回路490)自动调谐。在这种配置下，最终时钟I/Q相位误差由I/Q相位/DCC检测级470测量，然后数字校准级480使用误差测量来控制提供PPF调谐电流442的IDAC 440。
在备选配置中，PPF调谐电流442的单个电流值在测试时选择并且固定到寄存器中。根据本公开的各方面，PPF调谐电路430和IDAC 440在工艺电压温度变化过程中实现预定比率(例如，VC/I)的稳定性。以这种特定方式生成控制电压VC 432和PPF调谐电流442(I)可以在工艺电压温度变化过程中保持预定比率(例如，VC/I)恒定。
在本公开的这一方面，PPF调谐电流442使得能够在工艺电压温度变化过程中调谐多相滤波器420，以获取接近零的同相/正交相位误差。也就是说，PPF调谐电流442使得能够调谐多相滤波器420以实现最小相位误差。此外，通过连续或定期监测相位误差并且使用IDAC 440更新PPF调谐电流442的值，使用数字控制回路(例如，反馈回路490)校准PPF调谐电流442的值。有益的是，I/Q相位生成过程是自校正的，并且能够通过控制PPF调谐电流442进行最终精度校准。
图6A和图6B是根据本公开的各方面的示出图4的输出四相I/Q时钟信号462的时序图。图6A是示出第一正交输出信号602(例如，0°时的IN)和第二正交输出信号604(例如，180°时的IP)的时序图600。图6B是示出输出四相I/Q时钟信号462的第三正交输出信号652(例如，90°时的QN)和第四正交输出信号654(例如，270°时的QP)的时序图650。在本公开的这一方面，多相滤波器420的设计使得能够精确生成图6A和6B所示的正交同相/正交(I/Q)时钟相位(例如，相隔90°)。在该示例中，I/Q时钟发生器400的输出是输出的四相I/Q时钟信号462(例如，0°、90°、180°和270°时的四个时钟相位)，如图7进一步所示。
图7是根据本公开的各方面的示出用于生成四相正交时钟信号的方法的流程图。方法700始于框702，其中响应于单端输入时钟信号而生成正交时钟信号。例如，如图4所示，I/Q时钟发生器400包括差分信号发生器404，差分信号发生器404被配置为将单端输入时钟信号402(例如，图3的单时钟相位312)转换为差分输入时钟信号606。
在框704，多相滤波器(PPF)响应反馈回路中PPF调谐电路的控制电压，从正交时钟信号生成模拟四相正交时钟信号。例如，如图4所示，四相I/Q时钟信号422的生成由多相滤波器420响应于作为反馈回路490的一部分的多相滤波器(PPF)调谐电路430而执行。PPF调谐电路430被配置为针对多相滤波器420生成控制电压(VC)432，以启用精确的正交相位时钟生成，如图5A和5B所示。
在框706，相位插值器从放大的四相正交时钟信号生成数字输出四相正交时钟信号。例如，如图4所示，多相滤波器420为相位插值器460生成四相I/Q时钟信号422，以生成输出四相I/Q时钟信号462。在框708，数字输出四相正交时钟信号被反馈回PPF调谐电路。如图4所示，四相I/Q时钟信号422的生成由多相滤波器420响应于作为反馈回路490的一部分的多相滤波器(PPF)调谐电路430来执行。根据本公开的各方面，使用反馈回路490的PPF调谐方案的这种配置确保了多相滤波器420的偏置由相对于地的输入和输出处的电阻器很好地限定，如图5A和图5B所示。
下一代芯片到芯片SERDES链路指定9千兆赫兹(9GHz)的同相/正交时钟生成。满足这个时钟生成频率规范对性能和功耗都很重要。根据本公开的各方面，单端时钟被路由到数据通道以减少时钟缓冲器电流消耗。此外，在使用点处生成差分时钟，然后进行占空比校正，以减少单端时钟到差分转换以及重要路由造成的影响。根据本公开的这一方面，使用复制电路自校正I/Q时钟信号的正交相位。此外，根据本公开的各方面，由数字校准控制执行进一步的精细相位校正。
根据本公开的各方面，描述了一种I/Q时钟发生器。I/Q时钟发生器可以包括用于针对多相滤波器生成控制电压以调谐来自多相滤波器的四相正交时钟信号的部件。该生成部件可以包括图4的PPF调谐电路430。在另一方面，上述部件可以是被配置为执行上述部件的所述功能的任何模块或任何装置或材料。
图8是示出可以在其中有利地采用本公开的一个方面的示例性无线通信系统800的框图。为了便于说明，图8示出了三个远程单元820、830和850以及两个基站840。应当认识到，无线通信系统可以有更多的远程单元和基站。远程单元820、830和850包括IC设备825A、825B和825C，该IC设备包括所公开的I/Q时钟发生器。应当认识到，其他设备也可以包括所公开的I/Q时钟发生器，诸如基站、用户设备和网络设备。图8示出了从基站840到远程单元820、830和850的前向链路信号880、以及从远程单元820、830、850到基站840的反向链路信号890。
在图8中，远程单元820被示出为移动电话，远程单元830被示出为便携式计算机，远程单元850被示出为无线本地回路系统中的固定位置远程单元。例如，远程单元可以是手机、手持个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理(PDA))、GPS启用设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如抄表设备)、或存储或检索数据或计算机指令的其他通信设备、或其组合。虽然图8示出了根据本公开的各方面的远程单元，但本公开并不限于这些示例性示出的单元。本公开的各方面可以适用于很多设备，包括所公开的I/Q时钟发生器。
随附的权利要求及其等价物旨在涵盖在保护范围和精神范围内的形式或修改。例如，所公开的示例装置、方法和系统可以应用于订阅多个通信网络和/或通信技术的无线设备。所公开的装置、方法和系统也可以以数字和差分等方式实现。图中所示的各种组件可以实现为例如但不限于处理器、ASIC/FGA/DSP或专用硬件上的软件和/或固件。此外，上述具体示例方面的特征和属性可以以不同方式组合以形成附加方面，所有这些都在本公开的范围内。
上述方法说明和工艺流程图仅作为示例提供，并不要求或暗示方法的操作必须按所示顺序进行。某些操作可以按不同的顺序执行。诸如“此后”、“然后”、“下一个”等词语并不旨在限制操作的顺序；这些词只是用来指导读者理解方法的描述。
结合所公开的方面而描述的各种说明性逻辑块、模块、电路和操作可以实现为电子硬件、计算机软件或这两者的组合。为了清楚地说明硬件和软件的这种可互换性，上文一般就其功能性描述了各种说明性组件、模块、模块、电路和操作。这种功能实现为硬件还是软件取决于特定应用和施加在整个系统上的设计约束。本领域技术人员可以针对每个特定应用以不同的方式实现所述功能，但这样的实现决策不应当被解释为偏离本公开的范围。
用于实现结合所公开的各方面而描述的各种说明性逻辑、逻辑块、模块和电路的硬件可以用被设计为执行所述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、离散硬件组件或其任何组合来实现或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可以实现为接收器设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP内核相结合、或任何其他这样的配置。替代地，某些操作或方法可以由特定于给定功能的电路系统执行。
在一个或多个示例性方面，所描述的功能可以在硬件、软件、固件或其任何组合中实现。如果在软件中实现，这些功能可以作为一个或多个指令或代码存储在非暂态计算机可读存储介质或非暂态处理器可读存储介质上。所公开的方法或算法的操作可以体现在处理器可执行指令中，该指令可以驻留在非暂态计算机可读或处理器可读存储介质上。非暂态计算机可读或处理器可读存储介质可以是计算机或处理器可以访问的任何存储介质。例如而非限制，这样的非暂态计算机可读或处理器可读存储介质可以包括随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、闪存、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或可以用于以指令或数据结构形式存储期望程序代码并且可以由计算机访问的任何其他介质。所使用的磁盘和光盘包括光碟(CD)、激光光盘、光盘、数字多功能光盘(DVD)、软盘和Blu-
Figure BDA0003905837560000161
光盘，其中磁盘通常以磁性方式再现数据，而光盘则用激光以光学方式再现数据。上述各项的组合也被包括在非暂态计算机可读介质和处理器可读介质的范围内。此外，方法或算法的操作可以作为一个代码和/或指令或其任何组合或集合驻留在非暂态处理器可读存储介质和/或计算机可读存储介质上，这些存储介质可以合并到计算机程序产品中。
尽管本公开提供了某些示例方面和应用，但本领域普通技术人员很清楚的其他方面(包括未提供所述全部特征和优点的方面)也在本公开的范围内。例如，所描述的装置、方法和系统可以以数字和差分等方式执行。因此，本公开的范围旨在仅通过参考所附权利要求来限定。

Claims (20)

1.一种同相/正交(I/Q)时钟发生器，包括：
多相滤波器，被配置为响应于两相正交时钟信号而生成四相正交时钟信号，所述两相正交时钟信号是响应于单端输入时钟信号而生成的；
相位插值器，被配置为从所述四相正交时钟信号生成输出的四相正交时钟信号；以及
多相滤波器调谐电路，耦合到所述相位插值器的输出并且被配置为针对所述多相滤波器生成控制电压以调谐来自所述多相滤波器的所述四相正交时钟信号。
2.根据权利要求1所述的I/Q时钟发生器，还包括：
差分信号发生器，被配置为响应于在所述I/Q时钟发生器处接收的所述单端输入时钟信号而生成所述两相正交时钟信号；
占空比校正(DCC)误差级，耦合到所述相位插值器的所述输出并且被配置为检测输出的所述四相正交时钟信号的占空比误差；
数字校准级，耦合到所述DCC误差级并且被配置为响应于所述占空比误差而生成数字DCC调谐值；以及
输入占空比校正级，耦合到所述多相滤波器和所述数字校准级，所述输入占空比校正级被配置为根据所述数字DCC调谐值预校正所述两相正交时钟信号的占空比。
3.根据权利要求1所述的I/Q时钟发生器，其中所述多相滤波器包括模拟/滤波器域，包括：
输入共模逻辑缓冲器，被配置为将所述两相正交时钟信号转换为模拟正交时钟信号；
输入交流(AC)耦合级，耦合到所述多相滤波器的输入并且被配置为从所述模拟正交时钟信号中移除直流(DC)分量；
输出AC耦合级，耦合到所述多相滤波器的输出并且被配置为将所述DC分量添加到来自所述多相滤波器的所述四相正交时钟信号中；以及
输出共模逻辑缓冲器，被配置为将来自所述输出AC耦合级的所述四相正交时钟信号转换和放大为数字四相正交时钟信号。
4.根据权利要求1所述的I/Q时钟发生器，其中所述多相滤波器从输入AC耦合级接收单频音信号。
5.根据权利要求1所述的I/Q时钟发生器，还包括：
I/Q相位误差检测级，耦合到所述相位插值器的所述输出并且被配置为检测输出的所述四相正交时钟信号的相位误差；
数字校准级，耦合到所述I/Q相位误差检测级并且被配置为响应于所述相位误差而生成相位调谐值；以及
电流数模转换器(IDAC)，耦合到所述多相滤波器调谐电路和所述数字校准级，所述IDAC被配置为根据所述相位调谐值生成PPF调谐电流。
6.根据权利要求5所述的I/Q时钟发生器，还包括：
多路复用器，具有耦合到所述数字校准级以接收所述相位调谐值的第一输入、用于接收手动相位调谐值的第二输入和耦合到所述IDAC的输出。
7.根据权利要求5所述的I/Q时钟发生器，其中所述IDAC被配置为根据所述相位调谐值和第一参考电流生成所述PPF调谐电流作为可控电流源。
8.根据权利要求5所述的I/Q时钟发生器，其中所述多相调谐电路包括：
运算放大器，具有耦合到所述IDAC以接收所述PPF调谐电流的第一输入和用于接收第二参考电流的第二输入并且被配置为生成所述PPF调谐电流；以及
复制晶体管，耦合到所述IDAC并且被配置为接收所述PPF调谐电流以在所述复制晶体管的栅极处生成所述控制电压。
9.根据权利要求1所述的I/Q时钟发生器，还包括数字反馈回路。
10.一种用于生成四相正交时钟信号的方法，所述方法包括：
响应于单端输入时钟信号而生成正交时钟信号；由多相滤波器(PPF)响应于来自反馈回路中的PPF调谐电路的控制电压而从所述正交时钟信号生成所述四相正交时钟信号的模拟版本；
由相位插值器从放大的四相同相/正交(I/Q)时钟生成数字输出四相正交时钟信号；以及
将所述数字输出四相正交时钟信号反馈给所述PPF调谐电路。
11.根据权利要求10所述的方法，还包括：
由差分信号发生器响应于在所述I/Q时钟发生器处接收的所述单端输入时钟信号而生成两相正交时钟信号；
由耦合到所述相位插值器的所述输出的占空比校正(DCC)误差级检测所述数字输出四相正交时钟信号的占空比误差；
由耦合到所述DCC误差级的数字校准级响应于所述占空比误差而生成数字DCC调谐值；以及
由耦合到所述多相滤波器和所述数字校准级的输入占空比校正级根据数字DCC调谐值来预校正所述两相正交时钟信号的占空比。
12.根据权利要求10所述的方法，还包括：
由输入共模逻辑缓冲器将两相正交时钟信号转换为模拟正交时钟信号；
由耦合到所述多相滤波器的输入的输入交流(AC)耦合级从所述模拟正交时钟信号中移除直流(DC)分量；
由耦合到所述多相滤波器的输出的输出AC耦合级将所述DC分量添加到来自所述多相滤波器的所述四相正交时钟信号中；以及
由输出共模逻辑缓冲器将来自所述输出AC耦合级的所述四相正交时钟信号转换和放大为所述数字四相正交时钟信号。
13.根据权利要求10所述的方法，还包括由所述多相滤波器从输入AC耦合级接收单频音信号。
14.根据权利要求10所述的方法，还包括：
由耦合到所述相位插值器的所述输出的I/Q相位误差检测级检测所述输出四相正交时钟信号的相位误差；
由耦合到所述I/Q相位误差检测级的数字校准级响应于所述相位误差而生成相位调谐值；以及
由耦合到多相滤波器调谐电路和所述数字校准级的电流数模转换器(IDAC)根据所述相位调谐值生成PPF调谐电流。
15.根据权利要求14所述的方法，还包括：
由多路复用器在耦合到所述数字校准级的第一输入处接收所述相位调谐值；以及
由所述多路复用器在第二输入处接收手动相位调谐值。
16.根据权利要求14所述的方法，还包括由所述IDAC根据所述相位调谐值和第一参考电流生成所述PPF调谐电流作为可控电流源。
17.根据权利要求14所述的方法，还包括：
由运算放大器在耦合到所述IDAC的第一输入处接收所述PPF调谐电流；
由所述运算放大器在第二输入处接收第二参考电流；
由所述运算放大器生成所述PPF调谐电流；以及
由耦合到所述IDAC的复制晶体管接收所述PPF调谐电流；以及
由所述复制晶体管在所述复制晶体管的栅极处生成所述控制电压。
18.一种同相/正交(I/Q)时钟发生器，包括：
多相滤波器，被配置为响应于两相正交时钟信号而生成四相正交时钟信号，所述两相正交时钟信号是响应于单端输入时钟信号而生成的；
相位插值器，被配置为从所述四相正交时钟信号生成输出的四相正交时钟信号；以及
用于针对所述多相滤波器生成控制电压以调谐来自所述多相滤波器的所述四相正交时钟信号的部件。
19.根据权利要求18所述的I/Q时钟发生器，还包括：
差分信号发生器，被配置为响应于在所述I/Q时钟发生器处接收的所述单端输入时钟信号而生成所述两相正交时钟信号；
占空比校正(DCC)误差级，耦合到所述相位插值器的所述输出并且被配置为检测所述输出的四相正交时钟信号的占空比误差；
数字校准级，耦合到所述DCC误差级并且被配置为响应于所述占空比误差而生成数字DCC调谐值；以及
输入占空比校正级，耦合到所述多相滤波器和所述数字校准级，所述输入占空比校正级被配置为根据所述数字DCC调谐值预校正所述两相正交时钟信号的占空比。
20.根据权利要求18所述的I/Q时钟发生器，其中所述多相滤波器包括模拟/滤波器域，包括：
输入共模逻辑缓冲器，被配置为将所述两相正交时钟信号转换为模拟正交时钟信号；
输入交流(AC)耦合级，耦合到所述多相滤波器的输入并且被配置为从所述模拟正交时钟信号中移除直流(DC)分量；
输出AC耦合级，耦合到所述多相滤波器的输出并且被配置为将所述DC分量添加到来自所述多相滤波器的所述四相正交时钟信号中；以及
输出共模逻辑缓冲器，被配置为将来自所述输出AC耦合级的所述四相正交时钟信号转换和放大为数字四相正交时钟信号。
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