KR102483874B1 - 자체 정정 능력을 갖는 폴리-페이즈 필터를 사용하는 클록 생성 아키텍처 - Google Patents

자체 정정 능력을 갖는 폴리-페이즈 필터를 사용하는 클록 생성 아키텍처 Download PDF

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Abstract

l/Q(in-phase/quadrature) 클록 생성기(400)가 설명된다. 생성된 l/Q 클록은 단일 종단 입력 클록 신호(402)에 대한 응답으로 생성된 2-페이즈 직교 클록 신호(406)에 대한 응답으로, 4-페이즈 직교 클록 신호(422)를 생성하도록 구성되는 폴리-페이즈 필터(420)를 포함한다. 생성된 l/Q 클록은 또한, 4-페이즈 직교 클록 신호로부터 출력 4-페이즈 직교 클록 신호(462)를 생성하도록 구성되는 페이즈 보간기(460)를 포함한다. 생성된 l/Q 클록은 추가로, 페이즈 보간기(460)의 출력에 커플링된 폴리-페이즈 필터 동조 회로(430)를 포함한다. 폴리-페이즈 필터 동조 회로(430)는 폴리-페이즈 필터로부터 4-페이즈 직교 클록 신호를 동조하기 위해 폴리-페이즈 필터에 대한 제어 전압(432)을 생성하도록 구성된다.

Description

자체 정정 능력을 갖는 폴리-페이즈 필터를 사용하는 클록 생성 아키텍처
[0001] 본 출원은 "CLOCK GENERATION ARCHITECTURE USING A POLY-PHASE FILTER WITH SELF-CORRECTION CAPABILITY"라는 명칭으로 2020년 6월 2일자로 출원된 미국 특허 출원 제 16,890,820호에 대한 우선권을 주장하며, 상기 출원의 개시내용은 그 전체가 인용에 의해 본원에 명백하게 포함된다.
[0002] 본 개시내용은 일반적으로 클록 생성에 관한 것으로, 더 상세하게는, 자체 정정 능력을 갖는 폴리-페이즈 필터(poly-phase filter)를 사용하는 클록 생성 아키텍처에 관한 것이다.
[0003] 컴퓨터들, 스마트폰들, 모바일 디바이스들, IoT(Internet-of-Things) 디바이스들, 및 다른 유사한 모바일 플랫폼 디바이스들과 같은 전자 디바이스들은 더 빠른 데이터에 대한 수요를 지속적으로 주도하고 있다. 모바일 플랫폼 디바이스들에서 사용되는 종래의 통신 링크들은 그러한 모바일 플랫폼 디바이스들에 의해 소비되는 방대한 데이터를 처리하고 용이하게 할 수 없다. 이러한 계속 확장되는 데이터 볼륨을 충족하기 위한 하나의 옵션은 고속 직렬 인터페이스를 사용하여 칩-간(chip-to-chip) 통신들을 구현하는 것이다. 예컨대, 무선 통신 시스템의 무선 디바이스(예컨대, 셀룰러 폰 또는 스마트폰)는 RFIC(radio frequency integrated circuit) 칩을 사용하여 양방향 통신들을 위한 데이터를 송신 및 수신할 수 있다. RFIC 칩은 칩-간 SERDES(serializer/deserializer) 링크를 사용하여 무선 디바이스의 모뎀 칩과 통신할 수 있다.
[0004] 불행하게도, 종래의 칩-간 SERDES 링크들에 대한 클로킹(clocking) 규격들은 5G(fifth generation) 통신들뿐만 아니라 향후 6G(sixth generation) 통신들과 같은 통신 향상들을 지원하기에 충분하지 않다. 5G/6G 통신들을 지원하는 칩-간 SERDES 링크들을 가능하게 하기 위한 클로킹 방식이 요구된다.
[0005] I/Q(in-phase/quadrature) 클록 생성기가 설명된다. 생성된 l/Q 클록은 단일 종단 입력 클록 신호에 대한 응답으로 생성된 2-페이즈 직교 클록 신호에 대한 응답으로, 4-페이즈 직교 클록 신호를 생성하도록 구성되는 폴리-페이즈 필터를 포함한다. 생성된 l/Q 클록은 또한, 4-페이즈 직교 클록 신호로부터 출력 4-페이즈 직교 클록 신호를 생성하도록 구성되는 페이즈 보간기를 포함한다. 생성된 l/Q 클록은 추가로, 페이즈 보간기의 출력에 커플링된 폴리-페이즈 필터 동조 회로를 포함한다. 폴리-페이즈 필터 동조 회로는 폴리-페이즈 필터로부터 4-페이즈 직교 클록 신호를 동조하기 위해 폴리-페이즈 필터에 대한 제어 전압을 생성하도록 구성된다.
[0006] 4-페이즈 직교 클록 신호를 생성하기 위한 방법이 설명된다. 방법은 단일 종단 입력 클록 신호에 대한 응답으로 직교 클록 신호를 생성하는 단계를 포함한다. 방법은 또한, PPF(poly-phase filter)가, 피드백 루프의 PPF 동조 회로로부터의 제어 전압에 대한 응답으로 직교 클록 신호로부터 4-페이즈 직교 클록 신호의 아날로그 버전을 생성하는 단계를 포함한다. 방법은 추가로, 페이즈 보간기가, 증폭된 4-페이즈 I/Q(in-phase/quadrature) 클록으로부터 디지털 출력 4-페이즈 직교 클록 신호를 생성하는 단계를 포함한다. 방법은 디지털 출력 4-페이즈 직교 클록 신호를 PPF 동조 회로에 피드백하는 단계를 포함한다.
[0007] I/Q(in-phase/quadrature) 클록 생성기가 설명된다. 생성된 l/Q 클록은 단일 종단 입력 클록 신호에 대한 응답으로 생성된 2-페이즈 직교 클록 신호에 대한 응답으로, 4-페이즈 직교 클록 신호를 생성하도록 구성되는 폴리-페이즈 필터를 포함한다. 생성된 l/Q 클록은 또한, 4-페이즈 직교 클록 신호로부터 출력 4-페이즈 직교 클록 신호를 생성하도록 구성되는 페이즈 보간기를 포함한다. 생성된 l/Q 클록은 추가로, 폴리-페이즈 필터로부터 4-페이즈 직교 클록 신호를 동조하기 위해 폴리-페이즈 필터에 대한 제어 전압을 생성하기 위한 수단을 포함한다.
[0008] 본 개시내용의 부가적 특징들 및 이점들이 이하에서 설명될 것이다. 본 개시내용은 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조들을 수정하거나 또는 설계하기 위한 기초로서 용이하게 이용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가의 구성들이 첨부된 청구항들에서 기술된 바와 같은 본 개시내용의 교시들로부터 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 본 개시내용의 구조 및 동작 방법 둘 모두에 대해, 본 개시내용의 특성인 것으로 여겨지는 신규한 특징들은 추가적 목적들 및 이점들과 함께, 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명만을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되는 것이 아니라는 것을 명백하게 이해할 것이다.
[0009] 도 1은 무선 시스템과 통신하는 무선 디바이스를 도시한다.
[0010] 도 2는 본 개시내용의 양상들에 따른, 칩-간 직렬 링크를 통해 오프-칩 디바이스들에 통신 가능하게 커플링된 도 1의 무선 디바이스의 호스트 SoC(system-on-chip)를 예시하는 예시적 구현이다.
[0011] 도 3은 본 개시내용의 양상들에 따른, 도 2의 호스트 SoC(system-on-chip)의 클록 생성 아키텍처를 예시하는 블록 다이어그램이다.
[0012] 도 4는 본 개시내용의 양상들에 따른, 도 3의 클록 분배 아키텍처의 I/Q(in-phase/quadrature) 클록 생성기를 예시하는 블록 다이어그램이다.
[0013] 도 5a 및 도 5b는 본 개시내용의 양상들에 따른, 도 4의 I/Q(in-phase/quadrature) 클록 생성기의 PPF(poly-phase filter) 및 PPF 동조 회로를 추가로 예시하는 블록 다이어그램들이다.
[0014] 도 6a 및 도 6b는 본 개시내용의 양상들에 따른, 도 4의 출력 4-페이즈 I/Q(in-phase/quadrature) 클록 신호를 예시하는 타이밍 다이어그램들이다.
[0015] 도 7은 본 개시내용의 양상들에 따른, 4-페이즈 직교 클록 신호를 생성하기 위한 방법을 예시하는 흐름 다이어그램이다.
[0016] 도 8은 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적 무선 통신 시스템을 도시하는 블록 다이어그램이다.
[0017] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 설명된 개념들이 실시될 수 있는 구성들만을 표현하는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이러한 개념들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 자명할 것이다. 일부 경우들에서는, 그러한 개념들을 모호하게 하는 것을 회피하기 위해, 잘 알려져 있는 구조들 및 컴포넌트들이 블록 다이어그램 형태로 도시된다.
[0018] 교시들에 기초하여, 당업자는 개시내용의 범위가 개시내용의 임의의 다른 양상과 독립적으로 구현되든 또는 임의의 다른 양상과 조합하여 구현되든 간에, 개시내용의 임의의 양상을 커버하는 것으로 의도된다는 것을 인식해야 한다. 예컨대, 기술된 임의의 수의 양상들을 사용하여 장치가 구현될 수 있거나 또는 방법이 실시될 수 있다. 장치는, 예컨대, 컴퓨팅 시스템들(예컨대, 서버들, 데이터센터들, 데스크탑 컴퓨터들), 모바일 컴퓨팅 디바이스(예컨대, 랩탑들, 셀 폰들, 차량들 등), 사물 인터넷 디바이스들, 및 가상 현실 또는 증강 현실 시스템 중 하나일 수 있다. 또한, 본 개시내용의 범위는 기술된 개시내용의 다양한 양상들에 추가하거나 또는 이 양상들 이외의 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시된 그러한 장치 또는 방법을 커버하는 것으로 의도된다. 개시된 개시내용의 임의의 양상은 청구항의 하나 이상의 엘리먼트들에 의해 구현될 수 있다는 것을 이해해야 한다.
[0019] 설명된 바와 같이, "및/또는"이라는 용어의 사용은 "포함적 논리합(inclusive OR)"을 나타내는 것으로 의도되고, "또는"이라는 용어의 사용은 "배타적 논리합(exclusive OR)"을 표현하는 것으로 의도된다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "커플링된"이라는 용어는 "직접적으로든 또는 중간 연결(intervening connection)들(예컨대, 스위치)을 통해 간접적으로든, 전기적으로, 기계적으로, 또는 다른 방식으로 연결된"을 의미하며, 반드시 물리적 연결들에 제한되지 않는다. 추가적으로, 연결들은 오브젝트들이 영구적으로 연결되거나 또는 해제 가능하게 연결되는 것일 수 있다. 연결들은 스위치들을 통해 이루어질 수 있다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "근접한"이라는 용어는 "인접한, 바로 근처에, 바로 옆에, 또는 가까이에"를 의미한다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "~상에(on)"라는 용어는 일부 구성들에서 "직접적으로 ~상에" 그리고 다른 구성들에서 "간접적으로 ~상에"를 의미한다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "로우 임피던스(low impedance)"라는 용어는 "낮은 전압 스윙(swing)들, 큰 전류"를 의미한다. 설명된 바와 같이, 본 설명 전반에 걸쳐 사용되는 "하이 임피던스(high impedance)"라는 용어는 "높은 전압 스윙들, 작은 전류"를 의미한다.
[0020] 특정 양상들이 설명되지만, 이 양상들의 많은 변형들 및 치환들은 본 개시내용의 범위 내에 속한다. 바람직한 양상들의 일부 이익들 및 이점들이 언급되지만, 본 개시내용의 범위는 특정 이익들, 용도들, 또는 목적들로 제한되는 것으로 의도되는 것은 아니다. 오히려, 본 개시내용의 양상들은 상이한 기술들, 시스템 구성들, 네트워크들 및 프로토콜들에 광범위하게 적용 가능한 것으로 의도되며, 이들 중 일부는 바람직한 양상들의 다음의 설명 및 도면들에서 예로서 예시된다. 상세한 설명 및 도면들은 첨부된 청구항들 및 이들의 등가물들에 의해 정의되는 본 개시내용의 범위를 제한하는 것이 아니라 단지 본 개시내용을 예시하는 것이다.
[0021] 컴퓨터들, 스마트폰들, 모바일 디바이스들, IoT(Internet-of-Things) 디바이스들, 및 다른 유사한 모바일 플랫폼 디바이스들과 같은 전자 디바이스들은 더 빠른 데이터에 대한 수요를 지속적으로 주도하고 있다. 모바일 플랫폼 디바이스들에서 사용되는 종래의 통신 링크들은 그러한 모바일 플랫폼 디바이스들에 의해 소비되는 방대한 데이터를 처리하고 용이하게 할 수 없다. 이러한 계속 확장되는 데이터 볼륨을 충족하기 위한 하나의 옵션은 고속 직렬 인터페이스를 사용하여 칩-간(chip-to-chip) 통신들을 구현하는 것이다. 예컨대, 무선 통신 시스템의 무선 디바이스(예컨대, 셀룰러 폰 또는 스마트폰)는 RFIC(radio frequency integrated circuit) 칩을 사용하여 양방향 통신들을 위한 데이터를 송신 및 수신할 수 있다. RFIC 칩은 칩-간 SERDES(serializer/deserializer) 링크를 사용하여 무선 디바이스의 모뎀 칩과 통신할 수 있다.
[0022] 불행하게도, 종래의 칩-간 SERDES 링크들에 대한 클로킹(clocking) 규격들은 5G(fifth generation) 통신들뿐만 아니라 향후 6G(sixth generation) 통신들과 같은 통신 향상들을 지원하기에 충분하지 않다. 페이즈 보간기들은 SERDES 수신기들에 널리 사용되는 클로킹 규격들이다. 페이즈 보간기는 I(in-phase) 및 Q(quadrature) 클록 페이즈를 N개의 단계들로 로테이팅(rotate)시켜 I(in-phase) 클록을 데이터 아이(data eye)의 중심과 적절하게 정렬할 수 있다. I(in-phase) 클록을 데이터 아이의 중심과 정렬하는 것은 SERDES 수신기의 샘플링 기회를 개선한다. 동작 시, I(in-phase) 클록 및 직교 클록은 페이즈가 90 도(90°) 이격된다.
[0023] 보간기에 의한 페이즈 로테이션(rotation)은 CDR(clock and data recovery) 루프에 의해 수행될 수 있다. 동작 시, CDR(clock and data recovery) 루프는 직교 클록이 데이터 교차 에지와 일치하게 강제한다. 직교 클록을 데이터 교차 에지와 정렬하는 것은 I(in-phase) 클록(이는 90° 이격)을 데이터 비트의 중심(데이터를 샘플링하기 위한 바람직한 포지션)에 배치한다. 따라서, SERDES 수신기에 의한 최적의 샘플링은 I/Q(in-phase to quadrature) 페이즈 정확도에 의존한다. I/Q 페이즈 정확도는 I(in-phase) 클록과 직교 클록 사이의 분리를 가능한 한 90°에 가깝게 만드는 것에 기초한다.
[0024] 페이즈 보간기들을 위한 I(in-phase) 및 직교 클록 페이즈 생성은 통신 향상들(예컨대, 5G/6G 통신들)을 지원하기 위한 칩-간 SERDES 링크와 같은 저전력 애플리케이션들에서 중요하다. 칩-간 SERDES 링크는 저전력 소비를 유지하면서 정확한 페이즈들(예컨대, 90° 이격)을 생성하도록 구성되는 페이즈 보간기를 특정한다. 이 페이즈 보간기는 4개의 클록 페이즈들(예컨대, 0°, 90°, 180°, 및 270° 이격)로 동작할 수 있다. 페이즈 보간기는 이 클록 페이즈들을 혼합하여 다수의 페이즈 단계들(N)에서 클록 페이즈를 로테이팅시킬 수 있다. 페이즈 보간기는, 클록 페이즈들을 90° 이격되게 유지하고 모든 N개의 페이즈 단계들에 걸쳐 원하는 클록 듀티 사이클을 제공하도록 구성된다. 이 규격을 충족하기 위해, 듀티 사이클 및 I(in-phase)-직교 페이즈로 정의되는 직교 페이즈 에러 둘 모두에서, 거의 완벽한 초기 4-페이즈 직교 클록이 요구된다.
[0025] 페이즈 보간기에 의한 I(in-phase) 및 직교 클록 페이즈 생성은 저전력 소비로 동작해야 한다. I(in-phase) 및 직교 클록 페이즈 생성의 전력 소비에 기여하는 하나의 팩터(factor)는 소스로부터 대상 페이즈 보간기로 클록을 분배할 때 소비되는 전력이다. 칩-간 SERDES 링크에서, 페이즈 보간기의 다수의 인스턴스들이 다수의 데이터 레인들을 형성하여 예컨대, RFIC(radio frequency integrated circuit)와 모뎀 칩(예컨대, 5G 모바일 표준 모뎀) 사이의 매우 높은 데이터 스루풋을 충족하기 때문에, 클록 분배 거리가 중요하다.
[0026] 불행하게도, 칩-간 SERDES 링크의 높은 데이터 스루풋 규격은 복잡한 데이터 송신 및 수신 경로를 요구한다. 특히, 칩-간 SERDES 링크는 각각 높은 데이터 레이트로 실행되는 다수의 데이터 송신 및 수신 경로들로 구성되며, 각각의 경로는 동시에 데이터를 송신 및 수신한다. 또한, 각각의 수신 데이터 레인은 전용 페이즈 보간기를 포함하고, 4-페이즈 클록은 고주파에서 페이즈 보간기에 분배된다. 그러나, 이 클록 분배 방식은 상당하고 과도한 전력 소비를 수반한다.
[0027] 본 개시내용의 양상들은 단일 입력 클록 페이즈를 사용하여 저전력 소비로 거의 완벽한 직교 클록 페이즈들을 생성하도록 구성되는, 칩-간 SERDES 링크를 위한 클록 생성 아키텍처에 관한 것이다. 본 개시내용의 이 양상에 따르면, 단일 클록 페이즈가 칩-간 SERDES 링크의 모든 데이터 레인들에 분배되고, 이는 클록 분배 전력 소비를 4 배까지 유익하게 감소시킨다. 사용 지점에서, 단일 페이즈 클록은 차동 페이즈들(예컨대, 0° 및 180°)로 변환된다. 불행하게도, 이 단일 페이즈 클록 방식의 듀티 사이클은 이동되는 장거리들 및 단일 종단으로부터 차동 신호로의 변환 둘 모두로 인해 손상된다. 본 개시내용의 이 양상에 따르면, 클록 생성 아키텍처는, 최종 클록 출력 듀티 사이클을 샘플링하고 사용 지점에서 듀티 사이클을 정정하도록 구성되는 듀티 사이클 정정 스테이지를 포함한다.
[0028] 도 1은 무선 통신 시스템(120)과의 향상된 통신들을 지원하기 위해 자체 정정 능력을 갖는 폴리-페이즈 필터를 사용하는 클록 생성 아키텍처를 포함하는 무선 디바이스(110)를 도시한다. 무선 디바이스(110)는 멀티-대역(multi-band)(예컨대, 듀얼-대역) 동시 mmW(millimeter wave) 트랜시버를 포함한다. 무선 통신 시스템(120)은 5G NR 시스템, LTE(long term evolution) 시스템, CDMA(code division multiple access) 시스템, GSM(global system for mobile communications) 시스템, WLAN(wireless local area network) 시스템, mmW(millimeter wave) 기술, 또는 일부 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(wideband CDMA), TD-SCDMA(time division synchronous CDMA), CDMA2000, 또는 CDMA의 일부 다른 버전을 구현할 수 있다. mmW(millimeter wave) 시스템에서, (예컨대, 30 GHz, 60 GHz 등의 범위에서) 빔포밍을 위해 다수의 안테나들이 사용된다. 단순화를 위해, 도 1은 2개의 기지국들(130 및 132) 및 하나의 시스템 컨트롤러(140)를 포함하는 무선 통신 시스템(120)을 도시한다. 일반적으로, 무선 시스템은 임의의 수의 기지국들 및 임의의 수의 네트워크 엔티티들을 포함할 수 있다.
[0029] 무선 디바이스(110)는 모바일 장비, UE(user equipment), 이동국, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로 지칭될 수 있다. 무선 디바이스(110)는 또한, 셀룰러 폰, 스마트폰, 태블릿, 무선 모뎀, PDA(personal digital assistant), 핸드헬드 디바이스, 랩탑 컴퓨터, 스마트북, 넷북, 코드리스 폰, WLL(wireless local loop) 스테이션, 블루투스® 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 통신 시스템(120)과 통신할 수 있다. 무선 디바이스(110)는 또한, 방송국들(예컨대, 방송국(134))로부터의 신호들, 하나 이상의 GNSS(global navigation satellite system)들에서의 위성들(예컨대, 위성(150))로부터의 신호들 등을 수신할 수 있다. 무선 디바이스(110)는 5G NR, LTE, CDMA2000, WCDMA, TD-SCDMA, GSM, 802.11 등과 같은 무선 통신들을 위한 하나 이상의 라디오 기술들을 지원할 수 있다.
[0030] 도 2는 본 개시내용의 양상들에 따른, 칩-간 직렬 링크를 통해 오프-칩 디바이스들에 통신 가능하게 커플링된 도 1의 무선 디바이스(110)의 호스트 SoC(system-on-chip)(220)를 예시하는 예시적 구현이다. 호스트 SoC(200)는 5G(fifth generation) 연결성, 4G LTE(fourth generation long term evolution) 연결성, Wi-Fi 연결성, USB 연결성, 블루투스® 연결성 등을 포함할 수 있는 연결성 블록과 같은 특정 기능들에 맞게 조정된 프로세싱 블록들을 포함할 수 있다. 또한, 호스트 SoC(200)는 멀티-스레디드(multi-threaded) 동작을 지원하는 다양한 프로세싱 유닛들을 포함할 수 있다.
[0031] 이 구성에서, 호스트 SoC(200)는 예컨대, 칩-간 SERDES(serializer/deserializer) 링크(220)를 통해 오프-칩 디바이스들(230(230-1, ... , 230-N))과 통신하도록 구성되는 칩-간 인터페이스(210)를 포함한다. 본 개시내용의 양상들에 따르면, 칩-간 SERDES 링크(220)는 예컨대, RFIC(radio frequency integrated circuit) 칩과 모뎀 칩(예컨대, 5G 모바일 표준 모뎀) 사이의 매우 높은 데이터 스루풋을 충족하기 위해 다수의 데이터 레인들을 지원한다. 이 예에서, RFIC 칩 및/또는 모뎀 칩은 오프-칩 디바이스들(230) 중 하나일 수 있다. RFIC 칩은 칩-간 SERDES 링크(220)를 사용하여 모뎀 칩과 통신할 수 있다. 칩-간 SERDES 링크(220)가 5G NR(new radio) 통신들과 같은 통신 향상들을 지원하는 것을 가능하게 하기 위한 클록 생성 아키텍처가 도 3에 도시된다.
[0032] 도 3은 본 개시내용의 양상들에 따른, 도 2의 호스트 SoC(200)의 클록 분배 아키텍처를 예시하는 블록 다이어그램이다. 본 개시내용의 이 양상은 도 2의 칩-간 SERDES 링크(220)를 위한 클록 분배 아키텍처(300)에 관한 것이다. 클록 분배 아키텍처(300)는 단일 클록 페이즈(312)를 사용하여 저전력 소비로 매우 정확한 직교 클록 페이즈들을 생성하도록 구성된다.
[0033] 일 구성에서, 클록 생성기(310)는 칩-간 SERDES 링크의 데이터 레인들 각각에 분배되는 단일 클록 페이즈(312)를 생성한다. 이 구성에서, 단일 클록 페이즈(312)는 칩-간 SERDES 링크의 제1 데이터 레인들(320)(예컨대, 업링크/다운링크 UL0, DL0), 제2 데이터 레인들(330)(예컨대, 업링크/다운링크 UL3, DL3), 제3 데이터 레인들(340)(예컨대, 업링크/다운링크 UL2, DL2), 및 제4 데이터 레인들(350)(예컨대, 업링크/다운링크 UL4, DL4)에 분배된다. 클록 분배 아키텍처(300)는 또한, 수신기(360)(예컨대, DL1)를 포함한다. 단일 클록 페이즈(312)를 칩-간 SERDES 링크(예컨대, 220)의 데이터 레인들(320, 330, 340, 및 350) 각각에 분배하는 것은 클록 분배 아키텍처(300)의 전력 소비를 4 배만큼 유익하게 감소시킨다.
[0034] 본 개시내용의 이 양상에서, 데이터 레인들(320, 330, 340, 및 350) 각각은 I(in-phase) 및 Q(quadrature) 클록 생성기(예컨대, I/Q 클록 생성기(322), I/Q 클록 생성기(332), I/Q 클록 생성기(342), 및 I/Q 클록 생성기(352))를 포함한다. 이 예에서, 단일 클록 페이즈(312)는 사용 지점에서 초기에 차동 페이즈들(예컨대, 0° 및 180°)로 변환된다. 불행하게도, 이 단일 페이즈 클록 방식의 듀티 사이클은 이동되는 상당한 거리들 및 단일 클록 페이즈(312)의 차동 신호로의 변환으로 인해 손상된다. I/Q 클록 생성기들(예컨대, 322, 332, 342, 및 352)은 도 4에 추가로 예시된 바와 같이, 사용 지점에서 듀티 사이클을 정정하도록 구성되는 듀티 사이클 정정 스테이지를 포함할 수 있다.
[0035] 도 4는 본 개시내용의 양상들에 따른, 도 3의 클록 분배 아키텍처(300)의 I/Q(in-phase/quadrature) 클록 생성기를 예시하는 블록 다이어그램이다. 일 구성에서, I/Q 클록 생성기(400)는 단일 종단 입력 클록 신호(402)(예컨대, 도 3의 단일 클록 페이즈(312))를 차동 입력 클록 신호(406)(예컨대, 2-페이즈 직교 클록 신호)로 변환하도록 구성되는 차동 신호 생성기(404)를 포함한다. 구성에서, 단일 종단 입력 클록 신호(402)는 차동 입력 클록 신호(406)로의 변환 이전에, CMOS(complementary metal oxide semiconductor) 디지털 로직 레벨(예컨대, 로직 "0"과 로직 "1" 전압 레벨 사이의 풀-스윙(full-swing))에서 수신된다.
[0036] 언급된 바와 같이, 차동 입력 클록 신호(406)의 듀티 사이클은 도 3의 클록 분배 아키텍처(300)를 통해 전파되는 상당한 거리 및 단일 종단 입력 클록 신호(402)로부터의 변환으로 인해 손상될 가능성이 있다. 본 개시내용의 이 양상에서, I/Q 클록 생성기(400)는 듀티 사이클 정정 스테이지(408)(예컨대, 입력 듀티 사이클 정정 스테이지)를 포함한다. 일 구성에서, 듀티 사이클 정정 스테이지(408)는 DCC(duty-cycle correction) 동조 값(482)에 따라 차동 입력 클록 신호(406)의 듀티 사이클을 정정한다. DCC 동조 값(482)은 아날로그/필터 도메인(410) 이전의 사용 지점에서 차동 입력 클록 신호(406)의 듀티 사이클 정정을 가능하게 하기 위해 피드백 루프(490)(아래에서 더 상세하게 설명됨)의 일부로서 제공된다.
[0037] 본 개시내용의 이 양상에 따르면, 차동 입력 클록 신호(406)는 차동 입력 클록 신호(406)를 아날로그 포맷(예컨대, 아날로그 직교 클록 신호)으로 변환하도록 구성되는 CM(common mode) 로직 버퍼(412)(예컨대, 입력 CM 로직 버퍼)에 제공된다. 차동 입력 클록 신호(406)의 아날로그 포맷은 차동 입력 클록 신호(406)의 아날로그 포맷의 DC(direct current) 컴포넌트를 제거하기 위해 AC(alternating current) 커플링 스테이지들(414)의 입력에 제공된다. 이 단일 주파수 톤 신호는 폴리-페이즈 필터(420)에 대한 입력으로서 제공된다. 이 구성에서, 폴리-페이즈 필터(420)는 출력 4-페이즈 I/Q 클록 신호(462)(예컨대, 출력 4-페이즈 직교 클록 신호)를 생성하기 위해 페이즈 보간기(460)에 대한 4-페이즈 I/Q 클록 신호(422)(예컨대, 4-페이즈 직교 클록 신호)를 생성한다.
[0038] 본 개시내용의 양상들에 따르면, 4-페이즈 I/Q 클록 신호(422)의 생성은 피드백 루프(490)의 부분인 PPF(poly-phase filter) 동조 회로(430)에 대한 응답으로 폴리-페이즈 필터(420)에 의해 수행된다. PPF 동조 회로(430)(예컨대, 폴리-페이즈 필터 동조 회로)에 의해 제공되는 PPF 동조 방식과 더불어, 본 개시내용은 출력 4-페이즈 I/Q 클록 신호(462)의 생성을 위한 완전한 시스템 솔루션을 제공한다. 특히, 폴리-페이즈 필터(420)에 CM 로직 버퍼들(412)이 선행되고 폴리-페이즈 필터(420) 이후 CM 로직 버퍼들(412)이 뒤따르며, CM 로직 버퍼들(412)은 입력 및 출력 AC 커플링 스테이지들(414)(예컨대, 입력 AC 커플링 스테이지 및 출력 AC 커플링 스테이지)에 의해 AC-커플링된 이득 스테이지들을 제공한다.
[0039] 본 개시내용의 양상들에서, IDAC(current digital-to-analog converter)(440)는 피드백 루프(490)의 부분으로서 PPF 동조 전류(442)를 PPF 동조 회로(430)에 제공하는 제어 가능한 전류원이다. 피드백 루프(490)에 의해 제공되는 이 자체 정정 능력은 또한, 폴리-페이즈 필터(420)의 바이어싱이 도 5a 및 도 5b에 추가로 도시된 바와 같이 아날로그/필터 도메인(410)의 입력 및 출력에서 잘 정의되도록 보장한다. 아날로그/필터 도메인(410)은 입력 및 출력 AC 커플링 스테이지들(414)뿐만 아니라 폴리-페이즈 필터(420) 이전에 그리고 이후에 입력 및 출력 CM 로직 버퍼들(412)에 의해 제공되는 이득 스테이지들을 제공한다. 아날로그/필터 도메인(410)의 이 구성 없이, 폴리-페이즈 필터(420)의 성능 및 이득 스테이지들의 성능(폴리-페이즈 필터(420) 이전 및 이후) 둘 모두는 불확실한 공통 모드 전압 값들로 인해 악화될 것이다.
[0040] 아날로그/필터 도메인(410)은 출력 4-페이즈 I/Q 클록 신호(462)의 생성을 위해 CM 로직 버퍼(412)의 출력으로부터 페이즈 보간기(460)로 증폭된 4-페이즈 I/Q 클록 신호(424)를 제공한다. 페이즈 보간기(460)는 CMOS 로직 레벨(예컨대, 로직 "0"과 로직 "1" 전압 레벨 사이의 풀-스윙)에서 출력 4-페이즈 I/Q 클록 신호(462)를 생성한다. 일 구성에서, 페이즈 보간기(460)는 출력 4-페이즈 I/Q 클록 신호(462)를 생성하기 위해, 증폭된 4-페이즈 I/Q 클록 신호(424)의 페이즈들(예컨대, 0°, 90°, 180°, 및 270°) 사이를 32개의 단계들로 보간/로테이팅하도록 구성된다.
[0041] 이 구성에 따르면, 로테이팅된 4-페이즈 I/Q 클록 신호(464)는 피드백 루프의 I/Q(in-phase/quadrature) 페이즈/DCC(duty-cycle correction) 검출 스테이지(470)에 제공된다. I/Q 페이즈/DCC 검출 스테이지(470)는 DCC 에러 스테이지와 I/Q 페이즈 에러 검출 스테이지로 구성될 수 있다. 본 개시내용의 양상들에 따르면, 로테이팅된 4-페이즈 I/Q 클록 신호(464)는 출력 4-페이즈 I/Q 클록 신호(462)와 동일하거나 또는 상이할 수 있다. 이 구성에서, I/Q 페이즈/DCC 검출 스테이지(470)는 로테이팅된 4-페이즈 I/Q 클록 신호(464)의 페이즈 에러 정정 및/또는 듀티 사이클 에러 정정(472)(예컨대, 디지털 DCC 동조 값)을 검출한다. 페이즈 에러 정정 및/또는 듀티 사이클 에러 정정(472)은 DCC 동조 값(482) 및 페이즈 동조 값(484)을 생성하도록 구성되는 디지털 교정 스테이지(480)에 제공된다.
[0042] 본 개시내용의 이 양상에 따르면, 페이즈 동조 값(484)은 수동 페이즈 동조 값(452)을 또한 수신하는 멀티플렉서(444)(MUX)에 제공된다. 이 구성에서, 멀티플렉서(444)는 페이즈 동조 값(484)(예컨대, 0-31)을 IDAC(current digital-to-analog converter)(440)에 제공하며, 이는 PPF 동조 전류(442)(예컨대, 정전류)를 PPF 동조 회로(430)에 제공한다. PPF 동조 회로(430)는 도 5a 및 도 5b에 추가로 도시된 바와 같이, 정확한 직교 페이즈 클록 생성을 가능하게 하기 위해 폴리-페이즈 필터(420)에 대한 제어 전압(VC)(432)을 생성하도록 구성된다.
[0043] 도 5a 및 도 5b는 본 개시내용의 양상들에 따른, 도 4의 I/Q 클록 생성기(400)의 폴리-페이즈 필터(420) 및 PPF 동조 회로(430)를 추가로 예시하는 블록 다이어그램들이다.
[0044] 도 5a에 도시된 바와 같이, 폴리-페이즈 필터(420)는 사용 지점에서 페이즈 보간기(460)에 의해 특정된 4-페이즈 I/Q 클록 신호(422)를 생성한다. 4-페이즈 I/Q 클록 신호(422) 생성은 전류를 인출(draw)하지 않는 패시브(passive) 회로인 폴리-페이즈 필터(420)에 의해 수행된다. 폴리-페이즈 필터(420)의 종래의 구성은 저항기들(R) 및 커패시터들(C)의 다수의 스테이지들로 구성될 수 있다. 이 구성에서, 폴리-페이즈 필터(420)의 직교 페이즈 에러는
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의 단일 주파수에서 거의 0이다(예컨대, 가장 바람직함). 결과적으로, 칩-간 SERDES 링크(예컨대, 220)에 대해 특정된 클록 주파수(예컨대, 9GHz)를 인에이블하는 것은 거의 0인 페이즈 에러를 달성하기 위해 저항기들(R) 및 커패시터들(C)의 엄격한 제어를 수반한다.
[0045] 불행하게도, 저항 값들은 상당한 변동(예컨대, +/- 30 %까지)을 나타낼 수 있다. 이 저항 변동만으로도 직교 페이즈 에러가 상당한 변동(예컨대, +/- 30 %까지)을 나타내게 한다. 직교 페이즈 에러의 상당한 변동은 바람직하지 않으며, 페이즈 보간기(460)에 의해 수행되는 페이즈 로테이션 기능의 장애 또는 심각한 손상을 야기한다. 본 개시내용의 이 양상에 따르면, 직교 페이즈 에러의 변동을 제한하기 위해 종래의 저항기들 대신에 레플리카 트랜지스터들(450)이 사용된다. 즉, 폴리-페이즈 필터(420)를 구성하기 위해 종래의 저항기들 대신에 레플리카 트랜지스터들(450)이 사용된다. 또한, 입력 노드들(예컨대, IP 및 IN 노드들) 및 출력 노드들(예컨대, IP, QP, IN, 및 QN)에 바이어스 저항기들(RBIAS)이 제공된다. 이 구성에 따르면, 폴리-페이즈 필터(420)에 대한 원하는 저항 값을 획득하기 위해 레플리카 트랜지스터(450)의 트랜지스터 게이트 전압이 변한다. 불행하게도, 원하는 저항 값을 획득하기 위해 레플리카 트랜지스터(450)의 게이트 전압의 제어는 PVT(process, voltage, and temperature) 변동들로 인해 어렵다.
[0046] 도 5b는 추가로, 도 4의 I/Q 클록 생성기(400)의 PPF 동조 회로(430)를 예시한다. 본 개시내용의 양상들에 따르면, PPF 동조 회로(430)는, 폐쇄 루프 시스템이 레플리카 트랜지스터(450)의 게이트 전압(예컨대, 제어 전압(VC)(432))을 제어하는 것을 가능하게 한다. 일 구성에서, 레플리카 트랜지스터(450)는 폐쇄 루프 시스템의 PPF(poly-phase filter) 저항기로서 동작한다. 이 구성에서, IDAC(current digital-to-analog converter)(440)는 PPF 동조 전류(442)를 PPF 동조 회로(430)의 연산 증폭기(434)에 제공하는 제어 가능한 전류원이다. IDAC(440)는 제1 기준 전류(예컨대, IREF1 = VFIXED/RFIXED)에 기초하는 N-비트(예컨대, 32 비트) 디지털 교정 제어로서 페이즈 동조 값(484)을 수신한다. 연산 증폭기(434)는 (예컨대, 제1 입력에서) PPF 동조 전류(442) 및 (예컨대, 제2 입력에서) 입력들로서 제2 기준 전류(예컨대, IREF2 = VFIXED/RINT)를 수신한다.
[0047] 본 개시내용의 이 양상에서, PPF 동조 회로(430)의 연산 증폭기는 정확한 직교 페이즈 클록 생성을 가능하게 하기 위해 폴리-페이즈 필터(420)에 대한 제어 전압(VC)(432)을 생성하도록 구성된다. 즉, PPF 동조 전류(442)(I) 및 고정 전압원(예컨대, VFIXED)은 레플리카 트랜지스터(450)에 대한 게이트 전압(예컨대, 제어 전압(VC)(432))을 생성하는 데 사용된다. 이 구성에서, 레플리카 트랜지스터(450)의 등가 저항은 프로세스-전압-온도 변동들에 대해 사전 결정된 비(예컨대, VC/I)로 유지된다. 특히, PPF 동조 전류(442)의 값은 외부 디지털 교정 루프(예컨대, 도 4에 도시된 피드백 루프(490))를 갖는 IDAC(440)에 의해 자동으로 동조된다. 이 구성으로, 최종 클록 I/Q 페이즈 에러는 I/Q 페이즈/DCC 검출 스테이지(470)에 의해 측정되고, 그런 다음, 디지털 교정 스테이지(480)는 에러 측정을 사용하여 PPF 동조 전류(442)를 공급하는 IDAC(440)를 제어한다.
[0048] 대안적 구성에서, PPF 동조 전류(442)에 대한 단일 전류 값은 테스트 시에 선택되고, 레지스터에 고정된다. 본 개시내용의 양상들에 따르면, PPF 동조 회로(430) 및 IDAC(440)는 프로세스-전압-온도 변동들에 대해 사전 결정된 비(예컨대, VC/I)의 안정성을 달성한다. 이 특정 방식으로 제어 전압(VC)(432) 및 PPF 동조 전류(442)(I)를 생성하는 것은 프로세스-전압-온도 변동들에 대해 사전 결정된 비(예컨대, VC/I)를 일정하게 유지한다.
[0049] 본 개시내용의 이 양상에서, PPF 동조 전류(442)는 프로세스-전압-온도 변동들에 대한 폴리-페이즈 필터(420)의 동조를 가능하게 하여 거의 0인 I(in-phase)/직교 페이즈 에러를 획득한다. 즉, PPF 동조 전류(442)는 최소 페이즈 에러를 달성하기 위해 폴리-페이즈 필터(420)의 동조를 가능하게 한다. 게다가, PPF 동조 전류(442)의 값은, 페이즈 에러를 지속적으로 또는 주기적으로 모니터링하고 IDAC(440)를 사용하여 PPF 동조 전류(442)의 값을 업데이트함으로써, 디지털 제어 루프(예컨대, 피드백 루프(490))를 사용하여 교정된다. 유리하게는, 이 I/Q 페이즈 생성 프로세스는 자체 동조(self-tuning)이며, PPF 동조 전류(442)를 제어함으로써 궁극적 정밀도를 위해 교정할 수 있다.
[0050] 도 6a 및 도 6b는 본 개시내용의 양상들에 따른, 도 4의 출력 4-페이즈 I/Q 클록 신호(462)를 예시하는 타이밍 다이어그램들이다. 도 6a는 제1 직교 출력 신호(602)(예컨대, 0°에서의 IN) 및 제2 직교 출력 신호(604)(예컨대, 180°에서의 IP)를 예시하는 타이밍 다이어그램(600)이다. 도 6b는 출력 4-페이즈 I/Q 클록 신호(462)의 제3 직교 출력 신호(652)(예컨대, 90°에서의 QN) 및 제4 직교 출력 신호(654)(예컨대, 270°에서의 QP)를 예시하는 타이밍 다이어그램(650)이다. 본 개시내용의 이 양상에서, 폴리-페이즈 필터(420)의 설계는 도 6a 및 도 6b에 도시된 직교 I/Q(in-phase/quadrature) 클록 페이즈들(예컨대, 90° 이격)의 정확한 생성을 가능하게 한다. 이 예에서, I/Q 클록 생성기(400)의 출력은 도 7에 추가로 설명된 바와 같이, 출력 4-페이즈 I/Q 클록 신호(462)(예컨대, 0°, 90°, 180°, 및 270°에서의 4개의 클록 페이즈들)이다.
[0051] 도 7은 본 개시내용의 양상들에 따른, 4-페이즈 직교 클록 신호를 생성하기 위한 방법을 예시하는 흐름 다이어그램이다. 방법(700)은 단일 종단 입력 클록 신호에 대한 응답으로 직교 클록 신호가 생성되는 블록(702)에서 시작된다. 예컨대, 도 4에 도시된 바와 같이, I/Q 클록 생성기(400)는 단일 종단 입력 클록 신호(402)(예컨대, 도 3의 단일 클록 페이즈(312))를 차동 입력 클록 신호(406)로 변환하도록 구성되는 차동 신호 생성기(404)를 포함한다.
[0052] 블록(704)에서, PPF(poly-phase filter)가, 피드백 루프의 PPF 동조 회로로부터의 제어 전압에 대한 응답으로 직교 클록 신호로부터 아날로그 4-페이즈 직교 클록 신호를 생성한다. 예컨대, 도 4에 도시된 바와 같이, 4-페이즈 I/Q 클록 신호(422)의 생성은 피드백 루프(490)의 부분인 PPF(poly-phase filter) 동조 회로(430)에 대한 응답으로 폴리-페이즈 필터(420)에 의해 수행된다. PPF 동조 회로(430)는 도 5a 및 도 5b에 도시된 바와 같이, 정확한 직교 페이즈 클록 생성을 가능하게 하기 위해 폴리-페이즈 필터(420)에 대한 제어 전압(VC)(432)을 생성하도록 구성된다.
[0053] 블록(706)에서, 페이즈 보간기가, 증폭된 4-페이즈 직교 클록 신호로부터 디지털 출력 4-페이즈 직교 클록 신호를 생성한다. 예컨대, 도 4에 도시된 바와 같이, 폴리-페이즈 필터(420)는 출력 4-페이즈 I/Q 클록 신호(462)를 생성하기 위해 페이즈 보간기(460)에 대한 4-페이즈 I/Q 클록 신호(422)를 생성한다. 블록(708)에서, 디지털 출력 4-페이즈 직교 클록 신호가 PPF 동조 회로에 피드백된다. 도 4에 도시된 바와 같이, 4-페이즈 I/Q 클록 신호(422)의 생성은 피드백 루프(490)의 부분인 PPF(poly-phase filter) 동조 회로(430)에 대한 응답으로 폴리-페이즈 필터(420)에 의해 수행된다. 본 개시내용의 양상들에 따르면, 피드백 루프(490)를 사용하는 PPF 동조 방식의 이 구성은 도 5a 및 도 5b에 도시된 바와 같이, 접지에 대해 입력 및 출력에서 저항기들에 의해 폴리-페이즈 필터(420)의 바이어싱이 잘 정의되도록 보장한다.
[0054] 차세대 칩-간 SERDES 링크는 9 GHz(nine gigahertz)에서 I(in-phase)/직교 클록 생성을 특정한다. 이 클록 생성 주파수 규격을 충족하는 것은 성능 및 전력 소비 둘 모두에 중요하다. 본 개시내용의 양상들에 따르면, 단일 종단 클록은 데이터 레인들로 라우팅되어 클록 버퍼 전류 소비를 감소시킨다. 또한, 사용 지점에서 차동 클록이 생성되고, 이후 듀티 사이클 정정이 뒤따라, 단일 종단 클록에서 차동 변환으로의 야기에 대한 영향뿐만 아니라 상당한 라우팅을 감소시킨다. 본 개시내용의 이 양상에 따르면, I/Q 클록 신호의 직교 페이즈는 레플리카 회로를 사용하여 자체 정정된다. 또한, 본 개시내용의 양상들에 따른 디지털 교정 제어에 의해 추가적 미세 페이즈 정정이 수행된다.
[0055] 본 개시내용의 양상들에 따르면, I/Q 클록 생성기가 설명된다. l/Q 클록 생성기는 폴리-페이즈 필터로부터 4-페이즈 직교 클록 신호를 동조하기 위해 폴리-페이즈 필터에 대한 제어 전압을 생성하기 위한 수단을 포함할 수 있다. 생성 수단은 도 4의 PPF 동조 회로(430)를 포함할 수 있다. 다른 양상에서, 전술된 수단은 전술된 수단에 의해 기술된 기능들을 수행하도록 구성되는 임의의 모듈 또는 임의의 장치 또는 재료일 수 있다.
[0056] 도 8은 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적 무선 통신 시스템(800)을 도시하는 블록 다이어그램이다. 예시를 목적으로, 도 8은 3개의 원격 유닛들(820, 830 및 850) 및 2개의 기지국들(840)을 도시한다. 무선 통신 시스템들이 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것을 인식할 것이다. 원격 유닛들(820, 830, 및 850)은 개시된 I/Q 클록 생성기를 포함하는 IC 디바이스들(825A, 825B, 및 825C)을 포함한다. 다른 디바이스들은 또한 개시된 I/Q 클록 생성기, 이를테면, 기지국들, 사용자 장비, 및 네트워크 장비를 포함할 수 있다는 것을 인식할 것이다. 도 8은 기지국들(840)로부터 원격 유닛들(820, 830, 및 850)로의 순방향 링크 신호들(880) 및 원격 유닛들(820, 830, 및 850)로부터 기지국들(840)로의 역방향 링크 신호들(890)을 도시한다.
[0057] 도 8에서, 원격 유닛(820)은 모바일 전화로서 도시되고, 원격 유닛(830)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(850)은 무선 로컬 루프 시스템의 고정 로케이션 원격 유닛으로서 도시된다. 예컨대, 원격 유닛은, 모바일 폰, 핸드-헬드 PCS(personal communication systems) 유닛, PDA(personal digital assistant)와 같은 휴대용 데이터 유닛, GPS 가능 디바이스, 네비게이션 디바이스, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 검침 장비와 같은 고정 로케이션 데이터 유닛, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 다른 통신 디바이스, 또는 이들의 조합들일 수 있다. 도 8은 본 개시내용의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이러한 예시적인 예시된 유닛들에 제한되지 않는다. 본 개시내용의 양상들은 개시된 I/Q 클록 생성기를 포함하는 많은 디바이스들에서 적합하게 사용될 수 있다.
[0058] 첨부된 청구항들 및 그 등가물들은 보호의 범위 및 사상 내에 속하는 바와 같은 그러한 형태들 또는 수정들을 포함하는 것으로 의도된다. 예컨대, 개시된 예시적 장치들, 방법들, 및 시스템들은 다수의 통신 네트워크들 및/또는 통신 기술들에 가입하는 무선 디바이스들에 적용될 수 있다. 개시된 장치들, 방법들, 및 시스템들은 또한 그 중에서도, 디지털 방식으로 그리고 차등적으로 구현될 수 있다. 도면들에 예시된 다양한 컴포넌트들은 예컨대, 프로세서, ASIC/FPGA/DSP, 또는 전용 하드웨어 상의 소프트웨어 및/또는 펌웨어(그러나 이에 제한되지 않음)로서 구현될 수 있다. 또한, 위에서 개시된 특정 예시적 양상들의 특징들 및 속성들은, 그 모두가 본 개시내용의 범위 내에 속하는 추가 양상들을 형성하기 위해 상이한 방식들로 조합될 수 있다.
[0059] 전술한 방법 설명들 및 프로세스 흐름 다이어그램들은 단지 예시적인 예들로서만 제공되며, 방법의 동작들이 제시된 순서로 수행되어야 하는 것을 요구하거나 또는 의미하는 것으로 의도되는 것이 아니다. 동작들 중 특정 동작은 다양한 순서들로 수행될 수 있다. "그 후", "그런 다음", "다음으로" 등과 같은 단어들은 동작들의 순서를 제한하는 것으로 의도되는 것이 아니고; 이러한 단어들은 단순히 방법들의 설명을 통해 독자를 안내하는 데 사용된다.
[0060] 개시된 양상들과 관련하여 설명된 다양한 예시적 논리 블록들, 모듈들, 회로들, 및 동작들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수 있다. 하드웨어 및 소프트웨어의 이러한 상호 교환가능성을 분명하게 예시하기 위해, 다양한 예시적 컴포넌트들, 블록들, 모듈들, 회로들, 및 동작들은 일반적으로 그들의 기능의 측면에서 위에서 설명되었다. 그러한 기능이 하드웨어로서 구현되는지 아니면 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 판정들이 본 개시내용의 범위로부터 벗어나게 하는 것으로 해석되지 않아야 한다.
[0061] 개시된 다양한 양상들과 관련하여 설명된 다양한 예시적 로직들, 논리 블록들, 모듈들, 및 회로들을 구현하는 데 사용되는 하드웨어는, 범용 프로세서, DSP(digital signal processor), ASIC(application - specific integrated circuit), FPGA(field - programmable gate array) 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들, 또는 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신(state machine)일 수 있다. 프로세서는 또한, 수신기 디바이스들의 조합, 예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다. 대안적으로, 일부 동작들 또는 방법들은 주어진 기능에 특정한 회로에 의해 수행될 수 있다.
[0062] 하나 이상의 예시적 양상들에서, 설명된 기능들이 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현될 경우, 기능들은 비일시적 컴퓨터 판독 가능한 저장 매체 또는 비일시적 프로세서 판독 가능한 저장 매체 상에서 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 개시된 방법 또는 알고리즘의 동작들은 비일시적 컴퓨터 판독 가능한 또는 프로세서 판독 가능한 저장 매체 상에 상주할 수 있는 프로세서 실행 가능한 명령들로 구현될 수 있다. 비일시적 컴퓨터 판독 가능한 또는 프로세서 판독 가능한 저장 매체들은 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 저장 매체들일 수 있다. 제한이 아닌 예로서, 그러한 비일시적 컴퓨터 판독 가능한 또는 프로세서 판독 가능한 저장 매체들은 RAM(random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), FLASH 메모리, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소, 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 희망하는 프로그램 코드를 저장하는 데 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 사용되는 바와 같은 디스크(disk 및 disc)는 CD(compact disc), 레이저 디스크(disc), 광 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk), 및 블루-레이® 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 레이저들을 이용하여 데이터를 광학적으로 재생한다. 위의 것들의 조합들이 또한, 비일시적 컴퓨터 판독 가능한 그리고 프로세서 판독 가능한 매체들의 범위 내에 포함된다. 추가적으로, 방법 또는 알고리즘의 동작들은, 컴퓨터 프로그램 제품에 포함될 수 있는 비일시적 프로세서 판독 가능한 저장 매체 및/또는 컴퓨터 판독 가능한 저장 매체 상에 코드들 및/또는 명령들 중 하나 또는 이들의 임의의 조합 또는 세트로서 상주할 수 있다.
[0063] 본 개시내용은 특정 예시적 양상들 및 애플리케이션들을 제공하지만, 기술된 특징들 및 이점들 모두를 제공하지 않는 양상들을 포함하여, 당업자들에게 명백한 다른 양상들이 또한 본 개시내용의 범위 내에 있다. 예컨대, 설명된 장치들, 방법들, 및 시스템들은 그 중에서도 디지털 방식으로 그리고 차등적으로 수행될 수 있다. 따라서, 본 개시내용의 범위는 첨부된 청구항들에 대한 참조에 의해서만 정의되는 것으로 의도된다.

Claims (20)

  1. I/Q(in-phase/quadrature) 클록 생성기로서,
    단일 종단 입력 클록 신호에 대한 응답으로 생성된 2-페이즈(phase) 직교 클록 신호에 대한 응답으로, 4-페이즈 직교 클록 신호를 생성하도록 구성되는 폴리-페이즈 필터(poly-phase filter);
    상기 4-페이즈 직교 클록 신호로부터 출력 4-페이즈 직교 클록 신호를 생성하도록 구성되는 페이즈 보간기; 및
    상기 페이즈 보간기의 출력에 커플링되고, 상기 폴리-페이즈 필터로부터 상기 4-페이즈 직교 클록 신호를 동조(tune)하기 위해 상기 폴리-페이즈 필터에 대한 제어 전압을 생성하도록 구성되는 폴리-페이즈 필터 동조 회로를 포함하는, I/Q 클록 생성기.
  2. 제1 항에 있어서,
    상기 I/Q 클록 생성기에서 수신된 상기 단일 종단 입력 클록 신호에 대한 응답으로 상기 2-페이즈 직교 클록 신호를 생성하도록 구성되는 차동 신호 생성기;
    상기 페이즈 보간기의 출력에 커플링되고, 상기 출력 4-페이즈 직교 클록 신호의 듀티 사이클 에러를 검출하도록 구성되는 DCC(duty-cycle correction) 에러 스테이지;
    상기 DCC 에러 스테이지에 커플링되고, 상기 듀티 사이클 에러에 대한 응답으로 디지털 DCC 동조 값을 생성하도록 구성되는 디지털 교정 스테이지; 및
    상기 폴리-페이즈 필터 및 상기 디지털 교정 스테이지에 커플링되고, 상기 디지털 DCC 동조 값에 따라 상기 2-페이즈 직교 클록 신호의 듀티 사이클을 사전 정정하도록 구성되는 입력 듀티 사이클 정정 스테이지를 더 포함하는, I/Q 클록 생성기.
  3. 제1 항에 있어서,
    상기 폴리-페이즈 필터는 아날로그/필터 도메인을 포함하며,
    상기 아날로그/필터 도메인은,
    상기 2-페이즈 직교 클록 신호를 아날로그 직교 클록 신호로 변환하도록 구성되는 입력 공통 모드 로직 버퍼;
    상기 폴리-페이즈 필터의 입력에 커플링되고, 상기 아날로그 직교 클록 신호로부터 DC(direct current) 컴포넌트를 제거하도록 구성되는 입력 AC(alternating current) 커플링 스테이지;
    상기 폴리-페이즈 필터의 출력에 커플링되고, 상기 폴리-페이즈 필터로부터의 4-페이즈 직교 클록 신호에 상기 DC 컴포넌트를 추가하도록 구성되는 출력 AC 커플링 스테이지; 및
    상기 출력 AC 커플링 스테이지로부터의 4-페이즈 직교 클록 신호를 디지털 4-페이즈 직교 클록 신호로 변환 및 증폭하도록 구성되는 출력 공통 모드 로직 버퍼를 포함하는, I/Q 클록 생성기.
  4. 제1 항에 있어서,
    상기 폴리-페이즈 필터는 입력 AC 커플링 스테이지로부터 단일 주파수 톤 신호를 수신하는, I/Q 클록 생성기.
  5. 제1 항에 있어서,
    상기 페이즈 보간기의 출력에 커플링되고, 상기 출력 4-페이즈 직교 클록 신호의 페이즈 에러를 검출하도록 구성되는 I/Q 페이즈 에러 검출 스테이지;
    상기 I/Q 페이즈 에러 검출 스테이지에 커플링되고, 상기 페이즈 에러에 대한 응답으로 페이즈 동조 값을 생성하도록 구성되는 디지털 교정 스테이지; 및
    상기 폴리-페이즈 필터 동조 회로 및 상기 디지털 교정 스테이지에 커플링되고, 상기 페이즈 동조 값에 따라 PPF 동조 전류를 생성하도록 구성되는 IDAC(current digital-to-analog converter)를 더 포함하는, I/Q 클록 생성기.
  6. 제5 항에 있어서,
    상기 페이즈 동조 값을 수신하기 위해 상기 디지털 교정 스테이지에 커플링된 제1 입력, 수동 페이즈 동조 값을 수신하기 위한 제2 입력, 및 상기 IDAC에 커플링된 출력을 갖는 멀티플렉서를 더 포함하는, I/Q 클록 생성기.
  7. 제5 항에 있어서,
    상기 IDAC는 상기 페이즈 동조 값 및 제1 기준 전류에 따라 제어 가능한 전류원으로서 상기 PPF 동조 전류를 생성하도록 구성되는, I/Q 클록 생성기.
  8. 제5 항에 있어서,
    상기 폴리-페이즈 필터 동조 회로는,
    상기 PPF 동조 전류를 수신하기 위해 상기 IDAC에 커플링된 제1 입력 및 제2 기준 전류를 수신하기 위한 제2 입력을 갖고, 상기 PPF 동조 전류를 생성하도록 구성되는 연산 증폭기; 및
    상기 IDAC에 커플링된 레플리카(replica) 트랜지스터를 포함하며,
    상기 레플리카 트랜지스터는 상기 레플리카 트랜지스터의 게이트에서 상기 제어 전압을 생성하기 위해 상기 PPF 동조 전류를 수신하도록 구성되는, I/Q 클록 생성기.
  9. 제1 항에 있어서,
    디지털 피드백 루프를 더 포함하는, I/Q 클록 생성기.
  10. 4-페이즈 직교 클록 신호를 생성하기 위한 방법으로서,
    단일 종단 입력 클록 신호에 대한 응답으로 직교 클록 신호를 생성하는 단계;
    PPF(poly-phase filter)가, 피드백 루프의 PPF 동조 회로로부터의 제어 전압에 대한 응답으로 상기 직교 클록 신호로부터 4-페이즈 직교 클록 신호의 아날로그 버전을 생성하는 단계;
    페이즈 보간기가, 증폭된 4-페이즈 I/Q(in-phase/quadrature) 클록으로부터 디지털 출력 4-페이즈 직교 클록 신호를 생성하는 단계; 및
    상기 디지털 출력 4-페이즈 직교 클록 신호를 상기 PPF 동조 회로에 피드백하는 단계를 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  11. 제10 항에 있어서,
    차동 신호 생성기가, I/Q 클록 생성기에서 수신된 상기 단일 종단 입력 클록 신호에 대한 응답으로 2-페이즈 직교 클록 신호를 생성하는 단계;
    상기 페이즈 보간기의 출력에 커플링된 DCC(duty-cycle correction) 에러 스테이지가 상기 디지털 출력 4-페이즈 직교 클록 신호의 듀티 사이클 에러를 검출하는 단계;
    상기 DCC 에러 스테이지에 커플링된 디지털 교정 스테이지가 상기 듀티 사이클 에러에 대한 응답으로 디지털 DCC 동조 값을 생성하는 단계; 및
    상기 PPF(poly-phase filter) 및 상기 디지털 교정 스테이지에 커플링된 입력 듀티 사이클 정정 스테이지가, 상기 디지털 DCC 동조 값에 따라 상기 2-페이즈 직교 클록 신호의 듀티 사이클을 사전 정정하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  12. 제10 항에 있어서,
    입력 공통 모드 로직 버퍼가 2-페이즈 직교 클록 신호를 아날로그 직교 클록 신호로 변환하는 단계;
    상기 PPF(poly-phase filter)의 입력에 커플링된 입력 AC(alternating current) 커플링 스테이지가 상기 아날로그 직교 클록 신호로부터 DC(direct current) 컴포넌트를 제거하는 단계;
    상기 PPF(poly-phase filter)의 출력에 커플링된 출력 AC 커플링 스테이지가 상기 PPF(poly-phase filter)로부터의 4-페이즈 직교 클록 신호에 상기 DC 컴포넌트를 추가하는 단계; 및
    출력 공통 모드 로직 버퍼가 상기 출력 AC 커플링 스테이지로부터의 4-페이즈 직교 클록 신호를 디지털 4-페이즈 직교 클록 신호로 변환 및 증폭하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  13. 제10 항에 있어서,
    상기 PPF(poly-phase filter)가 입력 AC 커플링 스테이지로부터 단일 주파수 톤 신호를 수신하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  14. 제10 항에 있어서,
    상기 페이즈 보간기의 출력에 커플링된 I/Q 페이즈 에러 검출 스테이지가 상기 출력 4-페이즈 직교 클록 신호의 페이즈 에러를 검출하는 단계;
    상기 I/Q 페이즈 에러 검출 스테이지에 커플링된 디지털 교정 스테이지가 상기 페이즈 에러에 대한 응답으로 페이즈 동조 값을 생성하는 단계; 및
    상기 PPF(poly-phase filter) 동조 회로 및 상기 디지털 교정 스테이지에 커플링된 IDAC(current digital-to-analog converter)가 상기 페이즈 동조 값에 따라 PPF 동조 전류를 생성하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  15. 제14 항에 있어서,
    멀티플렉서가, 상기 디지털 교정 스테이지에 커플링된 제1 입력에서 상기 페이즈 동조 값을 수신하는 단계; 및
    상기 멀티플렉서가 제2 입력에서 수동 페이즈 동조 값을 수신하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  16. 제14 항에 있어서,
    상기 IDAC가, 상기 페이즈 동조 값 및 제1 기준 전류에 따라 제어 가능한 전류원으로서 상기 PPF 동조 전류를 생성하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  17. 제14 항에 있어서,
    연산 증폭기가, 상기 IDAC에 커플링된 제1 입력에서 상기 PPF 동조 전류를 수신하는 단계;
    상기 연산 증폭기가 제2 입력에서 제2 기준 전류를 수신하는 단계;
    상기 연산 증폭기가 상기 PPF 동조 전류를 생성하는 단계; 및
    상기 IDAC에 커플링된 레플리카 트랜지스터가, 상기 PPF 동조 전류를 수신하는 단계; 및
    상기 레플리카 트랜지스터가 상기 레플리카 트랜지스터의 게이트에서 상기 제어 전압을 생성하는 단계를 더 포함하는, 4-페이즈 직교 클록 신호를 생성하기 위한 방법.
  18. I/Q(in-phase/quadrature) 클록 생성기로서,
    단일 종단 입력 클록 신호에 대한 응답으로 생성된 2-페이즈 직교 클록 신호에 대한 응답으로, 4-페이즈 직교 클록 신호를 생성하도록 구성되는 폴리-페이즈 필터;
    상기 4-페이즈 직교 클록 신호로부터 출력 4-페이즈 직교 클록 신호를 생성하도록 구성되는 페이즈 보간기; 및
    상기 폴리-페이즈 필터로부터 상기 4-페이즈 직교 클록 신호를 동조하기 위해 상기 폴리-페이즈 필터에 대한 제어 전압을 생성하기 위한 수단을 포함하는, I/Q 클록 생성기.
  19. 제18 항에 있어서,
    상기 I/Q 클록 생성기에서 수신된 상기 단일 종단 입력 클록 신호에 대한 응답으로 상기 2-페이즈 직교 클록 신호를 생성하도록 구성되는 차동 신호 생성기;
    상기 페이즈 보간기의 출력에 커플링되고, 상기 출력 4-페이즈 직교 클록 신호의 듀티 사이클 에러를 검출하도록 구성되는 DCC(duty-cycle correction) 에러 스테이지;
    상기 DCC 에러 스테이지에 커플링되고, 상기 듀티 사이클 에러에 대한 응답으로 디지털 DCC 동조 값을 생성하도록 구성되는 디지털 교정 스테이지; 및
    상기 폴리-페이즈 필터 및 상기 디지털 교정 스테이지에 커플링되고, 상기 디지털 DCC 동조 값에 따라 상기 2-페이즈 직교 클록 신호의 듀티 사이클을 사전 정정하도록 구성되는 입력 듀티 사이클 정정 스테이지를 더 포함하는, I/Q 클록 생성기.
  20. 제18 항에 있어서,
    상기 폴리-페이즈 필터는 아날로그/필터 도메인을 포함하며,
    상기 아날로그/필터 도메인은,
    상기 2-페이즈 직교 클록 신호를 아날로그 직교 클록 신호로 변환하도록 구성되는 입력 공통 모드 로직 버퍼;
    상기 폴리-페이즈 필터의 입력에 커플링되고, 상기 아날로그 직교 클록 신호로부터 DC(direct current) 컴포넌트를 제거하도록 구성되는 입력 AC(alternating current) 커플링 스테이지;
    상기 폴리-페이즈 필터의 출력에 커플링되고, 상기 폴리-페이즈 필터로부터의 4-페이즈 직교 클록 신호에 상기 DC 컴포넌트를 추가하도록 구성되는 출력 AC 커플링 스테이지; 및
    상기 출력 AC 커플링 스테이지로부터의 4-페이즈 직교 클록 신호를 디지털 4-페이즈 직교 클록 신호로 변환 및 증폭하도록 구성되는 출력 공통 모드 로직 버퍼를 포함하는, I/Q 클록 생성기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11206012B2 (en) * 2019-12-06 2021-12-21 Qualcomm Incorporated Calibrating resistance for data drivers
US11258436B1 (en) * 2021-04-09 2022-02-22 Realtek Semiconductor Corp. Self-calibrating quadrature clock generator and method thereof
US11811413B2 (en) * 2021-10-13 2023-11-07 Mediatek Inc. Poly phase filter with phase error enhance technique
US20230353160A1 (en) * 2022-04-28 2023-11-02 Analog Devices International Unlimited Company Analog tracking circuit to improve dynamic and static image rejection of a frequency converter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002544623A (ja) 1999-05-19 2002-12-24 サン・マイクロシステムズ・インコーポレイテッド コンピュータ・システム用の冗長同期クロックの配信
US20160365863A1 (en) 2014-04-04 2016-12-15 International Business Machines Corporation Digital phase locked loop for low jitter applications

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756984A (ja) * 1993-08-17 1995-03-03 Kawasaki Steel Corp 半導体集積回路のレイアウト設計方法
JP3489266B2 (ja) * 1995-05-29 2004-01-19 三菱電機株式会社 マンコンベアの乗降口安全装置
KR100395213B1 (ko) * 2001-03-22 2003-08-21 주식회사 버카나와이어리스코리아 직교 신호 발생기 및 직교 신호 위상 오류 보정 방법
US7558351B2 (en) * 2004-02-10 2009-07-07 Wionics Research Super harmonic filter and method of filtering frequency components from a signal
KR100570632B1 (ko) * 2004-07-06 2006-04-12 삼성전자주식회사 클록복원회로 및 방법과 이를 이용한 고속 데이터송수신회로
US8004335B2 (en) * 2008-02-11 2011-08-23 International Business Machines Corporation Phase interpolator system and associated methods
KR101499176B1 (ko) * 2008-04-08 2015-03-06 삼성전자주식회사 클럭 신호의 위상 튜닝 방법 및 그 장치
US8324949B2 (en) * 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
WO2013095431A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Low power digital phase interpolator
US10680592B2 (en) * 2017-10-19 2020-06-09 Xilinx, Inc. Quadrature clock correction circuit for transmitters
US10476660B1 (en) * 2018-10-09 2019-11-12 Micron Technology, Inc. Quadrature signal generation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002544623A (ja) 1999-05-19 2002-12-24 サン・マイクロシステムズ・インコーポレイテッド コンピュータ・システム用の冗長同期クロックの配信
US20160365863A1 (en) 2014-04-04 2016-12-15 International Business Machines Corporation Digital phase locked loop for low jitter applications

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