TW202145230A - 半導體記憶裝置 - Google Patents

Abstract

實施形態係提供一種小型且高性能之半導體記憶裝置。 實施形態之半導體記憶裝置具有複數個記憶胞陣列層，該記憶胞陣列層係具有第1面及與上述第1面相反側之第2面且不包含基板者，且包含：複數個記憶胞，其等3維配置於記憶胞陣列區域；及表面配線層，其埋入於第1面或/及第2面；且各個上述記憶胞陣列層之上述表面配線層係以自垂直於上述第1面之方向觀察時重疊之方式設置，上述表面配線層彼此相互接合，藉此積層複數個上述記憶胞陣列層。

Description

半導體記憶裝置

本發明之實施形態係關於半導體記憶裝置。

本發明提出有一種3維構造之半導體記憶裝置，其於基板上，於介隔絕緣層積層了複數個電極層之積層體，形成記憶體孔，且於該記憶體孔內介隔電荷蓄積膜設有成為通道之矽本體。又，提出有一種技術，其將該3維構造之記憶胞陣列之控制電路設置於記憶胞陣列之正下方或正上方。

然而，於該例中，無法充分提高每單位面積之記憶體密度。

實施形態係提供一種小型且高性能之半導體記憶裝置。

根據實施形態，提供一種半導體記憶裝置，其具有複數個記憶胞陣列層，該記憶胞陣列層係具有第1面及與上述第1面相反側之第2面且不包含基板者，且包含：複數個記憶胞，其等3維配置於記憶胞陣列區域；及表面配線層，其埋入於第1面或/及第2面；且 各個上述記憶胞陣列層之上述表面配線層係以自垂直於上述第1面之方向觀察時重疊之方式設置，上述表面配線層彼此相互接合，藉此積層複數個上述記憶胞陣列層。

以下，參照圖式，針對實施形態進行說明。另，對各圖式中相同要素標註相同符號。

(第1實施形態) 圖1係第1實施形態之半導體記憶裝置之模式剖視圖。第1實施形態之半導體記憶裝置具有如下構造：包含控制對記憶胞之資料寫入、抹除、讀出之控制電路之周邊電路層100、與包含3維配置之複數個第1記憶胞之第1記憶胞陣列層200以對向之方式接合積層，並貼合。又，具有如下構造：第1記憶胞陣列層200、與包含3維配置之複數個第2記憶胞之第2記憶胞陣列層300以對向之方式接合積層，並貼合。

首先，針對第1記憶胞陣列層200進行說明。第1記憶胞陣列層200具有圖1之第1面(下表面)Sa1及與第1面相反側之第2面(上表面)Sa2，且具有3維構造之第1記憶胞陣列10a。圖2係第1實施形態之半導體記憶裝置之模式立體圖，係第1記憶胞陣列10a之模式立體圖。另，於圖2中，針對電極間絕緣層等之一部分絕緣層之圖示予以省略。又，圖2與圖1上下相反，圖2之上側為第1面側，下側為第2面側。

於圖2中，將互相正交之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向(XY面)正交且積層有複數層電極層WL之方向設為Z方向(積層方向)。

第1記憶胞陣列10a具有：第1積層體12a，其係電極層WL與絕緣層11分別逐層交替地積層複數層。於該第1積層體12a內，設有複數個於Z方向延伸之第1柱狀部13a。第1柱狀部13a例如設置成圓柱狀或橢圓柱狀。複數個第1柱狀部13a例如於XY面，排列成鋸齒格柵或正方格柵。電極層WL於Y方向分離成複數個區塊，並於X方向延伸。

電極層WL例如係包含矽為主成分之層。再者，電極層WL包含硼作為用以使矽層具有導電性之雜質。又，電極層WL亦可包含金屬矽化物。

絕緣層11例如主要包含矽與氧，為氧化矽膜(SiO)、氮氧化矽膜(SiON)、含碳之氧化矽膜(SiOC)等。

於第1柱狀部13a之第1面Sa1側即上部，設有汲極側選擇閘極SGD，於第2面Sa2側即下部，設有源極側選擇閘極SGS。汲極側選擇閘極SGD係介隔絕緣層11設置於最上層之電極層WL上。源極側選擇閘極SGS係介隔絕緣層11設置於最下層之電極層WL下。此處，例如汲極側選擇閘極SGD及源極側選擇閘極SGS可形成為較1層電極層WL更厚。

於第1柱狀部13a之第1面Sa1側即上端部，連接有第1位元線16a。第1位元線16a設置複數條，並使用金屬。複數條第1位元線16a於X方向隔開，於Y方向延伸。第1位元線16a係介隔絕緣層11及層間絕緣層14設置於汲極側選擇閘極SGD上。

於第1柱狀部13a之第2面Sa2側即下端部，連接有第1源極線17a。第1源極線17a係介隔層間絕緣層15設置於源極側選擇閘極SGS下。又，於第1柱狀部13a之下端部，且第1源極線17a之進而下側，於層間絕緣層18內設有第1源極側配線層19a。層間絕緣層18亦可為積層之層。

圖3係第1實施形態之半導體記憶裝置之模式剖視圖，係第1柱狀部附近之模式剖視圖。圖4係將圖3之第1柱狀部附近之一部分即A部放大之模式剖視圖。圖3及圖4表示與圖2之YZ面平行之剖面。

如圖3所示，第1柱狀部13a形成於在包含複數個電極層WL、複數個絕緣層11之第1積層體12a內形成之I字狀之記憶體孔內。於該記憶體孔內，設有作為半導體通道之通道主體20。通道主體20例如為矽膜。通道主體20之雜質濃度低於電極層WL之雜質濃度。

如圖4所示，記憶胞MC於記憶體孔之內壁與通道主體20之間，設有記憶體膜21。記憶體膜21例如具有區塊絕緣膜22、電荷蓄積膜23及隧道絕緣膜24。於電極層WL與通道主體20之間，自電極層WL側依序設有區塊絕緣膜22、電荷蓄積膜23及隧道絕緣膜24。

通道主體20設置成於積層體之積層方向延伸之筒狀，以包圍該通道主體20之外周面之方式，將記憶體膜21於積層體之積層方向延伸且設置成筒狀。電極層WL介隔記憶體膜21包圍通道主體20之周圍。又，於通道主體20之內側，設有芯絕緣膜25。芯絕緣膜25例如為氧化矽膜。

區塊絕緣膜22與電極層WL相接，隧道絕緣膜24與通道主體20相接，於區塊絕緣膜22與隧道絕緣膜24之間設有電荷蓄積膜23。

通道主體20作為記憶胞MC之通道發揮功能，電極層WL作為記憶胞之控制閘極發揮功能。電荷蓄積膜23作為蓄積自通道主體20注入之電荷之資料記憶層發揮功能。即，於通道主體20與各電極層WL之交叉部分，形成有控制閘極包圍通道周圍之構造之記憶胞MC。

第1實施形態之半導體記憶裝置成為可電性地自由進行資料之抹除、寫入，且即使切斷電源亦可保持記憶內容之非揮發性半導體記憶裝置。

記憶胞MC例如為電荷捕獲型記憶胞。電荷蓄積膜23具有多個捕獲電荷之捕獲位點，例如為氮化矽膜。亦可為浮動閘極型記憶胞。

隧道絕緣膜24於自通道主體20對電荷蓄積膜23注入電荷時，或蓄積於電荷蓄積膜23之電荷向通道主體20擴散時，成為電位能障。隧道絕緣膜24例如為氧化矽膜。

或者，作為隧道絕緣膜，亦可使用以一對氧化矽膜夾持氮化矽膜之構造之積層膜(ONO膜)。若使用ONO膜作為隧道絕緣膜，則與氧化矽膜之單層相比，可以低電場進行抹除動作。

區塊絕緣膜22防止蓄積於電荷蓄積膜23之電荷向電極層WL擴散。區塊絕緣膜22例如具有：與電極層WL相接設置之氮化矽膜221、及設置於氮化矽膜221與電荷蓄積膜23間之氧化矽膜222。

藉由將介電常數高於氧化矽膜222之膜即氮化矽膜221與電極層WL相接設置，而可抑制抹除時自電極層WL注入之後隧道電子。即，藉由使用氧化矽膜與氮化矽膜之積層膜作為區塊絕緣膜35，而可提高電荷阻斷性。

如圖2及圖3所示，於第1柱狀部13a之上部設有汲極側選擇電晶體STD，於另一下部設有源極側選擇電晶體STS。

記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS為於積層體之積層方向(Z方向)流動電流之縱型電晶體。

汲極側選擇閘極SGD作為汲極側選擇電晶體STD之閘極電極(控制閘極)發揮功能。於汲極側選擇閘極SGD與通道主體20之間，設有作為汲極側選擇電晶體STD之閘極絕緣膜發揮功能之絕緣膜26(圖3)。設置於第1柱狀部13a之汲極側選擇電晶體STD之通道主體20於汲極側選擇閘極SGD之上方，與位元線BL連接。

源極側選擇閘極SGS作為源極側選擇電晶體STS之閘極電極(控制閘極)發揮功能。於源極側選擇閘極SGS與通道主體20之間，設有作為源極側選擇電晶體STS之閘極絕緣膜發揮功能之絕緣膜27(圖3)。設置於第1柱狀部13a之源極側選擇電晶體STS之通道主體20於源極側選擇閘極SGS之下方，與源極線SL連接。

於源極線SL之進而下方，於層間絕緣層18內設有第1源極側配線層19a。

該等複數個記憶胞MC、汲極側選擇電晶體STD、源極側選擇電晶體STS通過通道主體20串聯連接，構成I字狀之1個記憶體串MS。藉由該記憶體串MS於X方向及Y方向排列複數個，複數個記憶胞MC於X方向、Y方向及Z方向3維配置。

圖1顯示上述之第1記憶胞陣列10a之X方向之端部之區域。於配置有複數個記憶胞MC之第1記憶胞陣列區域28a之端部，形成有於X方向延伸之電極層WL之階梯構造部29。於階梯構造部29中，各層之電極層WL之X方向之端部形成為階梯狀。於階梯構造部29，設有與形成為階梯狀之各層之電極層WL連接之複數個接觸插塞30。接觸插塞30貫通層間絕緣層31而連接於階梯狀之各層之電極層WL。

又，於階梯構造部29中，選擇閘極SG(汲極側選擇閘極SGD、源極側選擇閘極SGS)連接於接觸插塞32。

連接於電極層WL之接觸插塞30係連接於字元配線層33。連接於選擇閘極SG之接觸插塞32係連接於選擇閘極配線層34。字元配線層33與選擇閘極配線層34設置於相同之層。

第1記憶胞陣列層200不包含基板。又，於較第1源極線SL更靠第2面側，進而設有第1源極側配線層19a。

字元配線層33及選擇閘極配線層34之至少一部分係藉由其他配線層或插塞，作為字元線引出部35及選擇閘極線引出部36，而被引出至自垂直於第1面之方向觀察時第1記憶胞陣列區域28a之外側。引出至第1記憶胞陣列區域28a之外側之字元線引出部35及選擇閘極線引出部36係與設置於第1記憶胞陣列區域28a之外側之第1信號線引出電極37a連接。

又，第1柱狀部13a之通道主體20與第1位元線BL及第1源極線SL電性連接。再者，第1位元線BL及第1源極線SL之至少一部分亦同樣地，藉由其他配線層或插塞，作為第1位元線引出部及第1源極線引出部，而被引出至自垂直於第1面之方向觀察時第1記憶胞陣列區域28a之外側(未圖示)。引出至第1記憶胞陣列區域28a之外側之第1位元線引出部及第1源極線引出部係與設置於第1記憶胞陣列區域28a之外側之第1信號線引出電極37a連接。

於第1記憶胞陣列層200之第1面Sa1及第2面Sa2，設有第1表面配線層38a及第2表面配線層39a。第1表面配線層38a及第2表面配線層39a分別埋入於第1面Sa1及第2面Sa2，表面自未圖示之層間絕緣層露出。此處，例如第1信號線引出電極37a與分別設置於第1記憶胞陣列層200之第1面Sa1及第2面Sa2之第1表面配線層38a及第2表面配線層39a電性連接。第1信號線引出電極37a、第1表面配線層38a及第2表面配線層39a貫通第1記憶胞陣列層200。

又，於第1記憶胞陣列區域28a之外側，設有第1外部連接電極40a。即，第1外部連接電極40a設置於記憶胞陣列之較階梯構造部進而外側之區域。第1外部連接電極40a與分別設置於第1記憶胞陣列層200之第1面Sa1及第2面Sa2之第1表面配線層38a及第2表面配線層39a電性連接。第1表面配線層38a及第2表面配線層39a分別埋入於第1面Sa1及第2面Sa2，表面自未圖示之層間絕緣層露出。第1外部連接電極40a、第1表面配線層38a及第2表面配線層39a貫通第1記憶胞陣列層200。

周邊電路層100包含電路用基板1。周邊電路層100之電路用基板1例如為矽基板。於周邊電路層之電路用基板1之電路形成面，形成有控制電路。作為控制電路，係作為包含電晶體之積體電路形成。作為電晶體，具有具備閘極電極、源極/汲極區域等之MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效電晶體)構造。MOSFET之源極/汲極區域藉由其他配線層或插塞而連接於電路側連接電極41。電路側連接電極41電性連接於設置於周邊電路層100之電路形成面之電路側配線層42。電路側配線層42埋入於電路形成面，表面自未圖示之層間絕緣層露出。

第2記憶胞陣列層300成為與圖1至圖4所示之第1記憶胞陣列層200相同之構成。即，第2記憶胞陣列層300具有圖1之第3面(下表面)Sb1及與第3面相反側之第4面(上表面)Sb2，且具有3維構造之第2記憶胞陣列10b。此外，對於相同之構成省略記載。

第2記憶胞陣列層300不包含基板。又，於較第2源極線SL更靠第4面側，進而設有第2源極側配線層19b。

與第1記憶胞陣列層200同樣地，字元配線層33及選擇閘極配線層34之至少一部分係藉由其他配線層或插塞，作為字元線引出部35及選擇閘極線引出部36，而被引出至自垂直於第3面之方向觀察時第2記憶胞陣列區域28b之外側。引出至第2記憶胞陣列區域28b之外側之字元線引出部35及選擇閘極線引出部36係與設置於第2記憶胞陣列區域28b之外側之第2信號線引出電極37b連接。

又，第2柱狀部13b之通道主體20與第2位元線BL及第2源極線SL電性連接。再者，第2位元線BL及第2源極線SL之至少一部分係藉由其他配線層或插塞，作為第2位元線引出部及第2源極線引出部，而被引出至自垂直於第3面之方向觀察時第2記憶胞陣列區域28b之外側。引出至第1記憶胞陣列區域28b之外側之第2位元線引出部及第2源極線引出部係與設置於第2記憶胞陣列區域28b之外側之第2信號線引出電極37b連接。另，由於第2記憶胞陣列區域28b內之構成與第1記憶胞陣列層200相同，故省略符號之記載。

於第2記憶胞陣列層300之第3面Sb1及第4面Sb2，設有第3表面配線層38b及第4表面配線層39b。第3表面配線層38b及第4表面配線層39b分別埋入於第3面Sb1及第4面Sb2，表面自未圖示之層間絕緣層露出。此處，例如第2信號線引出電極37b與分別設置於第2記憶胞陣列層300之第3面及第4面之第3表面配線層38b及第4表面配線層39b電性連接。第2信號線引出電極、第3及第4表面配線層貫通第2記憶胞陣列層300。

又，於第2記憶胞陣列區域28b之外側，設有第2外部連接電極40b。即，第2外部連接電極40b設置於記憶胞陣列之較階梯構造部進而更外側之區域。第2外部連接電極40b與分別設置於第2記憶胞陣列層300之第3面Sb1及第4面Sb2之第3表面配線層38b及第4表面配線層39b電性連接。第3表面配線層38b及第4表面配線層39b分別埋入於第3面Sb1及第4面Sb2，表面自未圖示之層間絕緣層露出。第2外部連接電極40b、第3表面配線層38b及第4表面配線層39b貫通第2記憶胞陣列層300。第4表面配線層39b中，於電性連接於第2外部連接電極40b之表面配線層上，設置外部連接墊52。

如圖1所示，設置於第1面Sa1之第1表面配線層38a與設置於電路形成面之電路側配線層42貼合並接合。第1表面配線層38a及電路側配線層42例如為銅或以銅為主成分之銅合金。於第1表面配線層38a及電路側配線層42之周圍，設有絕緣膜(未圖示)。絕緣膜例如為無機膜、樹脂膜等。第1記憶胞陣列層200與周邊電路層100經由第1表面配線層38a及電路側配線層42電性連接。

又，如圖1所示，設置於第2面Sa2之第2表面配線層39a與設置於第3面Sb1之第3表面配線層38b貼合並接合。第2表面配線層39a及第3表面配線層38b例如為銅或以銅為主成分之銅合金。於設置於第2面之第2表面配線層39a及設置於第3面Sb1之第3表面配線層38b之周圍，設有絕緣膜(未圖示)。絕緣膜例如為無機膜，包含氮化矽膜。第1記憶胞陣列層與第2記憶胞陣列層經由第2表面配線層39a及第3表面配線層38b電性連接。

另，配線層周圍之絕緣膜為無機膜之情形時，可於接合面進行配線層彼此之接合，且進行利用無機膜彼此之氫接合之接合。藉此，若使用無機膜作為絕緣膜，則由於不易產生接合面之間隙，故於無須進行使用樹脂模之底層填充之方面較佳。

圖5係第1實施形態之半導體記憶裝置之模式立體圖，且係周邊電路層、第1記憶胞陣列層及第2記憶胞陣列層之電性連接狀態相關之模式立體圖。

如圖5所示，周邊電路層100、第1記憶胞陣列層200及第2記憶胞陣列層300係藉由第1信號線引出電極、第2信號線引出電極、第1外部連接電極及第2外部連接電極(未圖示)而電性連接。於記憶胞陣列區域28a、28b之外側設置信號線引出電極，於記憶胞陣列區域之外側，且記憶胞陣列之較階梯構造部進而外側之區域，設有外部連接電極。記憶胞陣列層之信號線引出電極及外部連接電極自垂直於第1面Sa1之方向觀察時，分別設置於重疊之區域。信號線引出電極電性連接於表面配線層39a、39b，成為最上層之第2記憶胞陣列層300之外部連接電極電性連接於外部連接墊52。另，於圖5中，僅顯示一部分第1信號線引出電極、第2信號線引出電極、第1外部連接電極及第2外部連接電極等之電性連接狀態，除此以外省略圖示。

使用圖6至圖9，針對第1實施形態之半導體記憶裝置之製造方法進行說明。圖6至圖9係關於第1實施形態之半導體記憶裝置之製造方法，係半導體記憶裝置之一剖視圖。

如圖6所示，於電路用基板1上形成包含電晶體等之控制電路，形成具有表面自絕緣膜(未圖示)露出之電路側配線層42之周邊電路層100。又，於另一基板2下形成第1絕緣層50，例如氧化矽膜作為緩衝層，於第1絕緣層50下形成第1源極線側配線層19a及第1源極線17a，於第1源極線17a下形成第1選擇閘極SG、複數個電極層WL等。接著，形成記憶體串MS、階梯構造部29等。再者，形成表面自第1外部連接電極40a、第1信號線引出電極37a及絕緣膜(未圖示)露出之第1表面配線層38a，形成第1記憶胞陣列層200。接著，將周邊電路層100之電路側配線層42及第1記憶胞陣列層200之第1表面配線層38a以對向之方式積層。

接著，如圖7所示，積層周邊電路層100及第1記憶胞陣列層200。此時，電路側配線層42及第1表面配線層38a接合。作為其接合方法，例如施加機械壓力而接合，並擴散接合。或者，對接合面進行惰性電漿處理，利用藉由於接合面形成OH基產生之氫結合而接合。或者，使用有機接著劑等進行接合。其後，例如藉由KOH等藥液，將基板2去除。此時，亦可將各配線層周圍之絕緣膜彼此接合。

認為由於記憶胞陣列層不具有基板，故容易因施加於記憶胞陣列層之應力而變形，導致所積層之半導體記憶裝置彎曲。因此，形成第2絕緣層51。第2絕緣層51係具有與去除基板後產生之彎曲相反方向之應力之層，作為應力調整膜形成。作為第2絕緣層51，例如形成氮化矽膜。藉此，可緩和產生於半導體記憶裝置之應力，可抑制半導體記憶裝置之彎曲。

接著，以第1外部連接電極40a及第1信號線引出電極37a之上表面露出之方式，將第1絕緣層50及第2絕緣層51去除，形成槽。如圖8所示，於該槽形成成為接合金屬之第2表面配線層39a，使第2表面配線層39a之上表面露出。

接著，繼圖8後，取代圖6所示之周邊電路層100，設為第1記憶胞陣列層200，取代圖6所示之第1記憶胞陣列層200，設為第2記憶胞陣列層300，重複與圖6至圖8相同之步驟。如圖9所示，於露出於上表面之第4表面配線層39b中，於電性連接於第2外部連接電極40b之表面配線層上，形成外部連接墊52。如此，可形成積層有周邊電路層100、第1記憶胞陣列層200及第2記憶胞陣列層300之半導體記憶裝置。

於第1實施形態中，於第1記憶胞陣列層200上積層有第2記憶胞陣列層300，但亦可進而於第2記憶胞陣列層300上積層一層或多層之其他記憶胞陣列層。此時，一層或多層之其他記憶胞陣列層之至少一部分層亦可包含基板。該情形時，可減少所積層之半導體記憶裝置之彎曲。

又，亦可不積層周邊電路層100，僅形成記憶胞陣列層之積層體。

(第1變化例) 圖10係第1實施形態之第1變化例之半導體記憶裝置之模式剖視圖。設有將第1記憶胞陣列層200之記憶體串MS1與第2記憶胞陣列層300之記憶體串MS2連接之配線層61。配線層61設置於記憶胞陣列區域之內側，與第1記憶胞陣列層200之第1源極側配線層19a及第2記憶胞陣列層300之第2位元線16b連接。第1記憶胞陣列層與第2記憶胞陣列層係不經由設置於記憶胞陣列區域之外側之信號線引出電極而連接。

於第1變化例中，第1記憶胞陣列層與第2記憶胞陣列層除了設置於記憶胞陣列區域之外側之信號線引出電極外，亦使用設置於記憶胞陣列區域之內側之配線層連接。

藉由如此形成，可減小記憶胞陣列層之連接所需之電極面積，可減小晶片面積。

(第2變化例) 圖11係第1實施形態之第2變化例之半導體記憶裝置之模式剖視圖。省略外部連接電極之記載。

第1記憶胞陣列層200之字元配線層及選擇閘極配線層之至少一部分係藉由其他配線層或插塞，作為字元線引出部35及選擇閘極線引出部36被引出，自垂直於第1面Sa1之方向觀察時折回至第1記憶胞陣列區域28a之內側。引出至第1記憶胞陣列區域28a之內側之字元線引出部35及選擇閘極線引出部36係與設置於第1記憶胞陣列區域28a之內側之第1信號線引出電極37a連接。

又，第1位元線BL及第1源極線SL之至少一部分亦同樣地，藉由其他配線層或插塞，作為第1位元線引出部及第1源極線引出部被引出，自垂直於第1面Sa1之方向觀察時折回至第1記憶胞陣列區域28a之內側(未圖示)。引出至第1記憶胞陣列區域28a之內側之第1位元線引出部及第1源極線引出部係與設置於第1記憶胞陣列區域28a之內側之第1信號線引出電極37a連接。

又，第2面Sa2側之第1源極側配線層19a與設置於第1記憶胞陣列區域28a之內側之第1信號線引出電極37a連接。此處，第1信號線引出電極37a之一部分亦可設置於第1記憶胞陣列區域28a之外側。

於第1記憶胞陣列層200之第1面Sa1及第2面Sa2，於記憶胞陣列區域之內側，分別設有第1表面配線層38a及第2表面配線層39a。設置於記憶胞陣列區域之內側之第1表面配線層38a及第2表面配線層39a電性連接於第1信號線引出電極37a。

第2記憶胞陣列層300與第1記憶胞陣列層200同樣地，字元配線層及選擇閘極配線層之至少一部分係藉由其他配線層或插塞，作為字元線引出部35及選擇閘極線引出部36被引出，自垂直於第3面Sb1之方向觀察時折回至第2記憶胞陣列區域28b之內側。引出至第2記憶胞陣列區域28b之內側之字元線引出部35及選擇閘極線引出部36係與設置於第2記憶胞陣列區域28b之內側之第2信號線引出電極37b連接。

又，第2位元線BL及第2源極線SL之至少一部分係藉由其他配線層或插塞，作為第2位元線引出部及第2源極線引出部被引出，自垂直於第3面之方向觀察時折回至第2記憶胞陣列區域28b之內側(未圖示)。引出至第2記憶胞陣列區域28b之內側之第2位元線引出部及第2源極線引出部係與設置於第2記憶胞陣列區域28b之內側之第2信號線引出電極37b連接。此處，第2信號線引出電極37b之一部分亦可設置於第2記憶胞陣列區域28b之外側。

於第2記憶胞陣列層300之第3面Sb1，於記憶胞陣列區域之內側設有第3表面配線層38b。設置於記憶胞陣列區域之內側之第3表面配線層38電性連接於第2信號線引出電極37b。此處，於第2記憶胞陣列層300之第4面Sb2，亦可於記憶胞陣列區域之內側設置第4表面配線層(未圖示)。該情形時，設置於記憶胞陣列區域之內側之第4表面配線層電性連接於第2信號線引出電極37b。

因此，各記憶胞陣列層之信號線引出電極與設置於記憶胞陣列區域之內側之表面配線層連接，各記憶體陣列層之表面配線層自垂直於第1面之方向觀察時，可分別設置於重疊之區域。藉此，積層有複數個記憶胞陣列層之情形時，可進而縮小晶片面積，且抑制配線長度，可抑制動作延遲。

根據第2變化例，將至少一部分位元線或字元線等折回至記憶胞陣列區域之內側。將經由位元線引出部及字元線引出部等連接之信號線引出電極設置於記憶胞陣列區域之內側。又，各記憶胞陣列層之信號線引出電極與設置於記憶胞陣列區域之內側之表面配線層連接，各記憶體陣列層之表面配線層自垂直於第1面之方向觀察時，可分別設置於重疊之區域。藉此，積層有複數個記憶胞陣列層之情形時，可進而縮小晶片面積，且抑制配線長度，可抑制動作延遲。

根據第1實施形態，第1記憶胞陣列層200及第2記憶胞陣列層300不具有基板(例如矽基板)。因此，使第1記憶胞陣列層200與第2記憶胞陣列層300積層並電性連接時，可不形成TSV(Through Silicon Via：矽穿孔)而連接。藉此，無須進行花費成本或處理時間之基板之蝕刻步驟，或用以防止基板與通孔之短路之絕緣膜之形成，可謀求削減成本，提高處理量。

又，由於以不同之晶圓製程形成記憶胞陣列層與周邊電路層，故於形成記憶胞陣列層時需要高溫之熱處理之情形時，亦可抑制周邊電路層之電晶體之雜質擴散或金屬之配線層劣化等之不良影響。

又，記憶胞陣列層係以第1面與周邊電路層對向之方式積層。將位元線或字元線引出至記憶胞陣列層之第1面側，將位元線或字元線連接於信號線引出電極。由於記憶胞陣列層係以第1面與周邊電路層對向之方式積層，故可減小電極層之佈線距離，可抑制對動作速度之不良影響。

再者，根據第1實施形態，於周邊電路層上積層有複數層記憶胞陣列層。藉此，1個記憶胞陣列層之積層體為48層之情形時，例如可藉由積層2個記憶胞陣列層，而使用48層之製程技術，實現48層之2倍之96層之記憶胞陣列。因此，可容易提高記憶體密度。

再者，將至少一部分位元線或字元線等引出至記憶胞陣列區域之外側，將經由位元線引出部及字元線引出部等連接之信號線引出電極設置於記憶胞陣列區域之外側。又，於記憶胞陣列區域之外側，且記憶胞陣列之較階梯構造部進而外側之區域，設有外部連接電極。各記憶胞陣列層之信號線引出電極及外部連接電極自垂直於第1面之方向觀察時，分別設置於重疊之區域。藉此，積層有複數個記憶胞陣列層之情形時，可抑制配線長度，可抑制動作延遲。

或者，將至少一部分位元線或字元線等折回至記憶胞陣列區域之內側。將經由位元線引出部及字元線引出部等連接之信號線引出電極設置於記憶胞陣列區域之內側。又，各記憶胞陣列層之信號線引出電極與設置於記憶胞陣列區域之內側之表面配線層連接，各記憶體陣列層之表面配線層自垂直於第1面之方向觀察時，分別設置於重疊之區域。藉此，積層有複數個記憶胞陣列層之情形時，可進而縮小晶片面積，且抑制配線長度，可抑制動作延遲。

又，外部連接電極及連接於外部連接電極之表面配線層係以至少貫通藉由記憶胞陣列層或/及周邊電路層被夾著上下之層(此處為第1記憶胞陣列層)之方式設置。又，信號線引出電極及連接於信號線引出電極之表面配線層係以至少貫通藉由記憶胞陣列層或/及周邊電路層被夾著上下之層(此處為第1記憶胞陣列層)之方式設置。因此，積層有複數個記憶胞陣列層之情形時，可進一步抑制配線長度，可進一步抑制動作延遲，可提高可靠性。

再者，外部連接電極可進行如不連接於記憶胞之佈局，可自外部連接墊不經由記憶胞地對周邊電路層輸入外部信號。藉此，可進而抑制動作延遲等不良影響。又，由於信號線引出電極即使於未連接於記憶胞之路徑亦電性連接於各記憶胞陣列層，故不經由記憶胞地連接各層之信號線。藉此，可進而抑制動作延遲等不良影響。

又，記憶胞陣列層不具有基板，無須形成TSV等矽貫通電極。於記憶胞陣列層之第2面側(第4面側)取代設置基板，而設置源極側配線層。藉此，可將所積層之記憶胞陣列層任意連接，且可不增加晶片面積地增加配線區域。

再者，可使用第1源極側配線層作為第1源極線SL之第1源極引出部。可使用第2源極側配線層作為第2源極線SL之第2源極線引出部。如此，於具有柱狀部成I字狀之記憶胞串之記憶胞陣列中，藉由於源極線之第2面側(第4面側)設置源極側配線層，而可有效抑制源極線至信號線引出電極之配線長度。

又，對於第2記憶胞陣列層之信號線引出電極及表面配線層，亦可與第1記憶胞陣列層同樣地，以貫通第2記憶胞陣列層之方式形成。該情形時，於可將第1記憶胞陣列層及第2記憶胞陣列層之器件構造共通化，可使記憶胞陣列層所產生之應力等特性一致之方面較佳。此外，於可將第1記憶胞陣列層及第2記憶胞陣列層之製程共通化，可效率良好地製造記憶胞陣列層之方面較佳。

又，於第1記憶胞陣列層或第2記憶胞陣列層中，將位元線或字元線引出至第1面側或第3面側，將位元線或字元線連接於信號線引出電極。第1記憶胞陣列層以第1面與周邊電路層對向之方式積層，第2記憶胞陣列層以第3面與第1記憶胞陣列層對向之方式積層。即，第1記憶胞陣列層及第2記憶胞陣列層於相同方向引出信號線，以第1記憶胞陣列層及第2記憶胞陣列層之朝向一致之方式積層。如此，由於將位元線或字元線引出至設有周邊電路層之側(圖1中為下側)並積層於周邊電路層上，故可減小電極層之佈線距離，可抑制對動作速度之不良影響。

又，假設使第1記憶胞陣列層及第2記憶胞陣列層之朝向不一致地對向積層之情形，對於一記憶胞陣列層，例如必須配置於帶上等，於帶上將基板去除後，以去除基板後之面與周邊電路或另一記憶胞陣列層對向之方式積層。若使第1記憶胞陣列層及第2記憶胞陣列層之朝向一致而積層，則無須使用帶等。即，可藉由將形成於基板上之記憶胞陣列層直接以基板表面為上之方式積層於周邊電路層上，且去除基板而形成。藉此，使記憶胞陣列層及第2記憶胞陣列層之朝向一致而積層，於可不使用於帶等而容易地形成之方面亦較佳。

(第2實施形態) 接著，針對第2實施形態之半導體記憶裝置進行說明。另，基本構成係與第1實施形態相同，故省略第1實施形態所說明之事項之說明。

圖12係第2實施形態之半導體記憶裝置之模式剖視圖。於圖12中，對於圖1之半導體記憶裝置，進而又積層有1個記憶胞陣列層，自下部起依序設有周邊電路層100、第1記憶胞陣列層200、第2記憶胞陣列層300、第3記憶胞陣列層400。

此處，如圖12所示，所積層之第2記憶胞陣列層300於設置於第3面Sb1之第3表面配線層38b、與設置於第4面Sb2之第4表面配線層39b之間，設有連接於記憶體串MS3之配線層71。即，第2記憶胞陣列層300經由記憶體串MS3，藉由配線層71而連接於上下之記憶胞陣列層。

圖13係第2實施形態之半導體記憶裝置之電路圖。於圖13中，顯示連接於配線層71之記憶體串MS3之電路之一部分。記憶胞設有複數個，省略一部分之圖示。於複數個記憶胞設有汲極側選擇電晶體STD及源極側選擇電晶體STS，記憶有設置於每個記憶胞陣列層之陣列層之ID。記憶體串MS3之電路作為選擇陣列層之陣列層之選擇電路之一部分發揮功能。

圖14係顯示第2實施形態之半導體記憶裝置之系統構成之方塊圖。於圖14中，顯示包含設置於與配線層71連接之記憶體串MS3之陣列層選擇電路的半導體記憶裝置之系統之構成。

於各記憶胞陣列層，輸入位址線及陣列層選擇信號線作為信號線。於記憶胞陣列層中，藉由陣列層選擇信號線與記憶之陣列層之ID，判斷是否選擇該記憶胞陣列層，並對記憶胞陣列輸入位址線。

藉由如此形成，可不使用各信號線個別地選擇記憶胞陣列，而使用記憶體串MS3內之電晶體及記憶胞，選擇記憶胞陣列層，即使為具有積層複數個之記憶胞陣列層之半導體記憶裝置，亦可大幅減小配線數。

又，該情形時，對於第2記憶胞陣列層之記憶體區域或記憶體區塊之各者，亦可分別使用配線層71連接於上下之記憶胞陣列層。藉由如此形成，可使用各記憶體串MS內之各電晶體及各記憶胞，選擇記憶體區域或記憶體區塊，即使為具有積層複數個之記憶胞陣列層之半導體記憶裝置，亦可大幅減小配線數。

以上，一面參照圖式，一面針對實施形態進行了說明。然而，本發明並不限定於此。

於本發明中記載了含有電路用基板之例，但僅積層記憶胞陣列層之情形，亦包含於本發明之範圍內。

本領域技術人員關於構成本發明之記憶胞陣列之構成等進行了各種設計變更者，只要不脫離本發明之主旨，亦包含於本發明之範圍內。

又，根據進而另一態樣，提供一種半導體記憶裝置，其特徵在於具備其他構成之3維記憶胞陣列。

雖已說明本發明之若干實施形態，但該等實施形態係作為例子提示者，並未意欲限定發明之範圍。該等新穎之實施形態係可以其他多種形態實施，於不脫離發明之主旨之範圍內，可進行多種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其均等之範圍內。

1:電路用基板 2:基板 10a:第1記憶胞陣列 10b:第2記憶胞陣列 11:絕緣層 12a:第1積層體 13a:第1柱狀部 13b:第2柱狀部 14:層間絕緣膜 15:層間絕緣膜 16a:第1位元線 16b:第2位元線 17a:第1源極線 18:層間絕緣膜 19a:第1源極側配線層 19b:第2源極側配線層 20:通道主體 21:記憶體膜 22:區塊絕緣膜 23:電荷蓄積膜 24:隧道絕緣膜 25:芯絕緣膜 26:絕緣膜 27:絕緣膜 28a:第1記憶胞陣列區域 28b:第2記憶胞陣列區域 29:階梯構造部 30:接觸插塞 31:層間絕緣層 32:接觸插塞 33:字元配線層 34:選擇閘極配線層 35:字元線引出部 36:選擇閘極線引出部 37a:第1信號線引出電極 37b:第2信號線引出電極 38a:第1表面配線層 38b:第3表面配線層 39a:第2表面配線層 39b:第4表面配線層 40a:第1外部連接電極 40b:第2外部連接電極 41:電路側連接電極 42:電路側配線層 50:第1絕緣層 51:第2絕緣層 52:外部連接墊 61:配線層 71:配線層 100:周邊電路層 200:第1記憶胞陣列層 221:氮化矽膜 222:氧化矽膜 300:第2記憶胞陣列層 400:第3記憶胞陣列層 A:部分 BL:位元線 MC:記憶胞 MS:記憶體串 MS1:記憶體串 MS2:記憶體串 MS3:記憶體串 Sa1:第1面 Sa2:第2面 Sb1:第3面 Sb2:第4面 SG:選擇閘極 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SL:源極線 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 WL:電極層 X:方向 Y:方向 Z:方向

圖1係顯示第1實施形態之半導體記憶裝置之模式剖視圖。 圖2係顯示第1實施形態之半導體記憶裝置之模式立體圖。 圖3係顯示第1實施形態之半導體記憶裝置之模式剖視圖。 圖4係將第1實施形態之半導體記憶裝置之一部分放大之模式剖視圖。 圖5係顯示第1實施形態之半導體記憶裝置之模式立體圖。 圖6係顯示第1實施形態之半導體記憶裝置之製造方法之模式剖視圖。 圖7係顯示第1實施形態之半導體記憶裝置之製造方法之模式剖視圖。 圖8係顯示第1實施形態之半導體記憶裝置之製造方法之模式剖視圖。 圖9係顯示第1實施形態之半導體記憶裝置之製造方法之模式剖視圖。 圖10係第1實施形態之第1變化例之半導體記憶裝置之模式剖視圖。 圖11係第1實施形態之第2變化例之半導體記憶裝置之模式剖視圖。 圖12係顯示第2實施形態之半導體記憶裝置之模式剖視圖。 圖13係第2實施形態之半導體記憶裝置之電路圖。 圖14係顯示第2實施形態之半導體記憶裝置之系統構成之方塊圖。

1:電路用基板

10a:第1記憶胞陣列

10b:第2記憶胞陣列

19a:第1源極側配線層

19b:第2源極側配線層

28a:第1記憶胞陣列區域

28b:第2記憶胞陣列區域

29:階梯構造部

30:接觸插塞

31:層間絕緣層

32:接觸插塞

33:字元配線層

34:選擇閘極配線層

35:字元線引出部

36:選擇閘極線引出部

37a:第1信號線引出電極

37b:第2信號線引出電極

38a:第1表面配線層

38b:第3表面配線層

39a:第2表面配線層

39b:第4表面配線層

40a:第1外部連接電極

40b:第2外部連接電極

41:電路側連接電極

42:電路側配線層

52:外部連接墊

100:周邊電路層

200:第1記憶胞陣列層

300:第2記憶胞陣列層

BL:位元線

Sa1:第1面

Sa2:第2面

Sb1:第3面

Sb2:第4面

SG:選擇閘極

SL:源極線

WL:電極層

X:方向

Z:方向

Claims (8)

1. 一種半導體記憶裝置，其具備： 周邊電路層，其具有：基板；周邊電路，其與上述基板之上方相接而設置；及第1接合金屬，其位於上述周邊電路之上方，設置於面向記憶胞陣列層之貼合面； 記憶胞陣列層，其與上述周邊電路層貼合；及 外部連接墊，其與上述周邊電路電性連接；且 上述記憶胞陣列層包含： 積層體，其係電極層與絕緣層交替地於第1方向積層複數層； 柱狀部，其在上述積層體內於上述第1方向延伸，在與上述電極層交差部分形成有記憶胞； 第1配線層，其設置於上述貼合面與上述積層體之間； 第1插塞，其連接上述第1配線層及上述外部連接墊，並延伸於上述第1方向； 第2接合金屬，其設置於上述第1接合金屬上，並與上述第1配線層電性連接；及 第2插塞，其連接上述第2接合金屬及上述第1配線層，並延伸於上述第1方向；且 上述第1插塞由上述第1方向觀察時，與上述第2插塞不重疊。
2. 如請求項1之半導體記憶裝置，其中上述第1接合金屬與上述第2接合金屬係直接接合。
3. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列層係具有相接於上述貼合面之第1面及與上述第1面相反側之第2面，且不包含基板者；且 上述半導體記憶裝置更包含： 第2配線層，其設置於上述第2面與上述積層體之間； 第3接合金屬，其設置於上述第2面，由上述第1方向觀察時，與上述積層體重疊，並與上述第2配線層電性連接；及 信號線引出電極，其與上述第1配線層及上述第2配線層電性連接，並延伸於上述第1方向。
4. 如請求項3之半導體記憶裝置，其中於上述柱狀部之上述第1面側電性連接有位元線，於上述柱狀部之上述第2面側電性連接有源極線，於較上述源極線更靠上述第2面側設有上述第2配線層。
5. 如請求項3或4之半導體記憶裝置，其進而具有以與上述記憶胞陣列層對向之方式積層之至少一層之與上述記憶胞陣列層相同種類之其他記憶胞陣列層，且具有二層以上之複數個記憶胞陣列層。
6. 如請求項5之半導體記憶裝置，其中於上述複數個記憶胞陣列層中至少一層記憶胞陣列層設有記憶體串作為陣列層選擇電路之一部分，該記憶體串具有選擇記憶胞陣列層之電晶體及記憶陣列層之ID之記憶胞。
7. 如請求項6之半導體記憶裝置，其中上述複數個記憶胞陣列層為至少三層之記憶胞陣列層，上述陣列層選擇電路之一部分設置於上述之複數個上述記憶胞陣列層中被其他記憶胞陣列層上下相夾之1個記憶胞陣列層。
8. 如請求項6之半導體記憶裝置，其中上述陣列層選擇電路之一部分設置於上述至少一層記憶胞陣列層之每一記憶體區域或記憶體區塊。

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