TW202133373A - 半導體封裝結構 - Google Patents

半導體封裝結構 Download PDF

Info

Publication number
TW202133373A
TW202133373A TW110101968A TW110101968A TW202133373A TW 202133373 A TW202133373 A TW 202133373A TW 110101968 A TW110101968 A TW 110101968A TW 110101968 A TW110101968 A TW 110101968A TW 202133373 A TW202133373 A TW 202133373A
Authority
TW
Taiwan
Prior art keywords
lead
die base
leads
support structure
semiconductor package
Prior art date
Application number
TW110101968A
Other languages
English (en)
Other versions
TWI764526B (zh
Inventor
詹峻棋
廖國成
Original Assignee
日月光半導體製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日月光半導體製造股份有限公司 filed Critical 日月光半導體製造股份有限公司
Publication of TW202133373A publication Critical patent/TW202133373A/zh
Application granted granted Critical
Publication of TWI764526B publication Critical patent/TWI764526B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本發明提供一種引線框架，其包括一晶粒腳座及環繞該晶粒腳座之複數個引線。該等引線中之每一者包括接近該晶粒腳座之一指狀物部分及遠離該晶粒腳座之一引線部分。該指狀物部分包括一主體及至少一個支撐結構。在鄰近的該等引線上之各別的該等支撐結構相互隔離，且該支撐結構與該晶粒腳座之間的一距離小於該引線部分與該晶粒腳座之間的一距離。亦提供一種包括本文中所描述之引線框架之半導體封裝結構及一種包括本文中所描述之半導體封裝結構之半導體封裝總成。

Description

半導體封裝結構
本發明係關於一種包括引線框架之半導體封裝結構。
引線框架包括晶粒腳座及朝向晶粒腳座延伸之複數個引線。安置於晶粒腳座上之半導體晶粒經由接線電連接至引線中之每一者。隨著半導體晶粒上之I/O密度不斷增大的趨勢，連接I/O中之每一者與引線中之每一者的接線形成較密集的配置，此傾向於使彼此交叉或短路。
接線之長度愈長，則接線交叉及/或短路之情況愈嚴重。為縮短接線之長度，將引線框架之引線中之每一者修改為較長或較靠近晶粒腳座。然而，當個別引線之指狀物部分之長度大於2毫米時，接近晶粒腳座之引線之端子末端會下垂，且造成此類端子末端在引線框架之囊封操作步驟之後自封裝材料曝露。另外，連接半導體晶粒之I/O與此類端子末端的接線歸因於下垂而被拖曳及變形，從而造成信號線出現故障。
在一些實施例中，本發明提供一種引線框架，其包括一晶粒腳座及環繞該晶粒腳座之複數個引線。該等引線中之每一者包括接近該晶粒腳座之一指狀物部分及遠離該晶粒腳座之一引線部分。該指狀物部分包括一主體及至少一個支撐結構。在鄰近的該等引線上之各別的該等支撐結構相互隔離，且該支撐結構與該晶粒腳座之間的一距離小於該引線部分與該晶粒腳座之間的一距離。
在一些實施例中，本發明提供一種半導體封裝結構，其包括一晶粒腳座及環繞該晶粒腳座之複數個引線。該等引線中之每一者包括接近該晶粒腳座之一端子末端及遠離該晶粒腳座之一引線末端。該等引線中之每一者包括一主體及至少一個支撐結構。該支撐結構與該端子末端之間的一距離小於該支撐結構與該引線末端之間的一距離。
在一些實施例中，本發明提供一種半導體封裝總成，其包括一晶粒腳座、環繞該晶粒腳座之複數個引線，及在該晶粒腳座及該複數個引線下方之一基板。該等引線中之每一者包括接近該晶粒腳座之一指狀物部分及遠離該晶粒腳座之一引線部分。該指狀物部分包括一主體及至少一個支撐結構。該支撐結構相對於該基板為一虛設結構。在鄰近的該等引線上之各別的該等支撐結構相互隔離，且該支撐結構與該晶粒腳座之間的一距離小於該引線部分與該晶粒腳座之間的一距離。
貫穿圖式及實施方式使用共同的參考數字以指示相同或相似的組件。自結合隨附圖式之以下實施方式將容易理解本發明之實施例。
以下揭示內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以闡釋本發明之某些態樣。當然，此等實例僅僅為實例且不意欲為限制性的。舉例而言，在以下實施方式中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵以直接接觸方式被形成或安置之實施例，且亦可包括額外特徵可被形成或安置於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰之目的，且其本身並不規定所論述之各種實施例及/或組態之間的關係。
如先前在背景章節中所論述，為縮短接線之長度，用以縮短引線之指狀物部分之長度的另一方法係增大引線之引線部分與引線之指狀物部分的長度比。與金屬沿著厚度方向被半蝕刻的引線之指狀物部分相比，引線之引線部分含有具有完全厚度之金屬區段。信號通過較高長度比之引線部分傳輸可能會被改變，因此這並非是對各種半導體晶粒封裝之通用解決方案。用以防止引線之指狀物部分下垂的又一方法係用較高強度材料替換原始材料。然而，下垂減輕程度有限。
本發明提供一種引線框架，其具有晶粒腳座及環繞晶粒腳座之複數個引線。引線中之每一者包括在指狀物部分處之支撐結構，以便防止引線下垂並防止接近晶粒腳座之引線之末端自囊封物曝露。相似於引線部分，支撐結構可為具有完全厚度並與面向晶粒腳座的指狀物部分之側表面隔開的金屬區段。本發明提供囊封本文中所論述之引線框架的半導體封裝結構。本發明亦提供包括本文中所論述之半導體封裝結構及例如PCB之基板的半導體封裝總成。
參看圖1，圖1繪示根據本發明之一些實施例之自引線框架10之頂面所見的透視圖。引線框架10包括晶粒腳座101及環繞晶粒腳座101之複數個引線103。複數個引線中之每一者包括遠離晶粒腳座101之引線部分103A、主體103FB，及連接至主體103FB之支撐結構103FS。主體103FB具有面向晶粒腳座101並與晶粒腳座101隔開之側表面1031。支撐結構103FS具有面向晶粒腳座101並與晶粒腳座101隔開之側表面1032。自圖1之透視圖可推斷，任何鄰近引線103上之各別支撐結構103FS相互隔離，亦即，支撐結構103FS中之每一者與主體103FB及引線部分103A整體地整合，而不與直接鄰近引線103上之支撐結構103FS進行實體耦接。
圖2繪示自圖1之引線框架10之底面所見的透視圖。具有與圖1中之數字標記相同之數字標記的元件係指相同組件且可指相同組件。自圖2之仰視透視圖可看出，除相互隔離之外，鄰近引線103中之任一者上之各別支撐結構103FS亦交錯地安置。舉例而言，第一引線上之支撐結構103FS不與直接鄰近於第一引線之第二引線上之支撐結構103FS側向地重疊。第一引線上之支撐結構103FS相比於直接鄰近於第一引線之第二引線上之支撐結構103FS可較靠近或較遠離晶粒腳座101。
參看圖3，圖3為根據本發明之一些實施例之引線框架30的橫截面視圖。圖3可自圖1之線PP分割，且因此展示引線框架面板或引線框架條紋之單元。引線框架30包括晶粒腳座301及環繞晶粒腳座301之複數個引線303。如圖3中所展示，晶粒腳座301由左引線303及右引線303環繞。引線303中之每一者包括較靠近或接近晶粒腳座301之指狀物部分303F，及較遠離或遠離晶粒腳座301之引線部分303A。在一些實施例中，引線303包括背對晶粒腳座301的引線部分303A之引線末端或側表面3035''，及面朝晶粒腳座301的指狀物部分303F之端子末端或側表面3031。引線末端與端子末端相對。
支撐結構303FS安置於指狀物部分303F之主體303FB之特定位置處，其中支撐結構303FS與晶粒腳座301 (例如晶粒腳座之近側邊緣)之間的距離DS小於引線部分303A與晶粒腳座301 (例如晶粒腳座之近側邊緣)之間的距離DL。替代地，支撐結構303FS與端子末端(亦即，主體303FB之側表面3031)之間的距離S3小於支撐結構303FS與引線末端(亦即，引線部分303A之側表面3035'')之間的距離S2。在前述位置處安置支撐結構303FS之情況下，可防止引線框架之長引線(例如具有大於2.0 mm之指狀物長度WN之引線)在端子末端處下垂，同時縮短用於電連接半導體晶粒與各別引線所需之接線之長度。
指狀物部分303F進一步包括主體303FB，該主體在一個末端處連接至引線部分303A並在相對末端處面朝晶粒腳座301。面向晶粒腳座301的主體303FB之側表面3031與晶粒腳座301之側表面3011隔開。指狀物部分303F之主體303FB包括頂表面3033、底表面3034，及連接頂表面3033與底表面3034之側表面3031，從而構成實質上豎直邊界(vertical boundary)。指狀物部分303F進一步包括安置於自面向晶粒腳座301的指狀物部分303F之末端退縮(withdrawn)的位置處的支撐結構303FS。支撐結構303FS可自主體303FB之底表面3034突起，並具有自主體303FB之側表面3031移開或與其隔開的側表面3032。在一些實施例中，取決於各種設計需要，多於一個支撐結構303FS可安置於指狀物部分303F處。舉例而言，若指狀物長度WN足夠長以容納多於一個支撐結構303FS，則兩個或多於兩個支撐結構303FS可被設計成支撐指狀物部分303F，其中在支撐結構303FS中之每一者之間具有預定間隔。預定間隔之準則可參考本發明之圖7C。
相似於側表面3031，支撐結構303FS之側表面3032面朝晶粒腳座301之側表面3012並與其隔開。主體303FB之側表面3031與支撐結構303FS之側表面3032由主體303FB之底表面3034之一部分連接。支撐結構303FS進一步包括與引線部分303A之底表面3035實質上齊平的底表面3036。在一些實施例中，側表面3032自側表面3031退縮預定距離S3，以防止在半蝕刻及全蝕刻操作步驟期間鄰近於支撐結構303FS的主體303FB之部分的蝕刻不足，如將在本發明之圖8C中所論述。在一些實施例中，當指狀物長度WN大於2.0 mm時，預定距離S3可大於約400 μm。在一些實施例中，預定距離S3可大於約400 μm，而不管指狀物長度WN如何。
在一些實施例中，側表面3012自晶粒腳座301之側表面3011退縮以增大晶粒腳座301及囊封晶粒腳座301之囊封物(圖3中未展示)的黏附能力。然而，本文中所描述之晶粒腳座301可包括連接頂表面與底表面而無任何退縮部分之豎直側表面。接合區段303FC界定於側表面3031與側表面3032之間，該接合區段經組態以藉由收納接線而電連接晶粒腳座301上之半導體晶粒與複數個引線中之每一者。
主體303FB之側表面3031之側向突出部與側表面3011以及引線部分303A之一部分重疊。與此對比，側表面3031之側向突出部不與支撐結構303FS之側表面3032重疊。
在一些實施例中，由於引線部分303A經組態以自囊封物(圖3中未展示)曝露並與例如印刷電路板(PCB)之底層載體之導電襯墊或跡線接合，故引線部分303A之寬度WA實質上寬於支撐結構303FS之寬度WS。PCB之導電襯墊或跡線可自阻焊層之開口曝露，從而允許與引線部分303A形成電連接。與此對比，PCB之導電襯墊或跡線可被佈設成離開支撐結構303FS之豎直突出部區，且阻焊層可覆蓋支撐結構303FS之豎直突出部區。
圖4為根據本發明之一些實施例之半導體封裝結構40的橫截面視圖。半導體封裝結構40相似於圖3之引線框架30，惟形成囊封物403以囊封引線框架30。囊封物403至少自頂表面及側表面覆蓋晶粒腳座301以及引線303中之每一者。舉例而言，指狀物部分303F之主體303FB之頂表面3033、主體303FB之側表面3031及支撐結構303FS之側表面3032與囊封物403接觸。舉例而言，支撐結構303FS之側表面3032'、主體303FB之底表面3034及引線部分303A之側表面3035'與囊封物403接觸，或替代言之，囊封物403由主體303FB、支撐結構303FS及引線部分303A所界定之空間圍封。
半導體封裝結構40進一步包括安置於晶粒腳座301上之半導體晶粒401。主體303FB上之接合區段303FC界定於側表面3031與側表面3032之間，該接合區段經組態以藉由收納接線405而電連接半導體晶粒401與複數個引線中之每一者。如圖4中所展示，支撐結構303FS之底表面3036及引線部分303A之底表面3035自囊封物403曝露。引線部分303A經組態以自囊封物403曝露並與例如印刷電路板(PCB)之底層載體之導電襯墊或跡線接合。PCB之導電襯墊或跡線可自阻焊層之開口曝露，從而允許與引線部分303A形成電連接。在一些實施例中，支撐結構303FS之底表面3036及引線部分303A之底表面3035與囊封物403之底表面實質上共面。支撐結構303FS可提供與囊封物403接觸之額外接觸區，以便增大囊封物(例如封裝材料)與引線303之間的黏附力。替代言之，支撐結構303FS充當本結構中之模具鎖。
圖5為根據本發明之一些實施例之半導體封裝條紋50的橫截面視圖。圖5中所繪示之半導體封裝條紋50包括兩個半導體封裝結構50A及50B，該等半導體封裝結構將沿著鄰近引線框架封裝之間的單切線S分離。另外，錫層501與自囊封物403曝露的引線框架之部分接觸。舉例而言，錫層501與晶粒腳座301之底表面、支撐結構303FS之底表面及引線部分303A之底表面接觸。在一些實施例中，在囊封引線框架之後藉由電鍍操作步驟來形成錫層501。
圖6為根據本發明之一些實施例之半導體封裝總成60的橫截面視圖。半導體封裝總成60相似於圖5中之半導體封裝結構50A或50B，惟額外基板601在晶粒腳座301及複數個引線303下方。與導電端子603經安置以連接引線部分303A與基板601之導電圖案605 (例如導電襯墊或跡線)的引線部分303A對比，支撐結構303FS相對於基板601 (例如PCB)為虛設結構。
在一些實施例中，間隙G (例如氣隙)在支撐結構303FS與基板601之頂表面之間以容納導電端子603，例如焊料。導電端子603以及囊封物403之底表面4031曝露於間隙G。如圖6中所繪示，PCB之導電圖案605可自阻焊層之開口曝露，從而允許通過導電端子603而與引線部分303A形成電連接。與此對比，PCB之導電襯墊或跡線可被佈設成自支撐結構303FS之豎直突出部區遠離，且阻焊層可覆蓋支撐結構303FS之豎直突出部區。另外，由於條帶(strip)或板材的(panel)單切(singulation)操作步驟，引線部分303A之引線末端或側表面3035''自囊封物403之側表面4032曝露。在一些實施例中，支撐結構303FS及曝露於間隙G之錫層501可為額外熱耗散通道以有效地耗散由半導體晶粒401產生之熱。
圖7A為根據本發明之一些實施例之引線框架的仰視圖，該引線框架展示引線部分303A以及指狀物部分303F之支撐結構。圖7B為自圖7A之線AA分割的橫截面視圖。參看圖7A及圖7B，在一些實施例中，自平面視角看，引線中之每一者之指狀物部分303F之主體303FB具有例如約90 μm之橫向寬度WF。自平面視角看，自主體303FB之底表面突起的支撐結構303FS具有例如等於或小於主體303FB之橫向寬度WF的橫向寬度WS'。支撐結構303FS之橫向寬度WF可與支撐結構303FS之橫向寬度WS'實質上相同。在一些實施例中，取決於各種設計需要，支撐結構303FS可包括正方形底表面、圓形底表面或四邊形底表面。
支撐結構303FS中之每一者包括與引線部分303A之底表面3035實質上齊平的底表面3036。鄰近引線中之各別支撐結構303F相互隔離，亦即，各別支撐結構303F為離散組件，而無實體或電連接。引線中之每一者中的各別支撐結構303F之配置被設計成交錯地安置。舉例而言，第一引線701之支撐結構303FS與端子末端3031隔開第一距離，且鄰近於第一引線701之第二引線702之支撐結構303FS與端子末端3031隔開第二距離。第一距離不同於第二距離。當鄰近引線上之各別支撐結構303FS遵循上述配置時，所有各別支撐結構303FS可以交錯方式安置。
參看圖7C，圖7C為圖7A之區域B的放大視圖。在一些實施例中，第一引線701上之支撐結構303FS遵循設計規則以與第二引線702或鄰近引線上之支撐結構303FS隔開例如至少200 μm之距離S1。距離S1係沿著主要方向PD沿著引線303中之每一者之指狀物部分303F量測的。在一些實施例中，第一引線701及第二引線702中之任一者上之支撐結構303FS遵循設計規則以與引線部分303A隔開例如至少200 μm之距離S2。距離S2係沿著主要方向PD沿著引線303中之每一者之指狀物部分303F量測的。距離S1及距離S2被如此設計成防止鄰近於支撐結構303FS的主體303FB之部分的蝕刻不足，以及在形成囊封物以覆蓋引線303及晶粒腳座301之後防止鄰近支撐結構303FS及/或引線部分303A之間的錫橋接。
在一些實施例中，支撐結構303FS自端子末端3031退縮預定距離S3，以防止在半蝕刻及全蝕刻操作步驟期間鄰近於支撐結構303FS的主體303FB之部分的蝕刻不足，如將在本發明之圖8C中所論述。在一些實施例中，當指狀物長度WN大於2.0 mm時，預定距離S3可大於約400 μm。在一些實施例中，預定距離S3可大於約400 μm，而不管指狀物長度WN如何。
圖7D為根據本發明之一些實施例之半導體封裝結構的仰視圖，該半導體封裝結構包括圖7A之引線框架。自底部平面視角看，圖7D之半導體封裝結構展示囊封物403之底表面4031。支撐結構303FS之底表面3036自囊封物403之底表面4031曝露。相似地，引線部分303A之底表面3035自囊封物403之底表面4031曝露。支撐結構303FS之曝露底表面3036可起到在囊封操作步驟之後定位引線框架之特定位置的作用。舉例而言，藉由檢驗支撐結構303FS之曝露底表面3036，可定位每一引線之端子末端。各別指狀物部分303F之主體303FB嵌入於囊封物403下方，因此由虛線描繪。例如錫層之導電層會沈積在曝露底表面3035及3036上，以便準備後續的定型操作步驟。
圖8A至圖8F為根據本發明之一些實施例之半導體封裝結構在各種製造操作步驟期間的橫截面視圖。在圖8A中，提供金屬板801。在一些實施例中，金屬板801可為銅板。在圖8B及圖8C中，蝕刻金屬板801以形成引線框架。金屬板801包括頂表面801A及底表面801B。將具有第一圖案之遮蔽層80a形成於金屬板801之頂表面801A上方。第一圖案可包括複數個開口82a，該複數個開口在預定位置處曝露金屬板801之頂表面801A。相似地，將具有第二圖案之遮蔽層80b形成於金屬板801之底表面801B上方。第二圖案可包括複數個開口82b，該複數個開口在預定位置處曝露金屬板801之底表面801B。自金屬板801之表面801A及801B兩者執行蝕刻操作步驟，舉例而言，在開口82a與開口82b重疊之位置處進行全蝕刻，在開口82a、82b中之僅一者存在之位置處進行半蝕刻，且在表面801A、801B兩者係用遮蔽層80a、80b覆蓋之位置處不進行蝕刻。
在圖8C中，在完成蝕刻操作步驟之後，形成引線部分303A、主體303FB及支撐結構303FS。在晶粒腳座301與引線303之間進行全蝕刻，使得自橫截面視角看，引線303與晶粒腳座301斷接。支撐結構303FS之厚度T2與引線部分303A之厚度T3實質上相同。主體303FB之厚度T1薄於厚度T2或厚度T3。在一些實施例中，引線部分303A之底表面3035與支撐結構303FS之底表面3036實質上齊平。
在圖8D中，將半導體晶粒401安置於晶粒腳座301上，且形成接線405以連接半導體晶粒401上之I/O與引線之各別主體303FB。在一些實施例中，接線405連接至主體303FB之接合區段303FC。在一些實施例中，可省略接合套組以不支撐引線之端子末端，此係因為支撐結構303FS可起到在將楔型接合強加於主體303FB之接合區段303FC時提供機械支撐的作用。
在圖8E中，由囊封物403囊封圖8D之中間半導體封裝結構，該囊封物係例如封裝材料或具有導熱填料之封裝材料。支撐結構303FS之底表面3036及引線部分303A之底表面3035自囊封物403曝露。在圖8F中，將曝露底表面3035及3036沈積有例如錫層之導電層501，以便準備後續定型操作步驟。導電層501之形成可包括電鍍操作步驟。
除非另有指定，否則諸如「之上」、「之下」、「向上」、「左」、「右」、「向下」、「頂部」、「底部」、「豎直」、「水平」、「側」、「較高」、「較低」、「上部」、「上方」、「下方」等等之空間描述係相對於圖中所展示之定向加以指示。應理解，本文中所使用之空間描述係僅出於說明之目的，且本文中所描述之結構之實際實施方案可以任何定向或方式在空間上進行配置，其限制條件為本發明之實施例之優點不因此類配置而有偏差。
如本文中所使用，術語「大約」、「實質上」、「實質」及「約」用以描述及說明小的變化。當結合事件或情境使用時，術語可指事件或情境確切地發生之例項，以及事件或情境極接近於發生之例項。舉例而言，當結合數值使用時，術語可指小於或等於彼數值之±10%之變化範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%，或小於或等於±0.05%。舉例而言，若第一數值在小於或等於第二數值之±10%之變化範圍內，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%，或小於或等於±0.05%，則第一數值可被認為與第二數值「實質上」相同或相等。
若兩個表面之間的位移不大於5 µm、不大於2 µm、不大於1 µm或不大於0.5 µm，則兩個表面可被認為共面或實質上共面。若表面之最高點與最低點之間的位移不大於5 µm、不大於2 µm、不大於1 µm或不大於0.5 µm，則表面可被認為實質上平坦。
如本文中所使用，除非上下文另有明確規定，否則單數術語「一(a/an)」及「該(the)」可包括複數個指示物。
如本文中所使用，術語「導電(conductive/electrically conductive)」及「電導率(electrical conductivity)」係指輸送電流之能力。導電材料通常指示對電流流動展現極小或無對抗之彼等材料。電導率之一個度量為西門子每公尺(S/m)。通常，導電材料為具有大於大約104 S/m，諸如至少105 S/m或至少106 S/m之電導率的材料。材料之電導率有時可隨溫度而變化。除非另有指定，否則材料之電導率係在室溫下量測的。
另外，本文中有時以範圍格式呈現量、比率及其他數值。應理解，此類範圍格式係出於便利及簡潔起見而使用，且應被靈活地理解為不僅包括被明確地指定為範圍極限之數值，而且包括涵蓋於彼範圍內之所有個別數值或子範圍，就如同明確地指定每一數值及子範圍一般。
儘管本發明已參考其特定實施例進行描述及說明，但此等描述及說明並不為限制性的。熟習此項技術者應理解，在不脫離如由隨附申請專利範圍所界定的本發明之真實精神及範疇的情況下，可作出各種改變且可取代等效者。圖示可能未必按比例繪製。歸因於製造過程及公差，本發明中之藝術再現與實際設備之間可能存在區別。可存在未特定地說明的本發明之其他實施例。說明書及圖式應被視為說明性的而非限制性的。可作出修改以使特定情形、材料、物質組成、方法或製程適於本發明之目標、精神及範疇。所有此類修改意欲在此隨附申請專利範圍之範疇內。儘管已參考按特定次序執行之特定操作來描述本文中所揭示之方法，但應理解，在不脫離本發明之教示的情況下，可將此等操作組合、再分或重新排序以形成等效方法。因此，除非本文中有特定指示，否則操作之次序及分組並非本發明之限制。
10:引線框架 30:引線框架 40:半導體封裝結構 50:半導體封裝條紋 50A:半導體封裝結構 50B:半導體封裝結構 60:半導體封裝總成 80a:遮蔽層 80b:遮蔽層 82a:開口 82b:開口 101:晶粒腳座 103:引線 103A:引線部分 103FB:主體 103FS:支撐結構 301:晶粒腳座 303:引線/左引線/右引線 303A:引線部分 303F:指狀物部分 303FB:主體 303FC:接合區段 303FS:支撐結構 401:半導體晶粒 403:囊封物 405:接線 501:錫層/導電層 601:基板 603:導電端子 605:導電圖案 701:第一引線 702:第二引線 801:金屬板 801A:頂表面 801B:頂表面 1031:側表面 1032:側表面 3011:側表面 3012:側表面 3031:側表面/端子末端 3032:側表面 3032':側表面 3033:頂表面 3034:底表面 3035:底表面 3035':側表面 3035'':側表面 3036:底表面 4031:底表面 4032:側表面 AA:線 B:區域 DL:距離 DS:距離 G:間隙 PD:主要方向 PP:線 S:單切線 S1:距離 S2:距離 S3:距離/預定距離 T1:厚度 T2:厚度 T3:厚度 WA:寬度 WF:橫向寬度 WN:指狀物長度 WS:寬度 WS':橫向寬度
當結合附圖閱讀時，自以下實施方式容易理解本發明之一些實施例之態樣。應注意，各種結構可能未按比例繪製，且各種結構之尺寸可能出於論述清晰起見而被任意地增大或減小。
圖1繪示根據本發明之一些實施例之自引線框架之頂面所見的透視圖。
圖2繪示自圖1之引線框架之底面所見的透視圖。
圖3繪示根據本發明之一些實施例之引線框架的橫截面視圖。
圖4繪示根據本發明之一些實施例之半導體封裝結構的橫截面視圖。
圖5繪示根據本發明之一些實施例之半導體封裝條紋的橫截面視圖。
圖6繪示根據本發明之一些實施例之半導體封裝總成的橫截面視圖。
圖7A繪示根據本發明之一些實施例之引線框架的仰視圖，該引線框架展示引線部分以及指狀物部分之支撐結構。
圖7B繪示自圖7A之線AA分割的橫截面視圖。
圖7C繪示圖7A之區域B的放大視圖。
圖7D繪示根據本發明之一些實施例之半導體封裝結構的仰視圖，該半導體封裝結構包括圖7A之引線框架。
圖8A至圖8F繪示根據本發明之一些實施例之半導體封裝結構在各種製造操作步驟期間的橫截面視圖。
10:引線框架
101:晶粒腳座
103:引線
103A:引線部分
103FB:主體
103FS:支撐結構
1031:側表面
1032:側表面

Claims (20)

  1. 一種引線框架，其包含： 一晶粒腳座；及 複數個引線，其環繞該晶粒腳座，該等引線中之每一者包括接近該晶粒腳座之一指狀物部分及遠離該晶粒腳座之一引線部分，該指狀物部分包含一主體及至少一個支撐結構； 其中在鄰近的該等引線上之各別的該等支撐結構相互隔離，且該支撐結構與該晶粒腳座之間的一距離小於該引線部分與該晶粒腳座之間的一距離。
  2. 如請求項1之引線框架，其中該支撐結構自該指狀物部分之一底表面突起。
  3. 如請求項1之引線框架，其中該引線部分之一底表面與該支撐結構之一底表面實質上齊平。
  4. 如請求項1之引線框架，其中自一橫截面視角看，該引線部分之一寬度寬於該支撐結構之一寬度。
  5. 如請求項1之引線框架，其中該指狀物部分之該主體具有一第一寬度，且該支撐結構具有一第二寬度，自一平面視角看，該第二寬度等於或小於該第一寬度。
  6. 如請求項1之引線框架，其中自一平面視角看，一第一引線之該支撐結構與鄰近於該第一引線之一第二引線之該支撐結構交錯地安置。
  7. 如請求項1之引線框架，其中一第一引線之該支撐結構沿著該指狀物部分之一主要方向與鄰近於該第一引線之一第二引線之該支撐結構隔開至少200 μm。
  8. 如請求項1之引線框架，其中一第一引線之該支撐結構沿著該指狀物部分之一主要方向與鄰近於該第一引線之一第二引線之該引線部分隔開至少200 μm。
  9. 如請求項1之引線框架，其中面向該晶粒腳座的該主體之一第一側表面沿著該指狀物部分之一主要方向與面向該晶粒腳座的該支撐結構之一第二側表面隔開至少約400 μm。
  10. 一種半導體封裝結構，其包含： 一晶粒腳座；及 複數個引線，其環繞該晶粒腳座，該等引線中之每一者包括接近該晶粒腳座之一端子末端及遠離該晶粒腳座之一引線末端，該等引線中之每一者包含一主體及至少一個支撐結構， 其中該支撐結構與該端子末端之間的一距離小於該支撐結構與該引線末端之間的一距離。
  11. 如請求項10之半導體封裝結構，其進一步包含覆蓋該晶粒腳座及該等引線之一囊封物，該端子末端與該囊封物接觸。
  12. 如請求項10之半導體封裝結構，其進一步包含： 一半導體晶粒，其安置於該晶粒腳座上；及 一導電線，其連接該半導體晶粒與鄰近於該端子末端的該引線之一部分。
  13. 如請求項10之半導體封裝結構，其進一步包含與該支撐結構之一底表面接觸之一錫層。
  14. 如請求項10之半導體封裝結構，其中在鄰近的該等引線上之各該支撐結構相互隔離並交錯地安置。
  15. 一種半導體封裝總成，其包含： 一晶粒腳座； 複數個引線，其環繞該晶粒腳座，該等引線中之每一者包括接近該晶粒腳座之一指狀物部分及遠離該晶粒腳座之一引線部分，該指狀物部分包含一主體及至少一個支撐結構；及 一基板，其在該晶粒腳座及該複數個引線下方，該支撐結構相對於該基板為一虛設結構， 其中在鄰近的該等引線上之各別的該等支撐結構相互隔離，且該支撐結構與該晶粒腳座之間的一距離小於該引線部分與該晶粒腳座之間的一距離。
  16. 如請求項15之半導體封裝總成，其中該引線部分經由一焊料接合至該基板。
  17. 如請求項15之半導體封裝總成，其中該基板之一阻焊劑在該支撐結構之一突出部下方。
  18. 如請求項15之半導體封裝總成，其進一步包含在該支撐結構之一底部與該基板之一頂表面之間的一間隙。
  19. 如請求項15之半導體封裝總成，其進一步包含覆蓋該晶粒腳座及該等引線之一囊封物，其中該囊封物之一底表面曝露於該間隙。
  20. 如請求項19之半導體封裝總成，其中背對該晶粒腳座的該引線部分之一側表面自該囊封物之一側表面曝露。
TW110101968A 2020-01-22 2021-01-19 半導體封裝結構 TWI764526B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/749,586 2020-01-22
US16/749,586 US11217509B2 (en) 2020-01-22 2020-01-22 Semiconductor package structure

Publications (2)

Publication Number Publication Date
TW202133373A true TW202133373A (zh) 2021-09-01
TWI764526B TWI764526B (zh) 2022-05-11

Family

ID=76856417

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110101968A TWI764526B (zh) 2020-01-22 2021-01-19 半導體封裝結構

Country Status (3)

Country Link
US (1) US11217509B2 (zh)
CN (1) CN113161300A (zh)
TW (1) TWI764526B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833340B (zh) * 2021-09-02 2024-02-21 日商新電元工業股份有限公司 引線框架整合基板、半導體裝置、引線框架整合基板之製造方法及半導體裝置之製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD940090S1 (en) * 2019-05-29 2022-01-04 Diodes Incorporated Leadframe
USD939458S1 (en) * 2019-05-29 2021-12-28 Diodes Incorporated Leadframe

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1134839C (zh) * 1997-12-26 2004-01-14 三星航空产业株式会社 引线框架及涂敷引线框架的方法
KR100364978B1 (ko) * 1999-10-15 2002-12-16 앰코 테크놀로지 코리아 주식회사 반도체패키지의 와이어 본딩용 클램프 및 히트블록
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US8796830B1 (en) * 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8648450B1 (en) * 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
KR101486790B1 (ko) * 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9263621B2 (en) * 2013-12-26 2016-02-16 Intel Corporation Inclined photonic chip package for integrated optical transceivers and optical touchscreen assemblies
JP6573157B2 (ja) 2015-06-26 2019-09-11 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833340B (zh) * 2021-09-02 2024-02-21 日商新電元工業股份有限公司 引線框架整合基板、半導體裝置、引線框架整合基板之製造方法及半導體裝置之製造方法

Also Published As

Publication number Publication date
CN113161300A (zh) 2021-07-23
US20210225742A1 (en) 2021-07-22
TWI764526B (zh) 2022-05-11
US11217509B2 (en) 2022-01-04

Similar Documents

Publication Publication Date Title
US10008438B2 (en) Low profile leaded semiconductor package and method of fabricating the same
US8159055B2 (en) Semiconductor device, lead-frame product used for the same and method for manufacturing the same
TWI764526B (zh) 半導體封裝結構
USRE41559E1 (en) Semiconductor device package with improved cooling
US20040080025A1 (en) Lead frame, method of manufacturing the same, and semiconductor device manufactured with the same
US8299602B1 (en) Semiconductor device including leadframe with increased I/O
US20020089053A1 (en) Package having array of metal pegs linked by printed circuit lines
CN101512762A (zh) 用于半导体电路小片的三维封装的可堆叠封装
US20110163430A1 (en) Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US9184142B2 (en) Semiconductor device and manufacturing method of the same
US10090229B2 (en) Semiconductor device and method for manufacturing the same
KR20170084174A (ko) 센싱칩 패키징 어셈블리 및 이를 포함하는 전자장치
CN108109927A (zh) 半导体器件及其制造方法
US20130320527A1 (en) Semiconductor device and semiconductor device manufacturing method
US8030766B2 (en) Semiconductor device
US7102216B1 (en) Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US20040262752A1 (en) Semiconductor device
KR0179802B1 (ko) 반도체 패키지
US9728493B2 (en) Mold PackageD semiconductor chip mounted on a leadframe and method of manufacturing the same
US8217281B2 (en) Package, method of manufacturing a package and frame
TWI757133B (zh) 四方扁平無引腳封裝結構
JP2620611B2 (ja) 電子部品搭載用基板
US20010001069A1 (en) Metal stud array packaging
JPH0846091A (ja) ボールグリッドアレイ半導体装置
JPH09270435A (ja) 半導体装置の製造方法