CN113161300A - 半导体封装结构 - Google Patents

半导体封装结构 Download PDF

Info

Publication number
CN113161300A
CN113161300A CN202110080735.XA CN202110080735A CN113161300A CN 113161300 A CN113161300 A CN 113161300A CN 202110080735 A CN202110080735 A CN 202110080735A CN 113161300 A CN113161300 A CN 113161300A
Authority
CN
China
Prior art keywords
lead
die paddle
support structure
leads
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110080735.XA
Other languages
English (en)
Inventor
詹峻棋
廖国成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN113161300A publication Critical patent/CN113161300A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本公开提供一种引线框架,其包含裸片脚座及环绕所述裸片脚座的多个引线。所述引线中的每一个包含接近所述裸片脚座的指状物部分及远离所述裸片脚座的引线部分。所述指状物部分包含主体及至少一个支撑结构。在邻近的所述引线上的相应的所述支撑结构相互隔离,且所述支撑结构与所述裸片脚座之间的距离小于所述引线部分与所述裸片脚座之间的距离。还提供一种包含本文中所描述的引线框架的半导体封装结构及一种包含本文中所描述的半导体封装结构的半导体封装组合件。

Description

半导体封装结构
技术领域
本公开涉及一种包含引线框架的半导体封装结构。
背景技术
引线框架包含裸片脚座及朝向裸片脚座延伸的多个引线。安置于裸片脚座上的半导体裸片经由接线电连接到引线中的每一个。随着半导体裸片上的I/O密度不断增大的趋势,连接I/O中的每一个与引线中的每一个的接线形成较密集的布置,此倾向于使彼此交叉或短路。
接线的长度愈长,那么接线交叉及/或短路的情况愈严重。为缩短接线的长度,将引线框架的引线中的每一个修改为较长或较靠近裸片脚座。然而,当个别引线的指状物部分的长度大于2毫米时,接近裸片脚座的引线的端子末端会下垂,且造成此类端子末端在引线框架的囊封操作步骤之后从模制原料暴露。另外,连接半导体裸片的I/O与此类端子末端的接线归因于下垂而被拖曳及变形,从而造成信号线出现故障。
发明内容
在一些实施例中,本公开提供一种引线框架,其包含裸片脚座及环绕所述裸片脚座的多个引线。所述引线中的每一个包含接近所述裸片脚座的指状物部分及远离所述裸片脚座的引线部分。所述指状物部分包含主体及至少一个支撑结构。在邻近的所述引线上的相应的所述支撑结构相互隔离,且所述支撑结构与所述裸片脚座之间的距离小于所述引线部分与所述裸片脚座之间的距离。
在一些实施例中,本公开提供一种半导体封装结构,其包含裸片脚座及环绕所述裸片脚座的多个引线。所述引线中的每一个包含接近所述裸片脚座的端子末端及远离所述裸片脚座的引线末端。所述引线中的每一个包含主体及至少一个支撑结构。所述支撑结构与所述端子末端之间的距离小于所述支撑结构与所述引线末端之间的距离。
在一些实施例中,本公开提供一种半导体封装组合件,其包含裸片脚座、环绕所述裸片脚座的多个引线,及在所述裸片脚座及所述多个引线下方的衬底。所述引线中的每一个包含接近所述裸片脚座的指状物部分及远离所述裸片脚座的引线部分。所述指状物部分包含主体及至少一个支撑结构。所述支撑结构相对于所述衬底为虚设结构。在邻近的所述引线上的相应的所述支撑结构相互隔离,且所述支撑结构与所述裸片脚座之间的距离小于所述引线部分与所述裸片脚座之间的距离。
附图说明
当结合附图阅读时,从以下实施方式容易理解本公开的一些实施例的方面。应注意,各种结构可能未按比例绘制,且各种结构的尺寸可能出于论述清晰起见而被任意地增大或减小。
图1绘示根据本公开的一些实施例的从引线框架的顶面所见的透视图。
图2绘示从图1的引线框架的底面所见的透视图。
图3绘示根据本公开的一些实施例的引线框架的横截面视图。
图4绘示根据本公开的一些实施例的半导体封装结构的横截面视图。
图5绘示根据本公开的一些实施例的半导体封装条纹的横截面视图。
图6绘示根据本公开的一些实施例的半导体封装组合件的横截面视图。
图7A绘示根据本公开的一些实施例的引线框架的仰视图,所述引线框架展示引线部分以及指状物部分的支撑结构。
图7B绘示从图7A的线AA分割的横截面视图。
图7C绘示图7A的区域B的放大视图。
图7D绘示根据本公开的一些实施例的半导体封装结构的仰视图,所述半导体封装结构包含图7A的引线框架。
图8A到图8F绘示根据本公开的一些实施例的半导体封装结构在各种制造操作步骤期间的横截面视图。
具体实施方式
贯穿图式及实施方式使用共同的参考数字以指示相同或相似的组件。从结合随附图式的以下实施方式将容易理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以阐释本公开的某些方面。当然,此些实例仅仅为实例且不打算为限制性的。举例来说,在以下实施方式中,第一特征在第二特征上方或上的形成可包含第一特征及第二特征以直接接触方式被形成或安置的实施例,且还可包含额外特征可被形成或安置于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。另外,本公开可在各种实例中重复参考数字及/或字母。此重复是出于简单及清晰的目的,且其本身并不规定所论述的各种实施例及/或配置之间的关系。
如先前在背景章节中所论述,为缩短接线的长度,用以缩短引线的指状物部分的长度的另一方法为增大引线的引线部分与引线的指状物部分的长度比。与金属沿着厚度方向被半蚀刻的引线的指状物部分相比,引线的引线部分含有具有完全厚度的金属区段。信号通过较高长度比的引线部分发射可能会被改变,因此这并非是对各种半导体裸片封装的通用解决方案。用以防止引线的指状物部分下垂的又一方法是用较高强度材料替换原始材料。然而,下垂减轻程度有限。
本公开提供一种引线框架,其具有裸片脚座及环绕裸片脚座的多个引线。引线中的每一个包含在指状物部分处的支撑结构,以便防止引线下垂并防止接近裸片脚座的引线的末端从囊封物暴露。相似于引线部分,支撑结构可为具有完全厚度并与面向裸片脚座的指状物部分的侧表面隔开的金属区段。本发明提供囊封本文中所论述的引线框架的半导体封装结构。本发明还提供包含本文中所论述的半导体封装结构及例如PCB的衬底的半导体封装组合件。
参看图1,图1绘示根据本公开的一些实施例的从引线框架10的顶面所见的透视图。引线框架10包含裸片脚座101及环绕裸片脚座101的多个引线103。多个引线中的每一个包含远离裸片脚座101的引线部分103A、主体103FB,及连接到主体103FB的支撑结构103FS。主体103FB具有面向裸片脚座101并与裸片脚座101隔开的侧表面1031。支撑结构103FS具有面向裸片脚座101并与裸片脚座101隔开的侧表面1032。从图1的透视图可推断,任何邻近引线103上的相应支撑结构103FS相互隔离,即,支撑结构103FS中的每一个与主体103FB及引线部分103A整体地集成,而不与直接邻近引线103上的支撑结构103FS进行物理耦合。
图2绘示从图1的引线框架10的底面所见的透视图。具有与图1中的数字标记相同的数字标记的元件是指相同组件且可指相同组件。从图2的仰视透视图可看出,除相互隔离之外,邻近引线103中的任一个上的相应支撑结构103FS还交错地安置。举例来说,第一引线上的支撑结构103FS不与直接邻近于第一引线的第二引线上的支撑结构103FS侧向地重叠。第一引线上的支撑结构103FS相比于直接邻近于第一引线的第二引线上的支撑结构103FS可较靠近或较远离裸片脚座101。
参看图3,图3为根据本公开的一些实施例的引线框架30的横截面视图。图3可从图1的线PP分割,且因此展示引线框架面板或引线框架条纹的单元。引线框架30包含裸片脚座301及环绕裸片脚座301的多个引线303。如图3中所展示,裸片脚座301由左引线303及右引线303环绕。引线303中的每一个包含较靠近或接近裸片脚座301的指状物部分303F,及较远离或远离裸片脚座301的引线部分303A。在一些实施例中,引线303包含背对裸片脚座301的引线部分303A的引线末端或侧表面3035",及面朝裸片脚座301的指状物部分303F的端子末端或侧表面3031。引线末端与端子末端相对。
支撑结构303FS安置于指状物部分303F的主体303FB的特定位置处,其中支撑结构303FS与裸片脚座301(例如裸片脚座的近侧边缘)之间的距离DS小于引线部分303A与裸片脚座301(例如裸片脚座的近侧边缘)之间的距离DL。替代地,支撑结构303FS与端子末端(即,主体303FB的侧表面3031)之间的距离S3小于支撑结构303FS与引线末端(即,引线部分303A的侧表面3035")之间的距离S2。在前述位置处安置支撑结构303FS的情况下,可防止引线框架的长引线(例如具有大于2.0mm的指状物长度WN的引线)在端子末端处下垂,同时缩短用于电连接半导体裸片与相应引线所需的接线的长度。
指状物部分303F进一步包含主体303FB,所述主体在一个末端处连接到引线部分303A并在相对末端处面朝裸片脚座301。面向裸片脚座301的主体303FB的侧表面3031与裸片脚座301的侧表面3011隔开。指状物部分303F的主体303FB包含上表面3033、下表面3034,及连接上表面3033与下表面3034的侧表面3031,从而构成大体上竖直边界(verticalboundary)。指状物部分303F进一步包含安置于从面向裸片脚座301的指状物部分303F的末端退缩(withdrawn)的位置处的支撑结构303FS。支撑结构303FS可从主体303FB的下表面3034突起,并具有从主体303FB的侧表面3031移开或与其隔开的侧表面3032。在一些实施例中,取决于各种设计需要,多于一个支撑结构303FS可安置于指状物部分303F处。举例来说,如果指状物长度WN足够长以容纳多于一个支撑结构303FS,那么两个或多于两个支撑结构303FS可被设计成支撑指状物部分303F,其中在支撑结构303FS中的每一个之间具有预定间隔。预定间隔的准则可参考本公开的图7C。
相似于侧表面3031,支撑结构303FS的侧表面3032面朝裸片脚座301的侧表面3012并与其隔开。主体303FB的侧表面3031与支撑结构303FS的侧表面3032由主体303FB的下表面3034的一部分连接。支撑结构303FS进一步包含与引线部分303A的下表面3035大体上齐平的下表面3036。在一些实施例中,侧表面3032从侧表面3031退缩预定距离S3,以防止在半蚀刻及全蚀刻操作步骤期间邻近于支撑结构303FS的主体303FB的部分的蚀刻不足,如将在本公开的图8C中所论述。在一些实施例中,当指状物长度WN大于2.0mm时,预定距离S3可大于约400μm。在一些实施例中,预定距离S3可大于约400μm,而不管指状物长度WN如何。
在一些实施例中,侧表面3012从裸片脚座301的侧表面3011退缩以增大裸片脚座301及囊封裸片脚座301的囊封物(图3中未展示)的黏附能力。然而,本文中所描述的裸片脚座301可包含连接上表面与下表面而无任何退缩部分的竖直侧表面。接合区段303FC界定于侧表面3031与侧表面3032之间,所述接合区段经配置以通过收纳接线而电连接裸片脚座301上的半导体裸片与多个引线中的每一个。
主体303FB的侧表面3031的侧向突出部与侧表面3011以及引线部分303A的一部分重叠。与此对比,侧表面3031的侧向突出部不与支撑结构303FS的侧表面3032重叠。
在一些实施例中,由于引线部分303A经配置以从囊封物(图3中未展示)暴露并与例如印刷电路板(PCB)的底层载体的导电衬垫或迹线接合,因此,引线部分303A的宽度WA大体上宽于支撑结构303FS的宽度WS。PCB的导电衬垫或迹线可从阻焊层的开口暴露,从而允许与引线部分303A形成电连接。与此对比,PCB的导电衬垫或迹线可被布设成离开支撑结构303FS的竖直突出部区,且阻焊层可覆盖支撑结构303FS的竖直突出部区。
图4为根据本公开的一些实施例的半导体封装结构40的横截面视图。半导体封装结构40相似于图3的引线框架30,除了形成囊封物403以囊封引线框架30之外。囊封物403至少从上表面及侧表面覆盖裸片脚座301以及引线303中的每一个。举例来说,指状物部分303F的主体303FB的上表面3033、主体303FB的侧表面3031及支撑结构303FS的侧表面3032与囊封物403接触。举例来说,支撑结构303FS的侧表面3032'、主体303FB的下表面3034及引线部分303A的侧表面3035'与囊封物403接触,或换句话说,囊封物403由主体303FB、支撑结构303FS及引线部分303A所界定的空间围封。
半导体封装结构40进一步包含安置于裸片脚座301上的半导体裸片401。主体303FB上的接合区段303FC界定于侧表面3031与侧表面3032之间,所述接合区段经配置以通过收纳接线405而电连接半导体裸片401与多个引线中的每一个。如图4中所展示,支撑结构303FS的下表面3036及引线部分303A的下表面3035从囊封物403暴露。引线部分303A经配置以从囊封物403暴露并与例如印刷电路板(PCB)的底层载体的导电衬垫或迹线接合。PCB的导电衬垫或迹线可从阻焊层的开口暴露,从而允许与引线部分303A形成电连接。在一些实施例中,支撑结构303FS的下表面3036及引线部分303A的下表面3035与囊封物403的下表面大体上共面。支撑结构303FS可提供与囊封物403接触的额外接触区,以便增大囊封物(例如模制原料)与引线303之间的粘附力。换句话说,支撑结构303FS充当本结构中的模具锁。
图5为根据本公开的一些实施例的半导体封装条纹50的横截面视图。图5中所绘示的半导体封装条纹50包含两个半导体封装结构50A及50B,所述半导体封装结构将沿着邻近引线框架封装之间的单切线S分离。另外,锡层501与从囊封物403暴露的引线框架的部分接触。举例来说,锡层501与裸片脚座301的下表面、支撑结构303FS的下表面及引线部分303A的下表面接触。在一些实施例中,在囊封引线框架之后通过电镀操作步骤来形成锡层501。
图6为根据本公开的一些实施例的半导体封装组合件60的横截面视图。半导体封装组合件60相似于图5中的半导体封装结构50A或50B,除了额外衬底601在裸片脚座301及多个引线303下方之外。与导电端子603经安置以连接引线部分303A与衬底601的导电图案605(例如导电衬垫或迹线)的引线部分303A对比,支撑结构303FS相对于衬底601(例如PCB)为虚设结构。
在一些实施例中,间隙G(例如气隙)在支撑结构303FS与衬底601的上表面之间以容纳导电端子603,例如焊料。导电端子603以及囊封物403的下表面4031暴露于间隙G。如图6中所绘示,PCB的导电图案605可从阻焊层的开口暴露,从而允许通过导电端子603而与引线部分303A形成电连接。与此对比,PCB的导电衬垫或迹线可被布设成从支撑结构303FS的竖直突出部区远离,且阻焊层可覆盖支撑结构303FS的竖直突出部区。另外,由于条带(strip)或板材的(panel)单切(singulation)操作步骤,引线部分303A的引线末端或侧表面3035"从囊封物403的侧表面4032暴露。在一些实施例中,支撑结构303FS及暴露于间隙G的锡层501可为额外热耗散通道以有效地耗散由半导体裸片401产生的热。
图7A为根据本公开的一些实施例的引线框架的仰视图,所述引线框架展示引线部分303A以及指状物部分303F的支撑结构。图7B为从图7A的线AA分割的横截面视图。参看图7A及图7B,在一些实施例中,从平面视角看,引线中的每一个的指状物部分303F的主体303FB具有例如约90μm的横向宽度WF。从平面视角看,从主体303FB的下表面突起的支撑结构303FS具有例如等于或小于主体303FB的横向宽度WF的横向宽度WS'。支撑结构303FS的横向宽度WF可与支撑结构303FS的横向宽度WS'大体上相同。在一些实施例中,取决于各种设计需要,支撑结构303FS可包含正方形下表面、圆形下表面或四边形下表面。
支撑结构303FS中的每一个包含与引线部分303A的下表面3035大体上齐平的下表面3036。邻近引线中的相应支撑结构303F相互隔离,即,相应支撑结构303F为离散组件,而无物理或电连接。引线中的每一个中的相应支撑结构303F的布置被设计成交错地安置。举例来说,第一引线701的支撑结构303FS与端子末端3031隔开第一距离,且邻近于第一引线701的第二引线702的支撑结构303FS与端子末端3031隔开第二距离。第一距离不同于第二距离。当邻近引线上的相应支撑结构303FS遵循上述布置时,所有相应支撑结构303FS可以交错方式安置。
参看图7C,图7C为图7A的区域B的放大视图。在一些实施例中,第一引线701上的支撑结构303FS遵循设计规则以与第二引线702或邻近引线上的支撑结构303FS隔开例如至少200μm的距离S1。距离S1是沿着主要方向PD沿着引线303中的每一个的指状物部分303F测量的。在一些实施例中,第一引线701及第二引线702中的任一个上的支撑结构303FS遵循设计规则以与引线部分303A隔开例如至少200μm的距离S2。距离S2是沿着主要方向PD沿着引线303中的每一个的指状物部分303F测量的。距离S1及距离S2被如此设计成防止邻近于支撑结构303FS的主体303FB的部分的蚀刻不足,以及在形成囊封物以覆盖引线303及裸片脚座301之后防止邻近支撑结构303FS及/或引线部分303A之间的锡桥接。
在一些实施例中,支撑结构303FS从端子末端3031退缩预定距离S3,以防止在半蚀刻及全蚀刻操作步骤期间邻近于支撑结构303FS的主体303FB的部分的蚀刻不足,如将在本公开的图8C中所论述。在一些实施例中,当指状物长度WN大于2.0mm时,预定距离S3可大于约400μm。在一些实施例中,预定距离S3可大于约400μm,而不管指状物长度WN如何。
图7D为根据本公开的一些实施例的半导体封装结构的仰视图,所述半导体封装结构包含图7A的引线框架。从底部平面视角看,图7D的半导体封装结构展示囊封物403的下表面4031。支撑结构303FS的下表面3036从囊封物403的下表面4031暴露。相似地,引线部分303A的下表面3035从囊封物403的下表面4031暴露。支撑结构303FS的暴露下表面3036可起到在囊封操作步骤之后定位引线框架的特定位置的作用。举例来说,通过检验支撑结构303FS的暴露下表面3036,可定位每一引线的端子末端。相应指状物部分303F的主体303FB嵌入于囊封物403下方,因此由虚线描绘。例如锡层的导电层会沉积在暴露下表面3035及3036上,以便准备后续的定型操作步骤。
图8A到图8F为根据本公开的一些实施例的半导体封装结构在各种制造操作步骤期间的横截面视图。在图8A中,提供金属板801。在一些实施例中,金属板801可为铜板。在图8B及图8C中,蚀刻金属板801以形成引线框架。金属板801包含上表面801A及下表面801B。将具有第一图案的遮蔽层80a形成于金属板801的上表面801A上方。第一图案可包含多个开口82a,所述多个开口在预定位置处暴露金属板801的上表面801A。相似地,将具有第二图案的遮蔽层80b形成于金属板801的下表面801B上方。第二图案可包含多个开口82b,所述多个开口在预定位置处暴露金属板801的下表面801B。从金属板801的表面801A及801B两者执行蚀刻操作步骤,举例来说,在开口82a与开口82b重叠的位置处进行全蚀刻,在开口82a、82b中的仅一个存在的位置处进行半蚀刻,且在表面801A、801B两者是用遮蔽层80a、80b覆盖的位置处不进行蚀刻。
在图8C中,在完成蚀刻操作步骤之后,形成引线部分303A、主体303FB及支撑结构303FS。在裸片脚座301与引线303之间进行全蚀刻,使得从横截面视角看,引线303与裸片脚座301断接。支撑结构303FS的厚度T2与引线部分303A的厚度T3大体上相同。主体303FB的厚度T1薄于厚度T2或厚度T3。在一些实施例中,引线部分303A的下表面3035与支撑结构303FS的下表面3036大体上齐平。
在图8D中,将半导体裸片401安置于裸片脚座301上,且形成接线405以连接半导体裸片401上的I/O与引线的相应主体303FB。在一些实施例中,接线405连接到主体303FB的接合区段303FC。在一些实施例中,可省略接合套件以不支撑引线的端子末端,这是因为支撑结构303FS可起到在将楔型接合强加于主体303FB的接合区段303FC时提供机械支撑的作用。
在图8E中,由囊封物403囊封图8D的中间半导体封装结构,所述囊封物为例如模制原料或具有导热填料的模制原料。支撑结构303FS的下表面3036及引线部分303A的下表面3035从囊封物403暴露。在图8F中,将暴露下表面3035及3036沉积有例如锡层的导电层501,以便准备后续定型操作步骤。导电层501的形成可包含电镀操作步骤。
除非另有指定,否则例如“之上”、“之下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“较高”、“较低”、“上部”、“上方”、“下方”等等的空间描述是相对于图中所展示的定向加以指示。应理解,本文中所使用的空间描述是仅出于说明的目的,且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上进行布置,前提是本公开的实施例的优点不因此类布置而有偏差。
如本文中所使用,术语“大约”、“大体上”、“实质”及“约”用以描述及说明小的变化。当结合事件或情境使用时,术语可指事件或情境确切地发生的例项,以及事件或情境极接近于发生的例项。举例来说,当结合数值使用时,术语可指小于或等于所述数值的±10%的变化范围,例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%,或小于或等于±0.05%。举例来说,如果第一数值在小于或等于第二数值的±10%的变化范围内,例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%,或小于或等于±0.05%,那么第一数值可被认为与第二数值“大体上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm,那么两个表面可被认为共面或大体上共面。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm,那么表面可被认为大体上平坦。
如本文中所使用,除非上下文另有明确规定,否则单数术语“一(a/an)”及“所述(the)”可包含多个指示物。
如本文中所使用,术语“导电(conductive/electrically conductive)”及“电导率(electrical conductivity)”是指输送电流的能力。导电材料通常指示对电流流动展现极小或无对抗的那些材料。电导率的一个度量为西门子每米(S/m)。通常,导电材料为具有大于大约104S/m,例如至少105S/m或至少106S/m的电导率的材料。材料的电导率有时可随温度而变化。除非另有指定,否则材料的电导率是在室温下测量的。
另外,本文中有时以范围格式呈现量、比率及其它数值。应理解,此类范围格式是出于便利及简洁起见而使用,且应被灵活地理解为不仅包含被明确地指定为范围极限的数值,而且包含涵盖于所述范围内的所有个别数值或子范围,就如同明确地指定每一数值及子范围一般。
尽管本公开已参考其特定实施例进行描述及说明,但此些描述及说明并不为限制性的。所属领域的技术人员应理解,在不脱离如由随附权利要求书所界定的本公开的真实精神及范围的情况下,可作出各种改变且可取代等效者。图示可能未必按比例绘制。归因于制造过程及公差,本公开中的艺术再现与实际设备之间可能存在区别。可存在未特定地说明的本公开的其它实施例。说明书及图式应被视为说明性的而非限制性的。可作出修改以使特定情形、材料、物质组成、方法或工艺适于本公开的目标、精神及范围。所有此类修改打算在此随附权利要求书的范围内。尽管已参考按特定次序执行的特定操作来描述本文中所公开的方法,但应理解,在不脱离本公开的教示的情况下,可将此些操作组合、再分或重新排序以形成等效方法。因此,除非本文中有特定指示,否则操作的次序及分组并非本公开的限制。

Claims (20)

1.一种引线框架,其包括:
裸片脚座;及
多个引线,其环绕所述裸片脚座,所述引线中的每一个包含接近所述裸片脚座的指状物部分及远离所述裸片脚座的引线部分,所述指状物部分包括主体及至少一个支撑结构;
其中在邻近的所述引线上的相应的所述支撑结构相互隔离,且所述支撑结构与所述裸片脚座之间的距离小于所述引线部分与所述裸片脚座之间的距离。
2.根据权利要求1所述的引线框架,其中所述支撑结构从所述指状物部分的下表面突起。
3.根据权利要求1所述的引线框架,其中所述引线部分的下表面与所述支撑结构的下表面大体上齐平。
4.根据权利要求1所述的引线框架,其中从横截面视角看,所述引线部分的宽度宽于所述支撑结构的宽度。
5.根据权利要求1所述的引线框架,其中所述指状物部分的所述主体具有第一宽度,且所述支撑结构具有第二宽度,从平面视角看,所述第二宽度等于或小于所述第一宽度。
6.根据权利要求1所述的引线框架,其中从平面视角看,第一引线的所述支撑结构与邻近于所述第一引线的第二引线的所述支撑结构交错地安置。
7.根据权利要求1所述的引线框架,其中第一引线的所述支撑结构沿着所述指状物部分的主要方向与邻近于所述第一引线的第二引线的所述支撑结构隔开至少200μm。
8.根据权利要求1所述的引线框架,其中第一引线的所述支撑结构沿着所述指状物部分的主要方向与邻近于所述第一引线的第二引线的所述引线部分隔开至少200μm。
9.根据权利要求1所述的引线框架,其中面向所述裸片脚座的所述主体的第一侧表面沿着所述指状物部分的主要方向与面向所述裸片脚座的所述支撑结构的第二侧表面隔开至少约400μm。
10.一种半导体封装结构,其包括:
裸片脚座;及
多个引线,其环绕所述裸片脚座,所述引线中的每一个包含接近所述裸片脚座的端子末端及远离所述裸片脚座的引线末端,所述引线中的每一个包括主体及至少一个支撑结构,
其中所述支撑结构与所述端子末端之间的距离小于所述支撑结构与所述引线末端之间的距离。
11.根据权利要求10所述的半导体封装结构,其进一步包括覆盖所述裸片脚座及所述引线的囊封物,所述端子末端与所述囊封物接触。
12.根据权利要求10所述的半导体封装结构,其进一步包括:
半导体裸片,其安置于所述裸片脚座上;及
导电线,其连接所述半导体裸片与邻近于所述端子末端的所述引线的一部分。
13.根据权利要求10所述的半导体封装结构,其进一步包括与所述支撑结构的下表面接触的锡层。
14.根据权利要求10所述的半导体封装结构,其中在邻近的所述引线上的相应所述支撑结构相互隔离并交错地安置。
15.一种半导体封装组合件,其包括:
裸片脚座;
多个引线,其环绕所述裸片脚座,所述引线中的每一个包含接近所述裸片脚座的指状物部分及远离所述裸片脚座的引线部分,所述指状物部分包括主体及至少一个支撑结构;及
衬底,其在所述裸片脚座及所述多个引线下方,所述支撑结构相对于所述衬底为虚设结构,
其中在邻近的所述引线上的相应的所述支撑结构相互隔离,且所述支撑结构与所述裸片脚座之间的距离小于所述引线部分与所述裸片脚座之间的距离。
16.根据权利要求15所述的半导体封装组合件,其中所述引线部分经由焊料接合到所述衬底。
17.根据权利要求15所述的半导体封装组合件,其中所述衬底的阻焊剂在所述支撑结构的突出部下方。
18.根据权利要求15所述的半导体封装组合件,其进一步包括在所述支撑结构的底部与所述衬底的上表面之间的间隙。
19.根据权利要求15所述的半导体封装组合件,其进一步包括覆盖所述裸片脚座及所述引线的囊封物,其中所述囊封物的下表面暴露于所述间隙。
20.根据权利要求19所述的半导体封装组合件,其中背对所述裸片脚座的所述引线部分的侧表面从所述囊封物的侧表面暴露。
CN202110080735.XA 2020-01-22 2021-01-21 半导体封装结构 Pending CN113161300A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/749,586 US11217509B2 (en) 2020-01-22 2020-01-22 Semiconductor package structure
US16/749,586 2020-01-22

Publications (1)

Publication Number Publication Date
CN113161300A true CN113161300A (zh) 2021-07-23

Family

ID=76856417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110080735.XA Pending CN113161300A (zh) 2020-01-22 2021-01-21 半导体封装结构

Country Status (3)

Country Link
US (1) US11217509B2 (zh)
CN (1) CN113161300A (zh)
TW (1) TWI764526B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD940090S1 (en) * 2019-05-29 2022-01-04 Diodes Incorporated Leadframe
USD939458S1 (en) * 2019-05-29 2021-12-28 Diodes Incorporated Leadframe
JP2023036447A (ja) * 2021-09-02 2023-03-14 新電元工業株式会社 リードフレーム一体型基板、半導体装置、リードフレーム一体型基板の製造方法、及び半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087712A (en) * 1997-12-26 2000-07-11 Samsung Aerospace Industries, Ltd. Lead frame containing leads plated with tin alloy for increased wettability and method for plating the leads
KR100364978B1 (ko) * 1999-10-15 2002-12-16 앰코 테크놀로지 코리아 주식회사 반도체패키지의 와이어 본딩용 클램프 및 히트블록
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US8796830B1 (en) * 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8648450B1 (en) * 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
KR101486790B1 (ko) * 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9263621B2 (en) * 2013-12-26 2016-02-16 Intel Corporation Inclined photonic chip package for integrated optical transceivers and optical touchscreen assemblies
JP6573157B2 (ja) 2015-06-26 2019-09-11 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件

Also Published As

Publication number Publication date
US20210225742A1 (en) 2021-07-22
TWI764526B (zh) 2022-05-11
TW202133373A (zh) 2021-09-01
US11217509B2 (en) 2022-01-04

Similar Documents

Publication Publication Date Title
USRE41559E1 (en) Semiconductor device package with improved cooling
TWI764526B (zh) 半導體封裝結構
CN101512762B (zh) 用于半导体电路小片的三维封装的可堆叠封装
CN101834166B (zh) 具有支架触点以及管芯附垫的无引脚集成电路封装
US7242076B2 (en) Packaged integrated circuit with MLP leadframe and method of making same
US20040080025A1 (en) Lead frame, method of manufacturing the same, and semiconductor device manufactured with the same
US8299602B1 (en) Semiconductor device including leadframe with increased I/O
EP0645811B1 (en) Semiconductor device having semiconductor chip with backside electrode
JP2005506691A5 (zh)
JP7179526B2 (ja) 半導体装置および半導体装置の製造方法
CN101133491A (zh) 不含铅且多层被预镀敷的引线框
CN101416311A (zh) 无夹片和无引线半导体管芯封装及其制造方法
US7102216B1 (en) Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US8030766B2 (en) Semiconductor device
EP0210371A1 (en) Semiconductor device having a plurality of leads
US20040262752A1 (en) Semiconductor device
KR0179802B1 (ko) 반도체 패키지
US20150084171A1 (en) No-lead semiconductor package and method of manufacturing the same
KR101753416B1 (ko) Ic 패키지용 리드프레임 및 제조방법
WO2008099326A1 (en) A carrier for bonding a semiconductor chip onto and a method of contacting a semiconductor chip to a carrier
KR100831481B1 (ko) 반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치
TW201126677A (en) Leadframe and method of manufacturing the same
US20050218526A1 (en) Semiconductor device
US8217281B2 (en) Package, method of manufacturing a package and frame
CN116171387A (zh) 电流传感器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination