TW202131637A - 具有主鎖存器和從鎖存器的的觸發器電路 - Google Patents

Abstract

本文中描述用於具有主鎖存器和從鎖存器的的觸發器電路。觸發器電路包含主鎖存器，主鎖存器配置成鎖存輸入資料信號且基於主時脈信號而輸出資料鎖存信號。電路還包含從鎖存器，從鎖存器耦接到主鎖存器且配置成基於從鎖存器時脈信號和資料鎖存信號而產生輸出資料信號。此外，電路包含耦接到主鎖存器和從鎖存器的偏斜時脈電路。偏斜時脈電路配置成接收時脈信號且基於時脈信號而產生主時脈信號和從時脈信號。主時脈信號和從時脈信號是獨立時脈信號，主時脈信號和從時脈信號的時序通過偏斜時脈電路相對於彼此偏斜。

Description

具有主鎖存器和從鎖存器的的觸發器電路

本揭露是有關於一種半導體裝置，且特別是涉及鎖存器。

鎖存器是可用於存儲資訊的邏輯電路。主從鎖存器（例如，觸發器）是時脈邊沿觸發裝置。換句話說，主從鎖存器的輸出基於時脈信號何時變化而變化。主從鎖存器可利用共同時脈。共同時脈的使用可使得通常由一或多個緩衝器解決的時序容限問題注入額外時間延遲。

根據本揭露的實施例，觸發器包括主鎖存器、從鎖存器以及偏斜時脈電路。主鎖存器配置成鎖存輸入資料信號且基於主時脈信號而輸出資料鎖存信號。從鎖存器耦接到主鎖存器且配置成基於從鎖存器時脈信號和資料鎖存信號而產生輸出資料信號。偏斜時脈電路耦接到主鎖存器和從鎖存器。偏斜時脈電路配置成接收時脈信號且基於時脈信號而產生主時脈信號和從時脈信號。主時脈信號和從時脈信號是獨立時脈信號。主時脈信號和從時脈信號的時序通過偏斜時脈電路相對於彼此偏斜。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的具體實例以簡化本公開。當然，這些僅是實例且並不希望為限制性的。另外，本公開可在各種實例中重複參考標號和/或字母。這種重複是出於簡化和清楚的目的且本身並不規定所論述的各種實施例和/或配置之間的關係。

觸發器是取決於時序信號的一種類型的同步電路。資料觸發器（例如，D觸發器）接收數位時脈信號（例如，0或1）和資料信號作為輸入。觸發器的輸出取決於數位時脈信號的狀態且稱為邊沿觸發裝置。當時脈信號從邏輯低（例如，‘0’）轉變為邏輯高（例如，‘1’）時，時脈信號據稱“上升”。當時脈信號上升時，正邊沿觸發的觸發器輸出等於輸入資料的資料，且在所有其它時間將輸出保持在其先前值下。替代地，當時脈信號從邏輯高（例如，‘1’）轉變為邏輯低（例如，‘0’）時，時脈信號據稱“下降”。當時脈信號下降時，負邊沿觸發器輸出等於輸入資料的資料，且在所有其它時間將輸出保持在其先前值下。觸發器可利用各自響應於時脈信號的一或多個鎖存器（例如，主鎖存器和從鎖存器），以提供這一功能性。

存在與觸發器相關聯的可影響輸出信號的準確度和/或穩定性的兩個關鍵時間：（i）設置時間和（ii）保持時間。設置時間是在輸入時脈信號的時脈邊沿之前輸入到觸發器中的資料必須穩定的時間量。保持時間是在輸入時脈信號的時脈邊沿之後觸發器的輸入必須穩定的最小時間量。換句話說，在時脈邊沿周圍（例如，在時脈邊沿之前和在時脈邊沿之後）存在時序視窗，其中資料登錄必須保持穩定以便觸發器操作。本文中描述產生且提供發送到主鎖存器和從鎖存器兩者的個別時脈信號的偏斜塊電路。這些個別時脈信號通過將不同延遲添加到每一時脈信號來偏斜。時脈信號的偏斜改變鎖存器在其處接收時脈邊沿的時間。通過單獨地控制提供到鎖存器的時脈信號的延遲，總體設置時間可減小（例如，較快設置時間）。

圖1描繪根據本公開的各種實施例的主從觸發器100的框圖。主從觸發器100包含主鎖存器102和從鎖存器108。主鎖存器102包含配置成接收輸入資料信號104（例如，D_in）的輸入節點。在一實例中，資料信號104經由時序電路的組合邏輯傳播到主從觸發器100。主鎖存器102進一步配置成接收主鎖存器時脈信號120。主鎖存器時脈信號120由偏斜時脈電路112提供且基於由偏斜時脈電路112接收的輸入時脈信號114。

圖1的主從觸發器100更包含從鎖存器108，其配置成接收從主鎖存器102輸出的資料鎖存信號110。從鎖存器108進一步配置成接收從鎖存器時脈信號122，其由偏斜時脈電路112提供且基於輸入時脈信號114。主從觸發器100的輸出節點（D_out）118包含在從鎖存器108上且用於讀取主從觸發器100的資料輸出。在一實例中，主從觸發器100包含提供資料存儲的存儲單元。

在一些變化形式中，當輸入時脈信號114低時，主鎖存器時脈信號120如圖2到圖3中更詳細地描述來延遲，主鎖存器102是透明的（transparent）（例如，準備好取樣且存儲資料值）且從鎖存器108是不透明的（opaque）（例如，不取樣，但實際上保持先前取樣資料值）。在這種變化形式中，當輸入時脈信號114變高時，從鎖存器時脈信號122如圖2到圖3中更詳細地描述來延遲，主鎖存器102變得不透明的，且從鎖存器108變得透明以影響正邊沿觸發行為。

替代地，在另一實例實施例中，當輸入時脈信號114高時，主鎖存器102是透明的且從鎖存器108是不透明的。在這種變化形式中，當輸入時脈信號114變低時，主鎖存器102變得不透明的，且從鎖存器108變得透明以影響負邊沿觸發行為。因此，主從觸發器100可以是正邊沿觸發的觸發器或負邊沿觸發的觸發器。

分別提供到主鎖存器102和從鎖存器108的時脈信號120、時脈信號122由偏斜時脈電路112產生。如下文關於圖2到圖5進一步詳細闡釋，偏斜時脈電路112配置成接收輸入時脈信號114且基於輸入時脈信號114而產生主鎖存器時脈信號120和從鎖存器時脈信號122。

圖2描繪根據本公開的各種實施例的耦接到偏斜時脈電路212的主從觸發器200的圖式。如先前在圖1中描述，偏斜時脈電路（如偏斜時脈電路212）產生個別時脈信號（例如，主時脈信號Master_CLKb和從時脈信號Slave_CLKb）且分別將所述個別時脈信號提供到主鎖存器252和從鎖存器258。主鎖存器252與圖1中描述的主鎖存器102類似地操作。從鎖存器258與圖1中描述的從鎖存器108類似地操作。除了這些時脈信號之外，偏斜時脈電路212還可產生且提供這兩種時脈信號的反相版本（例如，反相主時脈信號Master_CLKi和反相從時脈信號Slave_CLKi）。在一些變化形式中，偏斜時脈電路212包含多個邏輯閘（如NOR閘202、NAND閘204）以及反相器206、反相器208。偏斜時脈電路212接收輸入時脈信號114（例如，CLK）。輸入時脈信號114作為輸入提供到NOR閘202和NAND閘204兩者。NOR閘202使輸入時脈信號114與由反相器208輸出的反相從時脈信號（例如，Slave_CLKi）進行比較。當輸入時脈信號114和反相從時脈信號（例如，Slave_CLKi）兩者是邏輯低（例如，‘0’）時，NOR閘202產生邏輯高（例如，‘1’）的主時脈信號（例如，Master_CLKb）。對於輸入的所有其它組合，由NOR閘202產生的主時脈信號是邏輯低。反相器206產生與主時脈信號邏輯相對的反相主時脈信號。主時脈信號和反相主時脈信號兩者作為輸入提供到主鎖存器102。

反相主時脈信號還作為另一輸入提供到NAND閘204。NAND閘204將輸入時脈信號114與反相主時脈信號進行比較。當輸入時脈信號114和反相主時脈信號均邏輯高時，由NAND閘204產生的從時脈信號是邏輯低。對於輸入的所有其它邏輯組合，由NAND閘204產生的從時脈信號是邏輯高。反相器208產生與由NAND閘204產生的從時脈信號邏輯相對的反相從時脈信號。從時脈信號和反相從時脈信號兩者作為輸入提供到從鎖存器108。

圖3進一步說明根據本公開的各種實施例的耦接到偏斜時脈電路212的主從觸發器200的耦接。主鎖存器252包含多個電晶體和反相器。更確切地說，主鎖存器252包含傳輸閘210、傳輸閘214以及反相器212、反相器216。傳輸閘是可使用PMOS和NMOS電晶體實施的雙側開關。傳輸閘的輸出基於資料登錄信號和控制輸入兩者的邏輯電平。當傳輸閘的控制輸入是邏輯高時，傳輸閘的輸出鏡射輸入信號的輸出（例如，傳輸閘像閉合開關一樣）。當傳輸閘的控制輸入是邏輯低時，傳輸閘像斷開開關一樣。

回到圖3，傳輸閘210的控制端子接收由NAND閘204輸出的主時脈信號，且傳輸閘210的反相控制端子接收由反相器206輸出的反相主時脈信號。換句話說，傳輸閘210由主時脈信號控制。當主時脈信號是邏輯高時，傳輸閘210充當閉合開關，且輸入資料信號104作為輸入提供到耦接到傳輸閘210的反相器212。反相器212產生與其輸入相對的邏輯信號且將所述邏輯信號作為提供到下文將更詳細地論述的從鎖存器258的資料鎖存信號（例如，D_latch 110）而輸出。在這些條件下（例如，主時脈鎖存器是邏輯高），資料鎖存信號與輸入資料信號邏輯相對。

恰好與傳輸閘210相對，傳輸閘214由反相主時脈信號控制。傳輸閘214在反相控制端子處接收由NAND閘204輸出的主時脈信號，且傳輸閘214的控制端子接收由反相器206輸出的反相主時脈信號。傳輸閘214的輸入端耦接到反相器216的輸出端。反相器216使從反相器212輸出的資料鎖存信號反相且產生與資料鎖存信號邏輯相對的信號。當主時脈信號是邏輯高時，反相主時脈信號是邏輯低。利用邏輯低控制信號，傳輸閘214充當斷開開關且反相器216浮動。替代地，當主時脈信號是邏輯低時，反相主時脈信號是邏輯高。反相主時脈信號控制傳輸閘214，其出於先前論述的原因使得傳輸閘充當閉合開關。在傳輸閘214作為閉合開關的情況下，反相器216的輸出端耦接到反相器212的輸入端。由於這些情況下的控制信號（例如，主控制信號）是邏輯低，因此傳輸閘210充當斷路。在主控制信號是邏輯低時，資料登錄信號104不再提供到反相器212的輸入端。實際上，反相器212的輸入是通過傳輸閘214的反相器216的輸出。當資料鎖存信號是邏輯高時，反相器216輸出邏輯低，所述邏輯低通過傳輸閘216的閉合開關傳到反相器212。所述邏輯低隨後通過反相器212轉換回到邏輯高。替代地，當資料鎖存信號是邏輯低時，反相器216輸出邏輯高。所述邏輯高通過傳輸閘214的閉合開關傳到反相器212的輸入端。反相器212將邏輯高轉換回到邏輯低。換句話說，當主時脈信號是邏輯低時，由主鎖存器252輸出的資料鎖存信號110維持在其先前狀態下（例如，剛好在切換到邏輯低之前當主時脈信號是邏輯高時的狀態）。

資料鎖存信號110作為輸入提供到從鎖存器108。更確切地說，從鎖存器258（類似於主鎖存器252）包含多個電晶體和反相器。即，傳輸閘218、傳輸閘220以及反相器222、反相器224。傳輸閘218的控制端子接收由偏斜時脈電路212的反相器208輸出的反相從時脈信號。傳輸閘218的反相控制端子接收由NAND閘204輸出的從時脈信號。換句話說，傳輸閘218由反相從時脈信號（例如，Slave_CLKi）控制。傳輸閘218接收由主鎖存器102輸出的資料鎖存信號110。當反相從時脈信號是邏輯高時，傳輸閘218充當閉合開關且資料鎖存信號110作為輸入提供到耦接到傳輸閘218的輸出端的反相器222。反相器222產生與其輸入相對的邏輯信號且將所述邏輯信號輸出作為資料輸出信號118（例如，D_out）。在這些條件下（例如，反相從時脈信號是邏輯高），資料輸出信號118是反相資料鎖存信號。因為主鎖存器252和從鎖存器258由獨立地控制的時脈信號驅動（例如，主鎖存器由主時脈信號控制且從鎖存器由從時脈信號控制），資料輸出信號118取決於主鎖存器252的先前描述的操作。換句話說，在這些條件下（例如，反相從時脈信號是邏輯高），輸出資料信號118可不等於輸入資料信號104。實際上，資料輸出信號118還取決於主時脈信號和反相主時脈信號的狀態，如圖6中更詳細地描述。

恰好與傳輸閘218相對，傳輸閘220由從時脈信號控制。傳輸閘220在控制端子處接收由NAND閘204輸出的從時脈信號，且傳輸閘220的反相控制端子接收由反相器208輸出的反相從時脈信號。傳輸閘220的輸入端耦接到反相器224的輸出端。反相器224使從反相器222輸出的資料輸出信號反相且產生與資料輸出信號118邏輯相對的信號。當反相從時脈信號是邏輯高時，從時脈信號是邏輯低。利用邏輯低控制信號，傳輸閘220充當斷開開關且反相器224浮動。替代地，當從時脈信號是邏輯高時，反相從時脈信號是邏輯低。從時脈信號控制傳輸閘220，其出於先前論述的原因使得傳輸閘充當閉合開關。在傳輸閘220作為閉合開關的情況下，反相器224的輸出端耦接到反相器222的輸入端。由於這些情況下的控制信號（例如，反相從時脈信號是邏輯低），因此傳輸閘218充當斷路。在反相從時脈信號是邏輯低時，資料鎖存信號110不再提供到反相器222的輸入端。實際上，反相器222的輸入是通過傳輸閘220的反相器224的輸出。當資料輸出信號118是邏輯高時，反相器224輸出邏輯低，所述邏輯低通過傳輸閘220的閉合開關傳到反相器222。邏輯低隨後通過反相器222轉換回到邏輯高。替代地，當資料輸出信號118是邏輯低時，反相器224輸出邏輯高。所述邏輯高通過傳輸閘220的閉合開關傳到反相器222的輸入端。反相器222將邏輯高轉換回到邏輯低。換句話說，當從時脈信號是邏輯高時，由從鎖存器258輸出的資料輸出信號118維持在其先前狀態下（例如，剛好在切換到邏輯高之前當反相從時脈信號是邏輯低時的狀態）。

圖4描繪根據本公開的各種實施例的耦接到實例偏斜時脈電路412的主從觸發器400的圖式。如先前在圖1中描述，偏斜時脈電路（如偏斜時脈電路412）產生個別時脈信號（例如，主時脈信號Master_CLKb和從時脈信號Slave_CLKb）且分別將所述個別時脈信號提供到主鎖存器452和從鎖存器458。主鎖存器452與如圖3中所描述的主鎖存器252相同地操作。從鎖存器458與從鎖存器258相同地操作。除了這些時脈信號之外，偏斜時脈電路412還可產生且提供這兩種時脈信號的反相版本（例如，反相主時脈信號Master_CLKi和反相從時脈信號Slave_CLKi）。在一些變化形式中，偏斜時脈電路412包含多個邏輯閘，如反相器402、反相器404、反相器406、NAND閘408以及NOR閘410。偏斜時脈電路412接收輸入時脈信號114（例如，CLK）。輸入時脈信號114作為輸入提供到反相器402。反相器402產生輸入時脈信號114的邏輯相對信號且將所述邏輯相對信號提供到NAND閘408和NOR閘410的輸入端。NAND閘408將從反相器402輸出的反相輸入時脈信號與由反相器406輸出的從時脈信號（例如，Slave_CLKb）進行比較。NAND閘408產生反相主時脈信號（例如，Master_CLKi）。當來自反相器402的反相時脈信號和從時脈信號（例如，Slave_CLKb）兩者均邏輯高時，由NAND閘408產生的反相主時脈信號是邏輯低。對於輸入的所有其它邏輯組合，由NAND閘408產生的反相主時脈信號是邏輯高。反相器404產生主時脈信號。主時脈信號和反相主時脈信號兩者作為輸入提供到主鎖存器452。

由反相器404輸出的主時脈信號還作為另一輸入提供到NOR閘410。NOR閘410將反相輸入時脈信號與主時脈信號進行比較。當反相輸入時脈信號和主時脈信號均邏輯低時，由NOR閘410產生的反相從時脈信號是邏輯高。對於輸入的所有其它邏輯組合，由NOR閘410產生的反相從時脈信號是邏輯低。反相器406產生與由NOR閘410產生的反相從時脈信號邏輯相對的從時脈信號。從時脈信號和反相從時脈信號兩者作為輸入提供到從鎖存器458。

圖5進一步說明根據本公開的各種實施例的耦接到偏斜時脈電路412的主從觸發器400的耦接。主鎖存器452包含傳輸閘412、傳輸閘414以及反相器416、反相器418。傳輸閘412、傳輸閘414分別與先前在圖3中描述的傳輸閘210、傳輸閘214類似地操作，例外之處在於主時脈信號和反相主時脈信號的來源。傳輸閘412由主時脈信號控制，所述主時脈信號由反相器404產生。傳輸閘414由反相主時脈信號控制，所述反相主時脈信號由NAND閘408產生。圖3中針對傳輸閘210、傳輸閘214描述的所有其它操作應用於傳輸閘412、傳輸閘414。反相器416、反相器418與圖3中描述的反相器212、反相器216相同地操作。

從鎖存器458包含傳輸閘420、傳輸閘422以及反相器424、反相器426。傳輸閘420、傳輸閘422分別與如圖3中所描述的傳輸閘218、傳輸閘220類似地操作，例外之處在於從時脈信號和反相從時脈信號的來源。傳輸閘420由反相從時脈信號控制，所述反相從時脈信號由NOR閘410產生。傳輸閘422由從時脈信號控制，所述從時脈信號由反相器406產生。圖3中針對傳輸閘218、傳輸閘220描述的所有其它操作分別應用於傳輸閘420、傳輸閘422。反相器424、反相器426與圖3中描述的反相器222、反相器224相同地操作。

圖2到圖5的主鎖存器102、主鎖存器252、主鎖存器452以及從鎖存器108、從鎖存器258、從鎖存器458僅是實例，且主鎖存器和從鎖存器可以本領域的普通技術人員已知的各種其它方式實施。

圖6是根據本公開的各種實施例的說明關於圖2到圖3描述的各種時脈信號和資料鎖存信號的曲線圖（a）到曲線圖（f）的示範性時序圖。曲線圖（a）說明圖2到圖3中描述的輸入時脈信號114的時序波形。舉例來說，曲線圖（a）說明輸入到圖2到圖3中的偏斜時脈電路212的NOR閘202和NAND閘204中的時脈信號114。曲線圖（b）說明從圖2到圖3中的偏斜時脈電路212的NOR閘202輸出的所產生主時脈信號（例如，Master_CLKb）的時序波形。當時脈信號114（例如，CLK）以及曲線圖（e）的反相從時脈信號（例如，Slave_CLKi）兩者都為邏輯低時，NOR閘202產生主時脈信號（例如，曲線圖（b）的Master_CLKb）。主時脈信號在時間t1之前、時間t9和時間t10之間和/或（iii）在時間t10後被表示為邏輯高。對於所有其他輸入組合，NOR閘202所產生的主時脈信號（例如，曲線圖（b）的Master_CLKb）為邏輯低，例如在時間（i）t2和t3之間、時間（ii）t3和t4之間、時間（iii）t4和t5之間、時間（iv）t5和t6之間、時間（v）t6和t7之間和/或時間（vii）t7和t8之間所示。要注意的是，在曲線圖（b）的波形中，從低/高或高/低轉變之間（例如，在時間（i）t1和t2之間和/或在時間（ii）t8和t9之間）有小的時間延遲。因為輸入信號的反轉可能不是暫態的。

曲線圖（c）說明由圖2到圖3中的偏斜時脈電路212的反相器206輸出的反相主時脈信號（例如，Master_CLKi）的時序波形。反相器206產生與主時脈信號在邏輯上相反的反相主時脈信號。例如，當主時脈信號（曲線（b）的Master_CLKb）為邏輯高時，反相主時脈信號（例如曲線（c）的Master_CLKi）則為邏輯低，如在時間t1之前、在時間t1與t2之間和/或在時間t10之後。當主時脈信號（曲線（b）的Master_CLKb）為邏輯低時，反相主時脈信號（例如曲線（c）的Master_CLKi）為邏輯高，如在時間（i）t3和t4之間、在時間（ii）t4和t5之間、在時間（ii）t5和t6之間、在時間（iv）t6和t7、在時間（v）t7和t8之間和/或在時間（vi）t8和t9之間所示。要注意的是，在曲線圖（c）的波形中，從低/高或高/低轉變之間（例如，在時間（i）t2和t3之間和/或時間（ii）t9和t10之間）有小的時間延遲。因為輸入信號的反轉可能不是暫態的。

曲線（d）說明由圖2到圖3中的偏斜時脈電路212的NAND閘204產生的從時脈信號（例如，Slave_CLKb）的時序波形。當輸入時脈信號114（例如，圖（a）的CLK）和反相的主時脈信號（例如，圖（c）的Master_CLKi）兩者都為邏輯高時，由NAND閘204產生的從時脈信號（例如，Slave_CLKb）是邏輯低，如在時間（i）t4和t5之間和/或在時間（ii）t5和t6之間所示。對於輸入的所有其他邏輯組合，NAND閘204生成的從時脈信號（例如，圖（d）的Slave_CLKb）為邏輯高，如在時間t1之前、在時間（i）t1和t2之間、在時間（ii）t2和t3之間、在時間（iii）t6和t7之間、在時間（iv）t7和t8之間、在時間（v）t8和t9之間、在時間（vi）t9和t10之間和/或在時間t10之後所示。要注意的是，在曲線圖（d）的波形中，從低/高或高/低轉變之間（例如，在時間（i）t3和t4之間和/或在時間（ii）t6和t7之間）存在小的時間延遲。因為檢測這些變化可能不是瞬間的。

曲線圖（e）說明由圖2到圖3中的偏斜時脈電路212的反相器208產生的反相從時脈信號（例如，Slave_CLKi）的時序波形。反相器208產生與由NAND閘204產生的從時脈信號（例如，圖（d）的Slave_CLKb）在邏輯上相反的反相從時脈信號（例如，圖（e）的Slave_CLKi）。例如，當從時脈信號（曲線（d）的Slave_CLKb）為邏輯高時，反相從時脈信號（例如曲線（e）的Slave_CLKi）為邏輯低，如在時間t1之前、在時間（i）t1和t2之間、在時間（ii）t2和t3之間、在時間（iii）t3和t4之間、在時間（iv）t7和t8之間、在時間（v）t8和t9之間、在時間（vi）t9和t10之間和/或在時間t10之後所示。當從時脈信號（曲線（d）的Slave_CLKb）為邏輯低電平時，反相從時脈信號（例如曲線（e）的Slave_CLKi）則為邏輯高，如在時間（i）t5和t6之間和/或在時間（ii）t6和t7之間。要注意的是，在曲線圖（e）的波形中，從低/高或高/低過渡之間（例如，在時間（i）t4和t5之間和/或在時間（ii）t7和t8之間）存在小的時間延遲。因為輸入信號的反轉可能不是暫態的。

曲線圖（f）說明從圖2到圖3中的主鎖存器252輸出的資料鎖存信號110的時序波形。曲線圖（e）與曲線圖（f）相比較，獨立地控制的時脈信號的使用有助於反相時脈信號的下降邊沿與由曲線圖（f）上的“X”表示的時序視窗之間的正時序容限。這一時序視窗反映設置時間的組合和觸發器的保持時間。

圖7是根據本公開的各種實施例的說明用於產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法的示範性流程圖。雖然為易於理解，本文參考先前描述的結構描述圖7，但應理解，方法還適用於許多其它結構。在步驟710處，偏斜時脈電路（如圖1中的偏斜時脈電路112、圖2到圖3中的偏斜時脈電路212和/或圖4到圖5中的偏斜時脈電路412）接收時脈信號114。在步驟720處，偏斜時脈電路（例如，圖1中的偏斜時脈電路112、圖2到圖3中的偏斜時脈電路212、圖4到圖5中的偏斜時脈電路412）產生主時脈信號（例如，從圖2到圖3中的偏斜電路212的NOR閘202或圖4到圖5中的偏斜時脈電路412的反相器404輸出的主時脈信號（Master_CLKb）和從圖2到圖3中的偏斜時脈電路212的反相器206或圖4到圖5中的偏斜時脈電路412的NAND閘408輸出的反相主時脈信號（Master_CLKi））和從時脈信號（例如，從圖2到圖3中的偏斜時脈電路的NAND閘204或圖4到圖5中的偏斜時脈電路412的反相器406輸出的從時脈信號（Slave_CLKb）和從圖2到圖3中的偏斜時脈電路212的反相器208或圖4到圖5中的偏斜時脈電路412的NOR閘410輸出的反相從時脈信號（Slave_CLKi））。主時脈信號和從時脈信號是獨立時脈信號。在步驟730處，主鎖存器的傳輸閘（例如，圖3中的主鎖存器252的傳輸閘210、傳輸閘214，圖5中的主鎖存器452的傳輸閘412、傳輸閘414）由主時脈信號（例如，主時脈信號和反相主時脈信號）控制，且從鎖存器的傳輸閘（例如，圖3中的從鎖存器258的傳輸閘218、傳輸閘220，圖5中的從鎖存器458的傳輸閘420、傳輸閘422）由從時脈信號（例如，從時脈信號和反相從時脈信號）控制。

本文所述的各種工藝的使用可提供許多優勢。舉例來說，本文中所描述的偏斜時脈電路的使用可產生單獨地控制的主時脈信號和從時脈信號且分別將所述單獨地控制的主時脈信號和從時脈信號提供到觸發器的主鎖存器和從鎖存器。這些單獨地控制的時脈信號可使得觸發器能夠具有較快設置時間，這是由於時脈信號可單獨地延遲且提供到鎖存器。這些延遲時脈信號可減小總體設置時間（例如，實現較快設置時間）。

在一個實施例中，觸發器包含主鎖存器，主鎖存器配置成鎖存輸入資料信號且基於主鎖存器時脈信號而輸出資料鎖存信號。電路還包含從鎖存器，從鎖存器耦接到主鎖存器且配置成基於從鎖存器時脈信號和資料鎖存信號而產生輸出資料信號。電路還包含基於時脈信號的耦接到主鎖存器和從鎖存器的偏斜時脈電路。偏斜時脈電路配置成接收時脈信號且產生主鎖存器時脈信號和從鎖存器時脈信號。主鎖存器時脈信號和從鎖存器時脈信號是獨立時脈信號，其時序通過偏斜時脈電路相對於彼此偏斜。

在一些實施例中，作為獨立時脈信號的主時脈信號和從時脈信號有助於反相從時脈信號與資料鎖存信號之間的正時序容限。

在一些實施例中，偏斜時脈電路包括NOR閘、第一反相器、NAND閘以及第二反相器。NOR閘配置成將時脈信號與反相從時脈信號進行比較且產生主時脈信號。第一反相器耦接在NOR閘與主鎖存器之間。第一反相器配置成使主時脈信號反相。NAND閘配置成將時脈信號與反相主時脈信號進行比較且產生從時脈信號。第二反相器耦接在NAND閘與從鎖存器之間。第二反相器配置成使從時脈信號反相。

在一些實施例中，偏斜時脈電路包括第一反相器、NAND閘、第二反相器、NOR閘以及第三反相器。第一反相器配置成使時脈信號反相。NAND閘耦接到第一反相器。NAND閘配置成將反相時脈信號與從時脈信號進行比較且產生反相主時脈信號。第二反相器耦接在NAND閘與主鎖存器之間。第二反相器配置成使反相主時脈信號反相且產生主時脈信號。NOR閘耦接在第一反相器與第三反相器之間。NOR閘配置成將反相時脈信號與主時脈信號進行比較且產生反相從時脈信號。第三反相器耦接在NOR閘與從鎖存器之間。第三反相器配置成使反相從時脈信號反相且產生從時脈信號。

在一些實施例中，偏斜時脈電路產生提供到主鎖存器的反相主時脈信號。主鎖存器包括第一傳輸閘以及第一反相器。第一傳輸閘由主時脈信號控制。第一傳輸閘配置成在主時脈信號是邏輯高時操作為閉合開關且輸出輸入資料信號。第一反相器耦接到第一傳輸閘。第一反相器配置成使輸入資料信號反相且輸出資料鎖存信號。

在一些實施例中，主鎖存器更包括第二反相器以及第二傳輸閘。第二反相器耦接到第一反相器。第二反相器配置成使資料鎖存信號反相且輸出反相資料鎖存信號。第二傳輸閘由反相主時脈信號控制。第二傳輸閘配置成在反相主時脈信號是邏輯高時操作為閉合開關且使反相資料鎖存信號通過。

在一些實施例中，偏斜時脈電路產生提供到從鎖存器的反相從時脈信號。從鎖存器包括第一傳輸閘以及第一反相器。第一傳輸閘由反相從時脈信號控制。第一傳輸閘配置成在反相從時脈信號是邏輯高時操作為閉合開關且輸出資料鎖存信號。第一反相器耦接到第一傳輸閘。第一反相器配置成使資料鎖存信號反相且產生輸出資料信號。

在一些實施例中，從鎖存器更包括第二反相器以及第二傳輸閘。第二反相器耦接到第一反相器。第二反相器配置成使輸出資料信號反相且輸出反相輸出資料信號。第二傳輸閘由從時脈信號控制。第二傳輸閘配置成在從時脈信號是邏輯高時操作為閉合開關且使反相輸出資料信號通過到第一反相器。

在另一實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法包含利用偏斜時脈電路來接收時脈信號。偏斜時脈電路產生主時脈信號和從時脈信號。主時脈信號和從時脈信號是獨立時脈信號。主鎖存器的傳輸閘由主時脈信號控制且從鎖存器的傳輸閘由從時脈信號控制。

在一些實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法更包括：利用偏斜時脈電路的NOR閘將時脈信號與反相從時脈信號進行比較；基於時脈信號與反相從時脈信號的比較而利用NOR閘來產生主時脈信號；利用耦接在NOR閘與主鎖存器之間的第二反相器使主時脈信號反相；利用NAND閘將時脈信號與反相主時脈信號進行比較；基於時脈信號與反相主時脈信號的比較而利用NAND閘來產生從時脈信號；以及利用耦接在NAND閘與從鎖存器之間的第一反相器使NAND閘的輸出反相。

在一些實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法更包括：利用偏斜時脈電路的第一反相器使時脈信號反相；利用耦接到第一反相器的NAND閘將反相時脈信號與從時脈信號進行比較；利用NAND閘來產生反相主時脈信號；利用耦接在NAND閘與主鎖存器之間的第二反相器使反相主時脈信號反相；利用第二反相器來產生主時脈信號；利用耦接到第一反相器的NOR閘將主時脈信號與反相時脈信號進行比較；利用NOR閘來產生反相從時脈信號；利用耦接在NOR閘與從鎖存器之間的第三反相器使反相從時脈信號反相；以及利用第三反相器來產生從時脈信號。

在一些實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法更包括：利用偏斜時脈電路來產生反相主時脈信號；利用偏斜時脈電路將反相主時脈信號和主時脈信號提供到主鎖存器；使用主時脈信號來控制主鎖存器的第一傳輸閘，其中第一傳輸閘配置成在主時脈信號是邏輯高時操作為閉合開關且輸出輸入資料信號；利用耦接到第一傳輸閘的第一反相器使輸入資料信號反相；以及利用第一反相器來產生資料鎖存信號。

在一些實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法更包括：利用耦接到第一反相器的第二反相器使資料鎖存信號反相；利用第二反相器來產生反相資料鎖存信號；以及使用反相主時脈信號來控制主鎖存器的第二傳輸閘，第二傳輸閘配置成在反相主時脈信號是邏輯高時操作為閉合開關且使反相資料鎖存信號通過。

在一些實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法更包括：利用偏斜時脈電路來產生反相從時脈信號；利用偏斜時脈電路將從時脈信號和反相時脈信號提供到從鎖存器；使用反相從時脈信號來控制從鎖存器的第一傳輸閘，第一傳輸閘配置成在反相從時脈信號是邏輯高時操作為閉合開關且輸出資料鎖存信號；利用耦接到第一傳輸閘的第一反相器使資料鎖存信號反相；以及利用第一反相器來產生輸出資料信號。

在一些實施例中，產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法更包括：利用耦接到第一反相器的第二反相器使輸出資料信號反相且輸出反相輸出資料信號；以及使用從時脈信號來控制從鎖存器的第二傳輸閘，第二傳輸閘配置成在從時脈信號是邏輯高時操作為閉合開關且使反相輸出資料信號通過到第一反相器。

在又另一實施例中，觸發器裝置包含包括多個鎖存器的資料觸發器和耦接到資料觸發器的時脈電路。時脈電路配置成接收時脈信號且產生多個時脈信號。多個時脈信號中的每一個彼此獨立。

在一些實施例中，時脈電路包括NOR閘、第一反相器、NAND閘以及第二反相器。NOR閘配置成將時脈信號與反相從時脈信號進行比較且產生主時脈信號。第一反相器耦接在NOR閘與資料觸發器之間。第一反相器配置成使主時脈信號反相。NAND閘配置成將時脈信號與反相主時脈信號進行比較且產生從時脈信號。第二反相器耦接在NAND閘與資料觸發器之間。第二反相器配置成使從時脈信號反相。所述多個時脈信號包括反相從時脈信號、時脈信號以及主時脈信號。

在一些實施例中，時脈電路包括第一反相器、NAND閘、第二反相器、NOR閘以及第三反相器。第一反相器配置成使時脈信號反相。NAND閘耦接到第一反相器。NAND閘配置成將反相時脈信號與從時脈信號進行比較且產生反相主時脈信號。第二反相器耦接在NAND閘與資料觸發器之間。第二反相器配置成使反相主時脈信號反相且產生主時脈信號。NOR閘耦接在第一反相器與第三反相器之間。NOR閘配置成將反相時脈信號與主時脈信號進行比較且產生反相從時脈信號。第三反相器耦接在NOR閘與從鎖存器之間。第三反相器配置成使反相從時脈信號反相且產生從時脈信號。所述多個時脈信號包括反相從時脈信號、時脈信號、主時脈信號以及反相主從時脈。

在一些實施例中，時脈電路產生提供到資料觸發器的主鎖存器的反相主時脈信號。主鎖存器包括第一傳輸閘、第一反相器、第二反相器以及第二傳輸閘。第一傳輸閘由主時脈信號控制。第一傳輸閘配置成在主時脈信號是邏輯高時操作為閉合開關且輸出輸入資料信號。第一反相器耦接到第一傳輸閘。第一反相器配置成使輸入資料信號反相且輸出資料鎖存信號。第二反相器耦接到第一反相器。第二反相器配置成使資料鎖存信號反相且輸出反相資料鎖存信號。第二傳輸閘由反相主時脈信號控制。第二傳輸閘配置成在反相主時脈信號是邏輯高時操作為閉合開關且使反相資料鎖存信號通過。

在一些實施例中，時脈電路產生提供到資料觸發器的從鎖存器的反相從時脈信號。從鎖存器包括第一傳輸閘、第一反相器、第二反相器以及第二傳輸閘。第一傳輸閘由反相從時脈信號控制。第一傳輸閘配置成在反相從時脈信號是邏輯高時操作為閉合開關且輸出資料鎖存信號。第一反相器耦接到第一傳輸閘。第一反相器配置成使資料鎖存信號反相且產生輸出資料信號。第二反相器耦接到第一反相器。第二反相器配置成使輸出資料信號反相且輸出反相輸出資料信號。第二傳輸閘由從時脈信號控制。第二傳輸閘配置成在從時脈信號是邏輯高時操作為閉合開關且使反相輸出資料信號通過到第一反相器。

前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本公開的方面。本領域的技術人員應瞭解，他們可輕易地將本公開用作設計或修改用於實現本文中所引入的實施例的相同目的和/或達成相同優點的其它工藝和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代和更改。

100、200、400:主從觸發器 102、252、452:主鎖存器 104、D_in:輸入資料信號 108、258、458:從鎖存器 110、D_latch:資料鎖存信號 112:偏斜時脈電路 114、CLK:輸入時脈信號 120:主鎖存器時脈信號 122:從鎖存器時脈信號 118、D_out:輸出節點 202、410:NOR閘 204、408:NAND閘 206、208、216、222、224、402、404、406、416、418、424、426:反相器 210、214、218、220、414、420、422:傳輸閘 212:偏斜時脈電路/反相器 412:偏斜時脈電路/傳輸閘 710、720、730:步驟 Master_CLKb:主時脈信號 Master_CLKi:反相主時脈信號 Slave_CLKb:從時脈信號 Slave_CLKi:反相從時脈信號

當結合附圖閱讀時，從以下詳細描述最好地理解本公開的各方面。 圖1描繪根據本公開的各種實施例的主從觸發器的框圖。 圖2描繪根據本公開的各種實施例的耦接到偏斜時脈電路的主從觸發器的圖式。 圖3進一步說明根據本公開的各種實施例的耦接到偏斜時脈電路的主從觸發器的耦接。 圖4描繪根據本公開的各種實施例的耦接到實例偏斜時脈電路的主從觸發器的圖式。 圖5進一步說明根據本公開的各種實施例的耦接到偏斜時脈電路的主從觸發器的耦接。 圖6是根據本公開的各種實施例的說明關於圖2到圖3描述的各種時脈信號和資料鎖存信號的曲線圖（a）到曲線圖（f）的示範性時序圖。 圖7是根據本公開的各種實施例的說明用於產生用於控制具有主鎖存器和從鎖存器的觸發器的主時脈信號和從時脈信號的方法的示範性流程圖。

100:主從觸發器

102:主鎖存器

104、D_in:輸入資料信號

108:從鎖存器

110、D_latch:資料鎖存信號

112:偏斜時脈電路

114:輸入時脈信號

120:主鎖存器時脈信號

122:從鎖存器時脈信號

118、D_out:輸出節點

Claims (1)

1. 一種觸發器電路，包括： 主鎖存器，配置成鎖存輸入資料信號且基於主時脈信號而輸出資料鎖存信號； 從鎖存器，耦接到所述主鎖存器且配置成基於從鎖存器時脈信號和所述資料鎖存信號而產生輸出資料信號；以及 偏斜時脈電路，耦接到所述主鎖存器和所述從鎖存器，所述偏斜時脈電路配置成接收時脈信號且基於所述時脈信號而產生所述主時脈信號和所述從時脈信號，其中所述主時脈信號和所述從時脈信號是獨立時脈信號，所述主時脈信號和所述從時脈信號的時序通過所述偏斜時脈電路相對於彼此偏斜。

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