TW202130128A - 類比數位轉換器裝置以及時脈偏斜校正方法 - Google Patents

類比數位轉換器裝置以及時脈偏斜校正方法 Download PDF

Info

Publication number
TW202130128A
TW202130128A TW109102627A TW109102627A TW202130128A TW 202130128 A TW202130128 A TW 202130128A TW 109102627 A TW109102627 A TW 109102627A TW 109102627 A TW109102627 A TW 109102627A TW 202130128 A TW202130128 A TW 202130128A
Authority
TW
Taiwan
Prior art keywords
signals
generate
signal
circuit
absolute value
Prior art date
Application number
TW109102627A
Other languages
English (en)
Other versions
TWI712267B (zh
Inventor
康文柱
陳昱竹
汪鼎豪
Original Assignee
創意電子股份有限公司
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創意電子股份有限公司, 台灣積體電路製造股份有限公司 filed Critical 創意電子股份有限公司
Priority to TW109102627A priority Critical patent/TWI712267B/zh
Priority to US17/031,856 priority patent/US11075641B1/en
Application granted granted Critical
Publication of TWI712267B publication Critical patent/TWI712267B/zh
Publication of TW202130128A publication Critical patent/TW202130128A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。複數個類比數位轉換電路用以根據交錯的複數個時脈訊號轉換輸入訊號以產生複數個第一量化輸出。校正電路用以根據第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路用以決定第二量化輸出於預定期間內分別對應的複數個計算訊號，並平均計算訊號以產生參考訊號，且將參考訊號分別與計算訊號比較以產生複數個偵測訊號，根據訊號頻率判斷是否調整偵測訊號，以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。

Description

類比數位轉換器裝置以及時脈偏斜校正方法
本案是有關於一種類比數位轉換器裝置，且特別是有關於時間交錯式類比數位轉換器與其時脈偏斜校正方法。
類比數位轉換器(analog-to-digital converter,ADC)常應用於各種電子裝置中，用於轉換類比訊號至數位訊號以進行訊號處理。在實際應用中，ADC會因為增益誤差、電壓誤差或時序誤差影響其本身的解析度或線性度。其中，針對時序誤差，現有的技術需設置複雜的電路(例如額外的參考ADC電路、輔助用的ADC電路)或利用晶片外(off-chip)的校正來進行校正，使得ADC的功耗或是校正所需週期越來越高。
本案之第一實施態樣是在提供一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。複數個類比數位轉換電路用以根據交錯的複數個時脈訊號轉換輸入訊號以產生複數個第一量化輸出。校正電路用以根據第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路用以決定第二量化輸出於預定期間內分別對應的複數個計算訊號，並平均計算訊號以產生參考訊號，且將參考訊號分別與計算訊號比較以產生複數個偵測訊號，根據訊號頻率判斷是否調整偵測訊號，以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本案之第二實施態樣是在提供一種時脈偏斜校正方法，包含：根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；藉由偏斜調整電路決定第二量化輸出於預定期間內分別對應的複數個計算訊號，平均計算訊號以產生參考訊號；藉由偏斜調整電路將參考訊號分別與計算訊號比較以產生複數個偵測訊號；以及藉由偏斜調整電路根據訊號頻率判斷是否調整偵測訊號，以產生複數個調整訊號；其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本發明之類比數位轉換器裝置及時脈偏斜校正方法主要係根據訊號頻率選擇性地調整偵測訊號，使得輸入的訊號頻率在大於奈奎斯特頻率(Nyquist frequency)時，數位轉換器裝置仍然可以藉由簡單運算取得時脈偏斜的資訊以進行校正。如此，可降低整體功耗與校正週期。
100:類比數位轉換器裝置
110:類比數位轉換電路
120:校正電路
130:偏斜調整電路
132、134:調整電路
140:輸出電路
CLK0~CLKM-1:時脈訊號
Q0~QM-1、CQ-2~CQM-1、CQ-1:量化輸出
SIN:輸入訊號
fs:取樣頻率
TS:取樣週期
ST:預定期間
SOUT:數位訊號
T0~TM-1:調整訊號
205、207、209:延遲電路
210、212、214:運算電路
220、222、224:絕對值電路
230:最大值電路
232、234:統計電路
240、242、244:平均電路
250、252、254:比較電路
260、262、264:乘法電路
270、272、274:濾波電路
280、282、284:積分電路
D0~DM-1:差值訊號
A0~AM-1:絕對值訊號
M0~MM-1:最大值訊號
REF、REF1、REF2:參考訊號
SD0~SDM-1、TSD0~TSDM-1:偵測訊號
K:比值
TH1:臨界值
TR0~TRM-1:觸發訊號
300、600:時脈偏斜校正方法
S310~S340、S610~S640:步驟
為讓揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖；
第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號之波形示意圖；
第2圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路系統之電路示意圖；
第3圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖；
第4圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖；
第5A圖及第5B圖為根據本案之一些實施例所繪示第4圖中之調整電路之電路示意圖；以及
第6圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
請參閱第1A圖與第1B圖，第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器(analog-to-digital converter,ADC)裝置100的示意圖。第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號CLK0~CLKM-1之波形示意圖。於一些實施例中，ADC裝置100操作為具有多通道的一時間交錯式(time-interleaved)ADC。
於一些實施例中，ADC裝置100包含多個類比數位轉換電路110、校正電路120、偏斜(skew)調整電路130以及輸出電路140。值得注意的是，每一個ADC電路110操作為單一通道。換言之，於此例中，ADC裝置100包含M個通道。於一些實施例中，M為一偶數。如第1A圖所示，多個類比數位轉換電路110用以根據多個時脈訊號CLK0~CLKM-1的其中之一對輸入訊號SIN進行類比數位轉換，以產生對應的量化輸出Q0~QM-1。
如第1B圖所示，多個時脈訊號CLK0~CLKM-1中兩個鄰近的時脈訊號彼此之間存在有一時間間隔，因此，第1個通道與第2個通道會在不同時間執行取樣操作與類比數位轉換。舉例而言，第1個通道(即根據時脈訊號CLK0操作的類比數位轉換電路110)於第1個取樣時間S1對輸入訊號SIN進行取樣，並進行類比數位轉換，且第2個通道(即根據時脈訊號CLK1操作的類比數位轉換電路110)於第2個取樣時間S2對輸入訊號SIN進行取樣，並進行類比數位轉換。其中，取樣時間S1與S2之間的差為取樣週期TS(其對應的取樣頻率為fs，即TS=1/fs。依此類推，M個通道可根據多個交錯時序進行運作)。
承上述，校正電路120耦接至每一個類比數位轉換電路110，以接收多個量化輸出Q0~QM-1。校正電路120可依據量化輸出Q0~QM-1執行至少一校正運算，以校正多個類比數位轉換電路110中的偏移(offset)與增益(gain)誤差，並產生校正後的多個量化輸出CQ0~CQM-1。
於一些實施例中，校正電路120可以是前景式校正電路或背景式校正電路。例如，校正電路120可包含一偽隨機數值產生器電路(未繪示)與一數位處理電路(未繪示)，其中偽隨機數值產生器電路產生一校正訊號至類比數位轉換電路110，且數位處理電路可根據多個量化輸出 Q0~QM-1執行一適應性演算法(即前述的至少一校正運算)，以降低量化輸出Q0~QM-1的偏移或誤差。上述的校正電路120僅用於示例，本揭示並不以此為限。各種類型的校正運算與校正電路120皆為本揭示所涵蓋之範圍。
承上述，偏斜調整電路130電性耦接至校正電路120，以接收多個校正後的量化輸出CQ0~CQM-1。於一些實施例中，偏斜調整電路130可根據量化輸出CQ0~CQM-1分析多個類比數位轉換電路110之間存在的時脈偏斜(相當於相位誤差)，以產生多個調整訊號T0~TM-1。於一些實施例中，偏斜調整電路系統130將多個調整訊號T0~TM-1分別輸出至多個類比數位轉換電路110，多個調整訊號T0~TM-1用以指示多個類比數位轉換電路110因時脈偏斜所需調整的時序。
於一些實施例中，多個類比數位轉換電路110可根據多個調整訊號T0~TM-1調整取樣操作與/或類比數位轉換操作的執行時序，以等效校正時脈偏斜。或者，於一些實施例中，多個時脈訊號CLK0~CLKM-1的時序可直接根據多個調整訊號T0~TM-1被調整，以等效降低時脈偏斜。舉例而言，多個調整訊號T0~TM-1被輸入至用於產生多個時脈訊號CLK0~CLKM-1的時脈產生器、相位內插器或是一數位延遲控制線，以調整多個時脈訊號CLK0~CLKM-1 的相位。上述根據調整訊號T0~TM-1降低時脈偏斜的設置方式用於示例，且本揭示並不以此為限。
承上述，輸出電路140電性耦接至校正電路120，以接收校正後的多個量化輸出CQ0~CQM-1。輸出電路140根據校正後的多個量化輸出CQ0~CQM-1執行資料組合操作，以產生數位訊號SOUT。藉由資料組合操作，可將M個通道所提供的多個量化輸出CQ0~CQM-1組合為具有取樣頻率fs的單一數位訊號SOUT，其中，取樣頻率fs為M倍的時脈訊號頻率。於一些實施例中，輸出電路140可由多工器電路實現，但本揭示並不以此為限。
參照第2圖，第2圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路系統130之電路示意圖。為了易於理解，第2圖之類似元件將參照第1A圖指定為相同標號。於一些實施例中，偏斜調整電路130包含延遲電路205、多個運算電路210、多個絕對值電路220、多個最大值電路230、平均電路240、多個比較電路250以及多個乘法電路260。
延遲電路205用以延遲第1A圖中的量化輸出CQM-1，以產生延遲後的量化輸出CQ-1。於一些實施例中，延遲電路205所引入的延遲時間相當於第1B圖中的週期M×TS。延遲電路205可由各種數位電路實現，例如可 為緩衝器、反相器、濾波器等等。上述關於延遲電路205的實現方式用於示例，且本揭示並不以此為限。
多個運算電路210電性耦接至第1A圖中的校正電路120。多個運算電路210依序接收量化輸出CQ-1至CQM-1中的兩者，以分別產生多個差值訊號D0~DM-1。以第1個運算電路210為例，第1個運算電路210接收量化輸出CQ-1與CQ0，並將量化輸出CQ0減去量化輸出CQ-1以產生差值訊號D0。其餘運算電路210之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路210可由減法器或其他具有相同功能的處理電路實現。各種實現運算電路210的電路皆為本揭示所涵蓋的範圍。
多個絕對值電路220分別電性耦接至多個運算電路210，以分別接收多個差值訊號D0~DM-1。每一絕對值電路220依據多個差值訊號D0~DM-1中的一對應差值訊號執行一絕對值運算，以產生多個絕對值訊號A0~AM-1中一對應者。以第1個絕對值電路220為例，第1個絕對值電路220接收差值訊號D0，並執行絕對值運算以取得差值訊號D0的絕對值，以產生絕對值訊號A0。其餘絕對值電路220之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，絕對值電路220可由處理電路或整流電路 實現，各種實現絕對值電路220的電路皆為本揭示所涵蓋的範圍。
多個最大值電路230分別電性耦接至多個絕對值電路220，以分別接收多個絕對值訊號A0~AM-1。每一最大值電路230用以於一預定期間ST內持續接收多個絕對值訊號A0~AM-1中之一對應的絕對值訊號，並執行一最大值運算以輸出對應的最大值訊號M0~MM-1。對應的最大值訊號M0~MM-1係由對應的絕對值訊號於預定期間ST內的一最大值產生。其餘最大值電路230之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中，最大值電路230可由數位處理電路、比較電路與/或暫存器電路實現，但本揭示並不以此為限。各種實現最大值電路230的電路皆為本揭示所涵蓋的範圍。
平均電路240電性耦接至多個最大值電路230，以接收多個最大值訊號M0~MM-1。平均電路240用以根據多個最大值訊號M0~MM-1執行一平均運算，以平均多個最大值訊號M0~MM-1來產生一參考訊號REF。於一些實施例中，平均電路240可由數位處理電路實現，但本揭示並不以此為限。
多個比較電路250耦接至平均電路240，以接收參考訊號REF。每一比較電路250用以比較每一最大值訊號M0~MM-1與參考訊號REF，以產生對應的偵測訊號SD0~SDM-1。以第1個比較電路250為例，比較電路250比較最大值訊號M0與參考訊號REF，以產生偵測訊號SD0。其餘比較電路250之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中，比較電路250可由比較器實現。或者，於一些實施例中，比較電路250可由減法器電路實現，並將參考訊號REF減去對應的最大值訊號M0~MM-1，以產生對應的偵測訊號SD0~SDM-1。上述關於比較器電路250的實施方式用於示例，且本揭示並不以此為限。
多個乘法電路260電性耦接至比較電路250，以接收多個偵測訊號SD0~SDM-1。每一乘法電路260用以根據訊號頻率將每一偵測訊號SD0~SDM-1與一比值K相乘以產生對應的調整後的偵測訊號TSD0~TSDM-1。於一些實施例中，乘法電路260可由乘法器電路實現。於另一些實施例中，乘法電路260可由多工器電路實現，但本揭示並不以此為限。
承上述，當訊號頻率大於頻率門檻值時，乘法電路260用以將偵測訊號SD0~SDM-1與比值K相乘以產生調整後的偵測訊號TSD0~TSDM-1。於一實施例中，頻率門檻值可以實施為奈奎斯特頻率(Nyquist frequency)。舉例而言，當輸入訊號SIN的頻率大於奈奎斯特頻率時，比值K設定為-1，因此調整後的偵測訊號TSD0~TSDM為負值的偵測訊號SD0~SDM-1。
承上述，當訊號頻率小於頻率門檻值時(即輸入訊號SIN的頻率小於奈奎斯特頻率)，比值K設定為1，因此調整後的偵測訊號TSD0~TSDM-1與偵測訊號SD0~SDM-1相同。
承上述，以第1個運算電路210之操作為例，如第2圖所示，由於調整訊號T0是基於量化輸出CQ0與量化輸出CQ-1之間的差值產生的，調整訊號T0可用於指示時間T0(即量化輸出CQ0對應的取樣時間點)以及時間T-1(即量化輸出CQ-1對應的取樣時間點)之間的時間差值。差值訊號D0於時域中可推導為下式(1)：
Figure 109102627-A0101-12-0011-1
 其中，(n+1)(T+△T)相當於量化輸出CQ0對應的取樣時間點，k用於指示每個量化輸出CQ0或CQ-1所對應的取樣 時間點，f為輸入訊號SIN的頻率，△t為時間差值，T為前述的週期TS。
當輸入訊號SIN的頻率遠小於奈奎斯特頻率(1/2T)時，式(1)可進一步被推導為下式(2)：
Figure 109102627-A0101-12-0012-2
由式(2)可以得知，在滿足頻率f遠小於1/2T的條件下時，時間差值△t與差值訊號D0的振幅(即π fT-πfn△t)有關。因此，藉由絕對值電路220與最大值電路230之操作，最大值訊號M0可反映出時間差值△t的資訊。
據此，藉由比較計算訊號M0與參考訊號REF1，可得知時脈偏斜所造成的時間差值△t的影響。例如，若計算訊號M0大於參考訊號REF，代表時間差值△t的影響為正。於此條件下，時脈偏斜造成時脈訊號CLK0的相位不正確領先。或者，若計算訊號M0低於參考訊號REF，代表時間差值△t的影響為負。於此條件下，時脈偏斜造成時脈訊號CLK0的相位不正確落後。因此，根據不同的比較結果，調整後的偵測訊號TSD0將具有不同邏輯值，以反映出第1個類比數位轉換電路110因時脈偏斜所需調整的相位資訊。依此類推，上述各個操作可適用於各個調整訊號T0~TM-1以及調整後的偵測訊號TSD0~TSDM-1，故於此不再重複贅述。
當輸入訊號SIN的頻率大於奈奎斯特頻率(1/2T)時，式(1)可進一步被推導為下式(3)：
Figure 109102627-A0101-12-0013-3
由式(3)可以得知，在滿足頻率f大於1/2T的條件下時，時間差值△t與差值訊號D0的振幅與有關頻率f小於1/2T時時間差值△t與差值訊號D0的振幅相差一個負值。換句話說，當頻率f大於1/2T時，在接下來的操作中再乘上一個負號值，即可讓頻率f大於1/2T的操作與頻率f小於1/2T的操作相同。
承上述，在後續的操作中，當訊號頻率大於奈奎斯特頻率時，仍然可以利用調整後的偵測訊號TSD0~TSDM-1，來反映出類比數位轉換電路110因時脈偏斜所需調整的相位資訊。
於一些相關技術中，皆是針對訊號頻率小於奈奎斯特頻率時，獲得時脈偏斜的資訊的技術。然而，隨著輸入頻率的增加，在難以增加取樣頻率的情形下，便須要當訊號頻率大於奈奎斯特頻率時，也可以獲得時脈偏斜的資訊的技術。如此一來，相較於上述技術，本揭示實施例可達到在輸入的訊號頻率在大於奈奎斯特頻率時，數位轉換器裝置仍然可以藉由簡單運算取得時脈偏斜的資訊以進行校正，可達到較低的功率消耗與較少的校正週期。
於一些進一步的實施例中，偏斜調整電路130可更包含多個濾波電路270與多個積分電路280。多個濾波電路270分別耦接至多個乘法電路260，以分別接收多個調整後的偵測訊號TSD0~TSDM。
多個濾波電路270根據多個調整後的偵測訊號TSD0~TSDM-1與至少一臨界值TH1產生多個觸發訊號TR0~TRM-1。多個積分電路280分別耦接至多個濾波電路270，以分別接收多個觸發訊號TR0~TRM-1。多個積分電路280根據多個觸發訊號TR0~TRM-1產生多個調整訊號T0~TM-1。
承上述，以第1個濾波電路270與第1個積分電路280為例，濾波電路270電性耦接至第1個乘法電路260，以接收調整後的偵測訊號TSD0。於一些實施例中，濾波電路270可持續累加調整後的偵測訊號TSD0，並比較所累加的調整後的偵測訊號TSD0與至少一臨界值TH1，以輸出一或多個觸發訊號TR0。例如，當所累加的調整後的偵測訊號TSD0大於至少一臨界值TH1時，濾波電路270將所累加的調整後的偵測訊號TSD0輸出為對應的觸發訊號TR0。第1個積分電路280耦接至第1個濾波電路270，以接收觸發訊號TR0。積分電路280用以累積觸發訊號TR0，並將所累積的觸發訊號TR0輸出為調整訊號T0，以 配合不同的控制時序方法。其餘濾波電路270與積分電路280之設置方式與操作可以此類推，故不再重複贅述。
藉由設置濾波電路270，可降低校正時脈偏斜的執行次數，以降低ADC裝置100的動態功耗。同時，藉由設置濾波電路270亦可降低校正時脈偏斜所引起的抖動(jitter)。藉由設置積分電路280，可配合時序調整方法為一個對應值調整的方式。於實際應用中，濾波電路270與積分電路280可以根據實際需求選擇性地設置。此外，前述的臨界值TH1亦可根據實際需求調整。
於不同實施例中，前述的濾波電路270與積分電路280可由至少一比較器(例如可用於比較觸發訊號與臨界值TH1或比較累積的觸發訊號)、至少一暫存器(例如可用於儲存前述的累加訊號或累積的觸發訊號等等)、至少一清除電路(例如可用於清除前述暫存器的資料)與/或至少一運算電路(例如可用於產生累加訊號或用於累積觸發訊號)實現。上述關於濾波電路270與積分電路280的設置方式用於示例，且本揭示並不以此為限。
請參考第3圖，第3圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法300的流程圖。為易於理解，時脈偏斜校正方法300將參照前述各圖式進行描述。於一實施例中，時脈偏斜校正方法300首先執行步驟 S310，根據多個類比數位轉換電路110所產生的多個量化輸出Q0~QM-1執行至少一校正運算，以產生多個量化輸出CQ0~CQM-1。
時脈偏斜校正方法300接著執行步驟S320，藉由偏斜調整電路130決定量化輸出CQ0~CQM-1於預定期間ST內分別對應的多個最大值訊號M0~MM-1，平均多個最大值訊號M0~MM-1以產生參考訊號REF。
承上述，於步驟S330中，藉由偏斜調整電路130將參考訊號REF分別與多個最大值訊號M0~MM-1比較以產生多個偵測訊號SD0~SDM-1。
承上述，於步驟S340中，藉由偏斜調整電路130根據訊號頻率判斷是否調整偵測訊號SD0~SDM-1，以產生多個調整訊號T0~TM-1，以降低多個類比數位轉換電路110中的時脈偏斜。前述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。
於另一實施例中，第4圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置400的示意圖。於一些實施例中，ADC裝置400操作為具有多通道的一時間交錯式(time-interleaved)類比數位轉換器。於此實施例中，ADC裝置400與ADC裝置100類似，兩者的差異在於偏斜調整電路130的實施方式。
承上述，於此實施例中，偏斜調整電路130包含調整電路132及134。調整電路132用以分析量化輸出CQ0~CQM-1中的偶數項量化輸出CQ0、CQ2、...、CQM-2，以產生該些調整訊號T0~TM-1的第一部分(即T0、T2、...、TM-2)，且調整電路134用以分析量化輸出CQ0~CQM-1中的奇數項量化輸出CQ1、CQ3、...、CQM-1，以產生多個調整訊號T0~TM-1的第二部分(即T1、T3、...、TM-1)。
調整電路132根據偶數項量化輸出CQ0、CQ2、...、CQM-2分析偶數項類比數位轉換電路110之間存在的時脈偏斜(相當於時間差資訊)，以產生多個調整訊號T0、T2、...、TM-2。由於量化輸出CQ0對應第1個取樣時間S1且量化輸出CQ2對應第3個取樣時間S3，此兩個對應時間之間的期間差為2個取樣週期TS，故分析量化輸出CQ0以及量化輸出CQ2可得知時脈訊號CLK0與時脈訊號CLK2中於2個取樣週期TS內的時間差資訊。依此類推，藉由此設置方式，調整電路132可分析出時脈訊號CLK0、CLK2、...、CLKM-2中於2個取樣週期TS內的時間差資訊。
類似地，調整電路134根據奇數項量化輸出CQ1、CQ3、...、CQM-1分析奇數項類比數位轉換電路110之間存在的時脈偏斜，以產生多個調整訊號T1、T3、...、TM-1。 藉由此設置方式，調整電路134可分析出時脈訊號CLK1、CLK3、...、CLKM-1中於2個取樣週期TS內的時間差資訊。
請參考第5A圖及第5B圖，第5A圖及第5B圖為根據本案之一些實施例所繪示第4圖中之調整電路之電路示意圖。調整電路132用以執行統計運算，以決定偶數項量化輸出CQ0、CQ2、...、CQM-2分別對應的多個計算訊號(例如為第5A圖中的M0、M2、...、MM-2)，並平均這些計算訊號以產生參考訊號(例如為第5A圖中的REF1)。調整電路132更將參考訊號與多個計算訊號比較，以產生前述的多個調整訊號T0、T2、...、TM-2。關於此處之操作將於後述段落中參照第5A圖詳細說明。
相應地，於一些實施例中，調整電路134用以執行統計運算，以決定奇數項量化輸出CQ1、CQ3、...、CQM-1分別對應的多個計算訊號(例如為第5B圖中的M1、M3、...、MM-1)，並平均這些計算訊號以產生參考訊號(例如為第5B圖中的REF2)。調整電路134更將參考訊號與多個計算訊號比較，以產生前述的多個調整訊號T1、T3、...、TM-1。
於一些實施例中，多個類比數位轉換電路110可根據多個調整訊號T0~TM-1調整取樣操作與/或類比數位轉 換操作的執行時序，以等效校正時脈偏斜。類比數位轉換電路110的操作與前述實施例類似，在此不再贅述。
如第5A圖所示，調整電路132包含延遲電路207、多個運算電路212、絕對值電路222、統計電路232、平均電路242、比較器電路252以及乘法電路262。延遲電路207、多個運算電路212、絕對值電路222、平均電路242以及比較器電路252的操作與前述實施例的延遲電路205、多個運算電路210、絕對值電路220、平均電路240以及比較器電路250類似，在此不再贅述。
承上述，多個統計電路232分別耦接至多個絕對值電路222，以分別接收多個絕對值訊號A0、A2、...、AM-2。每一統計電路230用以於預定期間ST內持續接收多個絕對值訊號A0、A2、...、AM-2中之一對應絕對值訊號，並執行統計運算以輸出多個計算訊號M0、M2、...、MM-2中之一對應者。
於一些實施例中，前述的統計運算可為最大值運算或是平均運算。以第1個統計電路232為例，第1個統計電路232於該預定期間ST內持續接收絕對值訊號A0，並執行最大值運算以輸出該預定期間ST內所收到最大的絕對值訊號A0為計算訊號M0。或者，第1個統計電路232於預定期間ST內持續接收絕對值訊號A0，並執行平均運算以平 均該預定期間ST內所收到的所有絕對值訊號A0為計算訊號M0。其餘統計電路232之設置方式與操作可依此類推，故不再重複贅述。
於一些實施例中，統計電路232可由數位處理電路、比較器電路與/或暫存器電路實現，但本揭示並不以此為限。各種實現統計電路232的電路皆為本案所涵蓋的範圍。
承上述，乘法電路262的操作與乘法電路260類似。多個乘法電路262電性耦接至比較電路252，以接收多個偵測訊號SD0、...、SDM-2。每一乘法電路262用以根據訊號頻率將每一偵測訊號SD0、...、SDM-2與一比值K相乘以產生對應的調整後的偵測訊號TSD0、...、TSDM-2。
承上述，當訊號頻率大於頻率門檻值時，乘法電路262用以將偵測訊號SD0、...、SDM-2與比值K相乘以產生調整後的偵測訊號TSD0、...、TSDM-2。於一實施例中，頻率門檻值可以實施為奈奎斯特頻率。舉例而言，當輸入訊號SIN的頻率大於奈奎斯特頻率時，比值K設定為-1，因此調整後的偵測訊號TSD0、...、TSDM-2為負值的偵測訊號SD0、...、SDM-2。
承上述，當訊號頻率小於頻率門檻值時(即輸入訊號SIN的頻率小於奈奎斯特頻率)，比值K設定為1，因此 調整後的偵測訊號TSD0、...、TSDM-2與偵測訊號SD0、...、SDM-2相同。
承上述，以第2個運算電路212之操作為例，如第5A圖所示，由於調整訊號T2是基於量化輸出CQ0與量化輸出CQ2之間的差值產生的，調整訊號T2可用於指示量化輸出CQ0對應的取樣時間S1以及量化輸出CQ2對應的取樣時間S3之間的時間差值。差值訊號D2於時域中的推導方式與式(1)相同，在此不再贅述。
於一些實施例中，調整電路132可更包含多個濾波電路272與多個積分電路282。多個濾波電路272分別耦接至多個乘法電路262，以分別接收多個調整後的偵測訊號TSD0、TSD2、...、TSDM-2。濾波電路272與積分電路282的實施方式與前述濾波電路270與積分電路280類似，在此不再贅述。
請參照第5B圖，如第5B圖所示，調整電路134包含延遲電路209、多個運算電路214、絕對值電路224、統計電路234、平均電路244、比較器電路254以及乘法電路264。調整電路134的電路結構相同於調整電路132的電路結構，其操作方式也與調整電路132類似，在此不再贅述。
請參考第6圖，第6圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法600的流程圖。為易於理 解，時脈偏斜校正方法600將參照前述各圖式進行描述。於一實施例中，時脈偏斜校正方法600首先執行步驟S610，根據多個類比數位轉換電路110所產生的多個量化輸出Q0~QM-1執行至少一校正運算，以產生多個量化輸出CQ0~CQM-1。
時脈偏斜校正方法600接著執行步驟S620，藉由調整電路132決定量化輸出CQ0、...、CQM-2於預定期間ST內分別對應的多個計算訊號M0、...、MM-2，平均多個計算訊號M0、...、MM-2以產生參考訊號REF1；以及藉由偏斜調整電路134決定量化輸出CQ-1、...、CQM-1於預定期間ST內分別對應的多個計算訊號M1、...、MM-1，平均多個計算訊號M1、...、MM-1以產生參考訊號REF2。
承上述，於步驟S630中，藉由調整電路132將參考訊號REF1分別與多個計算訊號M0、...、MM-2比較以產生多個偵測訊號SD0、...、SDM-2；藉由調整電路134將參考訊號REF2分別與多個計算訊號M1、...、MM-1比較以產生多個偵測訊號SD1、...、SDM-1。
承上述，於步驟S640中，藉由調整電路132根據訊號頻率判斷是否調整偵測訊號SD0、...、SDM-2，以產生多個調整訊號T0、...、TM-2，以及藉由調整電路134根據訊號頻率判斷是否調整偵測訊號SD1、...、SDM-1，以產生 多個調整訊號T1、...、TM-1以降低多個類比數位轉換電路110中的時脈偏斜。前述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。
綜上所述，本揭露之類比數位轉換器裝置及時脈偏斜校正方法主要係根據訊號頻率選擇性地調整偵測訊號，使得輸入的訊號頻率在大於奈奎斯特頻率(Nyquist frequency)時，數位轉換器裝置仍然可以藉由簡單運算取得時脈偏斜的資訊以進行校正。如此，可降低整體功耗與校正週期。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
100:類比數位轉換器裝置
110:類比數位轉換電路
120:校正電路
130:偏斜調整電路
140:輸出電路
CLK0~CLKM-1:時脈訊號
Q0~QM-1、CQ0~CQM-1:量化輸出
SIN:輸入訊號
SOUT:數位訊號
T0~TM-1:調整訊號

Claims (20)

  1. 一種類比數位轉換器裝置，包含：
    複數個類比數位轉換電路，用以根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出；
    一校正電路，用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；以及
    一偏斜調整電路，用以決定該些第二量化輸出於一預定期間內分別對應的複數個計算訊號，並平均該些計算訊號以產生一參考訊號，且將該參考訊號分別與該些計算訊號比較以產生複數個偵測訊號，根據一訊號頻率判斷是否調整該些偵測訊號，以產生複數個調整訊號，其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  2. 如請求項1所述的類比數位轉換器裝置，其中該偏斜調整電路更用以分別對複數個差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，並用以分別對該些絕對值訊號執行複數個最大值運算以產生複數個最大值訊號，其中該些差值訊號係根據該些第二量化輸出所產生。
  3. 如請求項1所述的類比數位轉換器裝置，其中當該訊號頻率大於一頻率門檻值時，該偏斜調整電路用以將該些偵測訊號與一第一比值相乘以產生該些調整訊號。
  4. 如請求項1所述的類比數位轉換器裝置，其中當該訊號頻率小於一頻率門檻值時，該偏斜調整電路用以將該些偵測訊號與一第二比值相乘以產生該些調整訊號。
  5. 如請求項2所述的類比數位轉換器裝置，其中該該偏斜調整電路包含：
    一延遲電路，用以延遲該些第二量化輸出中之一最後一者，以產生一延遲量化輸出；
    複數個運算電路，用以依序接收該延遲量化輸出與該些第二量化輸出，並且該些運算電路用以根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號；
    複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；
    複數個最大值電路，其中每一該些最大值電路用以接收對應的絕對值訊號，並執行一最大值運算，以輸出對應的最大值訊號，其中對應的最大值訊號由對應的絕對值訊號於該預定期間內的一最大值產生；
    一平均電路，用以執行一平均運算以平均該些最大值訊號，以產生該參考訊號；
    複數個比較電路，用以比較每一該些最大值訊號與該參考訊號，以產生該些偵測訊號；以及
    複數個乘法電路，用以根據該訊號頻率將該些偵測訊號與一第一比值及一第二比值的其中之一相乘以產生該些調整訊號。
  6. 如請求項1所述的類比數位轉換器裝置，其中該偏斜調整電路包含：
    一第一調整電路，用以分析該些第二量化輸出中的偶數項量化輸出，以產生該些調整訊號的一第一部分；以及
    一第二調整電路，用以分析該些第二量化輸出中的奇數項量化輸出，以產生該些調整訊號的一第二部分。
  7. 如請求項6所述的類比數位轉換器裝置，其中當該訊號頻率大於一頻率門檻值時，該第一調整電路用以將該些偵測訊號中的偶數項偵測訊號與一第一比值相乘以產生該些調整訊號的該第一部分；以及該第二調整電路用以將該些偵測訊號中的奇數項偵測訊號與該第一比值相乘以產生該些調整訊號的該第二部分。
  8. 如請求項6所述的類比數位轉換器裝置，其中當該訊號頻率小於一頻率門檻值時，該第一調整電路用以將該些偵測訊號中的偶數項偵測訊號與一第二比值相乘以產生該些調整訊號的該第一部分；以及該第二調整電路用 以將該些偵測訊號中的奇數項偵測訊號與該第二比值相乘以產生該些調整訊號的該第二部分。
  9. 如請求項6所述的類比數位轉換器裝置，其中該第一調整電路更包含：
    一延遲電路，用以延遲該些偶數個量化輸出中之一最後一者，以產生一延遲量化輸出；
    複數個運算電路，用以依序接收該延遲量化輸出與該些偶數項量化輸出，並且該些運算電路用以根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號；
    複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；
    複數個統計電路，其中每一該些統計電路用以於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號；
    一平均電路，用以執行一平均運算以平均該些計算訊號，以產生該參考訊號；
    複數個比較電路，用以比較每一該些計算訊號與該參考訊號，以產生該些偵測訊號；以及
    複數個乘法電路，用以根據該訊號頻率將該些偵測訊號中的偶數項偵測訊號與一第一比值及一第二比值的其中之一相乘以產生該些調整訊號的該第一部分。
  10. 如請求項6所述的類比數位轉換器裝置，其中該第二調整電路更包含：
    一延遲電路，用以延遲該些奇數個量化輸出中之一最後一者，以產生一延遲量化輸出；
    複數個運算電路，用以依序接收該延遲量化輸出與該些奇數項量化輸出，並且該些運算電路用以根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號；
    複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；
    複數個統計電路，其中每一該些統計電路用以於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號；
    一平均電路，用以執行一平均運算以平均該些計算訊號，以產生該參考訊號；
    複數個比較電路，用以比較每一該些計算訊號與該參考訊號，以產生該些偵測訊號；以及
    複數個乘法電路，用以根據該訊號頻率將該些偵測訊號中的奇數項偵測訊號與一第一比值及一第二比值的其中之一相乘以產生該些調整訊號的該第二部分。
  11. 一種時脈偏斜校正方法，包含：
    根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；
    藉由一偏斜調整電路決定該些第二量化輸出於一預定期間內分別對應的複數個計算訊號，平均該些計算訊號以產生一參考訊號；
    藉由該偏斜調整電路將該參考訊號分別與該些計算訊號比較以產生複數個偵測訊號；以及
    藉由該偏斜調整電路根據一訊號頻率判斷是否調整該些偵測訊號，以產生複數個調整訊號；
    其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  12. 如請求項11所述的時脈偏斜校正方法，其中決定該些計算訊號，更包含：
    分別對複數個差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，其中該些差值訊號係根據該些第二量化輸出所產生；以及
    分別對該些絕對值訊號執行複數個最大值運算以產生複數個最大值訊號。
  13. 如請求項11所述的時脈偏斜校正方法，其中當該訊號頻率大於一頻率門檻值時，該偏斜調整電路用 以將該些偵測訊號與一第一比值相乘以產生該些調整訊號。
  14. 如請求項11所述的時脈偏斜校正方法，其中當該訊號頻率大於一頻率門檻值時，該偏斜調整電路用以將該些偵測訊號與一第二比值相乘以產生該些調整訊號。
  15. 如請求項12所述的時脈偏斜校正方法，其中決定該些計算訊號，更包含：
    延遲該些第二量化輸出中之一最後一者，以產生一延遲量化輸出；
    依序接收該延遲量化輸出與該些第二量化輸出，並且根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號；
    根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；
    於該預定期間內接收對應的絕對值訊號，並執行一最大值運算，以輸出對應的最大值訊號，其中對應的最大值訊號由對應的絕對值訊號於該預定期間內的一最大值產生；
    執行一平均運算以平均該些最大值訊號，以產生該參考訊號；
    比較每一該些最大值訊號與該參考訊號，以產生該些偵測訊號；以及
    根據該訊號頻率將該些偵測訊號與一第一比值及一第二比值的其中之一相乘以產生該些調整訊號。
  16. 如請求項11所述的時脈偏斜校正方法，其中產生該些調整訊號包含：
    藉由一第一調整電路分析該些第二量化輸出中的偶數項量化輸出，以產生該些調整訊號的一第一部分；以及
    藉由一第二調整電路分析該些第二量化輸出中的奇數項量化輸出，以產生該些調整訊號的一第二部分。
  17. 如請求項16所述的時脈偏斜校正方法，其中當該訊號頻率大於一頻率門檻值時，該第一調整電路用以將該些偵測訊號中的偶數項偵測訊號與一第一比值相乘以產生該些調整訊號的該第一部分；以及該第二調整電路用以將該些偵測訊號中的奇數項偵測訊號與該第一比值相乘以產生該些調整訊號的該第二部分。
  18. 如請求項16所述的時脈偏斜校正方法，其中當該訊號頻率小於一頻率門檻值時，該第一調整電路用以將該些偵測訊號中的偶數項偵測訊號與一第二比值相乘 以產生該些調整訊號的該第一部分；以及該第二調整電路用以將該些偵測訊號中的奇數項偵測訊號與該第二比值相乘以產生該些調整訊號的該第二部分。
  19. 如請求項16所述的時脈偏斜校正方法，其中產生該些調整訊號的該第一部分包含：
    延遲該些偶數個量化輸出中之一最後一者，以產生一延遲量化輸出；
    依序接收該延遲量化輸出與該些偶數項量化輸出，並且根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號；
    根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；
    於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號；
    執行一平均運算以平均該些計算訊號，以產生該參考訊號；
    比較每一該些計算訊號與該參考訊號，以產生該些偵測訊號；以及
    根據該訊號頻率將該些偵測訊號中的偶數項偵測訊號與一第一比值及一第二比值的其中之一相乘以產生該些調整訊號的該第一部分。
  20. 如請求項16所述的時脈偏斜校正方法，其 中產生該些調整訊號的該第二部分包含：
    延遲該些奇數個量化輸出中之一最後一者，以產生一延遲量化輸出；
    依序接收該延遲量化輸出與該些奇數項量化輸出，並且根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號；
    根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；
    於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號；
    執行一平均運算以平均該些計算訊號，以產生該參考訊號；
    比較每一該些計算訊號與該參考訊號，以產生該些偵測訊號；以及
    根據該訊號頻率將該些偵測訊號中的奇數項偵測訊號與一第一比值及一第二比值的其中之一相乘以產生該些調整訊號的該第二部分。
TW109102627A 2020-01-22 2020-01-22 類比數位轉換器裝置以及時脈偏斜校正方法 TWI712267B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109102627A TWI712267B (zh) 2020-01-22 2020-01-22 類比數位轉換器裝置以及時脈偏斜校正方法
US17/031,856 US11075641B1 (en) 2020-01-22 2020-09-24 Analog to digital converter device and method for calibrating clock skew

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109102627A TWI712267B (zh) 2020-01-22 2020-01-22 類比數位轉換器裝置以及時脈偏斜校正方法

Publications (2)

Publication Number Publication Date
TWI712267B TWI712267B (zh) 2020-12-01
TW202130128A true TW202130128A (zh) 2021-08-01

Family

ID=74669863

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109102627A TWI712267B (zh) 2020-01-22 2020-01-22 類比數位轉換器裝置以及時脈偏斜校正方法

Country Status (2)

Country Link
US (1) US11075641B1 (zh)
TW (1) TWI712267B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747776B (zh) 2021-03-31 2021-11-21 創意電子股份有限公司 類比數位轉換器裝置與時脈偏斜校正方法
TWI778590B (zh) 2021-04-21 2022-09-21 創意電子股份有限公司 類比數位轉換器裝置與校正電路控制方法
DE112022003514T5 (de) * 2021-07-12 2024-05-02 Tektronix, Inc. SYSTEM MIT MEHREREN ANALOG-DIGITAL-WANDLERN, DAS GLEICHZEITIG EINEN GROßEN FREQUENZBEREICH, EINE HOHE BANDBREITE UND EINE HOHE AUFLÖSUNG BIETET

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239299A (en) * 1991-08-06 1993-08-24 Trw Inc. Digital equalization of time interleaved analog to digital converters
US7944386B2 (en) * 2008-10-21 2011-05-17 Analog Devices, Inc. Apparatus for and method of performing an analog to digital conversion
US8159377B2 (en) * 2010-08-31 2012-04-17 Texas Instruments Incorporated System, method, and circuitry for blind timing mismatch estimation of interleaved analog-to-digital converters
US8917125B1 (en) * 2012-09-05 2014-12-23 IQ-Analog Corporation Interleaving analog-to-digital converter (ADC) with background calibration
WO2015120315A1 (en) * 2014-02-06 2015-08-13 Massachusetts Institute Of Technology Reducing timing-skew errors in time-interleaved adcs
US9813072B2 (en) * 2015-05-22 2017-11-07 Texas Instruments Incorporated Methods and apparatus to increase an integrity of mismatch corrections of an interleaved analog to digital converter
US10177778B2 (en) * 2016-12-12 2019-01-08 Rambus Inc. Phase adjustment for interleaved analog to digital converters
TWI647919B (zh) * 2018-01-19 2019-01-11 創意電子股份有限公司 類比數位轉換器校準系統

Also Published As

Publication number Publication date
US20210226644A1 (en) 2021-07-22
TWI712267B (zh) 2020-12-01
US11075641B1 (en) 2021-07-27

Similar Documents

Publication Publication Date Title
US10784882B2 (en) Analog to digital converter device and method of calibrating clock skew
TWI704773B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
TWI712267B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
KR101082415B1 (ko) 계층구조 위상 디지털 변환기
US7808408B2 (en) Minimizing adverse effects of skew between two analog-to-digital converters
US10917103B2 (en) Analog-to-digital converter device and method for calibrating clock skew
TW201406070A (zh) 多通道類比數位轉換器
KR20200136457A (ko) 인터리빙 방식 아날로그-디지털 변환기들에서 블로커 신호들을 검출하기 위한 방법
TWI699975B (zh) 類比數位轉換器裝置與時脈偏斜校正方法
JP5577232B2 (ja) 時間デジタル変換器
TWI723880B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
CN112448719B (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN108832927B (zh) 一种tiadc自校准系统
CN113162622B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
TWI747776B (zh) 類比數位轉換器裝置與時脈偏斜校正方法
CN113708762B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
US11177822B2 (en) System and method for background calibration of time interleaved ADC
CN113271100B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
CN115149949A (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN111478702B (zh) 模拟数字转换器装置与时脉偏斜校正方法
Hongmei et al. An efficient digital calibration technique for timing mismatch in time-interleaved ADCs
US11569833B2 (en) Analog to digital converter device and method for controlling calibration circuit
TWI793003B (zh) 消除相位雜訊之影響的校正系統與包含其的類比至數位轉換裝置
CN115225085A (zh) 模拟数字转换器装置与校正电路控制方法